JP3699878B2 - 半導体集積回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は複数の電源を用いて動作する半導体集積回路に関する。
【０００２】
【従来の技術】
近年、半導体集積回路の集積度の向上は著しく、ギガビット級の半導体メモリでは１チップに数億個の半導体素子が、６４ビットのマイクロプロセッサでは１チップに数百万個から１千万個の半導体素子が集積されるようになっている。集積度の向上は素子の微細化によって達成され、１ＧビットＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）においては、０．１５ミクロンメートルのゲート長のＭＯＳトランジスタが用いられ、更に集積度が高まると０．１ミクロンメートル以下のゲート長のＭＯＳトランジスタが用いられるようになる。
【０００３】
このような微細ＭＯＳトランジスタに於いては、ホットキャリア生成によるトランジスタの特性の劣化やＴＤＤＢ（Ｔｉｍｅ Ｄｅｐｅｎｄｅｎｔ Ｄｉｅｌｅｃｔｒｉｃ Ｂｒｅａｋｄｏｗｎ）による絶縁膜破壊が起きる。また、チャネル長が短くなることによる閾値電圧の低下を抑える為、基板領域やチャネル領域の不純物濃度が高められると、ソース、ドレインの接合電圧が低下する。これらの微細素子の信頼性を維持する為には、電源電圧を下げることが有効である。即ちソース・ドレイン間の横方向電界を弱めることによってホットキャリアの発生を防ぎ、ゲート・バルク間の縦方向電界を弱めることによってＴＤＤＢを防ぐ。さらに、電源電圧を下げることによって、ソース・バルク間、ドレイン・バルク間の接合に加わる逆バイアスを低下させ、耐圧の低下に対応させる。
【０００４】
また、近年携帯情報機器の市場の拡大が著しい。携帯情報機器に於いては、リチウムイオン電池に代表される軽量でかつエネルギー密度の高い電源が主流に使われている。しかしながら、リチウムイオン電池は電圧が３Ｖ程度で有り、上記微細ＭＯＳトランジスタの耐圧より高く、このような微細トランジスタを用いた回路に適用する場合、電源電圧変換回路で降圧する必要がある。また、論理回路で用いられるＣＭＯＳ回路の動作時の消費電力は、動作周波数に比例し、電源電圧の二乗に比例するため、電源電圧を低下することは、チップ消費電力の低下に著しい効果がある。
【０００５】
そこで、携帯機器をより長時間使う為には、高エネルギー密度の電池、高効率の電源変換変圧器、低電圧動作の集積回路が要求されている。降圧した電源電圧を特に消費電力の大きいマイクロプロセッサ及びベースバンドＬＳＩに用いることは、ＬＳＩの低消費電力化の観点からも望ましい。
【０００６】
一方、携帯情報機器内では、上記論理回路の他にＤＲＡＭ，ＳＲＡＭなどの記憶素子も必須であるが、ＤＲＡＭではセルの電荷量を十分に確保し、ソフトエラー耐性を高めるため、ＳＲＡＭでは低電源電圧動作時の速度劣化を避けるために論理回路に見られるような顕著な低消費電力化はなされておらず、現在では１．７５Ｖ程度の電源電圧の素子が実用化されている。しかしながら、論理回路と電源電圧は大きく異なるため、記憶回路と論理回路を混載したＬＳＩにおいては、現在、将来いずれにおいても、様々な電源電圧を供給するマルチ電源構成になると考えられる。
【０００７】
図４に記憶回路及び論理回路を同一チップ上に集積化した携帯情報機器用半導体集積回路４０５とその電源系の構成を示す。リチウム電池（リチウムイオン２次電池）４００、電源電圧変換回路４０１、論理回路４０２、オンチップ記憶回路４０３およびレベル変換回路４０４から構成される。リチウム電池４００の出力電源電圧３Ｖを電源電圧変換器４０１で０．５Ｖ電圧に変換し、論理回路４０２に０．５Ｖ電源を供給する。一方、オンチップ記憶回路４０３は、その動作のためには１Ｖ以上の電源電圧を必要とするため、リチウム電池４００の３Ｖ電源をそのまま供給している。また、記憶回路４０３と論理回路４０２の接続を行なうレベル変換回路４０４には、３Ｖ電源と０．５Ｖ電源を供給している。
【０００８】
図４の構成では論理回路４０２の電源電圧を０．５Ｖにすることにより動作時の消費電力の低減は図れる。しかし、３Ｖから２Ｖの電源電圧で動作する一般的なＣＭＯＳ回路の電源電圧を単に下げると素子の動作速度が低下したり動作しなくなるという問題があり、これを解決するためＭＯＳトランジスタの閾値電圧は電源電圧の低下と共に下げる必要がある。例えば０．５Ｖの低電源電圧で動作する論理回路を構成するためには、絶対値で０．１から０．２Ｖ程度と従来のＦＥＴの閾値電圧の１／３程度の閾値電圧のＦＥＴを用いる必要がある。
【０００９】
しかしながらこのような低閾値電圧ではＦＥＴのオフリーク電流が大幅に増し、結果として機器の待機時の消費電力が大幅に増加するため、このままでは携帯情報機器用半導体集積回路としては適していない。
【００１０】
図５は、上記の問題を鑑みたもので、半導体集積回路５０６に接地を含む４種類の電源を供給し、半導体集積回路５０６内にオンチップで集積化されている論理回路５０２には、リチウム電池５００から供給される３Ｖ電源（ＶＤＤ）と接地（ＶＳＳ）の他に電源電圧変換回路５０１から供給されるＶＤ１とＶＳ１を接続している。ここで論理回路用電源ＶＤ１と論理回路用接地ＶＳ１の電位差は０．５Ｖに設定する。このような構成の場合、ＶＤ１とＶＳ１の２つの電源を用いて論理回路５０２を構成し、動作時の消費電力の低減を図ると共に、待機動作させるときにはｐチャネルＭＯＳＦＥＴ５０９のウエル電位をｐチャネルＭＯＳＦＥＴ５０７をオン状態にしてＶＤ１からＶＤＤとし、ｎチャネルＭＯＳＦＥＴ５１０のウエル電位をｎチャネルＭＯＳＦＥＴ５０８をオン状態にしてＶＳ１からＶＳＳとすることで、待機時の論理回路内のＭＯＳＦＥＴ５０９，５１０の閾値電圧の絶対値を大きくしオフ時のリーク電流を減らすことで待機中の低消費電力化を図ることができる。
【００１１】
次に、オンチップ記憶回路５０３，５０４，５０５の電源としては、それぞれ１）リチウム電池より供給されるチップ用電源ＶＤＤとチップ用接地ＶＳＳを用いる、２）論理回路用電源ＶＤ１とチップ用接地ＶＳＳを用いる、３）チップ用電源ＶＤＤと論理回路用接地ＶＳ１を用いる、の３つの構成などが考えられ、消費電力の観点では１）より２）あるいは３）が勝るが、最終的には記憶回路の動作電圧範囲を考えて決定することになる。このように、半導体集積回路５０６を見た場合、論理回路５０２内ではハイレベルＶＤ１、ローレベルＶＳ１であり、記憶回路５０３ではハイレベルＶＤＤ、ローレベルＶＳＳ、記憶回路５０４ではハイレベルＶＤ１、ローレベルＶＳＳ、記憶回路５０５ではハイレベルＶＤＤ、ローレベルＶＳ１と様々な論理振幅そして様々な論理レベルが混在することになる。
【００１２】
図６は、同じくオフ時のリーク電流の問題を鑑みたもので、半導体集積回路６０５に３種類の電源を供給し、半導体集積回路６０５内にオンチップで集積化されている論理回路６０２にニツケル水素２次電池あるいはリチウムイオン２次電池６００から供給される１．２Ｖ（リチウムイオン２次電池は３Ｖ）電源（ＶＤＤ）と接地（ＶＳＳ）の他に電源電圧変換回路６０１から供給される論理回路用電源ＶＤ１（０．５Ｖ）を閾値の大きいｐチャネルＭＯＳＦＥＴ６０３を介して論理回路の疑似電源線ＶＤＤＶに接続している。
【００１３】
本構成では、スタンドバイ時には論理回路内の必要な情報を記憶回路６０４に退避した後にｐチャネルＭＯＳＦＥＴ６０３のゲート電圧をＶＤＤとしＭＯＳＦＥＴ６０３をオフ状態にする。その際、リーク電流は、閾値の大きいｐチャネルＭＯＳＦＥＴ６０３のオフ特性によって決まるため、非常に小さくなる。しかしながら、記憶回路６０４は０．５Ｖ程度の電源で動作することが難しいため、ＶＤＤとＶＳＳにより駆動することになり、論理回路ではハイレベルＶＤ１、ローレベルＶＳＳ、記憶回路ではハイレベルＶＤＤ、ローレベルＶＳＳの２種類の論理レベルが混在することになる。
【００１４】
上記に述べたように多電源の電源システムが携帯機器用ＬＳＩに必須となっており、これらの異なる論理レベルを変換し、且つ低消費電力であるレベル変換回路が必要である。まず、論理振幅の大きい半導体集積回路から論理振幅の小さい論理回路に信号を伝達させるためには、ゲート耐圧ＶＢＤが論理振幅（ＶＤＤ−ＶＳＳ）より大きいＭＯＳＦＥＴを採用し、図７に示すような通常のＣＭＯＳ回路を用いることで問題無くレベル変換を行なうことが可能である。
【００１５】
しかしながら、（ＶＤ１−ＶＳ１）といったきわめて低い論理振幅（本例では０．５Ｖ）の論理回路の信号レベルを記憶回路用の大きな論理振幅にレベル変換を行なうことは難しく、例えば図７に示す通常のＣＭＯＳインバータ回路で記憶回路用の論理レベルである例えば（ＶＤＤ，ＶＳＳ），（ＶＤ１，ＶＳＳ），（ＶＤＤ，ＶＳ１）への十分なレベル変換を行なうためには様々な問題がある。すなわち、１）１段のＣＭＯＳインバータでは完全なレベル変換が行なわれない、２）１段のＣＭＯＳインバータではｐチャネルＭＯＳＦＥＴ、ｎチャネルＭＯＳＦＥＴ何れもカットオフできずＡ級増幅器のようなオン状態で動作することになるため、電源から接地へ定常的な貫通電流が発生する、３）多段のＣＭＯＳインバータを用いると、消費電力が大きくなる、等である。また、別の方法として、差動増幅回路を用い、参照電圧としてＶＤ１とＶＳ１の中間値を用いる方法もあるが、１）差動増幅回路のため電流源が必要となる、２）差動増幅回路の出力を増幅するためのＣＭＯＳインバータが必要でありＣＭＯＳインバータ段での消費電流が加わる、等の理由のため消費電力が大きくなる。
【００１６】
この問題に対処するために０．５Ｖから１Ｖ程度の論理振幅を２Ｖ程度の論理振幅に変換するレベル変換回路として文献(Sub-1-V Swing Bus Architecture for Future Low-Power ULSIs by Nakagome et. Al.,1992 VLSI Circuit Symposium, 9-2)に示すレベル変換回路（図８参照）が提案され低消費電力特性を得ている。
【００１７】
本構成のレベル変換回路は、ソース接地ＭＯＳＦＥＴ８００，８０１と、２つの同一チャネルＭＯＳＦＥＴのゲートとドレインをそれぞれ接続する交差ラッチから構成されているが、各交差ラッチの同一チャネルＭＯＳＦＥＴ間に入力されるゲート電圧の論理振幅が大きく異なるため、同一サイズの２つのＭＯＳＦＥＴを用いて交差ラッチを構成するとそれらＭＯＳＦＥＴの駆動能力が結果的に大きく異なってしまい、駆動能力の弱いＦＥＴによる反転が難しくなる。従って、各交差ラッチにおいては、２つのＭＯＳＦＥＴの駆動能力を考慮して、それらのサイズを決定する必要がある。
【００１８】
また別の問題点として、本構成の場合にはレベル変換回路の素子特性に対する許容度が低い点がある。即ちｐチャネルＭＯＳＦＥＴ８００及びｎチャネルＭＯＳＦＥＴ８０１の素子特性に対して厳しく、所望のレベル変換を行なうためには例えば閾値電圧が０から０．０５Ｖ程度のＭＯＳＦＥＴが必要となっており、１）このような特別な閾値のＦＥＴを必要とすることはプロセス工程の複雑化を招き、２）プロセスウィンドウが１００ｍＶと極めて狭いため厳しいプロセス管理が必要となる、等の問題のため最終的には半導体集積回路のコスト増加を招く。
【００１９】
【発明が解決しようとする課題】
このように携帯機器を狙った動作時及び待機（スタンドバイ）時の消費電力の低い、オンチップ記憶回路を含む論理ＬＳＩを実現しようとした場合、論理回路では電源電圧を０．５Ｖ程度と極めて低く設定し動作時の論理振幅を減らすことで低消費電力化を行ない、且つスタンドバイ時に基板電位を変えることで論理回路内のＭＯＳＦＥＴの閾値電圧の絶対値を大きくしリーク電流を小さくする構成もしくは論理回路の電源を閾値の大きいｐチャネルＭＯＳＦＥＴを介して電源線に接続する構成を用いるが、オンチップ上の記憶回路は論理回路で動作する電源電圧では動作しないため電池の電源を用いるなどによる別のより大きな電源電圧が必要となる。
【００２０】
この場合、これらの回路をそれぞれ論理的に結線するためには様々なレベル変換回路が必要となるが、０．５Ｖ程度の論理振幅を記憶回路が動作するための十分な論理振幅に変換するためには、１）ＣＭＯＳインバータ１段では十分なレベル変換ができない、２）ＣＭＯＳインバータを複数段用いた回路ではレベル変換は行なわれるが消費電力が大きくなる、３）別のレベル変換回路ではレベル変換は行なわれるが厳しい素子特性管理およびプロセス工程追加を伴うため、歩留まり低下などにより集積回路のコストが増加するといった問題があった。
【００２１】
本発明は上記事情を考慮してなされたもので、その目的とするところは０．５Ｖ程度の非常に小さい論理レベルを通常の論理レベルである１Ｖから３Ｖ程度に変換する低消費電力で素子特性に対する許容度の大きいレベル変換回路を実現するための半導体集積回路を提供することにある。
【００２２】
【課題を解決するための手段】
本願発明の一態様によれば、互いにレベルが異なる第１及び第２の電源を有する半導体集積回路において、論理回路部からの第１の論理出力とその反転信号である第２の論理出力にそれぞれの一端が接続され、それぞれのゲートが前記第２の電源に接続されたｎチャネル型の第１及び第２のＦＥＴと、前記第２の電源よりも高レベルの前記第１の電源にそれぞれのソースが接続され、それぞれのドレインが相手のゲートに接続されたｐチャネル型の第３及び第４のＦＥＴとを有し、前記ｎチャネル型の第１及び第２のＦＥＴそれぞれの他端を前記ｐチャネル型の第３及び第４のＦＥＴそれぞれのドレインに接続し、前記ｐチャネル型の第３または第４のＦＥＴのドレインの信号を出力信号として出力することを特徴とする半導体集積回路が提供される。
また、本願発明の一態様によれば、互いにレベルが異なる第１及び第２の電源を有する半導体集積回路において、論理回路部からの第１の論理出力とその反転信号である第２の論理出力にそれぞれの一端が接続され、それぞれのゲートが前記第１及び第２の電源の一方に接続された第１導電型の第１及び第２のＦＥＴと、前記第１及び第２の電源の他方にそれぞれの一端が接続され、それぞれの他端が相手のゲートに接続された第２導電型の第３及び第４のＦＥＴと、前記第１及び第２の電源とは異なるレベルの第３の電源と、前記第１及び第２の電源の他方と前記第３の電源が動作電源として供給され、前記第３または第４のＦＥＴの他端の信号に応じた出力信号を出力するバッファ回路とを有し、前記第１導電型の第１及び第２のＦＥＴそれぞれの他端を前記第２導電型の第３及び第４のＦＥＴそれぞれの他端に接続し、前記第２導電型の第３または第４のＦＥＴの他端の信号を前記出力信号として出力することを特徴とする半導体集積回路が提供される。
【００２３】
また、本願発明の一態様によれば、それぞれの電位レベルがＶ１≧Ｖ２＞Ｖ３≧Ｖ４の関係を満たす接地を含む第１から第４の電源を有し、前記第２及び第３の電源を用いた論理回路部を含む半導体集積回路において、前記論理回路部の第１の論理出力にソースが接続されゲートが前記第２の電源に接続された第１のｎチャネルＦＥＴと、前記第１の論理出力にソースが接続されゲートが前記第３の電源に接続された第１のｐチャネルＦＥＴと、前記第１の論理出力の反転信号である第２の論理出力にソースが接続されゲートが前記第２の電源に接続された第２のｎチャネルＦＥＴと、前記第２の論理出力にソースが接続されゲートが前記第３の電源に接続された第２のｐチャネルＦＥＴと、それぞれのソースが前記第１の電源に接続され、且つそれぞれのドレインが相手のゲートに接続された第３及び第４のｐチャネルＦＥＴと、それぞれのソースが前記第４の電源に接続され、且つそれぞれのドレインが相手のゲートに接続された第３及び第４のｎチャネルＦＥＴとを有し、前記第１のｎチャネルＦＥＴのドレインを前記第３のｐチャネルＦＥＴのドレインに接続し、前記第２のｎチャネルＦＥＴのドレインを前記第４のｐチャネルＦＥＴのドレインに接続し、前記第１のｐチャネルＦＥＴのドレインを前記第３のｎチャネルＦＥＴのドレインに接続し、前記第２のｐチャネルＦＥＴのドレインを前記第４のｎチャネルＦＥＴのドレインに接続し、前記第３及び第４のｐチャネルＦＥＴのドレインの２端子を第１のレベルとして出力し、前記第３，第４のｎチャネルＦＥＴのドレインの２端子を第２のレベルとして出力するレベル変換回路を具備することを特徴とする半導体集積回路が提供される。
【００２４】
このように、低電圧動作の論理回路の出力及びその論理的反転出力をそれぞれゲート接地のＦＥＴを介して、２つのＦＥＴの交差接続から構成される交差ラッチの２出力に接続して駆動する構成を用いることにより、交差ラッチの利得特性を高めることが可能となるため交差ラッチにより出力振幅を大きくすることができ回路の低消費電力化を図れる。また相補入力とすることにより回路マージンを大きくすることが可能となるため、素子特性に対する制限が緩やかになる。
【００２５】
また、２つのＦＥＴの交差接続から構成される交差ラッチの出力段には、レベル差の大きな電源で動作するバッファ回路を設けることが好ましい。バッファ回路としては、上述の半導体集積回路においては、前記第１及び第２の電源の他方と前記第３の電源が動作電源として供給され、前記第３または第４のＦＥＴの他端の信号に応じた出力信号を出力するバッファ回路を用いることにより、例えば第１または第２の電源と第３の電源との差分に応じた大きな論理振幅を得ることが可能となる。この場合、第１または第２の電源と第３の電源との間にソース・ドレイン間の電流通路が直列接続された２つのｎチャネルＦＥＴを用い、これら２つのｎチャネルＦＥＴそれぞれのゲートに第３および第４のＦＥＴそれぞれ他端を接続することが実際上好ましい。
【００２６】
また、本構成の半導体集積回路においては、前記第１の電源と前記第４の電源との間にソース・ドレイン間の電流通路が直列接続されたｐチャネルＦＥＴおよびｎチャネルＦＥＴを含むバッファ回路をさらに具備し、前記レベル変換回路の第１レベル出力または第２レベル出力の一方を、前記バッファ回路を構成するｐチャネルＦＥＴおよびｎチャネルＦＥＴのゲートに共通接続する構成を用いることにより、第１の電源と第４の電源との差分に対応する大きな論理振幅を得ることが可能となる。
【００２７】
さらに、バッファ回路内の各ＦＥＴの閾値電圧の絶対値を、前記レベル変換回路内の各ＦＥＴの閾値電圧の絶対値よりも大きく設定しておくことにより、バッファ回路を大きなサイズのＦＥＴで構成した場合でもスタンドバイ時のリーク電流を抑制することが可能となる。
【００２８】
【発明の実施の形態】
以下、図面を参照して本発明の実施形態を説明する。
図１には、本発明の第１実施形態に関わる半導体集積回路に設けられるレベル変換回路が示されている。本半導体集積回路は低電圧動作する論理回路とそれよりも高電圧動作する記憶回路とを１チップ上に集積形成する構成のものであり、論理回路と記憶回路との間に図１のレベル変換回路が設けられることになる。
【００２９】
このレベル変換回路は論理回路からの０．５Ｖ程度の論理出力レベルを１Ｖから３Ｖ程度のレベルに変換して記憶回路に出力するためのものであり、論理回路からの相補信号１０Ａ，１０Ｂを入力するそれぞれゲート接地形のｐチャネルＭＯＳＦＥＴ１００，１０１及びｎチャネルＭＯＳＦＥＴ１０２，１０３と、ｐチャネルＭＯＳＦＥＴ１０４，１０５からなるｐチャネル交差ラッチと、ｎチャネルＭＯＳＦＥＴ１０６，１０７からなるｎチャネル交差ラッチとからなる。
【００３０】
ｐチャネルＭＯＳＦＥＴ１００，１０１のゲートは、論理回路の接地電源であるＶＳ１に接続され、ｎチャネルＭＯＳＦＥＴ１０２，１０３のゲートは論理回路の正電源であるＶＤ１に接続され、ＶＤ１＞ＶＳ１が満たされている。また、ｐチャネルＭＯＳＦＥＴ１０４，１０５のソースは、ＶＤＤ（ＶＤＤ≧ＶＤ１）に接続され、ｎチャネルＭＯＳＦＥＴ１０６，１０７のソースはＶＳＳ（ＶＳＳ≦ＶＳ１）に接続されている。また、ｐチャネルＭＯＳＦＥＴ１０４，１０５それぞれのドレインは互いに相手のゲートに接続され、同様にｎチャネルＭＯＳＦＥＴ１０６，１０７それぞれのドレインも互いに相手のゲートに接続されている。それぞれの交差ラッチの出力１０Ｃ，１０Ｄ，１０Ｅ，１０Ｆにはレベル変換された相補出力が得られる。
【００３１】
本レベル変換回路によると、入力端子１０Ａ，１０Ｂに入力される論理回路の論理レベルであるＶＤ１，ＶＳ１は、次のようにしてレベル変換が行なわれる。
【００３２】
１０ＡがＶＳ１からＶＤ１へ、１０ＢがＶＤ１からＶＳ１へ変化する場合を考える。ｎチャネルＭＯＳＦＥＴ１０２はｐチャネル交差ラッチ内のＭＯＳＦＥＴ１０４のドレインがＶＤ１になるまではオン状態であるため、１０ＡがＶＳ１からＶＤ１へ変化すると、ｐチャネル交差ラッチ内のＭＯＳＦＥＴ１０４のドレインはＶＤ１に向かって変化する。一方、ｎチャネルＭＯＳＦＥＴ１０３はオフ状態であったが、１０ＢがＶＤ１からＶＳ１に変化するためオン状態となり、その結果ｐチャネル交差ラッチ内のＭＯＳＦＥＴ１０５のドレインはＶＳ１に向かって変化する。
【００３３】
やがて、ＭＯＳＦＥＴ１０４のドレイン電圧がＶＤ１近傍の値に上昇することにより、ＭＯＳＦＥＴ１０２はオフ状態となり、論理回路内バッファ回路と分離されるため最終的には出力１０Ｃは交差ラッチの電源電圧であるＶＤＤまで上昇する。さらに、ＭＯＳＦＥＴ１０３はオン状態であるため、ＭＯＳＦＥＴ１０５のドレイン電圧である１０ＤはＶＳ１となる。
【００３４】
従って、ゲート接地構成のｎチャネルＭＯＳＦＥＴ１０２，１０３とｐチャネルＭＯＳＦＥＴ１０４，１０５によるｐチャネル交差ラッチとを用いることにより、論理レベルＶＤ１，ＶＳ１からＶＤＤ，ＶＳ１へのレベル変換が行なわれたことになる。このときＭＯＳＦＥＴ１０５はオフ状態であるため、ＭＯＳＦＥＴ１０５を介した消費電流は殆どなく、またＭＯＳＦＥＴ１０４を介した消費電流はゲート接地ｎチャネルＭＯＳＦＥＴ１０２がオフ状態であるため、非常に小さい値となり、スタティックな消費電力は殆どゼロとなる。
【００３５】
さらに、ｐチャネル交差ラッチおよびｎチャネル交差ラッチそれぞれの出力段には、図１に示すように、ＶＤＤとＶＳ１との間に直列接続されたｎチャネルＭＯＳＦＥＴ１０８，１０９からなる第１の出力バッファと、ＶＤ１とＶＳＳ間に直列接続されたｎチャネルＭＯＳＦＥＴ１１０，１１１からなる逆相出力の第２のバッファとが設けられている。出力１０Ｄ，１０ＣはそれぞれｎチャネルＭＯＳＦＥＴ１０８，１０９のゲートに接続されているので、第１の出力バッファからはＶＤＤとＶＳ１の差分に応じた論理振幅の出力ｏｕｔ３が得られる。
【００３６】
ここでは、ゲート接地構成のｎチャネルＭＯＳＦＥＴ１０２，１０３とｐチャネルＭＯＳＦＥＴ１０４，１０５による交差ラッチ側でのレベル変換を説明したが、同時にゲート接地構成のｐチャネルＭＯＳＦＥＴ１００，１０１とｎチャネルＭＯＳＦＥＴ１０６，１０７による交差ラッチ側でも同様の機能により論理レベルＶＤ１，ＶＳ１からＶＤ１，ＶＳＳへのレベル変換が行なわれる。さらに、出力１０Ｅ，１０ＦがｎチャネルＭＯＳＦＥＴ１１０，１１１のゲートにそれぞれ接続されているので、第２の出力バッファからはｏｕｔ３とは逆相で、ＶＤ１とＶＳＳの差分に応じた論理振幅の出力ｏｕｔ４が得られる。
【００３７】
このように、低電圧動作の論理回路の出力及びその論理的反転出力をゲート接地回路を介して各交差ラッチに導くことにより、各交差ラッチを構成する２つのＦＥＴを相補入力によって駆動することが可能となり、交差ラッチの利得特性を高めることが可能となる。ゲート接地回路を構成するｐチャネルＭＯＳＦＥＴ１００と１０１は互いに相補動作し、またゲート接地回路を構成するｎチャネルＭＯＳＦＥＴ１０２と１０３も互いに相補動作するので、回路の動作マージンを大きくすることが可能となり、それらＦＥＴの素子特性に対する制限が緩やかになる。
【００３８】
図２は、本発明の第２実施形態に係るレベル変換回路を示す図である。
論理回路からの相補信号２０Ａ，２０Ｂを入力する図１と同じレベル変換回路２００と、ｐチャネルＭＯＳＦＥＴ２０１，２０２、ｎチャネルＭＯＳＦＥＴ２０３，２０４から構成され、出力は２０Ｇ，２０Ｈから得られる。ｐチャネルＭＯＳＦＥＴ２０１とｎチャネルＭＯＳＦＥＴ２０３からなるＣＭＯＳインバータは第１の出力バッファとして用いられ、同様にｐチャネルＭＯＳＦＥＴ２０２とｎチャネルＭＯＳＦＥＴ２０４からなるＣＭＯＳインバータは第１の出力バッファとは逆相出力の第２の出力バッファとして用いられる。
【００３９】
まず、図１と同じレベル変換回路２００により論理レベルＶＤ１，ＶＳ１からＶＤ１，ＶＳＳにレベル変換された相補出力２０Ｃ，２０Ｄ及びＶＤ１，ＶＳＳへのレベル変換が行なわれた相補出力２０Ｅ，２０Ｆが得られる。そこで、２０Ｃと２０Ｅは論理的には同一であるので２０ＣをｐチャネルＭＯＳＦＥＴ２０１のゲートに、２０ＥをｎチャネルＭＯＳＦＥＴ２０３のゲートに入力することにより、出力端子２０ＧにＶＤＤまたはＶＳＳの論理レベルを出力することができ、レベル変換が行なわれる。
【００４０】
また、同様に、２０ＤをｐチャネルＭＯＳＦＥＴ２０２のゲートに、２０ＦをｎチャネルＭＯＳＦＥＴ２０４のゲートに入力することにより、２０Ｈからは出力端子２０Ｇの論理反転出力が得られる。
【００４１】
よって、ＶＤＤとＶＳＳの差分に応じたより大きな論理振幅を得ることが可能となる。
【００４２】
図１、図２に関わる本発明の回路に関して具体的に説明する。
ここでは、０．２５μｍＣＭＯＳプロセスを前提とした検討結果を述べる。まず、電源電圧としＶＤＤ，ＶＤ１，ＶＳ１，ＶＳＳをそれぞれ３Ｖ，１．７５Ｖ，１．２５Ｖ，０Ｖとする。内部論理回路の実効的電源電圧ＶＤ１−ＶＳ１は０．５Ｖであり、従って０．５Ｖの論理振幅を３Ｖに変換するものとする。ここで、論理回路の出力をＣＭＯＳインバータ出力としてそのｐチャネルＭＯＳＦＥＴのゲート幅を１２０μｍ、ｎチャネルＭＯＳＦＥＴのゲート幅を６０μｍとし、このインバータ回路出力のレベル変換を行なうものとする。
【００４３】
まずゲート接地ｐチャネルＭＯＳＦＥＴ１００，１０１のゲート幅として３０μｍ、同じくｎチャネルＭＯＳＦＥＴ１０２，１０３のゲート幅として１５μｍとし、また交差ラッチ内のｐチャネルＭＯＳＦＥＴ１０４，１０５のゲート幅は６μｍ、ｎチャネルＭＯＳＦＥＴ１０６，１０７のゲート幅は３μｍ、図１の出力バッファ内のｎチャネルＭＯＳＦＥＴ１０８〜１１１のゲート幅はそれぞれ３μｍで、さらに図２の出力バッファ内のｐチャネルＭＯＳＦＥＴ２０１，２０２のゲート幅は６μｍ、ｎチャネルＭＯＳＦＥＴ２０３，２０４のゲート幅は３μｍである。尚、検討の際のＦＥＴの閾値電圧の設計中心は、ＭＯＳＦＥＴ１００〜１０７については内部論理回路と同一（ｐチャネルの場合はＶｔｐ１＝−０．５Ｖ，ｎチャネルの場合はＶｔｎ１＝０．１５Ｖ）とし、図１の出力バッファ内のｎチャネルＭＯＳＦＥＴ１０８〜１１１、および図２の出力バッファ内のＭＯＳＦＥＴ２０１〜２０４は、３Ｖ電源におけるリーク電力を減らす目的で絶対値としてやや大きい値（Ｖｔｐ２＝−０．５Ｖ，Ｖｔｎ２＝０．５Ｖ）とした。
【００４４】
ｐチャネルＭＯＳＦＥＴとｎチャネルＭＯＳＦＥＴの閾値電圧をパラメータとし１００ＭＨｚの信号を入力した際の動作検討を行なった。この際、図３に示すように、交差ラッチにおけるデータ反転を高速に行うためにゲート接地ＭＯＳＦＥＴ１００〜１０３の基板電位（ウェル電位）をゲート電位と同一にしている。これは、ゲート接地のＭＯＳＦＥＴ１００〜１０３をよりオフ状態になりやすいようにするためであり、実際にはＣＭＯＳプロセスにおけるＭＯＳＦＥＴのウエル電位もしくはＳＯＩプロセスにおけるＭＯＳＦＥＴのボディ電位は、ゲート電圧と同一にすることを意味する。
【００４５】
これにより、小さな素子サイズで、交差ラッチを駆動するゲート接地回路の駆動能力を高めることができ、またｐチャネルＭＯＳＦＥＴ１００，１０１を同一のｎウェルに形成でき、同様にｎチャネルＭＯＳＦＥＴ１０２，１０３も同一のｐウェルに形成できることから、回路面積の縮小を図ることが可能となる。
【００４６】
内部論理回路の閾値電圧（｜Ｖｔｐ１｜，Ｖｔｎ１）を実際のプロセスの変動幅以上の０Ｖから０．２５Ｖまで変え、（｜Ｖｔｐ２｜，Ｖｔｎ２）を０．３Ｖから０．７Ｖまで変えたが、０．５Ｖ電源の内部論理回路の速度が問題となる（Ｖｔｐ１，Ｖｔｎ１）＝（−０．２５Ｖ，０．２５Ｖ）の場合以外は、１００ＭＨｚと高速な動作にも関わらず問題なく動作していることを確認した。また、動作特性はＶｔｐ２，Ｖｔｎ２には殆ど依存しないことも判った。一方、図８に示す従来型回路では、前述のようにレベル変換機能が、ＭＯＳＦＥＴ７０１，７０２の閾値電圧が０Ｖから０．０５Ｖ程度の極めて狭い領域のみの確認にとどまっており、素子特性に対する許容度の観点で従来技術に対する優位性を確認した。
【００４７】
また、電源電圧に関しても４電源の場合にとどまらず、図６に示す３電源の場合即ちＶＤＤ＝３Ｖ、ＶＤ１＝０．５Ｖ、ＶＳＩ＝０Ｖ、ＶＳＳ＝０Ｖの場合、ＶＤＤ＝１．２Ｖ、及びＶＤ１＝０．５Ｖ、ＶＳＩ＝０Ｖ、ＶＳＳ＝０Ｖの場合に関しても検討を行い、問題なく動作することを確認した。
【００４８】
図１、図２、図３の回路はいずれも一つの例であり、例えば１）電源電圧に関してもＶＤＤ≧ＶＤ１＞ＶＳ１≧ＶＳＳを満たせばよく、また２）出力回路として単相出力とする、３）あるいは本回路を入出力回路に適用する、３）ゲート接地回路に於けるウエル電位あるいはボディ電位をソース電位と等しくする、等の種々の構成を用いることができる。
【００４９】
また、図１においては、正側と負側それぞれについてレベル変換を行ったが、ゲート接地型のｎチャネルＭＯＳＦＥＴ１０２，１０３と、ｐチャネルＭＯＳＦＥＴ１０４，１０５からなるｐチャネル交差ラッチを用いて正側のレベル変換のみを行ったり、あるいはゲート接地形のｐチャネルＭＯＳＦＥＴ１００，１０１と、ｎチャネルＭＯＳＦＥＴ１０６，１０７からなるｎチャネル交差ラッチとを用いて負側のレベル変換のみを行う構成にしても良い。また、出力バッファとしてＣＭＯＳインバータを利用すれば、交差ラッチの相補出力信号のいずれか一方のみを出力バッファに入力信号として与える構成を利用することもできる。
【００５０】
さらに、図２においても、互いに相補出力の２つの出力バッファを用いたが、いずれか一方のみの出力バッファのみを設ける構成であっても良い。また、各ＦＥＴとしては絶縁ゲート型のものを用いれば良く、ＭＯＳに限らず、ＭＩＳ型のＦＥＴを用いても良いことはもちろんである。
【００５１】
【発明の効果】
以上詳述したように、本発明の半導体集積回路によれば、相補入力のゲート接地回路を用いて交差ラッチを駆動するように構成することにより、交差ラッチの利得特性を高め、交差ラッチによる出力大振幅化を実現し回路の低消費電力化を図れる。また相補入力とすることにより回路マージンの増大を図り、素子特性に対する制限の緩やかなレベル変換回路を実現できる。
【図面の簡単な説明】
【図１】本発明の第１実施形態に係る半導体集積回路で用いられるレベル変換回路を示す回路図。
【図２】本発明の第２実施形態に係る半導体集積回路で用いられるレベル変換回路を示す回路図。
【図３】第１或いは第２実施形態のレベル変換回路内に設けられるゲート接地回路の詳細を示す図。
【図４】複数の電源を供給する半導体集積回路とその電源系の構成を示すブロック図。
【図５】低電圧で動作する論理回路を有し複数の電源を供給する半導体集積回路とその電源系の構成を示すブロック図。
【図６】低電圧で動作する論理回路を有し複数の電源を供給する半導体集積回路とその電源系の構成を示すブロック図。
【図７】ＣＭＯＳインバータを用いた従来のレベル変換回路の回路図。
【図８】交差ラッチを用いた従来のレベル変換回路の回路図。
【符号の説明】
１００，１０１ ゲート接地ｐチャネルＭＯＳＦＥＴ
１０２，１０３ ゲート接地ｎチャネルＭＯＳＦＥＴ
１０４，１０５ 交差ラッチを構成するｐチャネルＭＯＳＦＥＴ
１０６，１０７ 交差ラッチを構成するｎチャネルＭＯＳＦＥＴ
１０Ａ，１０Ｂ 論理回路からの相補信号
１０Ｃ，１０Ｄ レベル１を出力する相補信号
１０Ｅ，１０Ｆ レベル２を出力する相補信号
２００ レベル変換回路
２０１，２０２ ｐチャネルＭＯＳＦＥＴ
２０３，２０４ ｎチャネルＭＯＳＦＥＴ
２０Ａ，２０Ｂ 論理回路からの相補信号
２０Ｃ，２０Ｄ レベル１を出力する相補信号
２０Ｅ，２０Ｆ レベル２を出力する相補信号
２０Ｇ，２０Ｈ レベル３を出力する相補信号
４００ リチウムイオン２次電池
４０１ 電源電圧変換回路
４０２ 論理回路
４０３ オンチップ記憶回路
４０４ レベル変換回路
５００ リチウムイオン２次電池
５０１ 電源電圧変換回路
５０２ 論理回路
５０３ オンチップ記憶回路
５０４ オンチップ記憶回路
５０５ オンチップ記憶回路
５０６ 半導体集積回路
５０７ ｐチャネルＭＯＳＦＥＴ
５０８ ｎチャネルＭＯＳＦＥＴ
６００ ＮｉＨ２次電池
６０１ 電源電圧変換回路
６０２ 論理回路
６０３ ｐチャネルＭＯＳＦＥＴ
６０４ オンチップ記憶回路
６０５ 半導体集積回路
７００ ＣＭＯＳインバータ回路
８００ ゲート接地ｐチャネルＭＯＳＦＥＴ
８０１ ゲート接地ｎチャネルＭＯＳＦＥＴ
８０２ ｐチャネルＭＯＳＦＥＴによる交差ラッチ
８０３ ｎチャネルＭＯＳＦＥＴによる交差ラッチ
【発明の属する技術分野】
本発明は複数の電源を用いて動作する半導体集積回路に関する。
【０００２】
【従来の技術】
近年、半導体集積回路の集積度の向上は著しく、ギガビット級の半導体メモリでは１チップに数億個の半導体素子が、６４ビットのマイクロプロセッサでは１チップに数百万個から１千万個の半導体素子が集積されるようになっている。集積度の向上は素子の微細化によって達成され、１ＧビットＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）においては、０．１５ミクロンメートルのゲート長のＭＯＳトランジスタが用いられ、更に集積度が高まると０．１ミクロンメートル以下のゲート長のＭＯＳトランジスタが用いられるようになる。
【０００３】
このような微細ＭＯＳトランジスタに於いては、ホットキャリア生成によるトランジスタの特性の劣化やＴＤＤＢ（Ｔｉｍｅ Ｄｅｐｅｎｄｅｎｔ Ｄｉｅｌｅｃｔｒｉｃ Ｂｒｅａｋｄｏｗｎ）による絶縁膜破壊が起きる。また、チャネル長が短くなることによる閾値電圧の低下を抑える為、基板領域やチャネル領域の不純物濃度が高められると、ソース、ドレインの接合電圧が低下する。これらの微細素子の信頼性を維持する為には、電源電圧を下げることが有効である。即ちソース・ドレイン間の横方向電界を弱めることによってホットキャリアの発生を防ぎ、ゲート・バルク間の縦方向電界を弱めることによってＴＤＤＢを防ぐ。さらに、電源電圧を下げることによって、ソース・バルク間、ドレイン・バルク間の接合に加わる逆バイアスを低下させ、耐圧の低下に対応させる。
【０００４】
また、近年携帯情報機器の市場の拡大が著しい。携帯情報機器に於いては、リチウムイオン電池に代表される軽量でかつエネルギー密度の高い電源が主流に使われている。しかしながら、リチウムイオン電池は電圧が３Ｖ程度で有り、上記微細ＭＯＳトランジスタの耐圧より高く、このような微細トランジスタを用いた回路に適用する場合、電源電圧変換回路で降圧する必要がある。また、論理回路で用いられるＣＭＯＳ回路の動作時の消費電力は、動作周波数に比例し、電源電圧の二乗に比例するため、電源電圧を低下することは、チップ消費電力の低下に著しい効果がある。
【０００５】
そこで、携帯機器をより長時間使う為には、高エネルギー密度の電池、高効率の電源変換変圧器、低電圧動作の集積回路が要求されている。降圧した電源電圧を特に消費電力の大きいマイクロプロセッサ及びベースバンドＬＳＩに用いることは、ＬＳＩの低消費電力化の観点からも望ましい。
【０００６】
一方、携帯情報機器内では、上記論理回路の他にＤＲＡＭ，ＳＲＡＭなどの記憶素子も必須であるが、ＤＲＡＭではセルの電荷量を十分に確保し、ソフトエラー耐性を高めるため、ＳＲＡＭでは低電源電圧動作時の速度劣化を避けるために論理回路に見られるような顕著な低消費電力化はなされておらず、現在では１．７５Ｖ程度の電源電圧の素子が実用化されている。しかしながら、論理回路と電源電圧は大きく異なるため、記憶回路と論理回路を混載したＬＳＩにおいては、現在、将来いずれにおいても、様々な電源電圧を供給するマルチ電源構成になると考えられる。
【０００７】
図４に記憶回路及び論理回路を同一チップ上に集積化した携帯情報機器用半導体集積回路４０５とその電源系の構成を示す。リチウム電池（リチウムイオン２次電池）４００、電源電圧変換回路４０１、論理回路４０２、オンチップ記憶回路４０３およびレベル変換回路４０４から構成される。リチウム電池４００の出力電源電圧３Ｖを電源電圧変換器４０１で０．５Ｖ電圧に変換し、論理回路４０２に０．５Ｖ電源を供給する。一方、オンチップ記憶回路４０３は、その動作のためには１Ｖ以上の電源電圧を必要とするため、リチウム電池４００の３Ｖ電源をそのまま供給している。また、記憶回路４０３と論理回路４０２の接続を行なうレベル変換回路４０４には、３Ｖ電源と０．５Ｖ電源を供給している。
【０００８】
図４の構成では論理回路４０２の電源電圧を０．５Ｖにすることにより動作時の消費電力の低減は図れる。しかし、３Ｖから２Ｖの電源電圧で動作する一般的なＣＭＯＳ回路の電源電圧を単に下げると素子の動作速度が低下したり動作しなくなるという問題があり、これを解決するためＭＯＳトランジスタの閾値電圧は電源電圧の低下と共に下げる必要がある。例えば０．５Ｖの低電源電圧で動作する論理回路を構成するためには、絶対値で０．１から０．２Ｖ程度と従来のＦＥＴの閾値電圧の１／３程度の閾値電圧のＦＥＴを用いる必要がある。
【０００９】
しかしながらこのような低閾値電圧ではＦＥＴのオフリーク電流が大幅に増し、結果として機器の待機時の消費電力が大幅に増加するため、このままでは携帯情報機器用半導体集積回路としては適していない。
【００１０】
図５は、上記の問題を鑑みたもので、半導体集積回路５０６に接地を含む４種類の電源を供給し、半導体集積回路５０６内にオンチップで集積化されている論理回路５０２には、リチウム電池５００から供給される３Ｖ電源（ＶＤＤ）と接地（ＶＳＳ）の他に電源電圧変換回路５０１から供給されるＶＤ１とＶＳ１を接続している。ここで論理回路用電源ＶＤ１と論理回路用接地ＶＳ１の電位差は０．５Ｖに設定する。このような構成の場合、ＶＤ１とＶＳ１の２つの電源を用いて論理回路５０２を構成し、動作時の消費電力の低減を図ると共に、待機動作させるときにはｐチャネルＭＯＳＦＥＴ５０９のウエル電位をｐチャネルＭＯＳＦＥＴ５０７をオン状態にしてＶＤ１からＶＤＤとし、ｎチャネルＭＯＳＦＥＴ５１０のウエル電位をｎチャネルＭＯＳＦＥＴ５０８をオン状態にしてＶＳ１からＶＳＳとすることで、待機時の論理回路内のＭＯＳＦＥＴ５０９，５１０の閾値電圧の絶対値を大きくしオフ時のリーク電流を減らすことで待機中の低消費電力化を図ることができる。
【００１１】
次に、オンチップ記憶回路５０３，５０４，５０５の電源としては、それぞれ１）リチウム電池より供給されるチップ用電源ＶＤＤとチップ用接地ＶＳＳを用いる、２）論理回路用電源ＶＤ１とチップ用接地ＶＳＳを用いる、３）チップ用電源ＶＤＤと論理回路用接地ＶＳ１を用いる、の３つの構成などが考えられ、消費電力の観点では１）より２）あるいは３）が勝るが、最終的には記憶回路の動作電圧範囲を考えて決定することになる。このように、半導体集積回路５０６を見た場合、論理回路５０２内ではハイレベルＶＤ１、ローレベルＶＳ１であり、記憶回路５０３ではハイレベルＶＤＤ、ローレベルＶＳＳ、記憶回路５０４ではハイレベルＶＤ１、ローレベルＶＳＳ、記憶回路５０５ではハイレベルＶＤＤ、ローレベルＶＳ１と様々な論理振幅そして様々な論理レベルが混在することになる。
【００１２】
図６は、同じくオフ時のリーク電流の問題を鑑みたもので、半導体集積回路６０５に３種類の電源を供給し、半導体集積回路６０５内にオンチップで集積化されている論理回路６０２にニツケル水素２次電池あるいはリチウムイオン２次電池６００から供給される１．２Ｖ（リチウムイオン２次電池は３Ｖ）電源（ＶＤＤ）と接地（ＶＳＳ）の他に電源電圧変換回路６０１から供給される論理回路用電源ＶＤ１（０．５Ｖ）を閾値の大きいｐチャネルＭＯＳＦＥＴ６０３を介して論理回路の疑似電源線ＶＤＤＶに接続している。
【００１３】
本構成では、スタンドバイ時には論理回路内の必要な情報を記憶回路６０４に退避した後にｐチャネルＭＯＳＦＥＴ６０３のゲート電圧をＶＤＤとしＭＯＳＦＥＴ６０３をオフ状態にする。その際、リーク電流は、閾値の大きいｐチャネルＭＯＳＦＥＴ６０３のオフ特性によって決まるため、非常に小さくなる。しかしながら、記憶回路６０４は０．５Ｖ程度の電源で動作することが難しいため、ＶＤＤとＶＳＳにより駆動することになり、論理回路ではハイレベルＶＤ１、ローレベルＶＳＳ、記憶回路ではハイレベルＶＤＤ、ローレベルＶＳＳの２種類の論理レベルが混在することになる。
【００１４】
上記に述べたように多電源の電源システムが携帯機器用ＬＳＩに必須となっており、これらの異なる論理レベルを変換し、且つ低消費電力であるレベル変換回路が必要である。まず、論理振幅の大きい半導体集積回路から論理振幅の小さい論理回路に信号を伝達させるためには、ゲート耐圧ＶＢＤが論理振幅（ＶＤＤ−ＶＳＳ）より大きいＭＯＳＦＥＴを採用し、図７に示すような通常のＣＭＯＳ回路を用いることで問題無くレベル変換を行なうことが可能である。
【００１５】
しかしながら、（ＶＤ１−ＶＳ１）といったきわめて低い論理振幅（本例では０．５Ｖ）の論理回路の信号レベルを記憶回路用の大きな論理振幅にレベル変換を行なうことは難しく、例えば図７に示す通常のＣＭＯＳインバータ回路で記憶回路用の論理レベルである例えば（ＶＤＤ，ＶＳＳ），（ＶＤ１，ＶＳＳ），（ＶＤＤ，ＶＳ１）への十分なレベル変換を行なうためには様々な問題がある。すなわち、１）１段のＣＭＯＳインバータでは完全なレベル変換が行なわれない、２）１段のＣＭＯＳインバータではｐチャネルＭＯＳＦＥＴ、ｎチャネルＭＯＳＦＥＴ何れもカットオフできずＡ級増幅器のようなオン状態で動作することになるため、電源から接地へ定常的な貫通電流が発生する、３）多段のＣＭＯＳインバータを用いると、消費電力が大きくなる、等である。また、別の方法として、差動増幅回路を用い、参照電圧としてＶＤ１とＶＳ１の中間値を用いる方法もあるが、１）差動増幅回路のため電流源が必要となる、２）差動増幅回路の出力を増幅するためのＣＭＯＳインバータが必要でありＣＭＯＳインバータ段での消費電流が加わる、等の理由のため消費電力が大きくなる。
【００１６】
この問題に対処するために０．５Ｖから１Ｖ程度の論理振幅を２Ｖ程度の論理振幅に変換するレベル変換回路として文献(Sub-1-V Swing Bus Architecture for Future Low-Power ULSIs by Nakagome et. Al.,1992 VLSI Circuit Symposium, 9-2)に示すレベル変換回路（図８参照）が提案され低消費電力特性を得ている。
【００１７】
本構成のレベル変換回路は、ソース接地ＭＯＳＦＥＴ８００，８０１と、２つの同一チャネルＭＯＳＦＥＴのゲートとドレインをそれぞれ接続する交差ラッチから構成されているが、各交差ラッチの同一チャネルＭＯＳＦＥＴ間に入力されるゲート電圧の論理振幅が大きく異なるため、同一サイズの２つのＭＯＳＦＥＴを用いて交差ラッチを構成するとそれらＭＯＳＦＥＴの駆動能力が結果的に大きく異なってしまい、駆動能力の弱いＦＥＴによる反転が難しくなる。従って、各交差ラッチにおいては、２つのＭＯＳＦＥＴの駆動能力を考慮して、それらのサイズを決定する必要がある。
【００１８】
また別の問題点として、本構成の場合にはレベル変換回路の素子特性に対する許容度が低い点がある。即ちｐチャネルＭＯＳＦＥＴ８００及びｎチャネルＭＯＳＦＥＴ８０１の素子特性に対して厳しく、所望のレベル変換を行なうためには例えば閾値電圧が０から０．０５Ｖ程度のＭＯＳＦＥＴが必要となっており、１）このような特別な閾値のＦＥＴを必要とすることはプロセス工程の複雑化を招き、２）プロセスウィンドウが１００ｍＶと極めて狭いため厳しいプロセス管理が必要となる、等の問題のため最終的には半導体集積回路のコスト増加を招く。
【００１９】
【発明が解決しようとする課題】
このように携帯機器を狙った動作時及び待機（スタンドバイ）時の消費電力の低い、オンチップ記憶回路を含む論理ＬＳＩを実現しようとした場合、論理回路では電源電圧を０．５Ｖ程度と極めて低く設定し動作時の論理振幅を減らすことで低消費電力化を行ない、且つスタンドバイ時に基板電位を変えることで論理回路内のＭＯＳＦＥＴの閾値電圧の絶対値を大きくしリーク電流を小さくする構成もしくは論理回路の電源を閾値の大きいｐチャネルＭＯＳＦＥＴを介して電源線に接続する構成を用いるが、オンチップ上の記憶回路は論理回路で動作する電源電圧では動作しないため電池の電源を用いるなどによる別のより大きな電源電圧が必要となる。
【００２０】
この場合、これらの回路をそれぞれ論理的に結線するためには様々なレベル変換回路が必要となるが、０．５Ｖ程度の論理振幅を記憶回路が動作するための十分な論理振幅に変換するためには、１）ＣＭＯＳインバータ１段では十分なレベル変換ができない、２）ＣＭＯＳインバータを複数段用いた回路ではレベル変換は行なわれるが消費電力が大きくなる、３）別のレベル変換回路ではレベル変換は行なわれるが厳しい素子特性管理およびプロセス工程追加を伴うため、歩留まり低下などにより集積回路のコストが増加するといった問題があった。
【００２１】
本発明は上記事情を考慮してなされたもので、その目的とするところは０．５Ｖ程度の非常に小さい論理レベルを通常の論理レベルである１Ｖから３Ｖ程度に変換する低消費電力で素子特性に対する許容度の大きいレベル変換回路を実現するための半導体集積回路を提供することにある。
【００２２】
【課題を解決するための手段】
本願発明の一態様によれば、互いにレベルが異なる第１及び第２の電源を有する半導体集積回路において、論理回路部からの第１の論理出力とその反転信号である第２の論理出力にそれぞれの一端が接続され、それぞれのゲートが前記第２の電源に接続されたｎチャネル型の第１及び第２のＦＥＴと、前記第２の電源よりも高レベルの前記第１の電源にそれぞれのソースが接続され、それぞれのドレインが相手のゲートに接続されたｐチャネル型の第３及び第４のＦＥＴとを有し、前記ｎチャネル型の第１及び第２のＦＥＴそれぞれの他端を前記ｐチャネル型の第３及び第４のＦＥＴそれぞれのドレインに接続し、前記ｐチャネル型の第３または第４のＦＥＴのドレインの信号を出力信号として出力することを特徴とする半導体集積回路が提供される。
また、本願発明の一態様によれば、互いにレベルが異なる第１及び第２の電源を有する半導体集積回路において、論理回路部からの第１の論理出力とその反転信号である第２の論理出力にそれぞれの一端が接続され、それぞれのゲートが前記第１及び第２の電源の一方に接続された第１導電型の第１及び第２のＦＥＴと、前記第１及び第２の電源の他方にそれぞれの一端が接続され、それぞれの他端が相手のゲートに接続された第２導電型の第３及び第４のＦＥＴと、前記第１及び第２の電源とは異なるレベルの第３の電源と、前記第１及び第２の電源の他方と前記第３の電源が動作電源として供給され、前記第３または第４のＦＥＴの他端の信号に応じた出力信号を出力するバッファ回路とを有し、前記第１導電型の第１及び第２のＦＥＴそれぞれの他端を前記第２導電型の第３及び第４のＦＥＴそれぞれの他端に接続し、前記第２導電型の第３または第４のＦＥＴの他端の信号を前記出力信号として出力することを特徴とする半導体集積回路が提供される。
【００２３】
また、本願発明の一態様によれば、それぞれの電位レベルがＶ１≧Ｖ２＞Ｖ３≧Ｖ４の関係を満たす接地を含む第１から第４の電源を有し、前記第２及び第３の電源を用いた論理回路部を含む半導体集積回路において、前記論理回路部の第１の論理出力にソースが接続されゲートが前記第２の電源に接続された第１のｎチャネルＦＥＴと、前記第１の論理出力にソースが接続されゲートが前記第３の電源に接続された第１のｐチャネルＦＥＴと、前記第１の論理出力の反転信号である第２の論理出力にソースが接続されゲートが前記第２の電源に接続された第２のｎチャネルＦＥＴと、前記第２の論理出力にソースが接続されゲートが前記第３の電源に接続された第２のｐチャネルＦＥＴと、それぞれのソースが前記第１の電源に接続され、且つそれぞれのドレインが相手のゲートに接続された第３及び第４のｐチャネルＦＥＴと、それぞれのソースが前記第４の電源に接続され、且つそれぞれのドレインが相手のゲートに接続された第３及び第４のｎチャネルＦＥＴとを有し、前記第１のｎチャネルＦＥＴのドレインを前記第３のｐチャネルＦＥＴのドレインに接続し、前記第２のｎチャネルＦＥＴのドレインを前記第４のｐチャネルＦＥＴのドレインに接続し、前記第１のｐチャネルＦＥＴのドレインを前記第３のｎチャネルＦＥＴのドレインに接続し、前記第２のｐチャネルＦＥＴのドレインを前記第４のｎチャネルＦＥＴのドレインに接続し、前記第３及び第４のｐチャネルＦＥＴのドレインの２端子を第１のレベルとして出力し、前記第３，第４のｎチャネルＦＥＴのドレインの２端子を第２のレベルとして出力するレベル変換回路を具備することを特徴とする半導体集積回路が提供される。
【００２４】
このように、低電圧動作の論理回路の出力及びその論理的反転出力をそれぞれゲート接地のＦＥＴを介して、２つのＦＥＴの交差接続から構成される交差ラッチの２出力に接続して駆動する構成を用いることにより、交差ラッチの利得特性を高めることが可能となるため交差ラッチにより出力振幅を大きくすることができ回路の低消費電力化を図れる。また相補入力とすることにより回路マージンを大きくすることが可能となるため、素子特性に対する制限が緩やかになる。
【００２５】
また、２つのＦＥＴの交差接続から構成される交差ラッチの出力段には、レベル差の大きな電源で動作するバッファ回路を設けることが好ましい。バッファ回路としては、上述の半導体集積回路においては、前記第１及び第２の電源の他方と前記第３の電源が動作電源として供給され、前記第３または第４のＦＥＴの他端の信号に応じた出力信号を出力するバッファ回路を用いることにより、例えば第１または第２の電源と第３の電源との差分に応じた大きな論理振幅を得ることが可能となる。この場合、第１または第２の電源と第３の電源との間にソース・ドレイン間の電流通路が直列接続された２つのｎチャネルＦＥＴを用い、これら２つのｎチャネルＦＥＴそれぞれのゲートに第３および第４のＦＥＴそれぞれ他端を接続することが実際上好ましい。
【００２６】
また、本構成の半導体集積回路においては、前記第１の電源と前記第４の電源との間にソース・ドレイン間の電流通路が直列接続されたｐチャネルＦＥＴおよびｎチャネルＦＥＴを含むバッファ回路をさらに具備し、前記レベル変換回路の第１レベル出力または第２レベル出力の一方を、前記バッファ回路を構成するｐチャネルＦＥＴおよびｎチャネルＦＥＴのゲートに共通接続する構成を用いることにより、第１の電源と第４の電源との差分に対応する大きな論理振幅を得ることが可能となる。
【００２７】
さらに、バッファ回路内の各ＦＥＴの閾値電圧の絶対値を、前記レベル変換回路内の各ＦＥＴの閾値電圧の絶対値よりも大きく設定しておくことにより、バッファ回路を大きなサイズのＦＥＴで構成した場合でもスタンドバイ時のリーク電流を抑制することが可能となる。
【００２８】
【発明の実施の形態】
以下、図面を参照して本発明の実施形態を説明する。
図１には、本発明の第１実施形態に関わる半導体集積回路に設けられるレベル変換回路が示されている。本半導体集積回路は低電圧動作する論理回路とそれよりも高電圧動作する記憶回路とを１チップ上に集積形成する構成のものであり、論理回路と記憶回路との間に図１のレベル変換回路が設けられることになる。
【００２９】
このレベル変換回路は論理回路からの０．５Ｖ程度の論理出力レベルを１Ｖから３Ｖ程度のレベルに変換して記憶回路に出力するためのものであり、論理回路からの相補信号１０Ａ，１０Ｂを入力するそれぞれゲート接地形のｐチャネルＭＯＳＦＥＴ１００，１０１及びｎチャネルＭＯＳＦＥＴ１０２，１０３と、ｐチャネルＭＯＳＦＥＴ１０４，１０５からなるｐチャネル交差ラッチと、ｎチャネルＭＯＳＦＥＴ１０６，１０７からなるｎチャネル交差ラッチとからなる。
【００３０】
ｐチャネルＭＯＳＦＥＴ１００，１０１のゲートは、論理回路の接地電源であるＶＳ１に接続され、ｎチャネルＭＯＳＦＥＴ１０２，１０３のゲートは論理回路の正電源であるＶＤ１に接続され、ＶＤ１＞ＶＳ１が満たされている。また、ｐチャネルＭＯＳＦＥＴ１０４，１０５のソースは、ＶＤＤ（ＶＤＤ≧ＶＤ１）に接続され、ｎチャネルＭＯＳＦＥＴ１０６，１０７のソースはＶＳＳ（ＶＳＳ≦ＶＳ１）に接続されている。また、ｐチャネルＭＯＳＦＥＴ１０４，１０５それぞれのドレインは互いに相手のゲートに接続され、同様にｎチャネルＭＯＳＦＥＴ１０６，１０７それぞれのドレインも互いに相手のゲートに接続されている。それぞれの交差ラッチの出力１０Ｃ，１０Ｄ，１０Ｅ，１０Ｆにはレベル変換された相補出力が得られる。
【００３１】
本レベル変換回路によると、入力端子１０Ａ，１０Ｂに入力される論理回路の論理レベルであるＶＤ１，ＶＳ１は、次のようにしてレベル変換が行なわれる。
【００３２】
１０ＡがＶＳ１からＶＤ１へ、１０ＢがＶＤ１からＶＳ１へ変化する場合を考える。ｎチャネルＭＯＳＦＥＴ１０２はｐチャネル交差ラッチ内のＭＯＳＦＥＴ１０４のドレインがＶＤ１になるまではオン状態であるため、１０ＡがＶＳ１からＶＤ１へ変化すると、ｐチャネル交差ラッチ内のＭＯＳＦＥＴ１０４のドレインはＶＤ１に向かって変化する。一方、ｎチャネルＭＯＳＦＥＴ１０３はオフ状態であったが、１０ＢがＶＤ１からＶＳ１に変化するためオン状態となり、その結果ｐチャネル交差ラッチ内のＭＯＳＦＥＴ１０５のドレインはＶＳ１に向かって変化する。
【００３３】
やがて、ＭＯＳＦＥＴ１０４のドレイン電圧がＶＤ１近傍の値に上昇することにより、ＭＯＳＦＥＴ１０２はオフ状態となり、論理回路内バッファ回路と分離されるため最終的には出力１０Ｃは交差ラッチの電源電圧であるＶＤＤまで上昇する。さらに、ＭＯＳＦＥＴ１０３はオン状態であるため、ＭＯＳＦＥＴ１０５のドレイン電圧である１０ＤはＶＳ１となる。
【００３４】
従って、ゲート接地構成のｎチャネルＭＯＳＦＥＴ１０２，１０３とｐチャネルＭＯＳＦＥＴ１０４，１０５によるｐチャネル交差ラッチとを用いることにより、論理レベルＶＤ１，ＶＳ１からＶＤＤ，ＶＳ１へのレベル変換が行なわれたことになる。このときＭＯＳＦＥＴ１０５はオフ状態であるため、ＭＯＳＦＥＴ１０５を介した消費電流は殆どなく、またＭＯＳＦＥＴ１０４を介した消費電流はゲート接地ｎチャネルＭＯＳＦＥＴ１０２がオフ状態であるため、非常に小さい値となり、スタティックな消費電力は殆どゼロとなる。
【００３５】
さらに、ｐチャネル交差ラッチおよびｎチャネル交差ラッチそれぞれの出力段には、図１に示すように、ＶＤＤとＶＳ１との間に直列接続されたｎチャネルＭＯＳＦＥＴ１０８，１０９からなる第１の出力バッファと、ＶＤ１とＶＳＳ間に直列接続されたｎチャネルＭＯＳＦＥＴ１１０，１１１からなる逆相出力の第２のバッファとが設けられている。出力１０Ｄ，１０ＣはそれぞれｎチャネルＭＯＳＦＥＴ１０８，１０９のゲートに接続されているので、第１の出力バッファからはＶＤＤとＶＳ１の差分に応じた論理振幅の出力ｏｕｔ３が得られる。
【００３６】
ここでは、ゲート接地構成のｎチャネルＭＯＳＦＥＴ１０２，１０３とｐチャネルＭＯＳＦＥＴ１０４，１０５による交差ラッチ側でのレベル変換を説明したが、同時にゲート接地構成のｐチャネルＭＯＳＦＥＴ１００，１０１とｎチャネルＭＯＳＦＥＴ１０６，１０７による交差ラッチ側でも同様の機能により論理レベルＶＤ１，ＶＳ１からＶＤ１，ＶＳＳへのレベル変換が行なわれる。さらに、出力１０Ｅ，１０ＦがｎチャネルＭＯＳＦＥＴ１１０，１１１のゲートにそれぞれ接続されているので、第２の出力バッファからはｏｕｔ３とは逆相で、ＶＤ１とＶＳＳの差分に応じた論理振幅の出力ｏｕｔ４が得られる。
【００３７】
このように、低電圧動作の論理回路の出力及びその論理的反転出力をゲート接地回路を介して各交差ラッチに導くことにより、各交差ラッチを構成する２つのＦＥＴを相補入力によって駆動することが可能となり、交差ラッチの利得特性を高めることが可能となる。ゲート接地回路を構成するｐチャネルＭＯＳＦＥＴ１００と１０１は互いに相補動作し、またゲート接地回路を構成するｎチャネルＭＯＳＦＥＴ１０２と１０３も互いに相補動作するので、回路の動作マージンを大きくすることが可能となり、それらＦＥＴの素子特性に対する制限が緩やかになる。
【００３８】
図２は、本発明の第２実施形態に係るレベル変換回路を示す図である。
論理回路からの相補信号２０Ａ，２０Ｂを入力する図１と同じレベル変換回路２００と、ｐチャネルＭＯＳＦＥＴ２０１，２０２、ｎチャネルＭＯＳＦＥＴ２０３，２０４から構成され、出力は２０Ｇ，２０Ｈから得られる。ｐチャネルＭＯＳＦＥＴ２０１とｎチャネルＭＯＳＦＥＴ２０３からなるＣＭＯＳインバータは第１の出力バッファとして用いられ、同様にｐチャネルＭＯＳＦＥＴ２０２とｎチャネルＭＯＳＦＥＴ２０４からなるＣＭＯＳインバータは第１の出力バッファとは逆相出力の第２の出力バッファとして用いられる。
【００３９】
まず、図１と同じレベル変換回路２００により論理レベルＶＤ１，ＶＳ１からＶＤ１，ＶＳＳにレベル変換された相補出力２０Ｃ，２０Ｄ及びＶＤ１，ＶＳＳへのレベル変換が行なわれた相補出力２０Ｅ，２０Ｆが得られる。そこで、２０Ｃと２０Ｅは論理的には同一であるので２０ＣをｐチャネルＭＯＳＦＥＴ２０１のゲートに、２０ＥをｎチャネルＭＯＳＦＥＴ２０３のゲートに入力することにより、出力端子２０ＧにＶＤＤまたはＶＳＳの論理レベルを出力することができ、レベル変換が行なわれる。
【００４０】
また、同様に、２０ＤをｐチャネルＭＯＳＦＥＴ２０２のゲートに、２０ＦをｎチャネルＭＯＳＦＥＴ２０４のゲートに入力することにより、２０Ｈからは出力端子２０Ｇの論理反転出力が得られる。
【００４１】
よって、ＶＤＤとＶＳＳの差分に応じたより大きな論理振幅を得ることが可能となる。
【００４２】
図１、図２に関わる本発明の回路に関して具体的に説明する。
ここでは、０．２５μｍＣＭＯＳプロセスを前提とした検討結果を述べる。まず、電源電圧としＶＤＤ，ＶＤ１，ＶＳ１，ＶＳＳをそれぞれ３Ｖ，１．７５Ｖ，１．２５Ｖ，０Ｖとする。内部論理回路の実効的電源電圧ＶＤ１−ＶＳ１は０．５Ｖであり、従って０．５Ｖの論理振幅を３Ｖに変換するものとする。ここで、論理回路の出力をＣＭＯＳインバータ出力としてそのｐチャネルＭＯＳＦＥＴのゲート幅を１２０μｍ、ｎチャネルＭＯＳＦＥＴのゲート幅を６０μｍとし、このインバータ回路出力のレベル変換を行なうものとする。
【００４３】
まずゲート接地ｐチャネルＭＯＳＦＥＴ１００，１０１のゲート幅として３０μｍ、同じくｎチャネルＭＯＳＦＥＴ１０２，１０３のゲート幅として１５μｍとし、また交差ラッチ内のｐチャネルＭＯＳＦＥＴ１０４，１０５のゲート幅は６μｍ、ｎチャネルＭＯＳＦＥＴ１０６，１０７のゲート幅は３μｍ、図１の出力バッファ内のｎチャネルＭＯＳＦＥＴ１０８〜１１１のゲート幅はそれぞれ３μｍで、さらに図２の出力バッファ内のｐチャネルＭＯＳＦＥＴ２０１，２０２のゲート幅は６μｍ、ｎチャネルＭＯＳＦＥＴ２０３，２０４のゲート幅は３μｍである。尚、検討の際のＦＥＴの閾値電圧の設計中心は、ＭＯＳＦＥＴ１００〜１０７については内部論理回路と同一（ｐチャネルの場合はＶｔｐ１＝−０．５Ｖ，ｎチャネルの場合はＶｔｎ１＝０．１５Ｖ）とし、図１の出力バッファ内のｎチャネルＭＯＳＦＥＴ１０８〜１１１、および図２の出力バッファ内のＭＯＳＦＥＴ２０１〜２０４は、３Ｖ電源におけるリーク電力を減らす目的で絶対値としてやや大きい値（Ｖｔｐ２＝−０．５Ｖ，Ｖｔｎ２＝０．５Ｖ）とした。
【００４４】
ｐチャネルＭＯＳＦＥＴとｎチャネルＭＯＳＦＥＴの閾値電圧をパラメータとし１００ＭＨｚの信号を入力した際の動作検討を行なった。この際、図３に示すように、交差ラッチにおけるデータ反転を高速に行うためにゲート接地ＭＯＳＦＥＴ１００〜１０３の基板電位（ウェル電位）をゲート電位と同一にしている。これは、ゲート接地のＭＯＳＦＥＴ１００〜１０３をよりオフ状態になりやすいようにするためであり、実際にはＣＭＯＳプロセスにおけるＭＯＳＦＥＴのウエル電位もしくはＳＯＩプロセスにおけるＭＯＳＦＥＴのボディ電位は、ゲート電圧と同一にすることを意味する。
【００４５】
これにより、小さな素子サイズで、交差ラッチを駆動するゲート接地回路の駆動能力を高めることができ、またｐチャネルＭＯＳＦＥＴ１００，１０１を同一のｎウェルに形成でき、同様にｎチャネルＭＯＳＦＥＴ１０２，１０３も同一のｐウェルに形成できることから、回路面積の縮小を図ることが可能となる。
【００４６】
内部論理回路の閾値電圧（｜Ｖｔｐ１｜，Ｖｔｎ１）を実際のプロセスの変動幅以上の０Ｖから０．２５Ｖまで変え、（｜Ｖｔｐ２｜，Ｖｔｎ２）を０．３Ｖから０．７Ｖまで変えたが、０．５Ｖ電源の内部論理回路の速度が問題となる（Ｖｔｐ１，Ｖｔｎ１）＝（−０．２５Ｖ，０．２５Ｖ）の場合以外は、１００ＭＨｚと高速な動作にも関わらず問題なく動作していることを確認した。また、動作特性はＶｔｐ２，Ｖｔｎ２には殆ど依存しないことも判った。一方、図８に示す従来型回路では、前述のようにレベル変換機能が、ＭＯＳＦＥＴ７０１，７０２の閾値電圧が０Ｖから０．０５Ｖ程度の極めて狭い領域のみの確認にとどまっており、素子特性に対する許容度の観点で従来技術に対する優位性を確認した。
【００４７】
また、電源電圧に関しても４電源の場合にとどまらず、図６に示す３電源の場合即ちＶＤＤ＝３Ｖ、ＶＤ１＝０．５Ｖ、ＶＳＩ＝０Ｖ、ＶＳＳ＝０Ｖの場合、ＶＤＤ＝１．２Ｖ、及びＶＤ１＝０．５Ｖ、ＶＳＩ＝０Ｖ、ＶＳＳ＝０Ｖの場合に関しても検討を行い、問題なく動作することを確認した。
【００４８】
図１、図２、図３の回路はいずれも一つの例であり、例えば１）電源電圧に関してもＶＤＤ≧ＶＤ１＞ＶＳ１≧ＶＳＳを満たせばよく、また２）出力回路として単相出力とする、３）あるいは本回路を入出力回路に適用する、３）ゲート接地回路に於けるウエル電位あるいはボディ電位をソース電位と等しくする、等の種々の構成を用いることができる。
【００４９】
また、図１においては、正側と負側それぞれについてレベル変換を行ったが、ゲート接地型のｎチャネルＭＯＳＦＥＴ１０２，１０３と、ｐチャネルＭＯＳＦＥＴ１０４，１０５からなるｐチャネル交差ラッチを用いて正側のレベル変換のみを行ったり、あるいはゲート接地形のｐチャネルＭＯＳＦＥＴ１００，１０１と、ｎチャネルＭＯＳＦＥＴ１０６，１０７からなるｎチャネル交差ラッチとを用いて負側のレベル変換のみを行う構成にしても良い。また、出力バッファとしてＣＭＯＳインバータを利用すれば、交差ラッチの相補出力信号のいずれか一方のみを出力バッファに入力信号として与える構成を利用することもできる。
【００５０】
さらに、図２においても、互いに相補出力の２つの出力バッファを用いたが、いずれか一方のみの出力バッファのみを設ける構成であっても良い。また、各ＦＥＴとしては絶縁ゲート型のものを用いれば良く、ＭＯＳに限らず、ＭＩＳ型のＦＥＴを用いても良いことはもちろんである。
【００５１】
【発明の効果】
以上詳述したように、本発明の半導体集積回路によれば、相補入力のゲート接地回路を用いて交差ラッチを駆動するように構成することにより、交差ラッチの利得特性を高め、交差ラッチによる出力大振幅化を実現し回路の低消費電力化を図れる。また相補入力とすることにより回路マージンの増大を図り、素子特性に対する制限の緩やかなレベル変換回路を実現できる。
【図面の簡単な説明】
【図１】本発明の第１実施形態に係る半導体集積回路で用いられるレベル変換回路を示す回路図。
【図２】本発明の第２実施形態に係る半導体集積回路で用いられるレベル変換回路を示す回路図。
【図３】第１或いは第２実施形態のレベル変換回路内に設けられるゲート接地回路の詳細を示す図。
【図４】複数の電源を供給する半導体集積回路とその電源系の構成を示すブロック図。
【図５】低電圧で動作する論理回路を有し複数の電源を供給する半導体集積回路とその電源系の構成を示すブロック図。
【図６】低電圧で動作する論理回路を有し複数の電源を供給する半導体集積回路とその電源系の構成を示すブロック図。
【図７】ＣＭＯＳインバータを用いた従来のレベル変換回路の回路図。
【図８】交差ラッチを用いた従来のレベル変換回路の回路図。
【符号の説明】
１００，１０１ ゲート接地ｐチャネルＭＯＳＦＥＴ
１０２，１０３ ゲート接地ｎチャネルＭＯＳＦＥＴ
１０４，１０５ 交差ラッチを構成するｐチャネルＭＯＳＦＥＴ
１０６，１０７ 交差ラッチを構成するｎチャネルＭＯＳＦＥＴ
１０Ａ，１０Ｂ 論理回路からの相補信号
１０Ｃ，１０Ｄ レベル１を出力する相補信号
１０Ｅ，１０Ｆ レベル２を出力する相補信号
２００ レベル変換回路
２０１，２０２ ｐチャネルＭＯＳＦＥＴ
２０３，２０４ ｎチャネルＭＯＳＦＥＴ
２０Ａ，２０Ｂ 論理回路からの相補信号
２０Ｃ，２０Ｄ レベル１を出力する相補信号
２０Ｅ，２０Ｆ レベル２を出力する相補信号
２０Ｇ，２０Ｈ レベル３を出力する相補信号
４００ リチウムイオン２次電池
４０１ 電源電圧変換回路
４０２ 論理回路
４０３ オンチップ記憶回路
４０４ レベル変換回路
５００ リチウムイオン２次電池
５０１ 電源電圧変換回路
５０２ 論理回路
５０３ オンチップ記憶回路
５０４ オンチップ記憶回路
５０５ オンチップ記憶回路
５０６ 半導体集積回路
５０７ ｐチャネルＭＯＳＦＥＴ
５０８ ｎチャネルＭＯＳＦＥＴ
６００ ＮｉＨ２次電池
６０１ 電源電圧変換回路
６０２ 論理回路
６０３ ｐチャネルＭＯＳＦＥＴ
６０４ オンチップ記憶回路
６０５ 半導体集積回路
７００ ＣＭＯＳインバータ回路
８００ ゲート接地ｐチャネルＭＯＳＦＥＴ
８０１ ゲート接地ｎチャネルＭＯＳＦＥＴ
８０２ ｐチャネルＭＯＳＦＥＴによる交差ラッチ
８０３ ｎチャネルＭＯＳＦＥＴによる交差ラッチ
Claims (7)
- 互いにレベルが異なる第１及び第２の電源を有する半導体集積回路において、
論理回路部からの第１の論理出力とその反転信号である第２の論理出力にそれぞれの一端が接続され、それぞれのゲートが前記第２の電源に接続されたｎチャネル型の第１及び第２のＦＥＴと、
前記第２の電源よりも高レベルの前記第１の電源にそれぞれのソースが接続され、それぞれのドレインが相手のゲートに接続されたｐチャネル型の第３及び第４のＦＥＴと
を有し、
前記ｎチャネル型の第１及び第２のＦＥＴそれぞれの他端を前記ｐチャネル型の第３及び第４のＦＥＴそれぞれのドレインに接続し、前記ｐチャネル型の第３または第４のＦＥＴのドレインの信号を出力信号として出力することを特徴とする半導体集積回路。 - 互いにレベルが異なる第１及び第２の電源を有する半導体集積回路において、
論理回路部からの第１の論理出力とその反転信号である第２の論理出力にそれぞれの一端が接続され、それぞれのゲートが前記第１及び第２の電源の一方に接続された第１導電型の第１及び第２のＦＥＴと、
前記第１及び第２の電源の他方にそれぞれの一端が接続され、それぞれの他端が相手のゲートに接続された第２導電型の第３及び第４のＦＥＴと、
前記第１及び第２の電源とは異なるレベルの第３の電源と、
前記第１及び第２の電源の他方と前記第３の電源が動作電源として供給され、前記第３または第４のＦＥＴの他端の信号に応じた出力信号を出力するバッファ回路と
を有し、
前記第１導電型の第１及び第２のＦＥＴそれぞれの他端を前記第２導電型の第３及び第４のＦＥＴそれぞれの他端に接続し、前記第２導電型の第３または第４のＦＥＴの他端の信号を前記出力信号として出力することを特徴とする半導体集積回路。 - それぞれの電位レベルがＶ１≧Ｖ２＞Ｖ３≧Ｖ４の関係を満たす接地を含む第１から第４の電源を有し、前記第２及び第３の電源を用いた論理回路部を含む半導体集積回路において、
前記論理回路部の第１の論理出力にソースが接続されゲートが前記第２の電源に接続された第１のｎチャネルＦＥＴと、
前記第１の論理出力にソースが接続されゲートが前記第３の電源に接続された第１のｐチャネルＦＥＴと、
前記第１の論理出力の反転信号である第２の論理出力にソースが接続されゲートが前記第２の電源に接続された第２のｎチャネルＦＥＴと、
前記第２の論理出力にソースが接続されゲートが前記第３の電源に接続された第２のｐチャネルＦＥＴと、
それぞれのソースが前記第１の電源に接続され、且つそれぞれのドレインが相手のゲートに接続された第３及び第４のｐチャネルＦＥＴと、
それぞれのソースが前記第４の電源に接続され、且つそれぞれのドレインが相手のゲートに接続された第３及び第４のｎチャネルＦＥＴと
を有し、
前記第１のｎチャネルＦＥＴのドレインを前記第３のｐチャネルＦＥＴのドレインに接続し、前記第２のｎチャネルＦＥＴのドレインを前記第４のｐチャネルＦＥＴのドレインに接続し、前記第１のｐチャネルＦＥＴのドレインを前記第３のｎチャネルＦＥＴのドレインに接続し、前記第２のｐチャネルＦＥＴのドレインを前記第４のｎチャネルＦＥＴのドレインに接続し、前記第３及び第４のｐチャネルＦＥＴのドレインの２端子を第１のレベルとして出力し、前記第３，第４のｎチャネルＦＥＴのドレインの２端子を第２のレベルとして出力するレベル変換回路を具備することを特徴とする半導体集積回路。 - 前記第１の電源と前記第４の電源との間にソース・ドレイン間の電流通路が直列接続されたｐチャネルＦＥＴおよびｎチャネルＦＥＴを含むバッファ回路をさらに具備し、
前記レベル変換回路の第１レベル出力または第２レベル出力の一方を、前記バッファ回路を構成するｐチャネルＦＥＴおよびｎチャネルＦＥＴのゲートに共通接続したことを特徴とする請求項３記載の半導体集積回路。 - 前記第１及び第２のｐチャネルＦＥＴのウエル電位は前記第３の電源に等しく、前記第１及び第２のｎチャネルＦＥＴのウエル電位は前記第２の電源に等しいことを特徴とする請求項３または４記載の半導体集積回路。
- 前記第１及び第２のｐチャネルＦＥＴはｎ型の同一のウェル内に形成され、且つ前記第１及び第２のｎチャネルＦＥＴはｐ型の同一のウェル内に形成されていることを特徴とする請求項３乃至５のいずれか１項記載の半導体集積回路。
- 前記バッファ回路内の各ＦＥＴの閾値電圧の絶対値は、前記レベル変換回路内の各ＦＥＴの閾値電圧の絶対値よりも大きく設定されていることを特徴とする請求項３記載の半導体集積回路。
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