KR100466581B1 - 레벨변환회로 및 이 레벨변환회로를 갖춘 반도체 집적회로 - Google Patents

레벨변환회로 및 이 레벨변환회로를 갖춘 반도체 집적회로 Download PDF

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Abstract

본 발명의 레벨변환회로는 논리회로, p채널 교차결합 FET 및 n채널 교차결합 FET로부터 상보적인 신호를 수신하는 게이트 접지형의 2개의 n채널 MOSFET와 2개의 p채널 MOSFET를 포함한다. 각 교차결합 FET를 구성하는 2개의 FET는 저전압에서 동작하는 논리회로의 출력과 그 논리반전출력을 게이트 접지형 FET를 매개로 각 교차결합 FET에 공급함으로써 상보적인 입력에 의해 구동될 수 있고, 결과로서 교차결합 FET의 이득특성을 향상시킬 수 있다. 저전력을 소모하는 레벨변환회로는 소자특성에 대해 큰 허용도를 가지며, 0.5V정도의 낮은 논리레벨을 통상의 논리레벨인 1V∼3V 정도로 변환한다.

Description

레벨변환회로 및 이 레벨변환회로를 갖춘 반도체 집적회로 {LEVEL CONVERTER CIRCUIT AND SEMICONDUCTOR INTEGRATED CIRCUIT HAVING THE SAME}
본 출원은 2000년 3월 27일자로 출원된 일본국 특허출원 제2000-086385호와 2000년 10월 25일자로 출원된 일본국 특허출원 제2000-325047호의 우선권주장출원으로서, 상기 일본국 출원의 전체 내용은 참고문헌으로서 본 명세서에 합체된다.
본 발명은 복수의 전원을 사용하여 동작하는 레벨변환회로에 관한 것이다.
최근, 1칩에 형성되는 반도체소자의 수가 현저히 증가하고 있다. 기가비트급의 반도체 메모리에서는 1칩당 수억개의 반도체소자가 집적되고, 64비트 마이크로프로세서에서는 1칩에 수백만개에서 수천만개의 반도체소자가 집적되고 있다. 1칩 에 형성되는 반도체소자의 수는 이들 소자의 크기를 줄임으로써 개선될 수 있다. 일반적으로, 1Gbit DRAM(다이나믹 랜덤 억세스 메모리)에 있어서는, 0.15㎛의 게이트 길이를 갖는 MOS 트랜지스터가 사용된다. 1칩에 형성되는 반도체소자의 수를 더 증가시키기 위하여, 0.1㎛ 이하의 게이트 길이를 갖는 MOS 트랜지스터가 사용될 필요가 있다.
이러한 미세 패턴화된 MOS 트랜지스터에 있어서는, 핫 캐리어(hot carrier)가 트랜지스터를 열화시키며, 절연막은 TDDB(Time Dependent Dielectric Breakdown)에 의해 파괴된다. 또, 채널길이의 감소에 따른 문턱전압의 저하를 억제하기 위하여, 기판영역 및 채널영역의 불순물농도를 높이면, 소스 및 드레인의 접합파괴전압(junction breakdown voltage)이 낮아진다. 전원전압을 낮춤으로써, 미세 패턴화된 소자의 신뢰성이 높아진다. 즉, 소스와 드레인 사이의 횡방향 전계를 약화시킴으로써 핫 캐리어가 방지되고, 게이트와 벌크 사이의 종방향 전계를 약화시킴으로써 TDDB가 방지된다. 더욱이, 전원전압을 낮춤으로써, 소스와 벌크 사이의 접합 및 드레인과 벌크 사이의 접합에 가해지는 역바이어스 전압을 낮추어 내압의 저하에 대응시킨다.
최근, 휴대용 정보장치에 대한 시장이 현저히 확대되고 있다. 대부분의 휴대용 정보장치는 높은 에너지밀도를 갖는 리튬이온 배터리와 같은 가벼운 전원을 사용하고 있다. 그렇지만, 리튬이온 배터리의 3볼트는 미세 패턴화된 MOS 트랜지스터의 내압보다 높다. 따라서, 리튬이온 배터리를 이러한 미세 패턴화된 트랜지스터의 회로에 적용하는 경우, 전원전압변환기를 사용하여 전압을 낮출 필요가 있다. 논리회로에서 사용되는 CMOS 회로가 동작하는 동안에 소비되는 전력은 동작주파수에 비례할 뿐만 아니라 전원전압의 제곱에도 비례한다. 이 때문에, 전원전압을 낮추는 것은 칩 내에서의 전력소비의 저하에 현저한 효과가 있다.
그래서, 휴대용 장치를 더 장시간 사용하기 위해서는, 고에너지 밀도를 갖는 배터리, 고효율의 전원변환회로 및 저전압에서 동작하는 집적회로의 개발이 요구되고 있다. 저전력소비를 달성한다는 관점으로부터도, 전력소비가 큰 마이크로 프로세서와 베이스밴드(baseband) LSI에 강하한 전원전압을 사용하는 것이 바람직하다.
휴대용 정보장치내에서는, 논리회로 외에 DRAM이나 SRAM과 같은 메모리장치를 사용하는 것이 필수이다. DRAM은 소프트 에러 내성을 높이기 위해 셀의 전하량을 충분히 확보하도록 설계되고, SRAM은 저전압동작시의 동작속도 저하를 피하도록 설계된다. 이 때문에, 논리회로에서와 같은 현저한 저소비전력화는 이루어지고 있지 않으며, 현재로는 1.75V 정도의 전원전압으로 동작하는 소자가 실용화되고 있다. 그러나, 메모리회로의 전원전압은 논리회로의 전원전압과 크게 다르기 때문에, 메모리회로와 논리회로를 구비한 LSI에 있어서는 다양한 전원전압을 공급하는 다중 전원 구성을 사용하는 것이 필수이다.
도 1은 1칩에 집적된 메모리 회로와 논리회로를 갖는 휴대용 정보장치용 반도체 집적회로(405) 및 그 전원공급장치의 구성을 나타낸다. 도 1의 회로는 리튬 배터리(리튬이온 2차전지; 400), 전원전압변환회로(401), 논리회로(402), 온칩(on-chip) 메모리 회로(403) 및 레벨변환기(404)를 포함한다. 리튬 배터리(400)의 출력전원전압 3V는 전원전압변환회로(401)에 의해 0.5V로 변환되고, 논리회로(402)에는 0.5V 전원전압이 공급된다. 온칩 메모리 회로(403)는 그 동작을 위하여 1V 이상의 전원전압을 필요로 하기 때문에, 리튬 배터리(400)의 출력전원전압 3V는 메모리 회로(403)에 직접 공급되고 있다. 메모리회로(403)와 논리회로(402)의 접속을 행하는 레벨변환기(404)에는 3V 전원전압 및 0.5V 전원전압이 공급되고 있다.
도 1에 도시된 구성에서는, 논리회로(402)의 전원전압을 0.5V로 함으로써 동작시의 전력소비를 낮출 수 있다. 그러나, 3V에서 2V의 전원전압으로 동작하는 일반적인 CMOS회로의 전원전압을 단순히 낮추게 되면, 장치의 동작속도가 저하되거나 또는 장치가 제대로 동작하지 않게 된다. 이 문제점을 해결하기 위해, 전원전압을 낮추면서 동시에 MOS 트랜지스터의 문턱전압을 낮출 필요가 있다. 예를 들면, 0.5V의 저전원전압에서 동작하는 논리회로를 구성하기 위해서는, 절대값으로 0.1V∼0.2V 정도와 종래의 FET의 문턱전압의 1/3 정도의 문턱전압을 갖는 FET를 사용할 필요가 있다.
그러나, 이러한 문턱전압을 사용하면, OFF시의 FET의 누설전류가 크게 증가하고, 결과로서 장치의 대기시의 전력소비가 크게 증가하여, 휴대용 정보장치용 반도체 집적회로를 그대로 사용할 수는 없었다.
도 2는 상기 문제점을 고려하여 구성된 반도체 집적회로와 그 전원시스템의 구성을 나타낸다. 도 2에서는, 접지전위를 포함한 4종류의 전원전압(VDD, VD1, VS1, VSS)이 반도체 집적회로(506)에 공급된다. 리튬 배터리(500)로부터 공급된 3V 전원전압(VDD), 접지전위(VSS), 전원전압변환회로(501)로부터 공급된 VD1 및 VS1은 반도체 집적회로(506)내의 칩상에 집적된 논리회로(502)에 공급된다. 이 경우, 논리회로용 전원전압(VD1)과 논리회로용 접지전압(VS1) 사이의 전위차는 0.5V로 설정된다.
상기의 구성의 경우, 논리회로(502)는 동작시의 전력소비를 낮추기 위하여 2개의 전압(VD1, VS1)을 사용하여 동작한다. 또, 대기상태에서는, p채널 MOSFET(507)를 ON상태로 하여 p채널 MOSFET(509)의 웰(well)전위를 VD1으로부터 VDD로 설정하며, n채널 MOSFET(508)를 ON상태로 하여 n채널 MOSFET(510)의 웰(well)전위를 VS1으로부터 VSS로 설정한다. 그 결과, 대기시간에서의 논리회로의 MOSFET(509, 510)의 문턱전압의 절대값이 증가하고 OFF시의 누설전류가 감소하여 대기모드에서의 전력소비를 낮출 수 있게 된다.
온칩 메모리 회로(503, 504, 505)의 전원으로서는 다음의 3가지 구성을 고려할 수 있다.
1) 리튬 배터리로부터 공급되는 칩용 접지전위(VSS)와 칩용 전원전압(VDD)을 사용.
2) 논리회로용 전원전압(VD1) 및 칩용 접지전위(VSS)를 사용.
3) 칩용 전원전압(VDD) 및 논리회로용 접지전위(VS1)를 사용.
전력소비라는 관점에서는, 2) 또는 3)의 구성이 1)의 구성보다 더 좋기는 하지만, 최종적으로는 선택해야 할 구성은 메모리 회로의 동작전압 범위를 고려하여 결정하게 된다. 도 2의 반도체 집적회로(506)에 있어서, 논리회로(502)에서는 하이레벨은 VD1이고 로우 레벨은 VS1이며, 메모리회로(503)에서는 하이 레벨은 VDD이고 로우 레벨은 VSS이며, 메모리회로(504)에서는 하이 레벨은 VD1이고 로우 레벨은 VSS이며, 메모리회로(505)에서는 하이 레벨은 VDD이고 로우 레벨은 VS1이고, 따라서 다양한 논리진폭과 다양한 논리레벨이 사용된다.
도 3은 OFF시의 누설전류의 문제를 고려하여 구성된 반도체 집적회로 및 그 전원시스템의 구성을 나타낸다. 도 3의 회로에서는, 반도체 집적회로(605)에 3종류의 전원전압이 공급된다. 즉, 니켈수소 2차전지(1.2V) 또는 리튬이온 2차전지(3V; 600)로부터의 전원전압(VDD)과 접지전위(VSS)가 반도체 집적회로(605)내의 하나의 칩에 집적된 논리회로(602)에 공급된다. 전원전압(VDDV)은 논리회로(602)의 CMOS 회로에 공급된다. 전원전압(VDDV)은 전원전압변환회로(601)로부터 공급되는 논리회로용 전원전압(VD1; 0.5V)을 큰 문턱전압을 갖는 p채널 MOSFET(603)를 매개로 하여 통과시킴으로써 얻어진다.
이러한 구성의 경우, 대기상태에서는 논리회로내의 필요한 정보가 메모리회로(604)에 저장된 후에 p채널 MOSFET(603)의 게이트 전압이 VDD로 설정되어 MOSFET(603)를 OFF상태로 한다. 이 때, 논리회로(602)의 누설전류는 큰 문턱전압을 갖는 p채널 MOSFET(603)의 OFF 특성에 의해 결정되기 때문에, 누설전류가 매우 작아진다.
그러나, 메모리회로(605)는 0.5V 정도의 전원전압으로 작동시키는 것이 곤란하기 때문에, 메모리회로는 VDD와 VSS를 사용하여 구동되며, 논리회로에는 하이 레벨 VD1과 로우 레벨 VSS가 제공되고, 메모리회로에는 하이 레벨 VDD와 로우 레벨 VSS가 제공되어, 2종류의 논리 레벨이 사용된다.
상술한 바와 같이, 휴대용 장치의 LSI에는 다전원시스템이 필수불가결하고, 다른 전원전압에 따른 논리레벨을 변환하는 저전력 소비의 레벨 변환회로가 필요하다. 논리진폭이 큰 반도체 집적회로로부터 논리진폭이 작은 논리회로로 신호를 전달하기 위해서는, 논리진폭(VDD-VSS)보다 큰 게이트 내압(VBD)를 가진 MOSFET를 사용하고, 도 4에 도시한 것과 같은 통상의 CMOS 회로를 사용함으로써 문제없이 레벨변환을 행할 수 있다
그러나, (VD1-VS1)과 같이 작은 논리진폭(본 예에서는 0.5V)을 가진 논리회로의 신호레벨을 메모리회로용의 큰 논리진폭으로 변환하는 것은 곤란하다. 예를 들면, 도 4에 나타낸 통상의 CMOS 인버터 회로에서는 신호레벨이 메모리회로의 논리레벨인 예컨대 (VDD, VSS), (VD1, VSS), (VDD, VS1)으로 충분히 변환될 때 여러가지 문제가 발생한다. 즉, 1) 1단의 CMOS 인버터로는 완전한 레벨변환이 이루어질 수 없고, 2) 1단의 CMOS 인버터로는 p채널 MOSFET나 n채널 MOSFET 모두 컷오프(cut-off)될 수 없고 "A"급 증폭기와 같은 ON 상태로 동작하게 되어, 결과로서 전원으로부터 접지로 정상적인 단락회로전류(관통전류)가 흐르게 되며, 3) 다단의 CMOS 인버터를 사용하는 경우에는 전력소비가 커지게 된다.
또, 다른 방법으로서, 차동증폭기를 사용하고 기준전압으로서 VD1과 VS1의 중간값을 사용하는 방법도 있다. 그러나, 이 방법에서도, 다음의 이유, 즉 1) 차동증폭기를 위해 전원이 필요하게 되고, 2) 차동증폭기의 출력을 증폭하는 CMOS 인버터가 필요하여 CMOS 인버터 단에서의 소비전류가 추가되기 때문에 전력소비가 커지게 된다.
이 문제에 대처하기 위하여, 0.5V∼1V정도의 논리진폭을 2V정도의 논리진폭으로 변환하는 레벨변환기가 제안되어 있다(Sub-1-V Swing Bus Architecture for Future Low-Power ULSIs by Nakagome et. al., 1992 VLSI Circuit Symposium, 9-2). 이 문헌에 개시된 레벨변환기를 도 5에 도시하였는 바, 이를 통해 저전력소비특성을 얻고 있다.
도 5의 레벨변환기는 게이트접지 MOSFET(800, 801)와, 하나의 MOSFET의 게이트와 소스가 다른 MOSFET의 소스와 게이트에 각각 접속된 동일 채널형의 2개의 MOSFET로 구성된 2개의 교차결합 FET를 포함한다. 그러나, 동일 채널형의 교차결합 MOSFET로 입력되는 게이트 전압의 논리진폭은 크게 다르기 때문에, 동일 크기의 2개의 MOSFET를 사용하는 경우에 교차결합 FET를 구성하는 MOSFET의 구동능력이 결과적으로 크게 달라져 버려 저구동능력을 가진 MOSFET에 의한 반전동작이 어렵게 된다. 따라서, 각 교차결합 FET에 있어서는, 그 구동능력을 고려하여 MOSFET의 크기를 결정할 필요가 있다.
도 5의 레벨변환기의 다른 문제점으로서, 소자특성에 대한 허용도가 낮다는 점이 있다. 즉, p채널 MOSFET(800) 및 n채널 MOSFET(801)의 소자특성에 엄격한 제한을 가하여 원하는 레벨변환을 행하기 위해서는, 예컨대 0V∼0.05V정도의 문턱전압을 갖는 MOSFET가 필요하게 된다. FET가 이러한 특별한 문턱전압을 가져야 한다는 요구조건은 제조과정의 복잡화를 초래하며 문턱전압의 허용범위가 100mV로 매우 좁기 때문에 엄격한 공정제어가 필요하게 된다. 따라서, 최종적으로는 반도체집적회로의 비용증가를 초래한다.
도 6은 도 5의 레벨변환기의 특성의 시뮬레이션 결과를 나타낸다. 여기서, VS1과 VSS는 동일한 전위로 설정된다. 시뮬레이션은, 도 7에 도시된 바와 같이 레벨변환기(900)의 전단에 전원전압(VD1, VS1)에 의해 구동되는 인버터가 종렬접속되고, 레벨변환기의 후단에 전원전압(VDD, VSS)에 의해 구동되는 버퍼 인버터가 접속된 회로를 사용하여 수행된다. 전단의 인버터로 입력된 신호가 레벨변환되어 후단의 버퍼 인버터로부터 출력되는 지연시간을 구했다. 1pF의 캐패시터가 각 버퍼 인버터에 부하로서 접속되어 있다. 지연시간은, 입력신호(IN)가 VS1으로부터 상승하여 (VD1+VS1)/2로 된 시간으로부터 출력신호(OUT)가 변화하여 VSS로부터 (VDD+VSS)/2로 상승할 때까지의 시간(tr)과, 입력신호(IN)가 VD1으로부터 떨어져 (VD1+VS1)/2으로 된 시간으로부터 출력신호(OUT)가 변화하여 VDD로부터 (VDD+VSS) /2로 떨어질 때까지의 시간(tf)을 평균하여 구했다(도 8 참조).
도 6에는 전원전압(VDD, VD1)을 변화시켜서 도 5의 레벨변환기를 동작시켰을 때의 지연시간의 분포를 ns의 단위로 나타내고 있다. 전원전압(VD1)은 도 6의 X축에, 전원전압(VDD)는 Y축에 나타낸다. 지연시간이 기술되어 있지 않은 공간부분은 레벨변환기가 동작하지 않은 것을 나타내고 있다.
레벨변환기는 VD1이 1.3V∼1.4V 정도로 낮아지더라도 동작하지만, VD1이 1.2V보다 낮아지면 동작하지 않게 된다. 이는, VD1이 낮아지면 상술한 교차 FET를 구성하는 동일 채널형의 MOSFET에 입력되는 게이트 전압의 논리진폭의 차가 더 커지고, FET의 구동능력 사이의 차도 더 커져서 더 낮은 구동능력을 갖는 FET에 의한 반전동작이 곤란해지기 때문이라고 생각된다.
본 발명은 상기 문제점을 해결하기 위하여 안출된 것으로서, 소자특성에 대해 큰 허용도를 가지며, 저전력을 소비하는 레벨변환기를 실현하는 반도체 집적회로를 제공한다.
본 명세서의 일부분으로서 합체되는 이하의 첨부도면은 본 발명의 바람직한 실시예를 도시하고 있는데, 이하의 바람직한 실시예의 상세한 설명과 함께 본 발명의 원리를 설명하는 역할을 하는 바;
도 1은 종래의 반도체 집적회로와 이 회로에 복수의 전원전압을 공급하는 전원시스템의 구성을 나타낸 블록도이고,
도 2는 저전압에서 동작하는 논리회로와 이 회로에 복수의 전원전압을 공급하는 전원시스템을 포함하는 종래의 반도체 집적회로의 구성을 나타낸 블록도이고,
도 3은 저전압에서 동작하는 논리회로와 이 회로에 복수의 전원전압을 공급하는 전원시스템을 포함하는 다른 종래의 반도체 집적회로의 구성을 나타낸 블록도이고,
도 4는 CMOS 인버터를 사용하는 종래의 레벨변환기를 나타낸 회로도이고,
도 5는 교차결합 FET를 사용하는 종래의 레벨변환기를 나타낸 회로도이고,
도 6은 도 5의 레벨변환기의 동작 시뮬레이션 결과를 나타낸 표이고,
도 7은 상기 동작 시뮬레이션을 실행하기 위해 사용한 회로의 회로도이고,
도 8은 상기 동작 시뮬레이션에서의 동작속도의 정의를 설명하는 도면이고,
도 9는 본 발명의 제1 실시예에 따른 반도체집적회로에 사용되는 레벨변환기를 나타낸 회로도이고,
도 10a 내지 도 10c는 제1 실시예의 동작을 나타낸 파형도이고,
도 11은 본 발명의 제2 실시예에 따른 반도체집적회로에 사용되는 레벨변환기를 나타낸 회로도이고,
도 12a 내지 도 12d는 제2 실시예의 동작을 나타낸 파형도이고,
도 13a와 도 13b는 제1 또는 제2 실시예의 레벨변환기에 사용되는 게이트 접지형 회로의 웰 전위를 나타낸 도면이고,
도 14는 도 11의 레벨변환기의 동작 시뮬레이션 결과를 나타낸 표이고,
도 15는 본 발명의 제3 실시예에 따른 반도체집적회로에 사용되는 레벨변환기를 나타낸 회로도이고,
도 16은 본 발명의 제3 실시예의 변형례에 따른 레벨변환기를 나타낸 회로도이고,
도 17은 제3 실시예의 레벨변환기의 동작 시뮬레이션 결과를 나타낸 표이고,
도 18a는 그 표면의 p웰에 형성된 n채널 MOSFET와 n웰에 형성된 p채널 MOSFET를 가지는 반도체 기판의 단면도로서, 도 13a와 도 13b에 대응하여 게이트와 웰 사이의 상호접속을 나타내고 있는 도면이고,
도 18b는 그 표면의 동일한 n웰에 형성된 2개의 p채널 MOSFET를 가지는 반도체 기판의 단면도로서, 게이트와 웰 사이의 상호접속을 나타내고 있는 도면이다.
<참조부호의 간단한 설명>
401, 501, 601 : 전원전압변환회로 102, 402, 502, 602 : 논리회로
403, 503, 504, 505, 605 : 메모리회로
100, 404, 900 : 레벨변환기 405, 506, 605 : 반도체집적회로
101∼108, 507∼510 : MOSFET 10A, 10B : 입력단자
10C∼10F : 출력단자
본 발명에 따르면, 제1 입력신호를 수신하는 제1 입력단자와, 제 1입력신호의 상보신호인 제2 입력신호를 수신하는 제2 입력단자; 제1 출력신호를 출력하는 제1 출력단자와, 제1 출력신호의 상보신호인 제2 출력신호를 출력하는 제2 출력단자; 적어도 제1 및 제2 입력단자에 접속되는 제1 및 제2 충전 전달 MISFET; 적어도 제1 및 제2 충전 전달 MISFET에 접속되는 제1 내부입력단자와 제1 내부출력단자를 가지는 차동증폭기; 및 제1 내부출력단자에 접속된 제2 내부입력단자와 제1 및 제2 출력단자에 접속된 제2 내부출력단자를 가지는 출력버퍼를 구비하고, 상보적인 제1 및 제2 입력신호의 전압진폭이 상보적인 제1 및 제2 출력신호의 전압진폭보다 작은 레벨변환회로가 제공된다.
또한, 본 발명에 따르면, 제1 논리진폭을 가지는 제1 논리신호가 입력되는 제1 입력단자; 제1 논리신호의 반전신호인 제2 논리신호가 입력되는 제2 입력단자; 제1 게이트와 제1 도전경로를 가지며, 제1 도전경로의 도전이 제1 게이트에 의해 제어되고 제1 도전경로의 일단이 제1 입력단자에 접속된 제1 충전 전달 MISFET; 제2 게이트 및 제2 도전경로를 가지며, 제2 도전경로의 도전이 제2 게이트에 의해 제어되고 제2 도전경로의 일단이 제2 입력단자에 접속된 제2 충전 전달 MISFET; 제1 내부입력단자, 제2 내부입력단자, 제1 출력단자 및 제2 출력단자를 가지며, 제1 충전 전달 MISFET의 제1 도전경로의 타단이 제1 내부입력단자에 접속되고, 제2 충전 전달 MISFET의 제2 도전경로의 타단이 제2 내부입력단자에 접속되며, 제1 출력단자가 제1 논리진폭과는 다른 제2 논리진폭을 가지는 제3 논리신호를 출력하고, 제2 출력단자가 제3 논리신호의 반전신호인 제4 논리신호를 출력하는 증폭기를 구비한 레벨변환회로가 제공된다.
이하, 첨부도면을 참조하면서 본 발명의 실시예를 상세히 설명한다.
본 발명에 따른 레벨변환회로(도 9 참조, 이하 도 9의 참조부호를 병기함)는, 제1 전위레벨(VDD, VSS)이 인가되는 제1 전원선과; 제1 전위레벨과 다른 제2 전위레벨(VD1, VS1)이 인가되는 제2 전원선과; 제1 및 제2 전위레벨과 다른 제3 전위레벨(VS1, VD1)이 인가되는 제3 전원선과; 제1 논리신호가 입력되는 제1 입력단자 (10A)와; 제1 논리신호의 반전신호인 제2 논리신호가 입력되는 제2 입력단자(10B)와; 제2 전원선(VD1, VS1)에 접속된 제1 게이트와 제1 입력단자(10A)가 그 일단에 접속된 제1 도전경로를 가지는 제1 도전형의 제1 MISFET(103, 101)와; 제2 전원선 (VD1, VS1)에 접속된 제2 게이트와 제2 입력단자(10B)가 그 일단에 접속된 제2 도전경로를 가지는 제1 도전형의 제2 MISFET(104, 102)와; 제3 게이트와 제1 전원선(VDD, VSS)이 그 일단에 접속된 제3 도전경로를 가지는 제2 도전형의 제3 MISFET(105, 107)와; 제3 도전경로의 타단에 접속된 제4 게이트와, 제1 전원선(VDD, VSS)이 그 일단에 접속되고 제3 게이트가 그 타단에 접속된 제4 도전경로를 가지는 제2 도전형의 제4 MISFET(106, 108)와; 제3 도전경로의 타단에 접속된 제1 출력단자(10C, 10E)와; 제4 도전경로의 타단에 접속된 제2 출력단자(10D, 10F)와; 제1 전원선(VDD, VSS) 및 제3 전원선(VS1, VD1)에 접속되어 제3 도전경로의 타단과 제4 도전경로의 타단의 신호중 적어도 하나에 대응하는 출력신호를 출력하는 버퍼회로(109, 110)를 구비하고, 제1 도전경로의 타단이 제3 도전경로의 타단에 접속되며, 제2 도전경로의 타단이 제4 도전경로의 타단에 접속된다.
이와 같이, 저전압에서 동작하는 논리회로의 출력과 그 논리반전출력을 게이트 접지형 FET를 매개로 2개의 교차결합 FET로 구성된 래치(latch)회로의 2개의 출력단자에 공급함으로써 교차결합 FET의 이득특성을 높일 수 있기 때문에, 교차결합 FET에 의해 출력진폭을 더 크게 할 수 있고, 회로의 전력소비를 절감할 수 있다. 또, 상보적인 입력을 사용함으로써 회로 마진을 더 크게 할 수 있기 때문에, 소자특성에 대한 제한을 완화할 수 있다.
또한, 2개의 교차결합 FET로 구성된 래치회로의 출력측에 커다란 레벨차를 가지는 전원전압에서 동작하는 버퍼회로를 구비하는 것이 바람직하다. 본 발명의 제1 및 제2 태양에 따른 레벨변환회로에 있어서는, 전원전압으로서 제1 및 제3 전원으로부터 전압이 공급되고, 제3 및 제4 FET의 타단의 신호에 대응하는 출력신호를 출력하는 버퍼회로가 사용되는 바, 결과적으로 제1 및 제3 전원의 전압간의 차에 대응하는 커다란 논리진폭을 얻을 수 있다. 이 경우, 소스와 드레인 사이의 전류경로가 제1 및 제3 전원 사이에 직렬접속된 2개의 n채널 FET를 사용하고, 제3 및 제4 FET의 타단을 각각 2개의 n채널 FET의 게이트에 접속하는 것이 바람직하다.
또한, 본 발명의 다른 태양에 따른 레벨변환회로(도 9, 도 11, 도 15 및 도 16 참조, 이하 이들 도면의 참조부호를 병기함)는, 제1 전위레벨(V1)이 인가되는 제1 전원선(VDD)과; V1보다 높지 않은 제2 전위레벨(V2)이 인가되는 제2 전원선(VD1)과; V2보다 낮은 제3 전위레벨(V3)이 인가되는 제3 전원선(VS1)과; V3보다 높지 않은 제4 전위레벨(V4)이 인가되는 제4 전원선(VSS)과; 논리레벨로서 V2와 V3를 가지는 제1 논리신호가 입력되는 제1 입력단자(10A, 20A)와; 제1 논리신호의 반전신호인 제2 논리신호가 입력되는 제2 입력단자(10B, 20B)와; 제2 전원선(VD1)에 접속된 제1 게이트, 제1 입력단자(10A, 20A)에 접속된 제1 소스 및 제1 드레인을 가지는 n채널형의 제1 MISFET(103)와; 제3 전원선(VS1)에 접속된 제2 게이트, 제2 입력단자(10B, 20B)에 접속된 제2 소스 및 제2 드레인을 가지는 p채널형의 제2 MISFET(101)와; 제2 전원선(VD1)에 접속된 제3 게이트, 제2 입력단자(10B, 20B)에 접속된 제3 소스 및 제3 드레인을 가지는 n채널형의 제3 MISFET(104)와; 제3 전원선(VS1)에 접속된 제4 게이트, 제2 입력단자(10B, 20B)에 접속된 제4 소스 및 제4 드레인을 가지는 p채널형의 제4 MISFET(102)와; 제5 게이트, 제1 전원선(VDD)에 접속된 제5 소스 및 제1 드레인에 접속된 제5 드레인을 가지는 p채널형의 제5 MISFET(105)와; 제5 드레인에 접속된 제6 게이트, 제1 전원선(VDD)에 접속된 제6 소스 및 제5 게이트와 제3 드레인에 접속된 제6 드레인을 가지는 p채널형의 제6 MISFET(106)와; 제4 드레인에 접속된 제7 게이트, 제4 전원선(VSS)에 접속된 제7 소스 및 제2 드레인에 접속된 제7 드레인을 가지는 n채널형의 제7 MISFET(107)와; 제7 드레인에 접속된 제8 게이트, 제4 전원선(VSS)에 접속된 제8 소스 및 제7 게이트와 제4 드레인에 접속된 제8 드레인을 가지는 n채널형의 제8 MISFET(108)를 구비하고, V1과 V3의 논리레벨을 가지는 제3 논리신호와 이제3 논리신호의 상보신호인 제4 논리신호가 제5 드레인 및 제6 드레인으로부터 출력되고, V2와 V4의 논리레벨을 가지는 제5 논리신호와 이 제5 논리신호의 상보신호인 제6 논리신호가 제7 드레인 및 제8 드레인으로부터 출력된다.
본 발명의 다른 태양에 따른 레벨변환회로에는, 소스와 드레인 사이의 전류경로가 제1 전원과 제4 전원 사이에 직렬접속된 p채널 및 n채널 FET를 포함하는 버퍼회로가 더 설치되고, 레벨변환기의 제1 레벨 및 제2 레벨 출력중 하나가 버퍼회로를 구성하는 p채널 및 n채널 FET의 게이트에 공통으로 공급된다. 이러한 구성에 의해, 제1 및 제4 전원의 전압 사이의 차에 대응하는 커다란 논리진폭을 얻을 수 있다. 즉, 저전압에서 동작하는 논리회로의 출력으로부터 원하는 논리진폭으로의 레벨변환을 행할 수 있고, 이에 따라 전체 시스템의 전력소비를 절감할 수 있게 된다. 또, 상보적인 입력의 사용으로 회로 마진을 크게 할 수 있어서 소자특성에 대한 제한을 완화할 수 있다.
또한, 버퍼회로가 대형의 FET를 사용하여 구성되는 경우에도, 버퍼회로의 각 FET의 문턱전압의 절대값을 레벨변환기의 각 FET의 문턱전압의 절대값보다 크게 설정함으로써 대기시간에 있어서의 누설전류를 억제할 수 있다.
게다가, 2개의 교차결합 FET로 구성되고 그 레벨이 2개의 교차결합 FET에 의해 변환되는 상보적인 출력을 위한 회로 사이에 접속된 제3 래치회로를 구동시킴으로써 레벨변환기의 동작속도를 향상시킬 수 있다.
(제1 실시예)
도 9에는 본 발명의 제1 실시예에 따른 반도체집적회로에 사용되는 레벨변환기가 도시되어 있다. 본 반도체집적회로는 저전압에서 동작하는 논리회로와, 논리회로용 전압보다는 높은 전압에서 동작하며 논리회로와 1칩상에 집적 형성되는 메모리회로를 구비한다. 논리회로와 메모리회로 사이에는 레벨변환기가 설치된다.
이 레벨변환기(100)는 논리회로(120)로부터의 0.5V정도의 논리출력레벨을 1V ∼3V정도의 레벨로 변환하여 이 레벨변환된 전압을 메모리회로에 출력하기 위해 사용된다. 레벨변환기(100)는 논리회로로부터의 상보신호(10A, 10B)를 수신하는 게이트 접지형의 p채널 MOSFET(101, 102)와 n채널 MOSFET(103, 104)를 포함한다. 또한, 레벨변환기(100)는 p채널 MOSFET(105, 106)로 구성된 p채널 교차결합 FET와 n채널 MOSFET(107, 108)로 구성된 n채널 교차결합 FET를 포함한다.
p채널 MOSFET(101, 102)의 게이트는 논리회로(120)의 접지전원단자인 VS1에 접속되고, n채널 MOSFET(103, 104)의 게이트는 논리회로(120)의 양의 전원단자인 VD1에 접속되며, VD1>VS1이다. 또, p채널 MOSFET(105, 106)의 소스는 VDD(VDD≥VD1)에 접속되고, n채널 MOSFET(107, 108)의 소스는 VSS(VSS≤VS1)에 접속되어 있다. p채널 MOSFET(105, 106)의 드레인은 p채널 MOSFET(106, 105)의 게이트에 각각 접속되어 있다. 마찬가지로, n채널 MOSFET(107, 108)의 드레인은 n채널 MOSFET(108, 107)의 게이트에 각각 접속되어 있다. 각각의 교차결합 FET의 출력단자(10E, 10F)와 출력단자(10C, 10D)로부터 레벨변환된 상보출력이 구해진다.
본 레벨변환기(100)에 따르면, 논리회로(120)의 논리레벨인 VD1과 VS1은 입력단자(10A, 10B)에 입력되고, 다음과 같이 레벨변환된다(도 10a 내지 도 10c 참조).
입력단자(10A)의 전위가 VS1으로부터 VD1으로 변화하고, 입력단자(10B)의 전위가 VD1으로부터 VS1으로 변화하는 경우에 대해 설명한다. n채널 MOSFET(103)는 p채널 교차결합 FET내의 MOSFET(105)의 드레인 전위가 VD1에 도달할 때까지 ON 상태로 유지되기 때문에, 입력단자(10A)의 전위가 VS1으로부터 VD1으로 변화할 때(도 10a의 t1) p채널 교차결합 FET내의 MOSFET(105)의 드레인(10C) 전위도 VD1쪽을 향하여 변화한다(도 10b의 t1). 한편, n채널 MOSFET(104)는 OFF 상태로 유지되지만, 입력단자(10B)의 전위가 VD1으로부터 VS1으로 변화하기 때문에 ON 상태로 되고, 그 결과 p채널 교차결합 FET내의 MOSFET(106)의 드레인(10D) 전위는 VS1쪽을 향하여 변화한다(도 10b의 t1).
MOSFET(105)의 드레인 전압이 VD1 근방의 값까지 상승하면, MOSFET(103)는 턴오프되어 논리회로내의 버퍼회로로부터 출력단자(10C)가 분리되기 때문에, 출력단자(10C)의 전위는 VDD까지 상승한다. 여기서, VDD는 교차결합 FET의 전원전압이다. 더욱이, MOSFET(104)는 ON 상태로 설정되기 때문에, MOSFET(106)의 드레인 전압인 10D의 전위는 VS1으로 설정된다(도 10b의 t1으로부터 t2까지의 정상시간주기).
따라서, 논리레벨(VD1, VS1)로부터 논리레벨(VDD, VS1)로의 레벨변환은 게이트 접지형의 구조를 가진 n채널 MOSFET(103, 104)와 p채널 MOSFET(105, 106)로 구성된 p채널 교차결합 FET를 사용하여 행해질 수 있다. 이 때, MOSFET(106)는 OFF 상태로 설정되기 때문에, MOSFET(106)를 통해 흐르는 소비전류는 거의 없고, 또 MOSFET(105)를 통해 흐르는 소비전류는 게이트 접지형 n채널 MOSFET(103)가 OFF 상태로 설정되기 때문에 매우 작은 값으로 되어, 정적인 전력소비는 거의 제로로 된다.
또한, 도 9에 도시된 바와 같이, p채널 교차결합 FET와 n채널 교차결합 FET의 출력측에서는, n채널 MOSFET(109, 110)로 구성된 제1 출력버퍼가 VDD와 VS1 사이에 직렬 접속되고, n채널 MOSFET(111, 112)로 구성된 역상 출력형의 제2 버퍼가 VD1과 VSS 사이에 직렬 접속된다.
출력단자(10D, 10C)는 n채널 MOSFET(109, 110)의 게이트에 각각 접속되어 있기 때문에, VDD와 VS1의 전위 사이의 차에 대응하는 논리진폭의 출력(OUT3)이 제1 출력버퍼로부터 구해질 수 있다.
본 예에서는, 레벨변환이 게이트 접지형 구조를 가진 n채널 MOSFET(103, 104)와 p채널 MOSFET(105, 106)로 구성된 p채널 교차결합 FET를 사용하여 수행되는 경우를 설명했지만, 논리레벨(VD1, VS1)로부터 논리레벨(VD1, VSS)로의 레벨변환은 게이트 접지형 구조를 가진 p채널 MOSFET(101, 102)와 n채널 MOSFET(107, 108)로 구성된 교차결합 FET의 동일한 기능에 의해 수행될 수 있다(도 10c 참조). 또, 출력단자(10E, 10F)가 n채널 MOSFET(111, 112)의 게이트에 각각 접속되어 있기 때문에, 출력(OUT3)에 대하여 역상을 가지며 VD1과 VSS의 전위 사이의 차에 대응하는 논리진폭을 가지는 출력(OUT4)이 제2 버퍼로부터 얻어진다.
상술한 바와 같이, 저전압에서 동작하는 논리회로의 출력 및 그 논리반전출력을 게이트 접지회로를 통하여 각 교차결합 FET에 공급함으로써 각 교차결합 FET를 구성하는 2개의 FET를 상보입력으로 구동하는 것이 가능하게 되어, 교차결합 FET의 이득 특성을 높일 수 있다. 게이트 접지회로를 구성하는 p채널 MOSFET(101, 102)는 서로 상보동작을 수행하고, 또 게이트 접지회로를 구성하는 n채널 MOSFET(103, 104)도 서로 상보동작을 수행하기 때문에, 회로의 동작마진을 확대할 수 있고, 소자특성에 대한 제한을 완화할 수 있다.
제1 실시예(도 9)에 있어서, 레벨변환은 양의 측면과 음의 측면에서 행하여지지만, 게이트 접지형 n채널 MOSFET(103, 104)와 p채널 MOSFET(105, 106)로 구성된 p채널 교차결합 FET를 사용함으로써 양의 측면에서의 레벨변환만이 행해지거나, 또는 게이트 접지형 p채널 MOSFET(101, 102)와 n채널 MOSFET(105, 106)로 구성된 n채널 교차결합 FET를 사용함으로써 음의 측면에서의 레벨변환만이 행해질 수 있다. 또, CMOS 인버터를 출력버퍼로서 사용하는 경우에는, 교차결합 FET의 상보출력신호중 하나의 신호만을 입력신호로서 출력버퍼에 입력하는 구성을 사용할 수 있다.
(제2 실시예)
도 11에 도시된 바와 같이, 본 발명의 제2 실시예에 따른 레벨 변환기는 도 9에 나타낸 레벨변환기와 동일한 것으로, 논리회로로부터 상보신호(20A, 20B)를 수신하는 레벨변환기(100)를 포함한다. 레벨변환기(100)는 p채널 MOSFET(201, 202)와 n채널 MOSFET(203, 204)를 더 포함하며, 그 출력은 20G와 20H로부터 얻어진다. p채널 MOSFET(201)와 n채널 MOSFET(203)로 구성된 CMOS 인버터는 제1 출력버퍼로서 사용되고, p채널 MOSFET(202)와 n채널 MOSFET(204)로 구성된 CMOS 인버터는 제1 출력버퍼의 출력의 반전출력을 출력하는 제2 출력버퍼로서 사용된다. 도 11에서의 단자나 노드에 대한 참조부호(20A 내지 20H)는 때때로 도 12a 내지 도 12d에 도시된 바와 같은 파형이나 신호에 대해서도 사용된다.
먼저, 상보출력(20C, 20D; 도 12b 참조)은 레벨이 논리레벨(VD1, VS1)을 가지는 상보입력(20A, 20B; 도 12a 참조)으로부터 VDD와 VS1으로 변환된다. 더욱이, 레벨이 VD1과 VSS로 변환되는 상보출력(20E, 20F; 도 12c 참조)은 도 9에 나타낸 것과 동일한 레벨변환기(100)를 사용하여 얻어진다. 20C와 20E의 논리레벨이 동일하기 때문에, p채널 MOSFET(201)의 게이트에 20C를 입력하고 n채널 MOSFET(203)의 게이트에 20E를 입력함으로써, 논리레벨(VDD, VSS)을 가지는 신호를 출력단자(20G)로 출력할 수 있고, 레벨변환이 수행될 수 있다.
마찬가지로, 출력단자(20G)의 p채널 MOSFET(202)의 게이트에 20D를 입력하고 n채널 MOSFET(204)의 게이트에 20F를 입력함으로써, 20H로부터 논리적으로 반전된 출력이 얻어진다. 따라서, VDD와 VSS의 차에 대응하는 더 큰 논리진폭을 얻을 수 있다.
도 9 및 도 11과 관련된 본 발명의 회로에 관해 구체적으로 설명한다. 이 경우, 0.25㎛ CMOS 공정을 사용한다는 것을 기초로 한 검토결과를 설명한다.
먼저, 전원전압으로서 VDD, VD1, VS1 및 VSS를 각각 3V, 1.75V, 1.25V 및 0V로 설정한다. 내부 논리회로의 실효 전원전압(VD1-VS1)은 0.5V이고, 따라서 0.5V의 논리진폭을 3V로 변환한다고 가정한다. 논리회로의 출력은 CMOS 인버터의 출력으로서 얻어지고, 그 p채널 MOSFET의 게이트 폭을 120㎛, 그 n채널 MOSFET의 게이트 폭을 60㎛로 하며, 이 인버터 회로의 출력을 레벨변환한다고 가정한다.
게이트 접지형 p채널 MOSFET(101, 102)의 게이트 폭은 30㎛로 설정하고, n채널 MOSFET(103, 104)의 게이트 폭은 15㎛로 설정하며, 교차결합 FET내의 p채널 MOSFET(105, 106)의 게이트 폭은 6㎛, n채널 MOSFET(107, 108)의 게이트 폭은 3㎛로 설정하고, 도 9의 출력버퍼내의 n채널 MOSFET(109∼112)의 게이트 폭은 3㎛로 설정하며, 도 11의 출력버퍼내의 p채널 MOSFET(201, 202)의 게이트 폭은 6㎛로 설정하고, n채널 MOSFET(203, 204)의 게이트 폭은 3㎛로 설정한다. 검토할 때의, FET의 문턱전압의 설계 중심은 MOSFET(101∼108)의 문턱전압이 내부 논리회로의 문턱전압과 동일하게 되도록(p채널의 경우는 Vtp1 = -0.15V, n채널의 경우는 Vtn1 = 0.15V) 설정한다. 또, 도 9의 출력버퍼내의 n채널 MOSFET와 도 11의 출력버퍼내의 MOSFET(201∼204)의 문턱전압은 3V 전원에서의 누설전류를 감소시킬 목적으로 절대값으로 약간 큰 값(Vtp2 = -0.5V, Vtn2 = 0.5V)으로 설정했다.
p채널 및 n채널 MOSFET의 문턱전압을 파라미터로 사용하면서 100MHz의 신호가 입력될 때의 동작을 검토했다. 도 13a와 도 13b에 도시된 바와 같이, 게이트 접지형 MOSFET(101∼104)의 기판전위(웰 전위)는 교차결합 FET에서의 데이터 반전을 빠르게 수행하기 위하여 그 게이트 전위와 동일한 전위로 설정하고 있다. 이는, 게이트 접지형 MOSFET(101∼104)를 OFF 상태로 설정하기 쉽도록 하기 위한 것으로, 실제로는 CMOS 프로세스에서의 MOSFET의 웰전위 또는 SOI 프로세스에서의 MOSFET의 바디(body) 전위가 그 게이트 전압과 동일한 전위로 설정되는 것을 의미한다.
도 18a는 p형 반도체 기판(150)의 단면도로서, n웰(101w)에 형성된 p채널 MOSFET(101)와 p웰(103w') 내의 n웰(103w)에 형성된 n채널 MOSFET(103)를 도시하고 있는데, 이들 각각은 반도체 기판(150)의 표면에 형성되며, 또한 게이트(101g/103g)와 웰(101w/103w) 사이의 상호접속도 도시되어 있다.
도 13a와 도 13b에는 동일한 참조부호가 대응되게 할당된다. 참조부호 (101s/103s, 101d/103d)는 각각 MOSFET(101, 103)의 소스와 드레인을 나타낸다. 동일 도전형(n채널형)의 MOSFET(103, 104)는 도 18b에 도시된 바와 같이 n웰(103w')내에 형성된 동일한 p웰(103w)에 형성될 수 있다. 마찬가지로, n채널형 MOSFET(101, 102)는 동일한 p웰에 형성될 수 있다. 도 18b에 사용된 참조부호는 도 18a에서와 마찬가지로 할당되어 도 13a와 도 13b에 대응한다.
따라서, 그 소자의 크기가 작더라도 교차결합 FET를 구동하는 게이트 접지형 회로의 구동능력을 높일 수 있다. 또, p채널 MOSFET(101, 102)를 동일한 n웰에 형성할 수 있고, n채널 MOSFET(103, 104)도 동일한 p웰에 형성할 수 있다. 상기의 구성에 의해, 회로면적을 감소시킬 수 있다.
내부 논리회로의 문턱전압(, Vtn1)은 실제의 프로세스에서의 변동범위보다 큰 0V에서 0.25V까지 변화하고, 문턱전압(, Vtn2)은 0.3V에서 0.7V까지 변화하지만, 회로는 아무런 문제도 일으키지 않으면서 동작하는 것을 확인했다. 또, 동작특성은 Vtp2와 Vtn2에 대체로 의존하지 않는다는 것도 알아냈다.
한편, 도 5에 도시한 종래회로에 있어서는 레벨변환은 전술한 바와 같이 대략 0V에서 0.05V까지 MOSFET(701, 702)의 문턱전압의 좁은 범위에서만 수행될 수 있었는데, 본 발명은 소자특성의 허용도라는 관점에서 볼 때 종래기술보다 확실히 유리함을 확인했다.
4개의 전원장치에 대해서 뿐만 아니라, 도 3에 도시된 3개의 전원장치, 즉 VDD = 3V, VD1 = 0.5V, VS1 = VSS = 0V, VDD = 1.2V, VD1 = 0.5V, VS1 = VSS = 0V에 대해서도 검토를 행한 바, 회로는 아무런 문제 없이 동작하는 것을 확인했다.
도 14는 도 11의 레벨변환기의 동작을 시뮬레이션한 결과를 나타낸다. 시뮬레이션 조건은 도 6을 참조하여 "발명이 속하는 기술분야 및 그 분야의 종래기술"에서 기술한 것과 동일하다. 도 11의 레벨변환기에서는, 낮은 VD1 측의 동작이 크게 향상되고, 또한 그 동작을 VD1이 0.4V에 도달할 때까지 행할 수 있다. 이 회로는 0.5V에서 동작하는 논리회로와 VDD에서 동작하는 메모리 회로용의 전압변환기로서 사용될 수 있다.
(제3 실시예)
도 15는 본 발명의 제3 실시예에 따른 반도체 집적회로에 사용되는 레벨변환기를 나타낸다. 도 1 및 도 2에서와 동일한 부분에는 동일한 참조부호를 붙이고, 반복하는 설명은 생략한다.
레벨변환기(100)와 p채널 MOSFET(201, 202) 및 n채널 MOSFET(203, 204)에 의해 구성된 출력회로를 포함하는 회로의 동작은 제2 실시예의 것과 동일하다. 여기서, MOSFET(203, 204)의 동작을 검토해 보자. MOSFET(203, 204)의 게이트는 20E와 20F에 접속되어 있다. 레벨변환이 이루어진 후의 20E와 20F의 전압은 VD1 또는 VSS로 설정된다. MOSFET(201, 203) 및 MOSFET(202, 204)로 구성된 출력회로는 전원전압으로 사용되는 VDD와 VSS에 의해 동작하는 회로이지만, MOSFET(203, 204)로 입력되는 신호의 레벨은 로우 레벨인 VD1이다. 이 때문에, VDD로부터 VSS로 출력단자를 방전하는 출력회로의 동작속도가 느리다. 이것은, 제2 실시예의 레벨변환기의 동작을 시뮬레이션한 도 14에 도시한 바와 같이 VD1이 0.6V 이하로 되면 동작속도가 급격히 느려지는 원인이다.
제3 실시예에서는, 이러한 문제점을 해결하기 위하여 MOSFET(301, 302)로 구성된 제3의 교차결합 FET를 설치한다. 동작에 관한 상기의 설명에서, 20C, 20D, 20E 및 20F는 각각 레벨변환 후에 VDD, VS1, VD1 및 VSS로 설정된다. VDD는 MOSFET(201)의 게이트에 인가되고, VD1은 MOSFET(203)의 게이트에 입력되어 출력단자(20G)를 VSS 쪽으로 방전시킨다. 그러나, 이 동작은 느리다. 한편, VS1은 MOSFET(202)의 게이트에 공급되고, VSS는 MOSFET(204)의 게이트에 공급되어 출력단자(20H)를 VDD 쪽으로 충전시킨다. MOSFET(202)의 게이트에 인가되는 입력전압은 저전압인 VS1으로 설정되기 때문에, 이 충전동작은 고속으로 행해진다. 논리회로의 전원전압 VD1과 VS1이 낮아질수록 동작속도는 고속으로 된다.
출력단자(20H)의 전압은 MOSFET(301)의 게이트에 입력되고, 출력단자(20G)의 전압은 MOSFET(302)의 게이트에 입력된다. 출력단자(20H)는 VSS로부터 VDD 쪽으로 고속 충전되기 때문에, 높은 게이트 전압이 공급되는 MOSFET(301)는 저저항으로 동작하여 그 드레인에 접속된 출력단자(20G)를 고속으로 방전시킨다. 출력단자(20G)는 MOSFET(203)만을 사용하여 방전하는 경우와 비교하여, MOSFET(301)가 추가로 사용됨으로써, 출력단자(20G)는 더 고속으로 방전될 수 있다.
또, 논리회로의 출력이 논리적으로 반전되는 경우도 동일한 방식으로 설명할 수 있다.
도 16은 본 발명의 제3 실시예의 변형례에 따른 레벨변환기를 나타낸 회로도이다. 레벨변환기(100)와 이 변환기에 접속된 교차결합 FET를 포함하는 회로는 도 15에 도시된 것과 동일하다. 출력회로에 p채널 MOSFET(303, 304)로 구성된 p채널 교차결합 FET가 더 부가된다.
p채널 MOSFET(303, 304)의 드레인은 출력단자(20G, 20H)에 각각 접속되고, 각각의 게이트는 MOSFET(304, 303)의 드레인에 각각 접속되며, 각각의 소스는 제1 전원단자(VDD)에 접속된다.
본 변형례는 논리회로(120)의 전원전압이 예컨대 VD1 = 1.75V, VS1 = 1.25V와 같이 그다지 낮지 않은 전압을 VDD = 3V로 변환할 때에 유효하다. MOSFET(201, 202)의 게이트 전압(VS1)이 1.25V 정도의 하이레벨로 설정되면, 출력단자(20G, 20H)를 VSS로부터 VDD로 충전하는 동작속도가 느려진다. 이 때, MOSFET(303, 304)로 구성된 p채널 교차결합 FET를 사용하여 충전속도를 고속화하는 것이다.
도 15 및 도 16에 도시된 회로의 전체 동작은 도 11을 참조하여 설명한 제2 실시예의 것과 동일하다. 제3 실시예에 있어서, 동작속도는 전원전압(VDD)을 2V로부터 3.3V로 충전하고, 내부논리회로의 전원전압(VD1)을 0.2V로부터 1.5V로 충전함으로써 시뮬레이션된다. 그 조건은 도 6에 나타낸 것과 동일한 바, 그 결과를 도 17에 나타내고 있다. 이 회로는 내부논리회로의 전원전압(VD1)이 0.2V와 0.3V로 설정되는 경우에는 동작하지 않았지만, 그 이외의 넓은 범위에서는 고속으로 안정하게 동작하는 것을 확인했다. 특히, 제2실시예에서는 동작속도가 낮았던 VD1이 0.5V정도인 경우에도, 회로는 고속으로 동작한다.
제1 내지 제3 실시예에서 설명한 회로(도 9, 도 11, 도 15, 도 16)는 단지 예시적인 것일 뿐이고, 예컨대 다음과 같은 구성을 사용할 수도 있다.
1) VDD≥VD1>VS1≥VSS의 조건이 만족된다면, 임의의 소망하는 전원전압을 사용할 수 있음.
2) 출력회로로서 단상 출력회로를 사용할 수 있음.
3) 본 회로를 입출력 회로에 적용할 수 있음.
4) 게이트 접지형 회로에서의 웰전위 또는 바디 전위를 소스전위와 동일하게 설정함.
또, 제2 및 제3 실시예(도 11, 도 15, 도 16)에서는, 상보출력의 2개의 출력버퍼를 사용했지만, 하나의 출력버퍼만을 가진 구성을 사용할 수도 있다.
그리고, FET로서 절연게이트형의 것을 사용하고, 또한 MOSFET에 사용되는 실리콘 산화막에 추가하여 다양한 게이트 절연막을 사용하는 MIS(Metal Insulated Semiconductor) 타입의 FET를 사용할 수도 있다.본 발명에서 취급하는 "MISFET(Metal Insulator Semiconductor Field Effect Transistor)"는 절연게이트형의 FET(전계효과형 트랜지스터)의 일종으로, 게이트 전압에 의한 채널의 공핍층 및 반전층의 제어(채널전류의 제어)를, 게이트 전극과 채널 사이에 삽입된 절연막을 매개로 하여 행하는 형태의 FET이다.
당업자라면 다른 장점 및 변형례를 용이하게 생각할 수 있을 것이다. 따라서, 본 발명은 본 명세서의 기재사항 및 도시된 실시예에 한정되는 것은 아니다. 따라서, 다양한 변형례가 이하의 청구범위와 그 균등물에 의해 규정되는 본 발명의 정신과 범위를 벗어나지 않고도 가능하다.
이상 설명한 바와 같이 본 발명에 따르면, 소자 특성에 대하여 큰 허용도를 가지며 저전력을 소비하는 레벨변환기를 실현하는 반도체 집적회로를 제공할 수 있다.

Claims (23)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 삭제
  5. 제1 전위레벨을 수신하는 제1 전원선과,
    제1 전위레벨과 다른 제2 전위레벨을 수신하는 제2 전원선,
    제1 및 제2 전위레벨과 다른 제3 전위레벨을 수신하는 제3 전원선,
    제1 논리신호를 수신하는 제1 입력단자,
    제1 논리신호의 반전신호인 제2 논리신호를 수신하는 제2 입력단자,
    제2 전원선에 접속된 제1 게이트와, 제1 입력단자가 그 일단에 접속된 제1 도전경로를 가지는 제1 도전형의 제1 MISFET,
    제2 전원선에 접속된 제2 게이트와, 제2 입력단자가 그 일단에 접속된 제2 도전경로를 가지는 제1 도전형의 제2 MISFET,
    제3 게이트와, 제1 전원선이 그 일단에 접속되고 제1 도전경로의 타단이 그 타단에 접속된 제3 도전경로를 가지는 제2 도전형의 제3 MISFET,
    제3 도전경로의 타단에 접속된 제4 게이트와, 제1 전원선이 그 일단에 접속되고 제3 게이트 및 제2 도전경로의 타단이 그 타단에 접속된 제4 도전경로를 가지는 제2 도전형의 제4 MISFET,
    제3 도전경로의 타단에 접속된 제1 출력단자,
    제4 도전경로의 타단에 접속된 제2 출력단자,
    제2 출력단자에 접속된 제5 게이트와, 그 일단이 제1 전원선에 접속된 제5 도전경로를 가지는 제1 도전형의 제5 FTF,
    제1 출력단자에 접속된 제6 게이트와, 그 일단이 제5 도전경로의 타단에 접속되고 그 타단이 제3 전원선에 접속된 제6 도전경로를 가지는 제1 도전형의 제6 FET 및,
    제6 도전경로의 일단에 접속된 제3 출력단자를 구비하는 것을 특징으로 하는 레벨변환회로.
  6. 제5항에 있어서, 제1 전위레벨이 제2 전위레벨보다 높고, 제1 MISFET 및 제2 MISFET가 n채널형이며, 제3 MISFET 및 제4 MISFET가 p채널형인 것을 특징으로 하는 레벨변환회로.
  7. 제5항에 있어서, 제1 전위레벨은 제2 전위레벨보다 낮고, 제1 MISFET와 제2 MISFET는 p채널형이며, 제1 게이트와 제2 게이트는 제2 전원선에 접속되고, 제3 MISFET와 제4 MISFET는 n채널형이며, 제3 도전경로의 일단과 제4 도전경로의 일단은 제1 전원선에 접속되어 있는 것을 특징으로 하는 레벨변환회로.
  8. 삭제
  9. 반도체 기판과,
    기판의 표면에 형성된 제1 웰,
    기판의 표면에 형성된 제2 웰 및,
    기판의 표면에 형성된 레벨변환회로를 구비하고,
    상기 레벨변환회로가,
    제1 전위레벨을 수신하는 제1 전원선과,
    제1 전위레벨과 다른 제2 전위레벨을 수신하는 제2 전원선,
    제1 및 제2 전위레벨과 다른 제3 전위레벨을 수신하는 제3 전원선,
    제1 논리신호를 수신하는 제1 입력단자,
    제1 논리신호의 반전신호인 제2 논리신호를 수신하는 제2 입력단자,
    제2 전원선에 접속된 제1 게이트와, 제1 입력단자가 그 일단에 접속된 제1 도전경로를 가지는 제1 도전형의 제1 MISFET,
    제2 전원선에 접속된 제2 게이트와, 제2 입력단자가 그 일단에 접속된 제2 도전경로를 가지는 제1 도전형의 제2 MISFET,
    제3 게이트와, 제1 전원선이 그 일단에 접속되고 제1 도전경로의 타단이 그 타단에 접속된 제3 도전경로를 가지는 제2 도전형의 제3 MISFET,
    제3 도전경로의 타단에 접속된 제4 게이트와, 제1 전원선이 그 일단에 접속되고 제3 게이트 및 제2 도전경로의 타단이 그 타단에 접속된 제4 도전경로를 가지는 제2 도전형의 제4 MISFET,
    제3 도전경로의 타단에 접속된 제1 출력단자,
    제4 도전경로의 타단에 접속된 제2 출력단자 및,
    제1 및 제3 전원선에 접속되어 제3 도전경로의 타단의 신호와 제4 도전경로의 타단의 신호의 적어도 하나에 대응하는 출력신호를 출력하는 출력버퍼를 구비하고,
    제1 MISFET와 제2 MISFET가 각각 제1 웰 및 제2 웰에 형성되어 있는 것을 특징으로 하는 반도체 집적회로.
  10. 제9항에 있어서, 제1 웰 및 제2 웰의 전위가 제2 전위레벨과 동등하게 설정되는 것을 특징으로 하는 반도체 집적회로.
  11. 제9항에 있어서, 제1 웰과 제2 웰이 동일한 웰로서 형성되는 것을 특징으로 하는 반도체 집적회로.
  12. 제1 전위레벨(V1)을 수신하는 제1 전원선과,
    V1보다 높지 않은 제2 전위레벨(V2)을 수신하는 제2 전원선,
    V2보다 낮은 제3 전위레벨(V3)을 수신하는 제3 전원선,
    V3보다 높지 않은 제4 전위레벨(V4)을 수신하는 제4 전원선,
    논리레벨로서 V2와 V3를 가지는 제1 논리신호를 수신하는 제1 입력단자,
    제1 논리신호의 반전신호인 제2 논리신호를 수신하는 제2 입력단자,
    제2 전원선에 접속된 제1 게이트, 제1 입력단자에 접속된 제1 소스 및 제1 드레인을 가지는 n채널형의 제1 MISFET,
    제3 전원선에 접속된 제2 게이트, 제1 입력단자에 접속된 제2 소스 및 제2 드레인을 가지는 p채널형의 제2 MISFET,
    제2 전원선에 접속된 제3 게이트, 제2 입력단자에 접속된 제3 소스 및 제3 드레인을 가지는 n채널형의 제3 MISFET,
    제3 전원선에 접속된 제4 게이트, 제2 입력단자에 접속된 제4 소스 및 제4 드레인을 가지는 p채널형의 제4 MISFET,
    제5 게이트, 제1 전원선에 접속된 제5 소스 및 제1 드레인과 제3 드레인에 접속된 제5 드레인을 가지는 p채널형의 제5 MISFET,
    제5 드레인에 접속된 제6 게이트, 제1 전원선에 접속된 제6 소스 및 제5 게이트에 접속된 제6 드레인을 가지는 p채널형의 제6 MISFET,
    제4 드레인에 접속된 제7 게이트, 제4 전원선에 접속된 제7 소스 및 제2 드레인과 제4 드레인에 접속된 제7 드레인을 가지는 n채널형의 제7 MISFET, 및
    제7 드레인에 접속된 제8 게이트, 제4 전원선에 접속된 제8 소스 및 제7 게이트에 접속된 제8 드레인을 가지는 n채널형의 제8 MISFET를 구비하고,
    V1과 V3의 논리레벨을 가지는 제3 논리신호와 이 제3 논리신호의 상보신호인 제4 논리신호가 제5 드레인 및 제6 드레인으로부터 출력되고, V2와 V4의 논리레벨을 가지는 제5 논리신호와 이 제5 논리신호의 상보신호인 제6 논리신호가 제7 드레인 및 제8 드레인으로부터 출력되는 것을 특징으로 하는 레벨변환회로.
  13. 제12항에 있어서, 버퍼회로를 더 구비하고,
    상기 버퍼회로는,
    제6 드레인에 접속된 제9 게이트, 제9 소스 및 제1 전원선에 접속된 제9 드레인을 가지는 n채널형의 제9 MISFET,
    제5 드레인에 접속된 제10 게이트, 제3 전원선에 접속된 제10 소스 및 제9 소스에 접속된 제10 드레인을 가지는 n채널형의 제10 MISFET,
    제8 드레인에 접속된 제11 게이트, 제11 소스 및 제2 전원선에 접속된 제11 드레인을 가지는 n채널형의 제11 MISFET, 및
    제7 드레인에 접속된 제12 게이트, 제4 전원선에 접속된 제12 소스 및 제11 소스에 접속된 제12 드레인을 가지는 n채널형의 제12 MISFET를 구비하며,
    V1과 V3의 논리레벨을 가지는 제7 논리신호가 제9 소스 및 제10 드레인의 노드로부터 출력되고, V2와 V4의 논리레벨을 가지는 제8 논리신호가 제11 소스 및 제12 드레인의 노드로부터 출력되는 것을 특징으로 하는 레벨변환회로.
  14. 제13항에 있어서, 버퍼회로내의 제9 MISFET 내지 제12 MISFET의 문턱전압의 절대값이 레벨변환회로내의 제1 MISFET 내지 제8 MISFET의 문턱전압의 절대값보다 작지 않게 설정되는 것을 특징으로 하는 레벨변환회로.
  15. 제12항에 있어서, 버퍼회로를 더 구비하고,
    상기 버퍼회로는,
    제5 드레인에 접속된 제9 게이트, 제1 전원선에 접속된 제9 소스 및 제9 드레인을 가지는 p채널형의 제9 MISFET,
    제7 드레인에 접속된 제10 게이트, 제4 전원선에 접속된 제10 소스 및 제9 드레인에 접속된 제10 드레인을 가지는 n채널형의 제10 MISFET,
    제6 드레인에 접속된 제11 게이트, 제1 전원선에 접속된 제11 소스 및 제11 드레인을 가지는 p채널형의 제11 MISFET, 및
    제8 드레인에 접속된 제12 게이트, 제4 전원선에 접속된 제12 소스 및 제11 드레인에 접속된 제12 드레인을 가지는 n채널형의 제12 MISFET를 구비하고,
    V1과 V4의 논리레벨을 가지는 제7 논리신호가 제9 드레인 및 제10 드레인의 노드로부터 출력되고, 제7 논리신호의 상보신호인 제8 논리신호가 제11 드레인 및 제12 드레인의 노드로부터 출력되는 것을 특징으로 하는 레벨변환회로.
  16. 제15항에 있어서, 버퍼회로내의 제9 MISFET 내지 제12 MISFET의 문턱전압의 절대값이 레벨변환회로내의 제1 내지 제8 MISFET의 문턱전압의 절대값보다 작지 않게 설정되는 것을 특징으로 하는 레벨변환회로.
  17. 제15항에 있어서, 제11 드레인에 접속된 제13 게이트, 제4 전원선에 접속된 제13 소스 및 제10 드레인에 접속된 제13 드레인을 가지는 n채널형의 제13 MISFET, 및
    제13 드레인에 접속된 제14 게이트, 제4 전원선에 접속된 제14 소스 및 제13 게이트에 접속된 제14 드레인을 가지는 n채널형의 제14 MISFET를 더 구비한 것을 특징으로 하는 레벨변환회로.
  18. 제17항에 있어서, 제11 드레인에 접속된 제15 게이트, 제1 전원선에 접속된 제15 소스 및 제10 드레인에 접속된 제15 드레인을 가지는 p채널형의 제15 MISFET, 및
    제13 드레인에 접속된 제16 게이트, 제1 전원선에 접속된 제16 소스 및 제15 게이트에 접속된 제16 드레인을 가지는 p채널형의 제16 MISFET를 더 구비한 것을 특징으로 하는 레벨변환회로.
  19. 반도체 기판과,
    기판의 표면에 형성된 제1 웰,
    기판의 표면에 형성된 제2 웰,
    기판의 표면에 형성된 제3 웰,
    기판의 표면에 형성된 제4 웰, 및
    기판의 표면에 형성된 레벨변환회로를 구비하고,
    상기 레벨변환회로가,
    제1 전위레벨(V1)을 수신하는 제1 전원선과,
    V1보다 높지 않은 제2 전위레벨(V2)을 수신하는 제2 전원선,
    V2보다 낮은 제3 전위레벨(V3)을 수신하는 제3 전원선,
    V3보다 높지 않은 제4 전위레벨(V4)을 수신하는 제4 전원선,
    논리레벨로서 V2와 V3를 가지는 제1 논리신호를 수신하는 제1 입력단자,
    제1 논리신호의 반전신호인 제2 논리신호를 수신하는 제2 입력단자,
    제2 전원선에 접속된 제1 게이트, 제1 입력단자에 접속된 제1 소스 및 제1 드레인을 가지는 n채널형의 제1 MISFET,
    제3 전원선에 접속된 제2 게이트, 제1 입력단자에 접속된 제2 소스 및 제2 드레인을 가지는 p채널형의 제2 MISFET,
    제2 전원선에 접속된 제3 게이트, 제2 입력단자에 접속된 제3 소스 및 제3 드레인을 가지는 n채널형의 제3 MISFET,
    제3 전원선에 접속된 제4 게이트, 제2 입력단자에 접속된 제4 소스 및 제4 드레인을 가지는 p채널형의 제4 MISFET,
    제5 게이트, 제1 전원선에 접속된 제5 소스 및 제1 드레인과 제3 드레인에 접속된 제5 드레인을 가지는 p채널형의 제5 MISFET,
    제5 드레인에 접속된 제6 게이트, 제1 전원선에 접속된 제6 소스 및 제5 게이트에 접속된 제6 드레인을 가지는 p채널형의 제6 MISFET,
    제4 드레인에 접속된 제7 게이트, 제4 전원선에 접속된 제7 소스 및 제2 드레인과 제4 드레인에 접속된 제7 드레인을 가지는 n채널형의 제7 MISFET, 및
    제7 드레인에 접속된 제8 게이트, 제4 전원선에 접속된 제8 소스 및 제7 게이트에 접속된 제8 드레인을 가지는 n채널형의 제8 MISFET를 구비하고,
    V1과 V3의 논리레벨을 가지는 제3 논리신호와 이 제3 논리신호의 상보신호인 제4 논리신호가 제5 드레인 및 제6 드레인으로부터 출력되고, V2와 V4의 논리레벨을 가지는 제5 논리신호와 이 제5 논리신호의 상보신호인 제6 논리신호가 제7 드레인 및 제8 드레인으로부터 출력되며,
    제1 MISFET 내지 제4 MISFET가 각각 제1 웰 내지 제4 웰에 형성되어 있는 것을 특징으로 하는 반도체 집적회로.
  20. 제19항에 있어서, 제2 웰 및 제4 웰의 전위는 제3 전위레벨과 동등하게 설정되고, 제1 웰 및 제3 웰의 전위는 제2 전위레벨과 동등하게 설정되는 것을 특징으로 하는 반도체 집적회로.
  21. 제19항에 있어서, 제2 웰과 제4 웰이 동일한 웰로서 형성되며, 제1 웰과 제3 웰이 동일한 웰로서 형성되는 것을 특징으로 하는 반도체 집적회로.
  22. 제9항에 있어서, 제1 전위레벨이 제2 전위레벨보다 높고, 제1 MISFET 및 제2 MISFET가 n채널형이며, 제3 MISFET 및 제4 MISFET가 p채널형인 것을 특징으로 하는 반도체 집적회로.
  23. 제9항에 있어서, 제1 전위레벨은 제2 전위레벨보다 낮고, 제1 MISFET와 제2 MISFET는 p채널형이며, 제1 게이트와 제2 게이트는 제2 전원선에 접속되고, 제3 MISFET와 제4 MISFET는 n채널형이며, 제3 도전경로의 일단과 제4 도전경로의 일단은 제1 전원선에 접속되어 있는 것을 특징으로 하는 반도체 집적회로.
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