JP2009224833A - 入力バッファ回路及びこれを用いた入力装置 - Google Patents

Abstract

【課題】高速低消費電力で閾値制御が可能な入力バッファ回路及び入力装置を提供する。
【解決手段】入力バッファ回路３０は、バイアス電圧生成回路１００で生成されたバイアス電圧ＰＬＶ及びこれよりもレベルの高いバイアス電圧ＮＬＶにより動作する回路である。この回路３０は、バイアス電圧ＰＬＶよりも低い第１の電圧が入力されると、オン状態になってその第１の電圧をノードＮ３２から出力するＮＭＯＳ３２と、バイアス電圧ＮＬＶよりも高い第２の電圧が入力されると、オン状態になってその第２の電圧をノードＮ３３へ出力するＰＭＯＳ３３と、ノードＮ３２から出力される第１の電圧をラッチして第１の論理の電圧をノードＮ３４へ出力するラッチ回路３４と、ノードＮ３３から出力される第２の電圧をラッチして第２の論理の電圧をノードＮ３４へ出力するラッチ回路３５とを有している。
【選択図】図１

Description

本発明は、半導体集積回路、半導体記憶装置等に設けられる高速低消費電力で閾値制御が可能な入力バッファ回路及びこれを用いた入力装置に関するものである。

従来、半導体集積回路等に設けられる入力バッファ回路としては、例えば、次のような文献等に記載されるものがあった。

特開平６−６１８３４号公報 特開２００３−１６８９６５号公報

特許文献１には、低消費電力化が可能な入力バッファ回路の技術が開示されている。又、特許文献２には、温度、製造プロセス変動に起因する閾値変動に対応可能な入力バッファ回路の技術が開示されている。

入力バッファ回路には、例えば、相補型ＭＯＳトランジスタ（以下「ＣＭＯＳ」という。）インバータ型の回路とコンパレータ（電圧比較器）型の回路との２種類がある。この構成例を図３（ａ）、（ｂ）及び図４（ａ）、（ｂ）に示す。

図３（ａ）、（ｂ）は、特許文献１、２等に記載された従来のＣＭＯＳインバータ型入力バッファ回路を示す概略の構成図であり、同図（ａ）はその回路図、及び、同図（ｂ）はトランジスタの閾値電圧値によって入力電圧による出力遷移閾値が変動する様子を示す模式図である。

図３（ａ）に示すＣＭＯＳインバータ型入力バッファ回路１０は、入力電圧Ｖｉｎを入力する入力端子１１を有し、この入力端子１１に、２段のＣＭＯＳインバータ１２，１３が縦続接続され、この終段のＣＭＯＳインバータ１３の出力側に、出力電圧Ｖｏｕｔを出力する出力端子１４が接続されている。

初段のインバータ１２は、閾値電圧Ｖｔｐを有するＰチャネルＭＯＳ型電界効果トランジスタ（以下、電界効果トランジスタを「ＦＥＴ」といい、ＰチャネルＭＯＳ型ＦＥＴを「ＰＭＯＳ」という。）１２Ｐと、閾値電圧Ｖｔｎを有するＮチャネルＭＯＳ型ＦＥＴ（以下「ＮＭＯＳ」という。）１２Ｎとを有し、これらのＰＭＯＳ１２Ｐのソース電極（以下単に「ソース」という。）及びドレイン電極（以下単に「ドレイン」という。）とＮＭＯＳ１２Ｎのドレイン及びソースとが、電源電圧ＶＣＣを供給するＶＣＣ電源と接地電圧ＶＳＳを供給するＶＳＳ電源との間に、直列に接続されている。ＰＭＯＳ１２Ｐ及びＮＭＯＳ１２Ｎのゲート電極（以下単に「ゲート」という。）は、入力端子１１に接続され、そのＰＭＯＳ１２Ｐ及びＮＭＯＳ１２Ｎのドレインが、終段のインバータ１３の入力側に接続されている。終段のインバータ１３は、初段のインバータ１２と同様の回路で構成され、この終段のインバータ１３の出力側が出力端子１４に接続されている。

図３（ａ）のＣＭＯＳ型入力バッファ回路１０の動作は、次のようになる。
入力端子１１に入力される入力電圧Ｖｉｎが、ＮＭＯＳ１２Ｎの閾値電圧Ｖｔｎ以上の高い電圧（論理“Ｈ”）のときには、初段のインバータ１２中のＰＭＯＳ１２Ｐがオフ状態、ＮＭＯＳ１２Ｎがオン状態になり、ＰＭＯＳ１２Ｐ及びＮＭＯＳ１２Ｎのドレインが論理“Ｌ”になる。この“Ｌ”は、終段のインバータ１３で反転されて“Ｈ”となり、この“Ｈ”の出力電圧Ｖｏｕｔが出力端子１４から出力される。又、入力電圧Ｖｉｎが、ＰＭＯＳ１２Ｐの閾値電圧Ｖｔ以下の低い電圧（論理“Ｌ”）のときには、初段のインバータ１２中のＰＭＯＳ１２Ｐがオン状態、ＮＭＯＳ１２Ｎがオフ状態になり、ＰＭＯＳ１２Ｐ及びＮＭＯＳ１２Ｎのドレインが“Ｈ”になる。この“Ｈ”は、終段のインバータ１３で反転されて“Ｌ”となり、この“Ｌ”の出力電圧Ｖｏｕｔが出力端子１４から出力される。

図４（ａ）、（ｂ）は、従来のコンパレータ型入力バッファ回路を示す概略の構成図であり、同図（ａ）はその回路図、及び、同図（ｂ）は入出力電圧波形図である。

図４（ａ）に示すコンパレータ型入力バッファ回路２０は、入力電圧Ｖｉｎを入力する入力端子２１を有し、この入力端子２１にコンパレータ２２が接続されている。コンパレータ２２は、入力電圧Ｖｉｎによりゲート制御される入力用のＮＭＯＳ２２ａと、基準電圧Ｖｒによりゲート制御される入力用のＰＭＯＳ２２ｂと、負荷用のＰＭＯＳ２２ｃ，２２ｄと、バイアス電圧Ｖｂによりゲート制御される電流源用のＮＭＯＳ２２ｅとにより構成されている。ＰＭＯＳ２２ｃ及びＮＭＯＳ２２ａのドレインには、２段のＣＭＯＳインバータ２３，２４が縦続接続され、更に、その終段のＣＭＯＳインバータ２４の出力側に、出力電圧Ｖｏｕｔを出力する出力端子２５が接続されている。

図４（ａ）のコンパレータ型入力バッファ回路２０の動作は、次のようになる。
入力電圧Ｖｉｎと基準電圧Ｖｒの高低のレベルがコンパレータ２２で比較され、この比較結果に応じて“Ｈ”又は“Ｌ”の電圧が生成され、この電圧が初段のインバータ２３で反転され、更に終段のインバータ２４で反転されて、出力電圧Ｖｏｕｔが出力端子２５から出力される。例えば、図４（ｂ）に示すように、入力電圧Ｖｉｎ＞基準電圧Ｖｒのときは出力電圧Ｖｏｕｔ＝“Ｌ”、入力電圧Ｖｉｎ＜基準電圧Ｖｒのときは出力電圧Ｖｏｕｔ＝“Ｈ”となり、入力電圧Ｖｉｎが基準電圧Ｖｒより高いか低いかで出力電圧Ｖｏｕｔの論理状態が変化する。

しかしながら、従来のＣＭＯＳインバータ型入力バッファ回路１０及びコンパレータ型入力バッファ回路２０では、次の（１）、（２）のような課題があった。

（１） 図３（ａ）のＣＭＯＳインバータ型入力バッファ回路１０
ＣＭＯＳインバータ型入力バッファ回路１０では、各インバータ１２，１３を構成するＰＭＯＳ１２ＰとＮＭＯＳ１２Ｎとが相補的に交互にオン／オフ動作し、ＶＣＣ電源とＶＳＳ電源との間に貫通電流が流れないので、消費電力を抑え高速動作が可能である。又、“Ｈ”と“Ｌ”の中間の不安定なレベルの入力電圧Ｖｉｎが入力された場合には、ＶＣＣ電源とＶＳＳ電源との間に貫通電流が流れて消費電力が増大する虞があるが、この場合には、例えば、特許文献１に開示されているように、その不安定な入力電圧Ｖｉｎを検出して出力電圧Ｖｏｕｔのレベルを保持する回路を付加することにより、貫通電流による消費電力の増大を防止することが可能である。

しかし、この種の入力バッファ回路１０では、図３（ｂ）に示すように、ＰＭＯＳ１２Ｐの閾値電圧ＶｔｐとＮＭＯＳ１２Ｎの閾値電圧Ｖｔｎの変動により、入力電圧Ｖｉｎによる出力遷移閾値電圧Ｖｔｈ１０が変動する。つまり、閾値電圧Ｖｔｐ，Ｖｔｎの設定ができず、温度、製造プロセル変動に依って閾値電圧Ｖｔｈ１０が変動する弊害がある。

この弊害を防止するために、特許文献２の技術を利用することが考えられる。特許文献２の技術では、製造プロセス変動が大きくなった時にも、それに伴い“Ｈ”及び“Ｌ”を決める閾値電圧の変動が大きくならないようにするために、入力バッファ回路において、前段の第１のインバータ及び第２のインバータをそれぞれ閾値電圧の異なる回路とし、その第１及び第２のインバータの出力電圧をそれぞれ後段の直列接続したＰＭＯＳとＮＭＯＳのゲートへ接続し、その後段の閾値電圧が前段の第１及び第２のインバータの異なる閾値電圧の間になるように設定している。

ところが、この特許文献２の入力バッファ回路を利用し、半導体集積回路、半導体記憶装置等において多数（例えば、数十〜数百）の入力バッファ回路を設ける場合、各入力バッファ回路内の閾値電圧の設定が難しくなって製造プロセスが複雑化するという問題が生じる。

（２） 図４（ａ）のコンパレータ型入力バッファ回路２０
コンパレータ型入力バッファ回路２０では、図４（ｂ）示すように、入力電圧Ｖｉｎが基準電圧Ｖｒよりも高いか低いかで出力電圧Ｖｏｕｔの論理状態が変化するので、閾値電圧の設定が容易である。しかし、高速動作をさせるためには、常にコンパレータ２２を高速動作状態にしておく必要があるので、バイアス電圧Ｖｂを高くしてコンパレータ２２の動作電流を増加させねばならず、消費電力が増加する弊害がある。

本発明は、このような従来技術の弊害を改善した高速低消費電力で閾値制御が可能な入力バッファ回路及びこれを用いた入力装置を提供するものである。

本発明の入力バッファ回路は、第１及び第２のスイッチ手段と、第１及び第２のラッチ手段と、バッファ素子とを有している。

前記第１のスイッチ手段は、入力端子と第１のノードとの間に接続され、第１のバイアス電圧及びこれよりも高い第２のバイアス電圧のうちの前記第１のバイアス電圧よりも低い第１の電圧が前記入力端子に入力されると、オン状態になって前記第１の電圧を前記第１のノードから出力するものである。前記第２のスイッチ手段は、前記入力端子と第２のノードとの間に接続され、前記第２のバイアス電圧よりも高い第２の電圧が前記入力端子に入力されると、オン状態になって前記第２の電圧を前記第２のノードへ出力するものである。

前記第１のラッチ手段は、前記第１のノードと第３のノードとの間に接続され、前記第１のノードから出力される前記第１の電圧をラッチして相補的な第１の論理及び第２の論理のうちの前記第１の論理の電圧を前記第３のノードへ出力するものである。前記第２のラッチ手段は、前記第２のノードと前記第３のノードとの間に接続され、前記第２のノードから出力される前記第２の電圧をラッチして前記第２の論理の電圧を前記第３のノードへ出力するものである。更に、前記バッファ素子は、前記第３のノードと出力端子との間に接続され、前記第３のノードから出力される前記第１又は第２の論理の電圧を駆動して前記出力端子から出力する素子である。

本発明の入力装置は、前記入力バッファ回路と、前記入力バッファ回路に供給する前記第１及び第２のバイアス電圧を生成するバイアス電圧生成回路とを備えた入力装置であって、前記バイアス電圧生成回路が次のように構成されている。

即ち、前記バイアス電圧生成回路は、電源電圧を分圧して閾値設定用の第１の分圧電圧及び前記第１の分圧電圧よりも高い第２の分圧電圧を生成する分圧回路と、第１導電型のＦＥＴにおける第１の閾値電圧に対するオーバドライブ電圧を生成し、前記第１の閾値電圧と前記オーバドライブ電圧とを加算してこの加算値を前記第１の分圧電圧に加算して前記第１のバイアス電圧を生成する第１の回路と、第２導電型のＦＥＴにおける第２の閾値電圧に対する前記オーバドライブ電圧を生成し、前記第２の閾値電圧と前記オーバドライブ電圧とを加算してこの加算値を前記第２の分圧電圧から減算して前記第２のバイアス電圧を生成する第２の回路とを有している。

本発明の他の入力装置は、前記入力バッファ回路と、前記入力バッファ回路に供給する前記第１及び第２のバイアス電圧を生成するバイアス電圧生成回路とを備えた入力装置であって、前記バイアス電圧生成回路が次のように構成されている。

即ち、前記バイアス電圧生成回路は、電源電圧を分圧して閾値設定用の第１の分圧電圧及び前記第１の分圧電圧よりも高い第２の分圧電圧を生成する分圧回路と、前記第１及び第２の分圧電圧を入力してそのまま出力する第１の電圧フォロア回路と、第１導電型のＦＥＴにおける第１の閾値電圧に対するオーバドライブ電圧を生成し、前記第１の閾値電圧と前記オーバドライブ電圧とを加算してこの加算値を、前記第１の電圧フォロア回路から出力された前記第１の分圧電圧に加算して、前記第１のバイアス電圧を生成する第１の回路と、第２導電型のＦＥＴにおける第２の閾値電圧に対する前記オーバドライブ電圧を生成し、前記第２の閾値電圧と前記オーバドライブ電圧とを加算してこの加算値を、前記第１の電圧フォロア回路から出力された前記第２の分圧電圧から減算して、前記第２のバイアス電圧を生成する第２の回路と、前記第１及び第２のバイアス電圧を入力してそのまま出力する第２の電圧フォロア回路とを有している。

本発明によれば、次の（Ａ）〜（Ｃ）のような効果がある。
（Ａ） 入力バッファ回路の閾値電圧は、分圧回路により設定できて閾値制御が可能であり、入力端子に入力される第１又は第２の電圧による第３のノードの論理遷移は、第１及び第２のバイアス電圧で制御されるため、その閾値電圧が温度、製造プロセス変動の影響を受け難い。
（Ｂ） 第１及び第２のスイッチ手段のオン／オフの切り替えにより、入力端子に入力される第１又は第２の電圧を取り込んでこの入力電圧の論理状態を第１又は第２のラッチ手段によりラッチしているので、消費電流を抑えて高速動作が可能である。しかも、第３のノードの論理状態が確定すると、電源間の貫通電流が流れなくなるので、待機時の消費電力を抑制することができる。
（Ｃ） １つのバイアス電圧生成回路により多数の入力バッファ回路へ第１及び第２のバイアス電圧を供給する構成の場合には、入力バッファ回路１個当たりのバイアス電圧生成回路の消費電力は非常に少ない。従って、従来の回路に比べて、消費電力を低減できる。

本発明を実施するための最良の形態は、以下の好ましい実施例の説明を添付図面と照らし合わせて読むと、明らかになるであろう。但し、図面はもっぱら解説のためのものであって、本発明の範囲を限定するものではない。

（実施例１の構成）
図１（ａ）、（ｂ）は、本発明の実施例１を示す入力装置の構成図であり、同図（ａ）は入力バッファ回路の回路図、及び、同図（ｂ）はバイアス電圧生成回路の回路図である。
本実施例１の入力装置は、図１（ａ）の入力バッファ回路３０と、図１（ｂ）のバイアス電圧生成回路１００とを備えている。

入力バッファ回路３０は、バイアス電圧生成回路１００で生成された第１のバイアス電圧ＰＬＶ及びこれよりもレベルの高い第２のバイアス電圧ＮＬＶにより動作する回路である。第１のバイアス電圧ＰＬＶは、例えば、ＶＣＣ×０．１５＋（Ｖｔｎ＋Δｏｖ）であり、第２のバイアス電圧ＮＬＶは、例えば、ＶＣＣ×０．８５−（Ｖｔｐ＋Δｏｖ）である。ここで、ＶＣＣは第１の電源電圧、ＶｔｎはＮＭＯＳの閾値電圧、ＶｔｐはＰＭＯＳの閾値電圧である。Δｏｖは、例えば、ＰＭＯＳ及びＮＭＯＳが１０μＡのドレイン・ソース電流Ｉｄｓを流すオーバドライブ電圧である。

この入力バッファ回路３０は、入力電圧Ｖｉｎを入力する入力端子３１を有し、この入力端子３１と第１のノードＮ３２との間には、第１のスイッチング手段（例えば、第１のトランジスタである第１のＮＭＯＳ）３２のドレイン及びソースが接続され、更に、その入力端子３１と第２のノードＮ３３との間にも、第２のスイッチング手段（例えば、第２のトランジスタである第２のＰＭＯＳ）のソース及びドレインが接続されている。

ＮＭＯＳ３２は、このゲートに第１のバイアス電圧ＰＬＶが印加され、入力端子３１から入力される入力電圧Ｖｉｎがそのバイアス電圧ＰＬＶよりも低い第１の電圧Ｖｉｎ１のときには、オン状態になって第１の電圧Ｖｉｎ１を第１のノードＮ３２から出力し、入力電圧Ｖｉｎがそのバイアス電圧ＰＬＶ以上の高い電圧のときにはオフ状態になって第１の電圧Ｖｉｎ１の出力を停止するトランジスタである。第１の電圧Ｖｉｎ１は、例えば、ＰＬＶ−（Ｖｔｎ＋Δｏｖ）である。

ＰＭＯＳ３３は、このゲートに第２のバイアス電圧ＮＬＶが印加され、入力端子３１から入力される入力電圧Ｖｉｎがそのバイアス電圧ＮＬＶよりも高い第２の電圧Ｖｉｎ２のときには、オン状態になって第２の電圧Ｖｉｎ２を第２のノードＮ３３から出力し、入力電圧Ｖｉｎがそのバイアス電圧ＮＬＶ以下の低い電圧のときにはオフ状態になって第２の電圧Ｖｉｎ２の出力を停止するトランジスタである。第２の電圧Ｖｉｎ２は、例えば、ＮＬＶ＋（Ｖｔｐ＋Δｏｖ）である。

第１のノードＮ３２と第３のノードＮ３４との間には、第１のラッチ手段（例えば、第１のラッチ回路）３４が接続される共に、第２のノードＮ３３とその第３のノードＮ３４との間にも、第２のラッチ手段（例えば、第２のラッチ回路）３５が接続されている。

第１のラッチ回路３４は、第１のノードＮ３２から出力される第１の電圧Ｖｉｎ１をラッチして相補的な第１の論理（例えば、“Ｈ”）及び第２の論理（例えば、“Ｌ”）のうちの“Ｈ”の電圧を第３のノードＮ３４へ出力する回路であり、第１のノードＮ３２と第３のノードＮ３４との間にたすき掛け接続された２つのトランジスタ（例えば、第３のＦＥＴであるＰＭＯＳ３４ａ及び第４のＦＥＴであるＰＭＯＳ３４ｂ）により構成されている。ここで、ＰＭＯＳ３４ａのドレインは、第１のノードＮ３２及びＰＭＯＳ３４ｂのゲートに接続され、ＰＭＯＳ３４ａのゲートが、第３のノードＮ３４及びＰＭＯＳ３４ｂのドレインに接続されている。ＰＭＯＳ３４ａのソースは、負荷用のＰＭＯＳ３６のドレイン及びソースを介して、第１の電源電圧（例えば、１．８Ｖ、２．５Ｖ等の電源電圧）ＶＣＣを供給するための第１の電源（例えば、ＶＣＣ電源）に接続されている。ＰＭＯＳ３６は、チャネル長Ｌが太く（即ち、オン抵抗値が大きく）、このゲートに印加される第２の電源電圧（例えば、接地電圧）ＶＳＳにより、常時オン状態になっている。ＰＭＯＳ３４ｂのソースは、ＶＣＣ電源に接続されている。

第２のラッチ回路３５は、第２のノードＮ３３から出力される第２の電圧Ｖｉｎ２をラッチして第２の論理（例えば、“Ｌ”）の電圧を第３のノードＮ３４へ出力する回路であり、第２のノードＮ３３と第３のノードＮ３４との間にたすき掛け接続された２つのトランジスタ（例えば、第５のＦＥＴであるＮＭＯＳ３５ａ及び第６のＦＥＴであるＮＭＯＳ３５ｂ）により構成されている。ここで、ＮＭＯＳ３５ａのドレインは、第２のノードＮ３３及びＮＭＯＳ３５ｂのゲートに接続され、ＮＭＯＳ３５ａのゲートが、第３のノードＮ３４及びＮＭＯＳ３５ｂのドレインに接続されている。ＮＭＯＳ３５ａのソースは、負荷用のＮＭＯＳ３７のドレイン及びソースを介して、接地電圧ＶＳＳを供給するための第２の電源（例えば、ＶＳＳ電源）に接続されている。ＮＭＯＳ３７は、チャネル長Ｌが太く（即ち、オン抵抗値が大きく）、このゲートに印加される電源電圧ＶＣＣにより、常時オン状態になっている。ＮＭＯＳ３５ｂのソースは、ＶＳＳ電源に接続されている。

第３のノードＮ３４には、バッファ素子３８を介して、出力端子３９が接続されている。バッファ素子３８は、第３のノードＮ３４から出力される“Ｈ”又は“Ｌ”の電圧を駆動して出力電圧Ｖｏｕｔを出力端子３９から出力するものであり、例えば、縦続接続された２段のＣＭＯＳインバータ３８ａ，３８ｂにより構成されている。

図１（ｂ）のバイアス電圧生成回路１００は、分圧回路１１０を有している。分圧回路１１０は、電源電圧ＶＣＣを分圧して入力バッファ回路３０の閾値電圧Ｖｔｈを設定するための第１の分圧電圧Ｖ１及びこれよりも高い第２の分圧電圧Ｖ２を生成する回路であり、例えば、ＶＣＣ電源とＶＳＳ電源との間に直列に接続された分圧抵抗１１１，１１２，１１３により構成されている。例えば、分圧抵抗１１１は１５０ＫΩ、分圧抵抗１１２は７００ＫΩ、分圧抵抗１１３は１５０ＫΩである。分圧抵抗１１２及び１１３間のノードＮ１１２から、第１の分圧電圧Ｖ１（＝ＶＣＣ×０．８５）が出力され、分圧抵抗１１１及び１１２間のノードＮ１１１から、第２の分圧電圧Ｖ２（＝ＶＣＣ×０．１５）が出力される。このノードＮ１１１及びＮ１１２に、第１の電圧フォロア（以下「ボルテージフォロア」という。）回路１２０が接続されている。

第１のボルテージフォロア回路１２０は、インピーダンス変換を行って負荷の変動等を抑制するために、分圧回路１１０からの第１及び第２の分圧電圧Ｖ１，Ｖ２を入力してそのまま出力する回路であり、第１及び第２のボルテージフォロア１２１，１２２を有している。

第１のボルテージフォロア１２１は、演算増幅器（以下「オペアンプ」という。）１２１ａ、ＮＭＯＳ１２１ｂ、及び抵抗１２１ｃにより構成されている。オペアンプ１２１ａの＋側入力端子は、ノードＮ１１２に接続され、このオペアンプ１２１ａの−側入力端子が、ＮＭＯＳ１２１ｂのドレイン・ゲートを介してオペアンプ１２１ａの出力端子に接続されている。ＮＭＯＳ１２１ｂは、オペアンプ１２１ａの出力電圧によりゲート制御されるトランジスタであり、このＮＭＯＳ１２１ｂのドレインが抵抗１２１ｃを介してＶＣＣ電源に接続され、ＮＭＯＳ１２１ｂのソースがＶＳＳ電源に接続されている。ＮＭＯＳ１２１ｂのドレイン及び抵抗１２１ｃ間のノードＮ１２１ｃから、第１の分圧電圧Ｖ１が出力される。

第２のボルテージフォロア１２２は、第１のボルテージフォロア１２１とほぼ同様に、オペアンプ１２２ａ、ＰＭＯＳ１２２ｂ、及び抵抗１２２ｃにより構成されている。オペアンプ１２２ａの＋側入力端子は、ノードＮ１１１に接続され、このオペアンプ１２２ａの−側入力端子が、ＰＭＯＳ１２２ｂのドレイン・ゲートを介してオペアンプ１２２ａの出力端子に接続されている。ＰＭＯＳ１２２ｂは、オペアンプ１２２ａの出力電圧によりゲート制御されるトランジスタであり、このＰＭＯＳ１２２ｂのドレインが抵抗１２２ｃを介してＶＳＳ電源に接続され、ＰＭＯＳ１２２ｂのソースがＶＤＤ電源に接続されている。ＰＭＯＳ１２２ｂのドレイン及び抵抗１２２ｃ間のノードＮ１２２ｃから、第２の分圧電圧Ｖ２が出力される。ノードＮ１２１ｃ，Ｎ１２２ｃには、オーバドライブ電圧生成・加減算回路１３０が接続されている。

オーバドライブ電圧生成・加減算回路１３０は、第１のバイアス電圧ＰＬＶを生成する第１の回路と、第２のバイアス電圧ＮＬＶを生成する第２の回路とにより構成されている。第１の回路は、ＮＭＯＳにおける第１の閾値電圧Ｖｔｎに対するオーバドライブ電圧Δｏｖを生成し、その第１の閾値電圧Ｖｔｎとオーバドライブ電圧Δｏｖとを加算してこの加算値を、第１のボルテージフォロア回路１２０から出力された第１の分圧電圧Ｖ１に加算して、第１のバイアス電圧ＰＬＶを生成する回路である。第２の回路は、ＰＭＯＳにおける第２の閾値電圧Ｖｔｐに対するオーバドライブ電圧Δｏｖを生成し、その第２の閾値電圧Ｖｔｐとオーバドライブ電圧Δｏｖとを加算してこの加算値を、第１のボルテージフォロア回路１２０から出力された第２の分圧電圧Ｖ２から減算して、第２のバイアス電圧ＮＬＶを生成する回路である。

第１の回路は、基準電圧Ｖｒ（例えば、１Ｖ）から一定のソース・ドレイン電流Ｉｄｓ（例えば、１０μＡの電流ｉ）を生成する定電流生成回路と、ドレイン側のノードＮ１３３から第１のバイアス電圧ＰＬＶに相当する電圧Ｖ３を出力する第７のＦＥＴであるＮＭＯＳ１３３とにより構成されている。定電流生成回路は、基準電圧Ｖｒを入力してそのまま出力するインピーダンス変換用のボルテージフォロアを構成するオペアンプ１３１ａ及び抵抗１３１ｂと、ＰＭＯＳ１３２ａ，１３２ｂ，１３２ｃ及びＮＭＯＳ１３２ｄ，１３２ｅからなるカレントミラー回路１３２とにより構成されている。

オペアンプ１３１ａは、この＋側入力端子に基準電圧Ｖｒが印加され、−側入力端子が、ＰＭＯＳ１３２ａのドレイン・ゲートを介して、このオペアンプ１３１ａの出力端子に接続されている。オペアンプ１３１ａの−側入力端子とＰＭＯＳ１３２ａのドレインとの接続点は、抵抗１３１ｂ（例えば、１００ＫΩ）を介してＶＳＳ電源に接続され、そのＰＭＯＳ１３２ａのソースがＶＣＣ電源に接続されている。ＰＭＯＳ１３２ａは、オペアンプ１３１ａの出力電圧（＝基準電圧Ｖｒ）によりゲート制御されるトランジスタであり、このソース・ドレイン及び抵抗１３１ｂに、一定の電流ｉ（例えば、１Ｖ／１００ＫΩ＝１０μＡ）が流れる。

カレントミラー回路１３２において、ＰＭＯＳ１３２ａのゲートに、ＰＭＯＳ１３２ｂ，１３２ｃのゲートが接続されている。ＰＭＯＳ１３２ｂは、このソースがＶＣＣ電源に接続され、ドレインがＮＭＯＳ１３３のドレイン及びゲート側のノードＮ１３３に接続されている。ＰＭＯＳ１３２ｃは、このソースがＶＣＣ電源に接続され、ドレインがＮＭＯＳ１３２ｄのドレイン及びゲートに接続されている。ＮＭＯＳ１３２ｄのソースはＶＳＳ電源に接続され、このＮＭＯＳ１３２ｄのドレイン及びゲートに、ＮＭＯＳ１３２ｅのゲートが接続されている。ＮＭＯＳ１３２ｅは、このドレインがノードＮ１３４に接続され、ソースがＶＳＳ電源に接続されている。各ＰＭＯＳ１３２ｂ，１３２ｃ，１３２ｅのソース及びドレイン間には、それぞれ電流ｉが流れる。

ＮＭＯＳ１３３は、このドレイン及びゲートがノードＮ１３３に接続され、ソースがノードＮ１２１ｃに接続されている。ＮＭＯＳ１３３のドレイン及びソースには電流ｉが流れ、このソースに第１の分圧電圧Ｖ１が印加されるので、このＮＭＯＳ１３３のソース・ゲート間電圧Ｖｓｄが（Ｖｔｎ＋Δｏｖ）となり、ドレイン・ゲート側のノードＮ１３３から電圧Ｖ３が出力される。電圧Ｖ３は、例えば、ＶＣＣ×０．１５＋（Ｖｔｎ＋Δｏｖ）であり、第１のバイアス電圧ＰＬＶとほぼ等しい。

第２の回路は、前記のオペアンプ１３１ａ、抵抗１３１ｂ及びカレントミラー回路１３２からなる定電流生成回路と、ドレイン側ノードＮ１３４から第２のバイアス電圧ＮＬＶに相当する電圧Ｖ４を出力する第８のＦＥＴであるＰＭＯＳ１３４とにより構成されている。ＰＭＯＳ１３４は、このソースがノードＮ１２２ｃに接続され、ドレイン及びゲートがノードＮ１３４に接続されている。ＰＭＯＳ１３４のソースには電圧Ｖ２が印加され、ソース・ドレイン間に電流ｉが流れるので、このソース・ゲート間電圧Ｖｓｇが（Ｖｔｐ＋Δｏｖ）となり、ドレイン及びゲート側のノードＮ１３４から電圧Ｖ４が出力される。電圧Ｖ４は、ＶＣＣ×０．８５−（Ｖｔｐ＋Δｏｖ）であり、第２のバイアス電圧ＮＬＶとほぼ等しい。ノードＮ１３３及びＮ１３４には、第２のボルテージフォロア回路１４０が接続されている。

第２のボルテージフォロア回路１４０は、インピーダンス変換を行って負荷の変動等を抑制するために、ノードＮ１３３，１３４からの電圧Ｖ３，Ｖ４を入力してそのまま第１、第２のバイアス電圧ＰＬＶ，ＮＬＶとして出力する回路であり、第１及び第２のボルテージフォロア１４１，１４２を有している。

第１のボルテージフォロア１４１は、オペアンプ１４１ａ、ＰＭＯＳ１４１ｂ、及び抵抗１４１ｃにより構成されている。オペアンプ１４１ａの＋側入力端子は、ノードＮ１３３に接続され、このオペアンプ１４１ａの−側入力端子が、ＰＭＯＳ１４１ｂのドレイン・ゲートを介してオペアンプ１４１ａの出力端子に接続されている。ＰＭＯＳ１４１ｂは、オペアンプ１４１ａの出力電圧によりゲート制御されるトランジスタであり、このＰＭＯＳ１４１ｂのソースがＶＣＣ電源に接続され、ＰＭＯＳ１４１ｂのドレインが抵抗１４１ｃを介してＶＳＳ電源に接続されている。ＰＭＯＳ１４１ｂのドレイン及び抵抗１４１ｃ間のノードＮ１４１ｃから、第１のバイアス電圧ＰＬＶが出力される。

第２のボルテージフォロア１４２は、第１のボルテージフォロア１４１と同様に、オペアンプ１４２ａ、ＰＭＯＳ１４２ｂ、及び抵抗１４２ｃにより構成されている。オペアンプ１４２ａの＋側入力端子は、ノードＮ１３４に接続され、このオペアンプ１４２ａの−側入力端子が、ＰＭＯＳ１４２ｂのドレイン・ゲートを介してオペアンプ１４２ａの出力端子に接続されている。ＰＭＯＳ１４２ｂは、オペアンプ１４２ａの出力電圧によりゲート制御されるトランジスタであり、このＰＭＯＳ１４２ｂのソースがＶＤＤ電源に接続され、ＰＭＯＳ１４２ｂのドレインが抵抗１４２ｃを介してＶＳＳ電源に接続されている。ＰＭＯＳ１４２ｂのドレイン及び抵抗１４２ｃ間のノードＮ１４２ｃから、第２のバイアス電圧ＮＬＶが出力される。

（実施例１の動作）
図２は、図１の入力電圧Ｖｉｎの範囲を示す図である。
入力バッファ回路３０及びバイアス電圧生成回路１００に電源電圧ＶＣＣ及び接地電圧ＶＳＳが印加されると、バイアス電圧生成回路１００において、分圧回路１１０によって第１の分圧電圧Ｖ１（＝ＶＣＣ×０．１５）及び第２の分圧電圧Ｖ２（＝ＶＣＣ×０．８５）が生成され、これが第１のボルテージフォロア回路１２０を介してノードＮ１２１ｃ，Ｎ１２２ｃからそれぞれ出力される。ノードＮ１２１ｃ，Ｎ１２２ｃから出力された第１及び第２の分圧電圧Ｖ１，Ｖ２のうち、第１の分圧電圧Ｖ１はＮＭＯＳ１３３のソースに印加され、第２の分圧電圧Ｖ２はＰＭＯＳ１３４のソースに印加される。

オーバドライブ電圧生成・加減算回路１３０において、基準電圧Ｖｒ（＝１Ｖ）が印加されると、この基準電圧Ｖｒに相当する電圧が、オペアンプ１３１ａの−側入力端子及び抵抗１３１ｂ（１００ＫΩ）の接続点に出力される。これにより、ＰＭＯＳ１３２ａ及び抵抗１３１ｂに一定電流ｉ（＝１Ｖ／１００ＫΩ＝１０μＡ）が流れ、この電流ｉと同一電流が各ＰＭＯＳ１３２ｂ，１３２ｃ，１３２ｅのソース・ドレイン間にも流れる。

すると、ＮＭＯＳ１３３にソース・ゲート間電圧Ｖｓｇ（＝Ｖｔｎ＋Δｏｖ）が発生し、このＮＭＯＳ１３３のドレイン及びゲート側のノードＮ１３３から電圧Ｖ３（＝ＶＣＣ×０．１５＋（Ｖｔｎ＋Δｏｖ））が出力される。更に、ＰＭＯＳ１３４にソース・ゲート間電圧Ｖｓｇ（＝Ｖｔｐ＋Δｏｖ）が発生し、このＰＭＯＳ１３４のドレイン及びゲート側のノードＮ１３４から電圧Ｖ４（＝ＶＣＣ×０．８５−（Ｖｔｐ＋Δｏｖ））が出力される。ノードＮ１３３から出力された電圧Ｖ３は、そのままボルテージフォロア１４１を介して、第１のバイアス電圧ＰＬＶ（＝ＶＣＣ×０．１５＋（Ｖｔｎ＋Δｏｖ））としてノードＮ１４１ｃから出力され、入力バッファ回路３０中のＰＭＯＳ３２へ供給される。更に、ノードＮ１３４から出力された電圧Ｖ４は、そのままボルテージフォロア１４２を介して、第２のバイアス電圧ＮＬＶ（＝ＶＣＣ×０．８５−（Ｖｔｐ＋Δｏｖ））としてノードＮ１４２ｃから出力され、入力バッファ回路３０中のＮＭＯＳ３３へ供給される。

図２に示すように、入力バッファ回路３０の入力端子３１に印加される入力電圧Ｖｉｎが、第２のバイアス電圧ＮＬＶ以上の第２の電圧Ｖｉｎ２（＝ＮＬＶ＋（Ｖｔｐ＋Δｏｖ）のときには、ＰＭＯＳ３３がオン状態になり、ＮＭＯＳ３５ｂのゲートに第２の電圧Ｖｉｎ２が伝わリ、ＮＭＯＳ３５ｂがオン状態になってノードＮ３４が“Ｌ”’に遷移する。ノードＮ３４が“Ｌ”になると、ＰＭＯＳ３４ａがオン状態になり、ＰＭＯＳ３４ｂをオフ状態にする。

又、入力電圧Ｖｉｎが第１のバイアス電圧ＰＬＶ以下の第１の電圧Ｖｉｎ１（＝ＰＬＶ−（Ｖｔｎ＋Δｏｖ））のときには、ＮＭＯＳ３２がオン状態になり、ＰＭＯＳ３４ｂに第１の電圧Ｖｉｎ１が伝わり、ＰＭＯＳ３４ｂがオン状態になってノードＮ３４が“Ｈ”に遷移する。ノードＮ３４が“Ｈ”になると、ＮＭＯＳ３５ａがオン状態になり、ＮＭＯＳ３５ｂをオフ状態にする。

ノードＮ３４の論理“Ｌ”又は“Ｈ”の電圧は、インバータ３８ａにより反転され、更にインバータ３８ｂにより反転され、この出力電圧Ｖｏｕｔが出力端子３９から出力される。

なお、入力電圧Ｖｉｎが第１の電圧Ｖｉｎ１〜第２の電圧Ｖｉｎ２の範囲内のときには、ＮＭＯＳ３２及びＰＭＯＳ３３が共にオフ状態になり、第１及び第２のラッチ回路３４，３５により、ノードＮ３４の論理が前の状態に維持される。

（実施例１の効果）
本実施例１によれば、次の（ａ）〜（ｃ）のような効果がある。
（ａ） 入力バッファ回路３０の閾値電圧Ｖｔｈは、分圧抵抗１１１〜１１３により設定できて閾値制御が可能であり、入力電圧ＶｉｎによるノードＮ３４の論理遷移は、第１、第２のバイアス電圧ＰＬＶ，ＮＬＶで制御されるため、閾値電圧Ｖｔｈが温度、製造プロセス変動の影響を受け難い。
（ｂ） ＮＭＯＳ３２及びＰＭＯＳ３３のオン／オフの切り替えにより、入力電圧Ｖｉｎを取り込んでこの入力電圧Ｖｉｎの論理状態をラッチ回路３４，３５によりラッチしているので、消費電流を抑えて高速動作が可能である。しかも、ノードＮ３４の論理状態が確定すると、ＶＣＣ電源からＶＳＳ電源間の貫通電流が流れなくなるので、待機時の消費電力を抑制することができる。
（ｃ） 動作時にバイアス電圧生成回路１００において電力が消費されるが、半導体集積回路、半導体記憶装置等にバイアス電圧生成回路１００及び入力バッファ回路３０を搭載する場合、通常は、１つのバイアス電圧生成回路１００により多数（例えば、数十〜数百）の入力バッファ回路３０へバイアス電圧ＰＬＶ，ＮＬＶを供給するので、入力バッファ回路１個当たりのバイアス電圧生成回路１００の消費電力は非常に少ない。従って、従来の回路に比べて、消費電力を減少できる。

（変形例）
本発明は、上記実施例に限定されず、種々の利用形態や変形が可能である。この利用形態や変形例としては、例えば、次の（ｉ）、（ｉｉ）のようなものがある。
（ｉ） 図１（ａ）の入力バッファ回路３０において、ＮＭＯＳ３２，３３を他のトランジスタを用いたスイッチ手段で構成したり、ラッチ回路３４，３５を他のトランジスタを用いたラッチ手段で構成したり、あるいは、バッファ素子３８を１段又は３段以上のインバータやバッファ等により構成してもよい。
（ｉｉ） 図１（ｂ）のバイアス電圧生成回路１００において、ボルテージフォロア回路１２０，１４０を省略して回路構成を簡素化したり、分圧回路１１０やオーバドライブ電圧生成・加減算回路１３０を他のトランジスタ等の素子を用いて構成したり、あるいは、他の回路構成等に変更してもよい。

本発明の実施例１を示す入力装置の構成図である。 図１の入力電圧Ｖｉｎの範囲を示す図である。 従来のＣＭＯＳインバータ型入力バッファ回路を示す概略の構成図である。 従来のコンパレータ型入力バッファ回路を示す概略の構成図である。

符号の説明

３０ 入力バッファ回路
３２，１３３ ＮＭＯＳ
３３，１３４ ＰＭＯＳ
３４，３５ ラッチ回路
３８ バッファ素子
１００ バイアス電圧生成回路
１１０ 分圧回路
１２０，１４０ ボルテージフォロア回路
１３０ オーバドライブ電圧生成・加減算回路
１３２ カレントミラー回路

Claims (10)

1. 入力端子と第１のノードとの間に接続され、第１のバイアス電圧及びこれよりも高い第２のバイアス電圧のうちの前記第１のバイアス電圧よりも低い第１の電圧が前記入力端子に入力されると、オン状態になって前記第１の電圧を前記第１のノードから出力する第１のスイッチ手段と、
   前記入力端子と第２のノードとの間に接続され、前記第２のバイアス電圧よりも高い第２の電圧が前記入力端子に入力されると、オン状態になって前記第２の電圧を前記第２のノードへ出力する第２のスイッチ手段と、
   前記第１のノードと第３のノードとの間に接続され、前記第１のノードから出力される前記第１の電圧をラッチして相補的な第１の論理及び第２の論理のうちの前記第１の論理の電圧を前記第３のノードへ出力する第１のラッチ手段と、
   前記第２のノードと前記第３のノードとの間に接続され、前記第２のノードから出力される前記第２の電圧をラッチして前記第２の論理の電圧を前記第３のノードへ出力する第２のラッチ手段と、
   前記第３のノードと出力端子との間に接続され、前記第３のノードから出力される前記第１又は第２の論理の電圧を駆動して前記出力端子から出力するバッファ素子と、
   を有することを特徴とする入力バッファ回路。
2. 前記第１のスイッチ手段は、
   前記第１のバイアス電圧よりも低い前記第１の電圧が前記入力端子に入力されると、オン状態になって前記第１の電圧を前記第１のノードから出力し、前記第１の電圧が前記第１のバイアス電圧以上の電圧のときにはオフ状態になって前記第１の電圧の出力を停止する第１のトランジスタにより構成され、
   前記第２のスイッチ手段は、
   前記第２のバイアス電圧よりも高い前記第２の電圧が前記入力端子に入力されると、オン状態になって前記第２の電圧を前記第２のノードへ出力し、前記第２の電圧が前記第２のバイアス電圧以下の電圧のときにはオフ状態になって前記第２の電圧の出力を停止する第２のトランジスタにより構成されていることを特徴とする請求項１記載の入力バッファ回路。
3. 前記第１のトランジスタは、
   前記入力端子及び前記第１のノードにそれぞれ接続されたドレイン電極及びソース電極と、前記第１のバイアス電圧が印加されるゲート電極と、を有する第１導電型の第１の電界効果トランジスタにより構成され、
   前記第２のトランジスタは、
   前記入力端子及び前記第２のノードにそれぞれ接続されたソース電極及びドレイン電極と、前記第２のバイアス電圧が印加されるゲート電極と、を有する第２導電型の第２の電界効果トランジスタにより構成されていることを特徴とする請求項２記載の入力バッファ回路。
4. 前記第１のラッチ手段は、
   前記第１のノードと前記第３のノードとの間にたすき掛け接続された２つのトランジスタからなる第１のラッチ回路により構成され、
   前記第２のラッチ手段は、
   前記第２のノードと前記第３のノードとの間にたすき掛け接続された２つのトランジスタからなる第２のラッチ回路により構成されていることを特徴とする請求項１〜３のいずれか１項に記載の入力バッファ回路。
5. 前記第１のラッチ回路は、
   第１の電源側及び前記第１のノードにそれぞれ接続されたソース電極及びドレイン電極と、前記第３のノードに接続されたゲート電極とを有する第２導電型の第３の電界効果トランジスタと、
   前記第１の電源及び前記第３のノードにそれぞれ接続されたソース電極及びドレイン電極と、前記第１のノードに接続されたゲート電極とを有する第２導電型の第４の電界効果トランジスタと、により構成され、
   前記第２のラッチ回路は、
   前記第２のノード及び第２の電源側にそれぞれ接続されたドレイン電極及びソース電極と、前記第３のノードに接続されたゲート電極とを有する第１導電型の第５の電界効果トランジスタと、
   前記第３のノード及び前記第２の電源にそれぞれ接続されたドレイン電極及びソース電極と、前記第２のノードに接続されたゲート電極とを有する第１導電型の第６の電界効果トランジスタと、により構成されていることを特徴とする請求項４記載の入力バッファ回路。
6. 前記バッファ素子は、
   １段又は複数段のインバータ又はバッファにより構成されていることを特徴とする請求項１〜５のいずれか１項に記載の入力バッファ回路。
7. 請求項１〜６のいずれか１項に記載の入力バッファ回路と、
   前記入力バッファ回路に供給する前記第１及び第２のバイアス電圧を生成するバイアス電圧生成回路とを備えた入力装置であって、
   前記バイアス電圧生成回路は、
   電源電圧を分圧して閾値設定用の第１の分圧電圧及び前記第１の分圧電圧よりも高い第２の分圧電圧を生成する分圧回路と、
   第１導電型の電界効果トランジスタにおける第１の閾値電圧に対するオーバドライブ電圧を生成し、前記第１の閾値電圧と前記オーバドライブ電圧とを加算してこの加算値を前記第１の分圧電圧に加算して前記第１のバイアス電圧を生成する第１の回路と、
   第２導電型の電界効果トランジスタにおける第２の閾値電圧に対する前記オーバドライブ電圧を生成し、前記第２の閾値電圧と前記オーバドライブ電圧とを加算してこの加算値を前記第２の分圧電圧から減算して前記第２のバイアス電圧を生成する第２の回路と、
   を有することを特徴とする入力装置。
8. 請求項１〜６のいずれか１項に記載の入力バッファ回路と、
   前記入力バッファ回路に供給する前記第１及び第２のバイアス電圧を生成するバイアス電圧生成回路とを備えた入力装置であって、
   前記バイアス電圧生成回路は、
   電源電圧を分圧して閾値設定用の第１の分圧電圧及び前記第１の分圧電圧よりも高い第２の分圧電圧を生成する分圧回路と、
   前記第１及び第２の分圧電圧を入力してそのまま出力する第１の電圧フォロア回路と、
   第１導電型の電界効果トランジスタにおける第１の閾値電圧に対するオーバドライブ電圧を生成し、前記第１の閾値電圧と前記オーバドライブ電圧とを加算してこの加算値を、前記第１の電圧フォロア回路から出力された前記第１の分圧電圧に加算して、前記第１のバイアス電圧を生成する第１の回路と、
   第２導電型の電界効果トランジスタにおける第２の閾値電圧に対する前記オーバドライブ電圧を生成し、前記第２の閾値電圧と前記オーバドライブ電圧とを加算してこの加算値を、前記第１の電圧フォロア回路から出力された前記第２の分圧電圧から減算して、前記第２のバイアス電圧を生成する第２の回路と、
   前記第１及び第２のバイアス電圧を入力してそのまま出力する第２の電圧フォロア回路と、
   を有することを特徴とする入力装置。
9. 前記第１の回路は、
   基準電圧から一定のソース・ドレイン電流を生成する定電流生成回路と、
   前記ソース・ドレイン電流が供給されるドレイン電極及びゲート電極と、前記第１の分圧電圧が印加されるソース電極とを有し、前記ドレイン電極から前記第１のバイアス電圧を出力する前記第１導電型の第７の電界効果トランジスタと、により構成され、
   前記第２の回路は、
   前記定電流生成回路と、
   前記ソース・ドレイン電流Ｉｄｓが供給されるドレイン電極及びゲート電極と、前記第２の分圧電圧が印加されるソース電極とを有し、前記ドレイン電極から前記第２のバイアス電圧を出力する前記第２導電型の第８の電界効果トランジスタと、により構成されていることを特徴とする請求項７又は８記載の入力装置。
10. 前記第１及び第２のバイアス電圧と、前記第１及び第２の電圧とは、下記の式で表される電圧値であることを特徴とする請求項７〜９のいずれか１項に記載の入力装置。
    第１のバイアス電圧（ＰＬＶ）＝ＶＣＣ×０．１５＋（Ｖｔｎ＋Δｏｖ）
    第２のバイアス電圧（ＮＬＶ）＝ＶＣＣ×０．８５−（Ｖｔｐ＋Δｏｖ）
    第１の電圧＝ＰＬＶ−（Ｖｔｎ＋Δｏｖ）
    第２の電圧＝ＮＬＶ＋（Ｖｔｐ＋Δｏｖ）
    但し、ＶＣＣ；電源電圧
    ＶＣＣ×０．１５；第１の分圧電圧
    ＶＣＣ×０．８５；第２の分圧電圧
    Ｖｔｎ；第１導電型の電界効果トランジスタにおける第１の閾値電圧
    Ｖｔｐ；第２導電型の電界効果トランジスタにおける第２の閾値電圧
    Δｏｖ；第１及び第２の閾値電圧Ｖｔｎ，Ｖｔｐオーバドライブ電圧

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