JP6588121B2 - 半導体装置 - Google Patents
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Description
れるトランジスタを有する論理回路に関する。また、当該論理回路を有する半導体装置に
関する。
置全般を指し、電気光学装置、半導体回路及び電気機器は全て半導体装置である。
を用いて作製されたトランジスタを有する回路は、微細加工が進んで動作電圧が小さくな
るほど、消費電力が小さくなっていく。
接続する配線等に生じる寄生容量の充放電によって消費される動的な電力、並びに、回路
が動作していない場合でも消費してしまう静的な電力(以下、待機電力とも呼ぶ)の和に
なる。
例えば、特許文献1参照)。クロックゲーティングとは、消費電力を低減するために、あ
る回路が動作していない期間で当該回路へのクロック信号の供給を停止する技術である。
こうすることで、クロック信号が供給される配線の寄生容量等で消費していた電力を低減
することができる。
ンジスタのリーク電流(一般的に、ゲートソース間電圧=0Vの時にソース−ドレイン間
に流れる電流)によって消費される電力とに分けられる。
ク電流に起因する静的な消費電力を低減することはできない。なお、非動作回路における
動的な消費電力としては、クロック信号が供給される配線における寄生容量の充放電など
に起因する消費電力が挙げられる。さらに、クロックゲーティングを行う回路においては
、非動作回路を構成する各素子の状態が維持される。そのため、トランジスタのリーク電
流に起因する消費電力が待機電力に占める割合が高くなる。また、トランジスタのリーク
電流によって論理回路が誤動作を起こす確率が高くなる。
、リーク電流に起因する待機電力を低減すること又は誤動作を抑制することを課題の一と
する。
は水など)を除去することで、真性又は実質的に真性な半導体であって、シリコン半導体
よりもエネルギーギャップが大きい酸化物半導体でチャネル形成領域が形成されるトラン
ジスタを論理回路が有するN型トランジスタに適用するものである。
、好ましくは5×1018(atoms/cm3)以下、より好ましくは5×1017(
atoms/cm3)以下として、酸化物半導体に含まれる水素若しくはOH基を除去し
、キャリア密度を5×1014/cm3以下、好ましくは5×1012/cm3以下とし
た酸化物半導体でチャネル形成領域が形成されるトランジスタによって論理回路が構成さ
れるものである。
より好ましくは3eV以上として、ドナーを形成する水素等の不純物を極力低減し、キャ
リア密度を5×1014/cm3以下、好ましくは5×1012/cm3以下となるよう
にする。
ことで、チャネル幅が10mmの場合でさえも、ドレイン電圧が1V及び10Vの場合に
おいて、ゲート電圧が−5Vから−20Vの範囲において、ドレイン電流は1×10−1
3[A]以下となるように作用する。すなわち、高純度化された酸化物半導体をトランジ
スタのチャネル形成領域に適用することによって、リーク電流を大幅に低減することがで
きる。
が入力されない第2の期間と、を有する論理回路であって、第2の期間に渡って、ソース
端子及びドレイン端子に電位差が存在する状態でオフするトランジスタを有し、トランジ
スタのチャネル形成領域は、水素濃度が5×1019(atoms/cm3)以下の酸化
物半導体によって構成されることを特徴とする論理回路である。
及びドレイン端子に電位差が存在する状態でオフするトランジスタを有する。該トランジ
スタのチャネル形成領域は、水素濃度が低減された酸化物半導体によって構成される。具
体的には、当該酸化物半導体の水素濃度は、5×1019(atoms/cm3)以下で
ある。そのため、当該トランジスタのリーク電流を低減することができる。その結果、当
該論理回路の待機電力を低減すること及び誤動作を抑制することができる。
維持されることになる。つまり、特定のトランジスタがソース端子及びドレイン端子間に
電位差が存在する状態で長時間にわたってオフすることになる。そのようなトランジスタ
として当該トランジスタを適用することは、上記効果が大きい。
外部回路の負荷が軽減できる。これにより、当該論理回路及び当該外部回路を有する半導
体装置の機能拡張が可能となる。
は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態
および詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、
本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。
等によって替わるため、いずれがソース端子又はドレイン端子であるかを特定することが
困難である。そこで、本書類においては、ソース端子及びドレイン端子の一方を第1端子
、ソース端子及びドレイン端子の他方を第2端子と表記し、区別することとする。
明瞭化のために誇張されて表記している場合がある。よって、必ずしもそのスケールに限
定されない。また、本明細書にて用いる「第1」、「第2」、「第3」などの序数は、構
成要素の混同を避けるために付したものであり、数的に限定するものではないことを付記
する。
本実施の形態では、クロックゲーティングが行われる論理回路の一例について説明する
。具体的には、クロック信号が入力される期間と、クロック信号が入力されない期間とを
有し、該クロック信号を用いて演算処理を行う論理回路の一例について図1を参照しなが
ら説明する。
ともいう)に電気的に接続された第1の入力端子11と、データ信号(Data)を供給
する配線(以下、データ信号線ともいう)に電気的に接続された第2の入力端子12と、
出力端子13とを有する。なお、論理回路10は、パルス信号線を介して、クロック信号
(CK)が供給される期間と、クロック信号が供給されない期間とを有する。すなわち、
図1に示す論理回路は、クロックゲーティングが行われる論理回路である。なお、クロッ
ク信号の供給がされないとは、クロック信号がハイレベルの電位又はロウレベルの電位に
固定され、ハイレベルからロウレベルへ及びロウレベルからハイレベルへと変化する信号
が供給されないという意味である。
信号が供給されない期間に渡って、ソース端子及びドレイン端子に電位差が存在する状態
でオフするトランジスタ15と、を有する。なお、主要論理回路部14は、トランジスタ
、容量素子又は抵抗素子などの複数の素子によって構成される。
/cm3)以下、好ましくは5×1018(atoms/cm3)以下、さらに好ましく
は5×1017(atoms/cm3)以下の酸化物半導体によって構成されている。す
なわち、トランジスタ15は、キャリアの供与体となる水素を極めて低濃度にまで低下さ
せた高純度化が図られた酸化物半導体をチャネル形成領域に適用したトランジスタである
。なお、当該酸化物半導体層中の水素濃度測定は、二次イオン質量分析法(SIMS:S
econdary Ion Mass Spectroscopy)で行ったものである
。
ロックゲーティングが行われる期間(すなわち、クロック信号が入力されない期間)に渡
って、ソース端子及びドレイン端子に電位差を有する状態でオフするトランジスタを有す
る。当該トランジスタは、酸化物半導体によってチャネル形成領域が構成される。該酸化
物半導体の水素濃度は、5×1019(atoms/cm3)以下、好ましくは5×10
18(atoms/cm3)以下、さらに好ましくは5×1017(atoms/cm3
)以下に制御される。そのため、当該トランジスタのオフ電流を1×10−13[A]以
下にまで低減することが可能である。つまり、当該トランジスタを介した電荷のリークを
抑制することができる。その結果、当該期間における待機電力を低減すること及び当該期
間における論理回路の誤動作を抑制することが可能になる。
維持されることになる。つまり、特定のトランジスタがソース端子及びドレイン端子間に
電位差が存在する状態で長時間にわたってオフすることになる。そのようなトランジスタ
として当該トランジスタを適用することは、上記効果が大きい。
部回路の負荷が軽減できる。これにより、当該論理回路及び当該外部回路を有する半導体
装置の機能拡張が可能となる。
の一部又は他の実施例の内容若しくは該内容の一部と自由に組み合わせることが可能であ
る。
本実施の形態では、実施の形態1に示した論理回路の一例について説明する。具体的に
は、ANDゲートと、フリップフロップとを有する論理回路について図2〜図4を参照し
ながら説明する。
図2(A)に示す本実施の形態の論理回路200は、第1の入力端子がイネーブル信号
(EN)を供給する配線(以下、イネーブル信号線ともいう)に電気的に接続され、第2
の入力端子がクロック信号(CK)を供給する配線(以下、クロック信号線ともいう)に
電気的に接続されたANDゲート201と、第1の入力端子がデータ信号線に電気的に接
続され、第2の入力端子がANDゲート201の出力端子に電気的に接続されたフリップ
フロップ202とを有する。
て1ビット分のデータを保持できる回路である。また、フリップフロップ202の出力信
号は、論理回路200の出力信号となる。
図2(A)に示した論理回路の動作について図2(B)に示すタイミングチャートを参
照しながら以下に説明する。
する。そのため、ANDゲート201の出力信号(AND(Out))は、クロック信号
(CK)となる。すなわち、フリップフロップ202の第2の入力端子にはクロック信号
(CK)が入力される。フリップフロップ202は、入力されたクロック信号(CK)に
より動作する。具体的には、フリップフロップ202は、クロック信号(CK)がロウレ
ベルからハイレベルに変化する際のデータ信号(D0又はD1)を取り込み、クロック信
号(CK)がハイレベルからロウレベルに変化する際に当該データ信号を出力する。
する。そのため、ANDゲート201の出力信号(AND(Out))は、ロウレベルの
信号となる。すなわち、フリップフロップ202の第2の入力端子にはロウレベルの信号
が入力される。この時、論理回路の出力信号(Out)は、データ信号(D1)を維持す
る。
て機能する。つまり、期間T1と同様に、フリップフロップ202は、クロック信号(C
K)がロウレベルからハイレベルに変化する際のデータ信号(D2又はD3)を取り込み
、クロック信号(CK)がハイレベルからロウレベルに変化する際に当該データ信号を出
力する。
2に入力されるクロック信号が制御される。つまり、フリップフロップ202に対してク
ロックゲーティングが行われる論理回路である。
がハイレベルに変化する際にデータを読み込み、クロック1周期の間、読み込んだデータ
を保持する。したがって、論理回路の出力信号(Out)は、フリップフロップ202が
動作している期間T1又は期間T3を経過した後も、一時保持される。
図2(A)に示した論理回路が有するANDゲート201の具体的な回路構成例を図3
(A)、(B)に示し、フリップフロップ202の具体的な回路構成例を図4(A)〜(
C)に示す。
る。なお、トランジスタ211、214、215は、P型トランジスタであり、トランジ
スタ212、213、216は、N型トランジスタである。
が高電源電位(VDD)を供給する配線(以下、高電源電位線ともいう)に電気的に接続
される。
ト端子に電気的に接続され、第1端子がトランジスタ211の第2端子に電気的に接続さ
れる。
トランジスタ212の第2端子に電気的に接続され、第2端子が低電源電位(VSS)を
供給する配線(以下、低電源電位線ともいう)に電気的に接続される。
端子に電気的に接続され、第1端子が高電源電位線に電気的に接続され、第2端子がトラ
ンジスタ211の第2端子及びトランジスタ212の第1端子に電気的に接続される。
12の第1端子及びトランジスタ214の第2端子に電気的に接続され、第1端子が高電
源電位線に電気的に接続される。
12の第1端子、トランジスタ214の第2端子及びトランジスタ215のゲート端子に
電気的に接続され、第1端子がトランジスタ215の第2端子に電気的に接続され、第2
端子が低電源電位線に電気的に接続される。
の第1端子が電気的に接続するノードの電位がANDゲートの出力信号(AND(Out
))として出力される。
ぞれを比較したときに高電源電位(VDD)が低電源電位(VSS)より高くなればどの
ような電位であってもよい。例えば、低電源電位(VSS)として、接地電位又は0Vな
どを適用し、高電源電位(VDD)として、任意の正電位を適用することなどができる。
る。なお、トランジスタ221乃至トランジスタ225は、N型トランジスタである。加
えて、トランジスタ221乃至トランジスタ225は、しきい値電圧が正であるエンハン
スメント型トランジスタである。
。
がトランジスタ221の第2端子に電気的に接続される。
トランジスタ222の第2端子に電気的に接続され、第2端子が低電源電位線に電気的に
接続される。
。
222の第1端子に電気的に接続され、第1端子がトランジスタ224の第2端子に電気
的に接続され、第2端子が低電源電位線に電気的に接続される。
の第1端子が電気的に接続するノードの電位がANDゲートの出力信号(AND(Out
))として出力される。
源電位線に電気的に接続されたエンハンスメント型トランジスタである。そのため、トラ
ンジスタ221及びトランジスタ224は、期間によらずオン状態を維持する。別言する
と、トランジスタ221及びトランジスタ224は、抵抗素子として利用されている。
上述の説明においてイネーブル信号線に電気的に接続すると規定した端子をクロック信号
線に電気的に接続させ、且つクロック信号線に電気的に接続すると規定した端子をイネー
ブル信号線に電気的に接続させた構成とすることが可能である。
4を有する。
入力端子がANDゲートの出力端子に電気的に接続される。
に接続され、第2端子がANDゲートの出力端子及びNANDゲート231の第2の入力
端子に電気的に接続される。
NDゲート232の第1の入力端子に電気的に接続される。
に接続され、第2の入力端子がNANDゲート232の出力端子に電気的に接続され、出
力端子がNANDゲート233の第2の入力端子に電気的に接続される。
本実施の形態のフリップフロップは、Q端子のみを出力端子として利用するDelay型
フリップフロップとしたが、Q端子及びQB端子(NANDゲート234の出力端子)の
2つの出力端子を有する構成であってもよい。
フロップは当該構成に限定されない。すなわち、本実施の形態のフリップフロップは、帰
還作用を利用して1ビットのデータを保持できる回路であればどのような構成でもよい。
な回路の具体例を示す。
する。なお、トランジスタ241、244は、P型トランジスタであり、トランジスタ2
42、243は、N型トランジスタである。
され、第1端子が高電源電位線に電気的に接続される。
タ241のゲート端子に電気的に接続され、第1端子がトランジスタ241の第2端子に
電気的に接続される。
され、第1端子がトランジスタ242の第2端子に電気的に接続され、第2端子が低電源
電位線に電気的に接続される。
タ243のゲート端子に電気的に接続され、第1端子が高電源電位線に電気的に接続され
、第2端子がトランジスタ241の第2端子及びトランジスタ242の第1端子に電気的
に接続される。
の第1端子及びトランジスタ244の第2端子が電気的に接続するノードの電位がNAN
Dゲートの出力信号として出力される。
する。なお、トランジスタ251乃至トランジスタ253は、N型トランジスタである。
加えて、トランジスタ251乃至トランジスタ253は、しきい値電圧が正であるエンハ
ンスメント型トランジスタである。
。
され、第1端子がトランジスタ251の第2端子に電気的に接続される。
され、第1端子がトランジスタ252の第2端子に電気的に接続され、第2端子が低電源
電位線に電気的に接続される。
2の第1端子が電気的に接続するノードの電位がNANDゲートの出力信号として出力さ
れる。
、上述の説明においてNANDゲートの第1の入力端子に電気的に接続すると規定した端
子をNANDゲートの第2の入力端子に電気的に接続させ、且つNANDゲートの第2の
入力端子に電気的に接続すると規定した端子をNANDゲートの第1の入力端子に電気的
に接続させた構成とすることが可能である。
トランジスタ242、243、252、253の少なくとも一つのチャネル形成領域が酸
化物半導体によって構成される。当該酸化物半導体の水素濃度は、5×1019(ato
ms/cm3)以下、好ましくは5×1018(atoms/cm3)以下、さらに好ま
しくは5×1017(atoms/cm3)以下に制御される。そのため、当該トランジ
スタのオフ電流を1×10−13[A]以下にまで低減することが可能である。つまり、
クロックゲーティングが行われる期間における当該トランジスタを介した電荷のリークを
抑制することができる。その結果、当該期間における待機電力を低減すること及び当該期
間における論理回路の誤動作を抑制することが可能になる。
したANDゲートを適用し、フリップフロップ202として、図4(C)に示したNAN
Dゲートによって構成されるDelay型フリップフロップを適用することで、当該論理
回路を構成するトランジスタのすべてをN型トランジスタとすることができる。これらの
N型トランジスタを上記のトランジスタ(チャネル形成領域が、水素濃度が5×1019
(atoms/cm3)以下の酸化物半導体によって構成されるトランジスタ)とするこ
とにより、N型トランジスタのみで構成される論理回路でありながら、低消費電力化する
ことができる。また、論理回路をN型トランジスタのみで構成することで、作製プロセス
を低減することができ、当該論理回路の歩留まりを向上させること及び製造コストを低減
させることができる。
部回路の負荷が軽減できる。これにより、当該論理回路及び当該外部回路を有する半導体
装置の機能拡張が可能となる。
の一部又は他の実施例の内容若しくは該内容の一部と自由に組み合わせることが可能であ
る。
本実施の形態では、実施の形態1に示した論理回路の一例について説明する。具体的に
は、NORゲートと、フリップフロップとを有する論理回路について図5及び図6を参照
しながら説明する。
図5(A)に示す本実施の形態の論理回路500は、第1の入力端子がイネーブル信号
線に電気的に接続され、第2の入力端子が反転クロック信号(CKB)を供給する配線(
以下、反転クロック信号線ともいう)に電気的に接続されたNORゲート501と、第1
の入力端子がデータ信号線に電気的に接続され、第2の入力端子がNORゲート501の
出力端子に電気的に接続されたフリップフロップ502とを有する。
て1ビット分のデータを保持できる回路である。また、フリップフロップ502の出力信
号は、論理回路500の出力信号となる。
図5(A)に示した論理回路の動作について図5(B)に示すタイミングチャートを参
照しながら以下に説明する。
する。そのため、NORゲート501の出力信号(NOR(Out))は、クロック信号
(CK)となる。すなわち、フリップフロップ502の第2の入力端子にはクロック信号
(CK)が入力される。フリップフロップ502は、入力されたクロック信号(CK)に
より動作する。具体的には、フリップフロップ502は、クロック信号(CK)がロウレ
ベルからハイレベルに変化する際のデータ信号(D4又はD5)を取り込み、クロック信
号(CK)がハイレベルからロウレベルに変化する際に当該データ信号を出力する。
する。そのため、NORゲート501の出力信号(NOR(Out))は、ロウレベルの
信号となる。すなわち、フリップフロップ502の第2の入力端子にはロウレベルの信号
が入力される。この時、論理回路の出力信号(Out)は、データ信号(D5)を維持す
る。
て機能する。つまり、期間T4と同様に、フリップフロップ502は、クロック信号(C
K)がロウレベルからハイレベルに変化する際のデータ信号(D6又はD7)を取り込み
、クロック信号(CK)がハイレベルからロウレベルに変化する際に当該データ信号を出
力する。
2に入力されるクロック信号が制御される。つまり、フリップフロップ502に対してク
ロックゲーティングが行われる論理回路である。
がハイレベルの時にデータを読み込み、クロック1周期の間、読み込んだデータを保持す
る。したがって、論理回路の出力信号(Out)は、フリップフロップ502が動作して
いる期間T4又は期間T6を経過した後も、一時保持される。
図5(A)に示した論理回路が有するNORゲート501の具体的な回路構成例を図6
(A)、(B)に示す。なお、図5(A)に示した論理回路が有するフリップフロップ5
02には、図4(A)に示したDelay型フリップフロップを適用することが可能であ
る。そのため、ここでは、フリップフロップ502の具体的な回路構成例については、前
述の説明を援用することとする。以下では、NORゲート501の具体的な回路構成例に
ついて図6(A)、(B)を参照しながら説明する。
る。なお、トランジスタ511、512は、P型トランジスタであり、トランジスタ51
3、514は、N型トランジスタである。
が高電源電位(VDD)を供給する配線(以下、高電源電位線ともいう)に電気的に接続
される。
子がトランジスタ511の第2端子に電気的に接続される。
ート端子に電気的に接続され、第1端子がトランジスタ512の第2端子に電気的に接続
され、第2端子が低電源電位線に電気的に接続される。
ト端子に電気的に接続され、第1端子がトランジスタ512の第2端子及びトランジスタ
513の第1端子に電気的に接続され、第2端子が低電源電位線に電気的に接続される。
第1端子及びトランジスタ514の第1端子が電気的に接続するノードの電位がNORゲ
ートの出力信号(NOR(Out))として出力される。
る。なお、トランジスタ521乃至トランジスタ523は、N型トランジスタである。加
えて、トランジスタ521乃至トランジスタ523は、しきい値電圧が正であるエンハン
スメント型トランジスタである。
。
子がトランジスタ521の第2端子に電気的に接続され、第2端子が低電源電位線に電気
的に接続される。
がトランジスタ521の第2端子及びトランジスタ522の第1端子に電気的に接続され
、第2端子が低電源電位線に電気的に接続される。
第1端子及びトランジスタ523の第1端子が電気的に接続するノードの電位がNORゲ
ートの出力信号(NOR(Out))として出力される。
されたエンハンスメント型トランジスタである。そのため、トランジスタ521は、期間
によらずオン状態を維持する。別言すると、トランジスタ521は、抵抗素子として利用
されている。
上述の説明においてイネーブル信号線に電気的に接続すると規定した端子を反転クロック
信号線に電気的に接続させ、且つ反転クロック信号線に電気的に接続すると規定した端子
をイネーブル信号線に電気的に接続させた構成とすることが可能である。
ンジスタを有する。当該酸化物半導体の水素濃度は、5×1019(atoms/cm3
)以下、好ましくは5×1018(atoms/cm3)以下、さらに好ましくは5×1
017(atoms/cm3)以下に制御される。そのため、当該トランジスタのオフ電
流を1×10−13[A]以下にまで低減することが可能である。つまり、クロックゲー
ティングが行われる期間における当該トランジスタを介した電荷のリークを抑制すること
ができる。その結果、当該期間における待機電力を低減すること及び当該期間における論
理回路の誤動作を抑制することが可能になる。
したNORゲートを適用し、フリップフロップ502として、図4(C)に示したNAN
Dゲートによって構成されるDelay型フリップフロップを適用することで、当該論理
回路を構成するトランジスタのすべてをN型トランジスタとすることができる。これらの
N型トランジスタを上記のトランジスタ(チャネル形成領域が、水素濃度が5×1019
(atoms/cm3)以下の酸化物半導体によって構成されるトランジスタ)とするこ
とにより、N型トランジスタのみで構成される論理回路でありながら、低消費電力化する
ことができる。また、論理回路をN型トランジスタのみで構成することで、作製プロセス
を低減することができ、当該論理回路の歩留まりを向上させること及び製造コストを低減
させることができる。
部回路の負荷が軽減できる。これにより、当該論理回路及び当該外部回路を有する半導体
装置の機能拡張が可能となる。
の一部又は他の実施例の内容若しくは該内容の一部と自由に組み合わせることが可能であ
る。
本実施の形態では、実施の形態1に示した論理回路の一例について説明する。具体的に
は、ラッチと、フリップフロップとを有する論理回路について図7及び図8を参照しなが
ら説明する。
図7(A)に示す本実施の形態の論理回路600は、第1の入力端子がイネーブル信号
線に電気的に接続され、第2の入力端子が反転クロック信号線に電気的に接続されたラッ
チ601と、第1の入力端子がデータ信号線に電気的に接続され、第2の入力端子がラッ
チ601の出力端子に電気的に接続されたフリップフロップ602とを有する。
て1ビット分のデータを保持できる回路である。また、フリップフロップ602の出力信
号は、論理回路600の出力信号となる。
構成でもよい。ここでは、第1の入力端子にハイレベルの信号が供給された際に、第2の
入力端子に入力される信号の反転信号をラッチして出力する回路をラッチ601に適用す
る。
図7(A)に示した論理回路の動作について図7(B)に示すタイミングチャートを参
照しながら以下に説明する。
する。この時、ラッチ601の出力信号(Latch(Out))は、クロック信号(C
K)となる。すなわち、フリップフロップ602の第2の入力端子にはクロック信号(C
K)が入力される。フリップフロップ602は、入力されたクロック信号(CK)により
動作する。具体的には、フリップフロップ602は、クロック信号(CK)がロウレベル
からハイレベルに変化する際のデータ信号(D8又はD9)を取り込み、クロック信号(
CK)がハイレベルからロウレベルに変化する際に当該データ信号を出力する。
する。この時、ラッチ601の出力信号(Latch(Out))は、ロウレベルを保持
する。すなわち、フリップフロップ602の第2の入力端子にはロウレベルの信号が入力
される。この時、論理回路の出力信号(Out)は、データ信号(D9)を維持する。
て機能する。つまり、期間T7と同様に、フリップフロップ602は、クロック信号(C
K)がロウレベルからハイレベルに変化する際のデータ信号(D10又はD11)を取り
込み、クロック信号(CK)がハイレベルからロウレベルに変化する際に当該データ信号
を出力する。
2に入力されるクロック信号(CK)が制御される。つまり、フリップフロップ602に
対してクロックゲーティングが行われる論理回路である。
がハイレベルの時にデータを読み込み、クロック1周期の間、読み込んだデータを保持す
る。したがって、論理回路の出力信号(Out)は、フリップフロップ602が動作して
いる期間T7又は期間T9を経過した後も、一時保持される。
図7(A)に示した論理回路が有するラッチ601の具体的な回路構成例を図8(A)
〜(C)に示す。なお、図7(A)に示した論理回路が有するフリップフロップ602に
は、図4(A)に示したDelay型フリップフロップを適用することが可能である。そ
のため、ここでは、フリップフロップ602の具体的な回路構成例については、前述の説
明を援用することとする。以下では、ラッチ601の具体的な回路構成例について図8(
A)〜(C)を参照しながら説明する。
タ613を有する。なお、トランジスタ611は、N型トランジスタである。
が反転クロック信号線に電気的に接続される。
。
力端子がトランジスタ611の第2端子及びインバータ612の入力端子に電気的に接続
される。
(Out))として出力される。
具体例を示す。
。なお、トランジスタ621は、P型トランジスタであり、トランジスタ622は、N型
トランジスタである。
端子が高電源電位線に電気的に接続される。
ゲート端子に電気的に接続され、第1端子がトランジスタ621の第2端子に電気的に接
続され、第2端子が低電源電位線に電気的に接続される。
第1端子が電気的に接続するノードの電位が出力信号として出力される。
。なお、トランジスタ631及びトランジスタ632は、N型トランジスタである。加え
て、トランジスタ631及びトランジスタ632は、しきい値電圧が正であるエンハンス
メント型トランジスタである。
。
端子がトランジスタ631の第2端子に電気的に接続され、第2端子が低電源電位線に電
気的に接続される。
第1端子が電気的に接続するノードの電位が出力信号として出力される。
明したが、トランジスタ611をP型トランジスタとすることもできる。この場合、イネ
ーブル信号を反転させれば、上述の動作と同様の動作を行うことが可能である。
ンジスタを有する。当該酸化物半導体の水素濃度は、5×1019(atoms/cm3
)以下、好ましくは5×1018(atoms/cm3)以下、さらに好ましくは5×1
017(atoms/cm3)以下に制御される。そのため、当該トランジスタのオフ電
流を1×10−13[A]以下にまで低減することが可能である。つまり、クロックゲー
ティングが行われる期間における当該トランジスタを介した電荷のリークを抑制すること
ができる。その結果、当該期間における待機電力を低減すること及び当該期間における論
理回路の誤動作を抑制することが可能になる。
ンバータによって構成されるラッチを適用し、フリップフロップ602として、図4(C
)に示したNANDゲートによって構成されるDelay型フリップフロップを適用する
ことで、当該論理回路を構成するトランジスタのすべてをN型トランジスタとすることが
できる。これらのN型トランジスタを上記のトランジスタ(チャネル形成領域が、水素濃
度が5×1019(atoms/cm3)以下の酸化物半導体によって構成されるトラン
ジスタ)とすることにより、N型トランジスタのみで構成される論理回路でありながら、
低消費電力化することができる。また、論理回路をN型トランジスタのみで構成すること
で、作製プロセスを低減することができ、当該論理回路の歩留まりを向上させること及び
製造コストを低減させることができる。
部回路の負荷が軽減できる。これにより、当該論理回路及び当該外部回路を有する半導体
装置の機能拡張が可能となる。
の一部又は他の実施例の内容若しくは該内容の一部と自由に組み合わせることが可能であ
る。
本実施の形態では、実施の形態1に示した論理回路の一例について説明する。具体的に
は、ANDゲートと、複数のフリップフロップとを有する論理回路について図9を参照し
ながら説明する。
プ802〜804を含むフリップフロップ群805とを有する。
の入力端子がクロック信号線に電気的に接続される。
の入力端子がANDゲート801の出力端子に電気的に接続される。
気的に接続され、第2の入力端子がANDゲート801の出力端子に電気的に接続される
。
気的に接続され、第2の入力端子がANDゲート801の出力端子に電気的に接続される
。
なる。
を利用して1ビット分のデータを保持できる回路である。例えば、図4に示したDela
y型フリップフロップを適用することができる。
05に入力されるクロック信号が制御される。つまり、フリップフロップ群805に対し
てクロックゲーティングが行われる論理回路である。
入力端子が前段のフリップフロップの出力端子に電気的に接続されている。つまり、本実
施の形態の論理回路は、クロック信号が入力される期間において、データ信号(Data
)が順次フリップフロップをシフトするシフトレジスタである。
ンジスタを有する。当該酸化物半導体の水素濃度は、5×1019(atoms/cm3
)以下、好ましくは5×1018(atoms/cm3)以下、さらに好ましくは5×1
017(atoms/cm3)以下に制御される。そのため、当該トランジスタのオフ電
流を1×10−13[A]以下にまで低減することが可能である。つまり、クロックゲー
ティングが行われる期間における当該トランジスタを介した電荷のリークを抑制すること
ができる。その結果、当該期間における待機電力を低減すること及び当該期間における論
理回路の誤動作を抑制することが可能になる。
805を構成するトランジスタのすべてをN型トランジスタとすることができる。これら
のN型トランジスタを上記のトランジスタ(チャネル形成領域が、水素濃度が5×101
9(atoms/cm3)以下の酸化物半導体によって構成されるトランジスタ)とする
ことにより、N型トランジスタのみで構成される論理回路でありながら、低消費電力化す
ることができる。また、論理回路をN型トランジスタのみで構成することで、作製プロセ
スを低減することができ、当該論理回路の歩留まりを向上させること及び製造コストを低
減させることができる。
部回路の負荷が軽減できる。これにより、当該論理回路及び当該外部回路を有する半導体
装置の機能拡張が可能となる。
るが、本実施の形態の論理回路が有するフリップフロップの個数は3つに限定されない。
つまり、本実施の形態の論理回路には、第1のフリップフロップ乃至第n(nは自然数)
のフリップフロップを有する論理回路も含まれる。なお、当該論理回路が有する第k(k
は、n以下の自然数)のフリップフロップは、第1の入力端子が第k―1のフリップフロ
ップの出力端子に電気的に接続され、第2の入力端子にANDゲート801の出力端子に
電気的に接続される。
リップフロップの出力信号が入力される構成を示しているが、本実施の形態の論理回路の
構成は、当該構成に限定されない。例えば、論理回路800の外部からフリップフロップ
へ信号が入力される構成であってもよい。また、フリップフロップの第1の入力端子が2
段前のフリップフロップの出力端子と電気的に接続されるなど、前段以外のフリップフロ
ップの出力端子に電気的に接続される構成であってもよい。さらに、あるフリップフロッ
プの第1の入力端子が他のフリップフロップの出力端子に直接接続されるのではなく、間
に他の回路を介していてもよい。
る必要はなく、用途等に応じてフリップフロップ毎に回路構成を変更してもよい。
の一部又は他の実施例の内容若しくは該内容の一部と自由に組み合わせることが可能であ
る。
本実施の形態では、実施の形態1に示した論理回路の一例について説明する。具体的に
は、ANDゲートと、複数のフリップフロップとを有する論理回路について図10を参照
しながら説明する。
ート902を含む制御部903と、フリップフロップ904〜906を有するフリップフ
ロップ群907とを有する。
する配線(以下、第1のデータ信号線ともいう)に電気的に接続され、第2の入力端子が
クロック信号線に電気的に接続される。
に接続され、第2の入力端子がイネーブル信号線に電気的に接続される。
する配線(以下、第2のデータ信号線ともいう)に電気的に接続され、第2の入力端子が
ANDゲート902の出力端子に電気的に接続される。
気的に接続され、第2の入力端子がANDゲート902の出力端子に電気的に接続される
。
気的に接続され、第2の入力端子がANDゲート902の出力端子に電気的に接続される
。
なる。
帰還作用を利用して1ビット分のデータを保持できる回路である。例えば、図4に示した
Delay型フリップフロップを適用することができる。
て制御されるフリップフロップ901の出力信号、並びにイネーブル信号(EN)によっ
てフリップフロップ群907に入力されるクロック信号が制御される。つまり、フリップ
フロップ群907に対してクロックゲーティングが行われる論理回路である。
入力端子が前段のフリップフロップの出力端子に電気的に接続されている。つまり、本実
施の形態の論理回路は、クロック信号が入力される期間において、第2のデータ信号(D
ata2)が順次フリップフロップをシフトするシフトレジスタである。
ンジスタを有する。当該酸化物半導体の水素濃度は、5×1019(atoms/cm3
)以下、好ましくは5×1018(atoms/cm3)以下、さらに好ましくは5×1
017(atoms/cm3)以下に制御される。そのため、当該トランジスタのオフ電
流を1×10−13[A]以下にまで低減することが可能である。つまり、クロックゲー
ティングが行われる期間における当該トランジスタを介した電荷のリークを抑制すること
ができる。その結果、当該期間における待機電力を低減すること及び当該期間における論
理回路の誤動作を抑制することが可能になる。
を構成するトランジスタのすべてをN型トランジスタとすることができる。これらのN型
トランジスタを上記のトランジスタ(チャネル形成領域が、水素濃度が5×1019(a
toms/cm3)以下の酸化物半導体によって構成されるトランジスタ)とすることに
より、N型トランジスタのみで構成される論理回路でありながら、低消費電力化すること
ができる。また、論理回路をN型トランジスタのみで構成することで、作製プロセスを低
減することができ、当該論理回路の歩留まりを向上させること及び製造コストを低減させ
ることができる。
部回路の負荷が軽減できる。これにより、当該論理回路及び当該外部回路を有する半導体
装置の機能拡張が可能となる。
について示しているが、本実施の形態のフリップフロップ群907が有するフリップフロ
ップの個数は3つに限定されない。つまり、本実施の形態の論理回路には、フリップフロ
ップ群が第1のフリップフロップ乃至第n(nは自然数)のフリップフロップを有する論
理回路も含まれる。なお、当該フリップフロップ群が有する第k(kは、n以下の自然数
)のフリップフロップは、第1の入力端子が第k―1のフリップフロップの出力端子に電
気的に接続され、第2の入力端子にANDゲート902の出力端子に電気的に接続される
。
ロップの第1の入力端子に前段のフリップフロップの出力信号が入力される構成を示して
いるが、本実施の形態のフリップフロップ群の構成は、当該構成に限定されない。例えば
、論理回路900の外部からフリップフロップへ信号が入力される構成であってもよい。
また、フリップフロップの第1の入力端子が2段前のフリップフロップの出力端子と電気
的に接続されるなど、前段以外のフリップフロップの出力端子に電気的に接続される構成
であってもよい。さらに、あるフリップフロップの第1の入力端子が他のフリップフロッ
プの出力端子に直接接続されるのではなく、間に他の回路を介していてもよい。
る必要はなく、用途等に応じてフリップフロップ毎に回路構成を変更してもよい。
の一部又は他の実施例の内容若しくは該内容の一部と自由に組み合わせることが可能であ
る。
本実施の形態では、実施の形態1乃至6に示した論理回路が有するトランジスタの一例
について説明する。具体的には、当該論理回路が有するP型トランジスタとして、半導体
材料を含む基板を用いて形成されるトランジスタを適用し、N型トランジスタとして、酸
化物半導体を用いて形成されるトランジスタを適用する例を示す。
本実施の形態の論理回路が有するP型トランジスタ及びN型トランジスタを図11に示
す。
ャネル形成領域116と、チャネル形成領域116を挟むように設けられた一対の不純物
領域114a、114b及び一対の高濃度不純物領域120a、120b(これらをあわ
せて単に不純物領域とも呼ぶ)と、チャネル形成領域116上に設けられたゲート絶縁層
108aと、ゲート絶縁層108a上に設けられたゲート電極層110aと、不純物領域
114aと電気的に接続するソース電極層130aと、不純物領域114bと電気的に接
続するドレイン電極層130bとを有する。
。また、半導体材料を含む基板100のサイドウォール絶縁層118と重ならない領域に
は、一対の高濃度不純物領域120a、120bを有し、一対の高濃度不純物領域120
a、120b上には一対の金属化合物領域124a、124bが存在する。また、基板1
00上にはトランジスタ160を囲むように素子分離絶縁層106が設けられており、ト
ランジスタ160を覆うように、層間絶縁層126および層間絶縁層128が設けられて
いる。ソース電極層130a、ドレイン電極層130bは、層間絶縁層126および層間
絶縁層128に形成された開口を通じて、一対の金属化合物領域124a、124bの一
方と電気的に接続されている。つまり、ソース電極層130aは、金属化合物領域124
aを介して高濃度不純物領域120aおよび不純物領域114aと電気的に接続され、ド
レイン電極層130bは、金属化合物領域124bを介して高濃度不純物領域120bお
よび不純物領域114bと電気的に接続されている。
からなる絶縁層108b、ゲート電極層110aと同一材料からなる電極層110b、並
びにソース電極層130a及びドレイン電極層130bと同一材料からなる電極層130
cが設けられている。
層136dと、ゲート電極層136d上に設けられたゲート絶縁層138と、ゲート絶縁
層138上に設けられた酸化物半導体層140と、酸化物半導体層140上に設けられ、
酸化物半導体層140と電気的に接続されているソース電極層142aと、ドレイン電極
層142bとを有する。
埋め込むように設けられている。また、ゲート電極層136dと同様に、P型トランジス
タ160が有する、ソース電極層130aに接する電極層136a及びドレイン電極層1
30bに接する電極層136bが形成されている。また、電極層130cに接する電極層
136cが形成されている。
護絶縁層144が設けられており、保護絶縁層144上には層間絶縁層146が設けられ
ている。ここで、保護絶縁層144および層間絶縁層146には、ソース電極層142a
及びドレイン電極層142bにまで達する開口が設けられており、当該開口を通じて、ソ
ース電極層142aに接する電極層150d、ドレイン電極層142bに接する電極層1
50eが形成されている。また、電極層150d、電極層150eと同様に、ゲート絶縁
層138、保護絶縁層144、層間絶縁層146に設けられた開口を通じて、電極層13
6aに接する電極層150a、電極層136bに接する電極層150b、及び電極層13
6cに接する電極層150cが形成されている。
いる。具体的には、酸化物半導体層140の水素濃度は5×1019(atoms/cm
3)以下である。なお、酸化物半導体層140の水素濃度は、5×1018(atoms
/cm3)以下であることが望ましく、5×1017(atoms/cm3)以下である
ことがより望ましい。水素濃度が十分に低減されて高純度化された酸化物半導体層140
を用いることで、極めて優れたオフ電流特性のトランジスタ164を得ることができる。
例えば、ドレイン電圧Vdが+1Vまたは+10Vの場合であって、ゲート電圧Vgが−
5Vから−20Vの範囲では、オフ電流は1×10−13[A]以下となる。このように
、水素濃度が十分に低減されて高純度化された酸化物半導体層140を適用することで、
トランジスタ164のオフ電流を低減することができる。なお、上述の酸化物半導体層1
40中の水素濃度は、二次イオン質量分析法(SIMS:Secondary Ion
Mass Spectroscopy)で測定したものである。
まれるように、電極層154a、電極層154b、電極層154c、電極層154dが設
けられている。なお、電極層154aは電極層150aと接しており、電極層154bは
電極層150bと接しており、電極層154cは電極層150cおよび電極層150dと
接しており、電極層154dは電極層150eと接している。
域に設けられた電極層136a、電極層150a、及び電極層154aに電気的に接続し
ている。そのため、P型トランジスタ160のソース電極層130aは、これらの導電層
を適宜形成することにより、上層領域に設けられたN型トランジスタ164が有する電極
層のいずれかと電気的に接続させることが可能である。また、P型トランジスタが有する
ドレイン電極層130bについても同様に、上層領域に設けられたN型トランジスタ16
4が有する電極層のいずれかと電気的に接続させることが可能である。なお、図11には
図示していないが、P型トランジスタ160が有するゲート電極層110aが、上層領域
に設けられた電極層を介して、N型トランジスタ164が有する電極層のいずれかと電気
的に接続する構成にすることもできる。
、下層領域に設けられた電極層130c及び電極層110bに電気的に接続している。そ
のため、N型トランジスタ164のソース電極層142aは、これらの導電層を適宜形成
することにより、下層領域に設けられたP型トランジスタ160のゲート電極層110a
、ソース電極層130a、又はドレイン電極層130bと電気的に接続させることが可能
である。なお、図11には図示していないが、N型トランジスタ164が有するゲート電
極層136d又はドレイン電極層142bが、下層領域に設けられた電極層を介して、P
型トランジスタ160が有する電極層のいずれかと電気的に接続する構成にすることもで
きる。
とによって、実施の形態1乃至6に示した論理回路を構成することができる。なお、当該
論理回路が有するN型トランジスタ164の全てを酸化物半導体を用いて形成されるトラ
ンジスタとする必要はなく、各トランジスタに求められる特性に応じて、適宜変更するこ
とが可能である。例えば、高速動作が求められるN型トランジスタとして、半導体材料を
含む基板を用いて形成されるトランジスタを適用し、リーク電流を低減することが求めら
れるN型トランジスタとして、酸化物半導体を用いて形成されるトランジスタを適用する
ことが可能である。
次に、P型トランジスタ160及びN型トランジスタ164の作製方法の一例について
説明する。以下では、はじめにP型トランジスタ160の作製方法について図12を参照
しながら説明し、その後、N型トランジスタ164の作製方法について図13および図1
4を参照しながら説明する。
む基板100としては、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体
基板、シリコンゲルマニウムなどの化合物半導体基板、SOI基板などを適用することが
できる。ここでは、半導体材料を含む基板100として、単結晶シリコン基板を用いる場
合の一例について示すものとする。なお、一般に「SOI基板」は、絶縁表面上にシリコ
ン半導体層が設けられた構成の基板をいうが、本明細書等においては、絶縁表面上にシリ
コン以外の材料からなる半導体層が設けられた構成の基板をも含む概念として用いる。つ
まり、「SOI基板」が有する半導体層は、シリコン半導体層に限定されない。また、S
OI基板には、ガラス基板などの絶縁基板上に絶縁層を介して半導体層が設けられた構成
も含まれるものとする。
する(図12(A)参照)。保護層102としては、例えば、酸化シリコンや窒化シリコ
ン、窒化酸化シリコンなどを材料とする絶縁層を用いることができる。なお、この工程の
前後において、半導体装置のしきい値電圧を制御するために、n型の導電性を付与する不
純物元素やp型の導電性を付与する不純物元素を基板100に添加してもよい。半導体が
シリコンの場合、n型の導電性を付与する不純物としては、例えば、リンや砒素などを用
いることができる。また、p型の導電性を付与する不純物としては、例えば、硼素、アル
ミニウム、ガリウムなどを用いることができる。
いない領域(露出している領域)の基板100の一部を除去する。これにより分離された
半導体領域104が形成される(図12(B)参照)。当該エッチングには、ドライエッ
チングを用いるのが好適であるが、ウェットエッチングを用いても良い。エッチングガス
やエッチング液については被エッチング材料に応じて適宜選択することができる。
域の絶縁層を選択的に除去することで、素子分離絶縁層106を形成する(図12(B)
参照)。当該絶縁層は、酸化シリコンや窒化シリコン、窒化酸化シリコンなどを用いて形
成される。絶縁層の除去方法としては、CMP(Chemical Mechanica
l Polishing)などの研磨処理やエッチング処理などがあるが、そのいずれを
用いても良い。なお、半導体領域104の形成後、または、素子分離絶縁層106の形成
後には、上記保護層102を除去する。
する。
得られる酸化シリコン、窒化酸化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミ
ニウム、酸化タンタル等を含む膜の単層構造または積層構造とすると良い。他に、高密度
プラズマ処理や熱酸化処理によって、半導体領域104の表面を酸化、窒化することによ
り、上記絶縁層を形成してもよい。高密度プラズマ処理は、例えば、He、Ar、Kr、
Xeなどの希ガス、酸素、酸化窒素、アンモニア、窒素、水素などの混合ガスを用いて行
うことができる。また、絶縁層の厚さは特に限定されないが、例えば、1nm以上100
nm以下とすることができる。
料を用いて形成することができる。また、導電材料を含む多結晶シリコンなどの半導体材
料を用いて、導電材料を含む層を形成しても良い。形成方法も特に限定されず、蒸着法、
CVD法、スパッタリング法、スピンコート法などの各種成膜方法を用いることができる
。なお、本実施の形態では、導電材料を含む層を、金属材料を用いて形成する場合の一例
について示すものとする。
8a、ゲート電極層110aを形成する(図12(C)参照)。
して、半導体領域104に硼素(B)やアルミニウム(Al)などを添加して、浅い接合
深さの一対の不純物領域114a、114bを形成する(図12(C)参照)。なお、こ
こではp型トランジスタを形成するために硼素やアルミニウムを添加しているが、n型ト
ランジスタを形成する場合には、リン(P)やヒ素(As)などの不純物元素を添加すれ
ばよい。なお、一対の不純物領域114a、114bの形成により、半導体領域104の
ゲート絶縁層108a下部には、チャネル形成領域116が形成される(図12(C)参
照)。ここで、添加する不純物の濃度は適宜設定することができるが、半導体素子が高度
に微細化される場合には、その濃度を高くすることが望ましい。また、ここでは、絶縁層
112を形成した後に一対の不純物領域114a、114bを形成する工程を採用してい
るが、一対の不純物領域114a、114bを形成した後に絶縁層112を形成する工程
としても良い。
絶縁層118は、絶縁層112を覆うように絶縁層を形成した後に、当該絶縁層に異方性
の高いエッチング処理を適用することで、自己整合的に形成することができる。また、こ
の際に、絶縁層112を部分的にエッチングして、ゲート電極層110aの上面と、一対
の不純物領域114a、114bの上面を露出させると良い。
絶縁層118等を覆うように、絶縁層を形成する。そして、一対の不純物領域114a、
114bの一部に対して硼素(B)やアルミニウム(Al)などを添加して、一対の高濃
度不純物領域120a、120bを形成する(図12(E)参照)。ここでも、N型トラ
ンジスタを形成する場合には、リン(P)やヒ素(As)などの不純物元素を添加すれば
よい。その後、上記絶縁層を除去し、ゲート電極層110a、サイドウォール絶縁層11
8、一対の高濃度不純物領域120a、120b等を覆うように金属層122を形成する
(図12(E)参照)。金属層122は、真空蒸着法やスパッタリング法、スピンコート
法などの各種成膜方法を用いて形成することができる。金属層122は、半導体領域10
4を構成する半導体材料と反応して低抵抗な金属化合物となる金属材料を用いて形成する
ことが望ましい。このような金属材料としては、例えば、チタン、タンタル、タングステ
ン、ニッケル、コバルト、白金等がある。
の高濃度不純物領域120a、120bに接する一対の金属化合物領域124a、124
bが形成される(図12(F)参照)。なお、ゲート電極層110aとして多結晶シリコ
ンなどを用いる場合には、ゲート電極層110aの金属層122と接触する部分にも、金
属化合物領域が形成されることになる。
きる。もちろん、その他の熱処理方法を用いても良いが、金属化合物の形成に係る化学反
応の制御性を向上させるためには、ごく短時間の熱処理が実現できる方法を用いることが
望ましい。なお、上記の金属化合物領域は、金属材料と半導体材料との反応により形成さ
れるものであり、十分に導電性が高められた領域である。当該金属化合物領域を形成する
ことで、電気抵抗を十分に低減し、素子特性を向上させることができる。なお、一対の金
属化合物領域124a、124bを形成した後には、金属層122は除去する。
層128を形成する(図12(G)参照)。層間絶縁層126や層間絶縁層128は、酸
化シリコン、窒化酸化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸
化タンタル等の無機絶縁材料を含む材料を用いて形成することができる。また、ポリイミ
ド、アクリル等の有機絶縁材料を用いて形成することも可能である。なお、ここでは、層
間絶縁層126や層間絶縁層128の二層構造としているが、層間絶縁層の構成はこれに
限定されない。層間絶縁層128の形成後には、その表面を、CMPやエッチング処理な
どによって平坦化しておくことが望ましい。
口を形成し、当該開口に、ソース電極層130a、ドレイン電極層130bを形成する(
図12(H)参照)。ソース電極層130a及びドレイン電極層130bは、例えば、開
口を含む領域にPVD法やCVD法などを用いて導電層を形成した後、エッチング処理や
CMPといった方法を用いて、上記導電層の一部を除去することにより形成することがで
きる。
が平坦になるように加工することが望ましい。例えば、開口を含む領域にチタン膜や窒化
チタン膜を薄く形成した後に、開口に埋め込むようにタングステン膜を形成する場合には
、その後のCMPによって、不要なタングステン、チタン、窒化チタンなどを除去すると
共に、その表面の平坦性を向上させることができる。このように、ソース電極層130a
及びドレイン電極層130bを含む表面を平坦化することにより、後の工程において、良
好な電極、配線、絶縁層、半導体層などを形成することが可能となる。
30a及びドレイン電極層130bのみを示しているが、この工程において、配線として
機能する電極層(例えば、図11における電極層130c)などをあわせて形成すること
ができる。ソース電極層130a及びドレイン電極層130bとして用いることができる
材料について特に限定はなく、各種導電材料を用いることができる。例えば、モリブデン
、チタン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウ
ムなどの導電性材料を用いることができる。
る。なお、上記工程の後には、さらに電極や配線、絶縁層などを形成しても良い。配線の
構造として、層間絶縁層および導電層の積層構造でなる多層配線構造を採用することによ
り、高度に集積化した論理回路を提供することができる。また、上記工程と同様の工程に
よって、半導体材料を含む基板100を用いたN型トランジスタも形成することが可能で
ある。すなわち、上述した工程において、半導体領域に添加する不純物元素をリン(P)
やヒ素(As)などの不純物元素に変更することによって、N型トランジスタを形成する
ことができる。
作製する工程について説明する。なお、図13および図14は、層間絶縁層128上の各
種電極層や、N型トランジスタ164などの作製工程を示すものであるから、N型トラン
ジスタ164の下部に存在するP型トランジスタ160等については省略している。
30c上に絶縁層132を形成する(図13(A)参照)。絶縁層132はPVD法やC
VD法などを用いて形成することができる。また、酸化シリコン、窒化酸化シリコン、窒
化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タンタル等の無機絶縁材料を含む
材料を用いて形成することができる。
電極層130cにまで達する開口を形成する。この際、後にゲート電極層136dが形成
される領域にも併せて開口を形成する。そして、上記開口に埋め込むように、導電層13
4を形成する(図13(B)参照)。上記開口はマスクを用いたエッチングなどの方法で
形成することができる。当該マスクは、フォトマスクを用いた露光などの方法によって形
成することが可能である。エッチングとしてはウェットエッチング、ドライエッチングの
いずれを用いても良いが、微細加工の観点からは、ドライエッチングを用いることが好適
である。導電層134の形成は、PVD法やCVD法などの成膜法を用いて行うことがで
きる。導電層134の形成に用いることができる材料としては、モリブデン、チタン、ク
ロム、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウムなどの導電
性材料や、これらの合金、化合物(例えば窒化物)などが挙げられる。
VD法により窒化チタン膜を薄く形成した後に、開口に埋め込むようにタングステン膜を
形成する方法を適用することができる。ここで、PVD法により形成されるチタン膜は、
界面の酸化膜を還元し、下部電極層(ここでは、ソース電極層130a、ドレイン電極層
130b、電極層130cなど)との接触抵抗を低減させる機能を有する。また、その後
に形成される窒化チタン膜は、導電性材料の拡散を抑制するバリア機能を備える。また、
チタンや窒化チタンなどによるバリア膜を形成した後に、メッキ法により銅膜を形成して
もよい。
134の一部を除去し、絶縁層132を露出させて、電極層136a、電極層136b、
電極層136c、ゲート電極層136dを形成する(図13(C)参照)。なお、上記導
電層134の一部を除去して電極層136a、電極層136b、電極層136c、ゲート
電極層136dを形成する際には、表面が平坦になるように加工することが望ましい。こ
のように、絶縁層132、電極層136a、電極層136b、電極層136c、ゲート電
極層136dの表面を平坦化することにより、後の工程において、良好な電極、配線、絶
縁層、半導体層などを形成することが可能となる。
層136dを覆うように、ゲート絶縁層138を形成する(図13(D)参照)。ゲート
絶縁層138は、CVD法やスパッタリング法等を用いて形成することができる。また、
ゲート絶縁層138は、酸化珪素、窒化珪素、酸化窒化珪素、窒化酸化珪素、酸化アルミ
ニウム、酸化ハフニウム、酸化タンタルなどを含むように形成するのが好適である。なお
、ゲート絶縁層138は、単層構造としても良いし、積層構造としても良い。例えば、原
料ガスとして、シラン(SiH4)、酸素、窒素を用いたプラズマCVD法により、酸化
窒化珪素でなるゲート絶縁層138を形成することができる。ゲート絶縁層138の厚さ
は特に限定されないが、例えば、10nm以上500nm以下とすることができる。積層
構造の場合は、例えば、膜厚50nm以上200nm以下の第1のゲート絶縁層と、第1
のゲート絶縁層上の膜厚5nm以上300nm以下の第2のゲート絶縁層の積層とすると
好適である。
高純度化された酸化物半導体)は、界面準位や界面電荷に対して極めて敏感であるため、
このような酸化物半導体を酸化物半導体層に用いる場合には、ゲート絶縁層との界面は重
要である。つまり、高純度化された酸化物半導体層に接するゲート絶縁層138には、高
品質化が要求されることになる。
の高い高品質なゲート絶縁層138を形成できる点で好適である。高純度化された酸化物
半導体層と高品質ゲート絶縁層とが密接することにより、界面準位を低減して界面特性を
良好なものとすることができるからである。
た酸化物半導体層を用いる場合であっても、スパッタリング法やプラズマCVD法など他
の方法を適用することができる。また、形成後の熱処理によって、膜質や界面特性が改質
される絶縁層を適用しても良い。いずれにしても、ゲート絶縁層138としての膜質が良
好であると共に、酸化物半導体層との界面準位密度を低減し、良好な界面を形成できるも
のを形成すれば良い。
験(BT試験)においては、不純物が酸化物半導体に添加されていると、不純物と酸化物
半導体の主成分との結合手が、強電界(B:バイアス)と高温(T:温度)により切断さ
れ、生成された未結合手がしきい値電圧(Vth)のドリフトを誘発することとなる。
ゲート絶縁層との界面特性を良好にすることにより、BT試験に対しても安定なトランジ
スタを得ることが可能である。
グなどの方法によって該酸化物半導体層を加工して、島状の酸化物半導体層140を形成
する(図13(E)参照)。
Al−Zn−O系、Sn−Ga−Zn−O系、Al−Ga−Zn−O系、Sn−Al−Z
n−O系、In−Zn−O系、Sn−Zn−O系、Al−Zn−O系、In−O系、Sn
−O系、Zn−O系の酸化物半導体層、特に非晶質酸化物半導体層を用いるのが好適であ
る。本実施の形態では、酸化物半導体層としてIn−Ga−Zn−O系の金属酸化物ター
ゲットを用いて、非晶質の酸化物半導体層をスパッタ法により形成することとする。なお
、非晶質の酸化物半導体層中にシリコンを添加することで、その結晶化を抑制することが
できるから、例えば、SiO2を2重量%以上10重量%以下含むターゲットを用いて酸
化物半導体層を形成しても良い。
化亜鉛などを主成分とする金属酸化物のターゲットを用いることができる。また、In、
Ga、およびZnを含む金属酸化物ターゲット(組成比として、In2O3:Ga2O3
:ZnO=1:1:1[mol]、In:Ga:Zn=1:1:0.5[atom])な
どを用いることもできる。また、In、Ga、およびZnを含む金属酸化物ターゲットと
して、In:Ga:Zn=1:1:1[atom]、またはIn:Ga:Zn=1:1:
2[atom]の組成比を有するターゲットなどを用いても良い。金属酸化物ターゲット
の充填率は90%以上100%以下、好ましくは95%以上(例えば99.9%)である
。充填率の高い金属酸化物ターゲットを用いることにより、緻密な酸化物半導体層が形成
される。
または、希ガス(代表的にはアルゴン)と酸素との混合雰囲気とするのが好適である。具
体的には、例えば、水素、水、水酸基、水素化物などの不純物が、数ppm程度(望まし
くは数ppb程度)にまで除去された高純度ガスを用いるのが好適である。
温度を100℃以上600℃以下好ましくは200℃以上400℃以下とする。基板を加
熱しながら酸化物半導体層を形成することにより、酸化物半導体層に含まれる不純物濃度
を低減することができる。また、スパッタリングによる損傷が軽減される。そして、処理
室内の残留水分を除去しつつ水素および水が除去されたスパッタガスを導入し、金属酸化
物をターゲットとして酸化物半導体層を形成する。処理室内の残留水分を除去するために
は、吸着型の真空ポンプを用いることが好ましい。例えば、クライオポンプ、イオンポン
プ、チタンサブリメーションポンプを用いることができる。また、排気手段としては、タ
ーボポンプにコールドトラップを加えたものであってもよい。クライオポンプを用いて排
気した処理室は、例えば、水素原子、水(H2O)など水素原子を含む化合物(より好ま
しくは炭素原子を含む化合物も)等が排気されるため、当該処理室で形成した酸化物半導
体層に含まれる不純物の濃度を低減できる。
6Pa、直流(DC)電力が0.5kW、雰囲気が酸素(酸素流量比率100%)雰囲気
、といった条件を適用することができる。なお、パルス直流(DC)電源を用いると、成
膜時に発生する粉状物質(パーティクル、ゴミともいう)が軽減でき、膜厚分布も均一と
なるため、好ましい。酸化物半導体層の厚さは、2nm以上200nm以下、好ましくは
5nm以上30nm以下とする。なお、適用する酸化物半導体材料により適切な厚さは異
なるから、その厚さは用いる材料に応じて適宜選択すればよい。
ラズマを発生させる逆スパッタを行い、ゲート絶縁層138の表面に付着しているゴミを
除去するのが好適である。ここで、逆スパッタとは、通常のスパッタにおいては、スパッ
タターゲットにイオンを衝突させるところ、逆に、処理表面にイオンを衝突させることに
よってその表面を改質する方法のことをいう。処理表面にイオンを衝突させる方法として
は、アルゴン雰囲気下で処理表面側に高周波電圧を印加して、基板付近にプラズマを生成
する方法などがある。なお、アルゴン雰囲気に代えて窒素、ヘリウム、酸素などを用いて
も良い。
れを用いても良い。もちろん、両方を組み合わせて用いることもできる。所望の形状にエ
ッチングできるよう、材料に合わせてエッチング条件(エッチングガスやエッチング液、
エッチング時間、温度等)を適宜設定する。
、例えば塩素(Cl2)、塩化硼素(BCl3)、塩化珪素(SiCl4)、四塩化炭素
(CCl4)など)などがある。また、フッ素を含むガス(フッ素系ガス、例えば四弗化
炭素(CF4)、弗化硫黄(SF6)、弗化窒素(NF3)、トリフルオロメタン(CH
F3)など)、臭化水素(HBr)、酸素(O2)、これらのガスにヘリウム(He)や
アルゴン(Ar)などの希ガスを添加したガス、などを用いても良い。
hing)法や、ICP(Inductively Coupled Plasma:誘
導結合型プラズマ)エッチング法を用いることができる。所望の形状にエッチングできる
ように、エッチング条件(コイル型の電極に印加される電力量、基板側の電極に印加され
る電力量、基板側の電極温度等)は適宜設定する。
どを用いることができる。また、ITO07N(関東化学社製)などのエッチング液を用
いてもよい。
って酸化物半導体層の脱水化または脱水素化を行うことができる。第1の熱処理の温度は
、300℃以上750℃以下、好ましくは400℃以上基板の歪み点未満とする。例えば
、抵抗発熱体などを用いた電気炉に基板を導入し、酸化物半導体層140に対して窒素雰
囲気下450℃において1時間の熱処理を行う。この間、酸化物半導体層140は、大気
に触れることなく、水や水素の再混入が行われないようにする。
は熱輻射によって、被処理物を加熱する装置であっても良い。例えば、GRTA(Gas
Rapid Thermal Anneal)装置、LRTA(Lamp Rapid
Thermal Anneal)装置等のRTA(Rapid Thermal An
neal)装置を用いることができる。LRTA装置は、ハロゲンランプ、メタルハライ
ドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧
水銀ランプなどのランプから発する光(電磁波)の輻射により、被処理物を加熱する装置
である。GRTA装置は、高温のガスを用いて熱処理を行う装置である。気体としては、
アルゴンなどの希ガス、または窒素のような、熱処理によって被処理物と反応しない不活
性気体が用いられる。
板を投入し、数分間加熱した後、当該不活性ガス中から基板を取り出すGRTA処理を行
ってもよい。GRTA処理を用いると短時間での高温熱処理が可能となる。また、短時間
の熱処理であるため、基板の歪み点を超える温度条件であっても適用が可能となる。
分とする雰囲気であって、水、水素などが含まれない雰囲気で行うことが望ましい。例え
ば、熱処理装置に導入する窒素、またはヘリウム、ネオン、アルゴン等の希ガスの純度を
、6N(99.9999%)以上、好ましくは7N(99.99999%)以上(すなわ
ち、不純物濃度が1ppm以下、好ましくは0.1ppm以下)とする。
化し、微結晶または多結晶となる場合もある。例えば、結晶化率が90%以上、または8
0%以上の微結晶の酸化物半導体層となる場合もある。また、第1の熱処理の条件、また
は酸化物半導体層の材料によっては、結晶成分を含まない非晶質の酸化物半導体層となる
場合もある。
以上20nm以下(代表的には2nm以上4nm以下))が混在する酸化物半導体層とな
る場合もある。
ることも可能である。例えば、In−Ga−Zn−O系の金属酸化物ターゲットを用いて
酸化物半導体層を形成する場合には、電気的異方性を有するIn2Ga2ZnO7の結晶
粒が配向した微結晶部を形成することで、酸化物半導体層の電気的特性を変化させること
ができる。
な方向をとるように配向させることで、酸化物半導体層の表面に平行な方向の導電性を向
上させ、酸化物半導体層の表面に垂直な方向の絶縁性を向上させることができる。また、
このような微結晶部は、酸化物半導体層中への水や水素などの不純物の侵入を抑制する機
能を有する。
の表面加熱によって形成することができる。また、Znの含有量がInまたはGaの含有
量より小さいスパッタターゲットを用いることで、より好適に形成することが可能である
。
る前の酸化物半導体層に行うこともできる。その場合には、第1の熱処理後に、加熱装置
から基板を取り出し、フォトリソグラフィ工程を行うことになる。
ら、脱水化処理、脱水素化処理などと呼ぶこともできる。このような脱水化処理、脱水素
化処理は、酸化物半導体層の形成後、酸化物半導体層140上にソース電極層及びドレイ
ン電極層を積層させた後、又はソース電極層及びドレイン電極層上に保護絶縁層を形成し
た後、などのタイミングにおいて行うことが可能である。また、このような脱水化処理、
脱水素化処理は、一回に限らず複数回行っても良い。
層142bを形成する(図13(F)参照)。ソース電極層142a及びドレイン電極層
142bは、酸化物半導体層140を覆うように導電層を形成した後、当該導電層を選択
的にエッチングすることにより形成することができる。
法を用いて形成することができる。また、導電層の材料としては、アルミニウム、クロム
、銅、タンタル、チタン、モリブデン、タングステンから選ばれた元素や、上述した元素
を成分とする合金等を用いることができる。マンガン、マグネシウム、ジルコニウム、ベ
リリウム、トリウムのいずれか一または複数から選択された材料を用いてもよい。また、
アルミニウムに、チタン、タンタル、タングステン、モリブデン、クロム、ネオジム、ス
カンジウムから選ばれた元素を単数、または複数組み合わせた材料を用いてもよい。導電
層は、単層構造であっても良いし、2層以上の積層構造としてもよい。例えば、シリコン
を含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜が積層された2層構造、
チタン膜とアルミニウム膜とチタン膜とが積層された3層構造などが挙げられる。
Fレーザ光を用いるのが好適である。
層142bの下端部との間隔によって決定される。なお、チャネル長(L)が25nm未
満の露光を行う場合には、数nm〜数10nmと極めて波長が短い超紫外線(Extre
me Ultraviolet)を用いてマスク形成の露光を行う。超紫外線による露光
は、解像度が高く焦点深度も大きい。従って、後に形成されるトランジスタのチャネル長
(L)を10nm以上1000nm以下とすることも可能であり、回路の動作速度を高速
化できる。
れぞれの材料およびエッチング条件を適宜調節する。なお、材料およびエッチング条件に
よっては、当該工程において、酸化物半導体層140の一部がエッチングされ、溝部(凹
部)を有する酸化物半導体層となることもある。
とドレイン電極層142bの間に、酸化物導電層を形成してもよい。酸化物導電層と、ソ
ース電極層142a及びドレイン電極層142bを形成するための金属層とは、連続して
形成すること(連続成膜)が可能である。酸化物導電層は、ソース領域またはドレイン領
域として機能しうる。このような酸化物導電層を設けることで、ソース領域またはドレイ
ン領域の低抵抗化を図ることができるため、トランジスタの高速動作が実現される。
光マスクである多階調マスクによってレジストマスクを形成し、これを用いてエッチング
工程を行ってもよい。多階調マスクを用いて形成したレジストマスクは、複数の厚みを有
する形状(階段状)となり、アッシングによりさらに形状を変形させることができるため
、異なるパターンに加工する複数のエッチング工程に用いることができる。つまり、一枚
の多階調マスクによって、少なくとも二種類以上の異なるパターンに対応するレジストマ
スクを形成することができる。よって、露光マスク数を削減することができ、対応するフ
ォトリソグラフィ工程も削減できるため、工程の簡略化が図れる。
理を行うのが好ましい。当該プラズマ処理によって、露出している酸化物半導体層の表面
に付着した水などが除去される。また、酸素とアルゴンの混合ガスを用いてプラズマ処理
を行ってもよい。
44を形成する(図13(G)参照)。
させない方法を適宜用いて形成することができる。また、その厚さは、少なくとも1nm
以上とする。保護絶縁層144に用いることができる材料としては、酸化珪素、窒化珪素
、酸化窒化珪素、窒化酸化珪素などがある。また、その構造は、単層構造としても良いし
、積層構造としても良い。保護絶縁層144を形成する際の基板温度は、室温以上300
℃以下とするのが好ましく、雰囲気は、希ガス(代表的にはアルゴン)雰囲気、酸素雰囲
気、または希ガス(代表的にはアルゴン)と酸素の混合雰囲気とするのが好適である。
水素による酸化物半導体層140中の酸素の引き抜き、などが生じ、酸化物半導体層14
0のバックチャネル側が低抵抗化してしまい、寄生チャネルが形成されるおそれがある。
よって、保護絶縁層144はできるだけ水素を含まないように、形成方法においては水素
を用いないことが重要である。
酸化物半導体層140および保護絶縁層144に水素、水酸基または水分が含まれないよ
うにするためである。
。例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いること
が好ましい。また、排気手段としては、ターボポンプにコールドトラップを加えたもので
あってもよい。クライオポンプを用いて排気した処理室は、例えば、水素原子や、水(H
2O)など水素原子を含む化合物等が除去されているため、当該処理室で形成した保護絶
縁層144に含まれる不純物の濃度を低減できる。
は水素化物などの不純物が、数ppm程度(望ましくは、数ppb程度)にまで除去され
た高純度ガスを用いることが好ましい。
00℃以上400℃以下、例えば250℃以上350℃以下)を行うのが望ましい。例え
ば、窒素雰囲気下で250℃、1時間の第2の熱処理を行う。第2の熱処理を行うと、ト
ランジスタの電気的特性のばらつきを軽減することができる。
もよい。この熱処理は一定の加熱温度を保持して加熱してもよいし、室温から、100℃
以上200℃以下の加熱温度への昇温と、加熱温度から室温までの降温を複数回くりかえ
して行ってもよい。また、この熱処理を、保護絶縁層の形成前に、減圧下で行ってもよい
。減圧下で熱処理を行うと、加熱時間を短縮することができる。なお、当該熱処理は、上
記第2の熱処理に代えて行っても良いし、第2の熱処理の前後などに行っても良い。
間絶縁層146はPVD法やCVD法などを用いて形成することができる。また、酸化シ
リコン、窒化酸化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タ
ンタル等の無機絶縁材料を含む材料を用いて形成することができる。層間絶縁層146の
形成後には、その表面を、CMPやエッチングなどの方法によって平坦化しておくことが
望ましい。
層136a、電極層136b、電極層136c、ソース電極層142a、ドレイン電極層
142bにまで達する開口を形成し、当該開口に埋め込むように導電層148を形成する
(図14(B)参照)。上記開口はマスクを用いたエッチングなどの方法で形成すること
ができる。当該マスクは、フォトマスクを用いた露光などの方法によって形成することが
可能である。エッチングとしてはウェットエッチング、ドライエッチングのいずれを用い
ても良いが、微細加工の観点からは、ドライエッチングを用いることが好適である。導電
層148の形成は、PVD法やCVD法などの成膜法を用いて行うことができる。導電層
148の形成に用いることができる材料としては、モリブデン、チタン、クロム、タンタ
ル、タングステン、アルミニウム、銅、ネオジム、スカンジウムなどの導電性材料や、こ
れらの合金、化合物(例えば窒化物)などが挙げられる。
法により窒化チタン膜を薄く形成した後に、開口に埋め込むようにタングステン膜を形成
する方法を適用することができる。ここで、PVD法により形成されるチタン膜は、界面
の酸化膜を還元し、下部電極(ここでは、電極層136a、電極層136b、電極層13
6c、ソース電極層142a、ドレイン電極層142b)との接触抵抗を低減させる機能
を有する。また、その後の形成される窒化チタンは、導電性材料の拡散を抑制するバリア
機能を備える。また、チタンや窒化チタンなどによるバリア膜を形成した後に、メッキ法
により銅膜を形成してもよい。
8の一部を除去し、層間絶縁層146を露出させて、電極層150a、電極層150b、
電極層150c、電極層150d、電極層150eを形成する(図14(C)参照)。な
お、上記導電層148の一部を除去して電極層150a、電極層150b、電極層150
c、電極層150d、電極層150eを形成する際には、表面が平坦になるように加工す
ることが望ましい。このように、層間絶縁層146、電極層150a、電極層150b、
電極層150c、電極層150d、電極層150eの表面を平坦化することにより、後の
工程において、良好な電極、配線、絶縁層、半導体層などを形成することが可能となる。
電極層150c、電極層150d、電極層150eにまで達する開口を形成し、当該開口
に埋め込むように導電層を形成した後、エッチングやCMPなどの方法を用いて導電層の
一部を除去し、絶縁層152を露出させて、電極層154a、電極層154b、電極層1
54c、電極層154dを形成する(図14(D)参照)。当該工程は、電極層150a
等を形成する場合と同様であるから、詳細は省略する。
水素濃度は5×1019(atoms/cm3)以下となり、また、N型トランジスタ1
64のオフ電流は、室温において1×10−13[A]以下となる。このような、優れた
特性のN型トランジスタ164を実施の形態1乃至6に示した論理回路に適用することに
よって、当該論理回路の待機電力を低減すること及び論理回路の誤動作を抑制することが
可能になる。
図15乃至図18には、N型トランジスタ164の構成の変形例を示す。なお、図15
乃至図18において、トランジスタ160の構成は図11に示す構成と同様である。
142a及びドレイン電極層142bが、酸化物半導体層140の下側表面において接す
る構成のN型トランジスタ164を示す。
びドレイン電極層142bと、酸化物半導体層140との接続の位置が挙げられる。つま
り、図11に示す構成では、酸化物半導体層140の上側表面において、ソース電極層1
42a及びドレイン電極層142bと接するのに対して、図15に示す構成では、酸化物
半導体層140の下側表面において、ソース電極層142a及びドレイン電極層142b
と接する。そして、この接触の相違に起因して、その他の電極層、絶縁層などの配置が異
なるものとなっている。なお、各構成要素の詳細は、図11と同様である。
たゲート電極層136dと、ゲート電極層136d上に設けられたゲート絶縁層138と
、ゲート絶縁層138上に設けられた、ソース電極層142a及びドレイン電極層142
bと、ソース電極層142a及びドレイン電極層142bの上側表面に接する酸化物半導
体層140と、を有する。また、N型トランジスタ164の上には、酸化物半導体層14
0を覆うように、保護絶縁層144が設けられている。
スタ164を示す。ここで、図16(A)は、ソース電極層142a及びドレイン電極層
142bが、酸化物半導体層140の下側表面において酸化物半導体層140と接する構
成の例を示す図であり、図16(B)は、ソース電極層142a及びドレイン電極層14
2bが、酸化物半導体層140の上側表面において酸化物半導体層140と接する構成の
例を示す図である。
40の上にゲート電極層136dを有する点である。また、図16(A)に示す構成と図
16(B)に示す構成の大きな相違点は、ソース電極層142a及びドレイン電極層14
2bが、酸化物半導体層140の下側表面または上側表面のいずれにおいて接するか、と
いう点である。そして、これらの相違に起因して、その他の電極層、絶縁層などの配置が
異なるものとなっている。なお、各構成要素の詳細は、図11などと同様である。
けられたソース電極層142a及びドレイン電極層142bと、ソース電極層142a及
びドレイン電極層142bの上側表面に接する酸化物半導体層140と、酸化物半導体層
140上に設けられたゲート絶縁層138と、ゲート絶縁層138上の酸化物半導体層1
40と重畳する領域のゲート電極層136dと、を有する。
た酸化物半導体層140と、酸化物半導体層140の上側表面に接するように設けられた
ソース電極層142a及びドレイン電極層142bと、酸化物半導体層140、ソース電
極層142a、及びドレイン電極層142b上に設けられたゲート絶縁層138と、ゲー
ト絶縁層138上の酸化物半導体層140と重畳する領域に設けられたゲート電極層13
6dと、を有する。
る場合がある(例えば、電極層150aや、電極層154aなど)。この場合、作製工程
の簡略化という副次的な効果も得られる。もちろん、図11などに示す構成においても、
必須ではない構成要素を省略できることはいうまでもない。
ゲート電極層136dを有する構成のN型トランジスタ164を示す。この場合、表面の
平坦性やカバレッジに対する要求は比較的緩やかなものであるから、配線や電極などを絶
縁層中に埋め込むように形成する必要はない。例えば、導電層の形成後にパターニングを
行うことで、ゲート電極層136dなどを形成することが可能である。
42a及びドレイン電極層142bが、酸化物半導体層140の下側表面または上側表面
のいずれにおいて接するか、という点である。そして、これらの相違に起因して、その他
の電極層、絶縁層などの配置が異なるものとなっている。なお、各構成要素の詳細は、図
11などと同様である。
けられたゲート電極層136dと、ゲート電極層136d上に設けられたゲート絶縁層1
38と、ゲート絶縁層138上に設けられた、ソース電極層142a及びドレイン電極層
142bと、ソース電極層142a及びドレイン電極層142bの上側表面に接する酸化
物半導体層140と、を有する。
たゲート電極層136dと、ゲート電極層136d上に設けられたゲート絶縁層138と
、ゲート絶縁層138上のゲート電極層136dと重畳する領域に設けられた酸化物半導
体層140と、酸化物半導体層140の上側表面に接するように設けられたソース電極層
142a及びドレイン電極層142bと、を有する。
略される場合がある。この場合も、作製工程の簡略化という効果が得られる。
ゲート電極層136dを有する構成のN型トランジスタ164を示す。この場合にも、表
面の平坦性やカバレッジに対する要求は比較的緩やかなものであるから、配線や電極など
を絶縁層中に埋め込むように形成する必要はない。例えば、導電層の形成後にパターニン
グを行うことで、ゲート電極層136dなどを形成することが可能である。
42a及びドレイン電極層142bが、酸化物半導体層140の下側表面または上側表面
のいずれにおいて接するか、という点である。そして、これらの相違に起因して、その他
の電極層、絶縁層などの配置が異なるものとなっている。なお、各構成要素の詳細は、図
11などと同様である。
けられたソース電極層142a及びドレイン電極層142bと、ソース電極層142a及
びドレイン電極層142bの上側表面に接する酸化物半導体層140と、ソース電極層1
42a、ドレイン電極層142b、及び酸化物半導体層140上に設けられたゲート絶縁
層138と、ゲート絶縁層138上の酸化物半導体層140と重畳する領域に設けられた
ゲート電極層136dと、を有する。
た酸化物半導体層140と、酸化物半導体層140の上側表面に接するように設けられた
ソース電極層142a及びドレイン電極層142bと、ソース電極層142a、ドレイン
電極層142b、及び酸化物半導体層140上に設けられたゲート絶縁層138と、ゲー
ト絶縁層138上の酸化物半導体層140と重畳する領域に設けられたゲート電極層13
6dと、を有する。
略される場合がある。この場合も、作製工程の簡略化という効果が得られる。
成する例について説明したが、P型トランジスタ160及びN型トランジスタ164の構
成はこれに限られるものではない。例えば、同一平面上にP型トランジスタ及びN型トラ
ンジスタを形成することができる。さらに、P型トランジスタ160と、N型トランジス
タ164とを重畳して設けても良い。
トランジスタに適用することによって、当該薄膜トランジスタを介した電荷のリークを抑
制することができる。その結果、論理回路の待機電力を低減すること及び論理回路の誤動
作を抑制することが可能になる。
の一部又は他の実施例の内容若しくは該内容の一部と自由に組み合わせることが可能であ
る。
本実施の形態では、実施の形態1乃至6に示した論理回路が有するトランジスタの一例
について説明する。具体的には、チャネル形成領域が酸化物半導体によって構成される薄
膜トランジスタの一例について説明する。
いて説明する。
A)、(B)に示す薄膜トランジスタ460は、トップゲート構造の薄膜トランジスタで
ある。
B)は図19(A)の線D1−D2における断面図である。
電極層又はドレイン電極層465a(465a1、465a2)、酸化物半導体層462
、ソース電極層又はドレイン電極層465b、配線層468、ゲート絶縁層452、ゲー
ト電極層461(461a、461b)を含み、ソース電極層又はドレイン電極層465
a(465a1、465a2)は配線層468を介して配線層464と電気的に接続して
いる。また、図示していないが、ソース電極層又はドレイン電極層465bもゲート絶縁
層452に設けられた開口において配線層と電気的に接続する。
する工程を説明する。
成する。基板450を処理室へ搬送し、水素及び水分が除去された高純度酸素を含むスパ
ッタガスを導入しシリコンターゲット又は石英(好ましくは合成石英)を用いて、基板4
50に絶縁層457として、酸化シリコン層を成膜する。なお、スパッタガスとしては、
酸素又は、酸素及びアルゴンの混合ガスを用いることが可能である。
基板とターゲットの間との距離(T−S間距離)を60mm、圧力0.4Pa、高周波電
源1.5kW、酸素及びアルゴン(酸素流量25sccm:アルゴン流量25sccm=
1:1)雰囲気下でRFスパッタリング法により酸化シリコン層を成膜する。膜厚は10
0nmとする。なお、石英(好ましくは合成石英)に代えてシリコンターゲットを酸化シ
リコン層を成膜するためのターゲットとして用いることができる。
ましい。絶縁層457に水素、水酸基又は水分が含まれないようにするためである。クラ
イオポンプを用いて排気した処理室は、例えば、水(H2O)など水素原子を含む化合物
を含む化合物等が排気されるため、当該処理室で成膜し絶縁層457に含まれる不純物の
濃度を低減できる。
どの不純物が、数ppm程度、数ppb程度まで除去された高純度ガスを用いることが好
ましい。
窒化酸化シリコン層、窒化アルミニウム層、窒化酸化アルミニウム層などの窒化物絶縁層
と、上記酸化物絶縁層との積層構造としてもよい。
パッタガスを導入しシリコンターゲットを用いて窒化シリコン層を成膜する。この場合に
おいても、酸化シリコン層と同様に、処理室内の残留水分を除去しつつ窒化シリコン層を
成膜することが好ましい。
電膜上にレジストマスクを形成し、選択的にエッチングを行ってソース電極層又はドレイ
ン電極層465a1、465a2を形成した後、レジストマスクを除去する(図20(A
)参照)。ソース電極層又はドレイン電極層465a1、465a2は断面図では分断さ
れて示されているが、連続した膜である。なお、形成されたソース電極層、ドレイン電極
層の端部はテーパ形状であると、上に積層するゲート絶縁層の被覆性が向上するため好ま
しい。
、Cu、Ta、Ti、Mo、Wからから選ばれた元素、または上述した元素を成分とする
合金か、上述した元素を組み合わせた合金等が挙げられる。また、マンガン、マグネシウ
ム、ジルコニウム、ベリリウム、トリウムのいずれか一または複数から選択された材料を
用いてもよい。また、導電層は、単層構造でも、2層以上の積層構造としてもよい。例え
ば、シリコンを含むアルミニウム層の単層構造、アルミニウム層上にチタン層を積層する
2層構造、Ti層と、そのTi層上に重ねてアルミニウム層を積層し、さらにその上にT
i層を成膜する3層構造などが挙げられる。また、Alに、チタン(Ti)、タンタル(
Ta)、タングステン(W)、モリブデン(Mo)、クロム(Cr)、Nd(ネオジム)
、Sc(スカンジウム)から選ばれた元素を単数、又は複数組み合わせた層、合金層、も
しくは窒化層を用いてもよい。
ッタリング法により膜厚150nmのチタン層を形成する。
に、膜厚2nm以上200nm以下の酸化物半導体層を形成する。
図20(B)参照)。本実施の形態では、In−Ga−Zn−O系金属酸化物ターゲット
を用いてスパッタリング法により酸化物半導体層を成膜する。
及び水分が除去されたスパッタガスを導入し、金属酸化物をターゲットとして基板450
上に酸化物半導体層を成膜する。処理室内の残留水分を除去するためには、吸着型の真空
ポンプを用いることが好ましい。例えば、クライオポンプ、イオンポンプ、チタンサブリ
メーションポンプを用いることが好ましい。また、排気手段としては、ターボポンプにコ
ールドトラップを加えたものであってもよい。クライオポンプを用いて排気した処理室は
、例えば、水(H2O)など水素原子を含む化合物(より好ましくは炭素原子を含む化合
物も)等が排気されるため、当該処理室で成膜した酸化物半導体層に含まれる不純物の濃
度を低減できる。また、酸化物半導体層成膜時に基板を加熱してもよい。
などの不純物が、数ppm程度、数ppb程度まで除去された高純度ガスを用いることが
好ましい。
圧力0.4Pa、直流(DC)電源0.5kW、酸素及びアルゴン(酸素流量15scc
m:アルゴン流量30sccm)雰囲気下の条件が適用される。なお、パルス直流(DC
)電源を用いると、成膜時に発生する粉状物質(パーティクル、ゴミともいう)が軽減で
き、膜厚分布も均一となるために好ましい。酸化物半導体層は好ましくは5nm以上30
nm以下とする。なお、適用する酸化物半導体材料により適切な厚みは異なり、材料に応
じて適宜厚みを選択すればよい。
トエッチング法により、酸化物半導体層を島状の酸化物半導体層462に加工する。
の温度は、400℃以上750℃以下、好ましくは400℃以上基板の歪み点未満とする
。ここでは、加熱処理装置の一つである電気炉に基板を導入し、酸化物半導体層に対して
窒素雰囲気下450℃において1時間の加熱処理を行った後、大気に触れることなく、酸
化物半導体層への水や水素の再混入を防ぎ、酸化物半導体層を得る。この第1の加熱処理
によって酸化物半導体層462の脱水化または脱水素化を行うことができる。
熱輻射によって、被処理物を加熱する装置を備えていてもよい。例えば、GRTA(Ga
s Rapid Thermal Anneal)装置、LRTA(Lamp Rapi
d Thermal Anneal)装置等のRTA(Rapid Thermal A
nneal)装置を用いることができる。例えば、第1の加熱処理として、650℃〜7
00℃の高温に加熱した不活性ガス中に基板を移動させて入れ、数分間加熱した後、基板
を移動させて高温に加熱した不活性ガス中から出すGRTAを行ってもよい。GRTAを
用いると短時間での高温加熱処理が可能となる。
スに、水、水素などが含まれないことが好ましい。または、加熱処理装置に導入する窒素
、またはヘリウム、ネオン、アルゴン等の希ガスの純度を、6N(99.9999%)以
上、好ましくは7N(99.99999%)以上、(即ち不純物濃度を1ppm以下、好
ましくは0.1ppm以下)とすることが好ましい。
層が結晶化し、微結晶または多結晶となる場合もある。
物半導体層に行うこともできる。その場合には、第1の加熱処理後に、加熱装置から基板
を取り出し、フォトリソグラフィ工程を行う。
成膜後、酸化物半導体層上にさらにソース電極及びドレイン電極を積層させた後、ソース
電極及びドレイン電極上にゲート絶縁層を形成した後、のいずれで行っても良い。
リソグラフィ工程により導電層上にレジストマスクを形成し、選択的にエッチングを行っ
てソース電極層又はドレイン電極層465b、配線層468を形成した後、レジストマス
クを除去する(図20(C)参照)。ソース電極層又はドレイン電極層465b、配線層
468はソース電極層又はドレイン電極層465a1、465a2と同様な材料及び工程
で形成すればよい。
ッタリング法により膜厚150nmのチタン層を形成する。本実施の形態は、ソース電極
層又はドレイン電極層465a1、465a2とソース電極層又はドレイン電極層465
bに同じチタン層を用いる例のため、ソース電極層又はドレイン電極層465a1、46
5a2とソース電極層又はドレイン電極層465bとはエッチングにおいて選択比がとれ
ない。よって、ソース電極層又はドレイン電極層465a1、465a2が、ソース電極
層又はドレイン電極層465bのエッチング時にエッチングされないように、酸化物半導
体層462に覆われないソース電極層又はドレイン電極層465a2上に配線層468を
設けている。ソース電極層又はドレイン電極層465a1、465a2とソース電極層又
はドレイン電極層465bとにエッチング工程において高い選択比を有する異なる材料を
用いる場合には、エッチング時にソース電極層又はドレイン電極層465a2を保護する
配線層468は必ずしも設けなくてもよい。
れの材料及びエッチング条件を適宜調節する。
a−Zn−O系酸化物半導体を用いて、エッチャントとしてアンモニア過水(アンモニア
、水、過酸化水素水の混合液)を用いる。
ングされ、溝部(凹部)を有する酸化物半導体層となることもある。また、ソース電極層
又はドレイン電極層465b、配線層468を形成するためのレジストマスクをインクジ
ェット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマス
クを使用しないため、製造コストを低減できる。
5a1、465a2、ソース電極層又はドレイン電極層465b、及び配線468上にゲ
ート絶縁層452を形成する。
される、酸化シリコン層、窒化シリコン層、酸化窒化シリコン層、窒化酸化シリコン層、
又は酸化アルミニウム層の単層又は積層を適用することができる。なお、ゲート絶縁層4
52中に水素が多量に含まれないようにするためには、スパッタリング法でゲート絶縁層
452を成膜することが好ましい。スパッタリング法により酸化シリコン層を成膜する場
合には、ターゲットとしてシリコンターゲット又は石英ターゲットを用い、スパッタガス
として酸素又は、酸素及びアルゴンの混合ガスを用いて行う。
ース電極層又はドレイン電極層465b側から酸化シリコン層と窒化シリコン層を積層し
た構造とすることもできる。本実施の形態では、圧力0.4Pa、高周波電源1.5kW
、酸素及びアルゴン(酸素流量25sccm:アルゴン流量25sccm=1:1)雰囲
気下でRFスパッタリング法により膜厚100nmの酸化シリコン層を形成する。
チングを行ってゲート絶縁層452の一部を除去して、配線層468に達する開口423
を形成する(図20(D)参照)。図示しないが開口423の形成時にソース電極層又は
ドレイン電極層465bに達する開口を形成してもよい。本実施の形態では、ソース電極
層又はドレイン電極層465bへの開口はさらに層間絶縁層を積層した後に形成し、電気
的に接続する配線層を開口に形成する例とする。
ソグラフィ工程によりゲート電極層461(461a、461b)、配線層464を形成
する。なお、レジストマスクをインクジェット法で形成してもよい。レジストマスクをイ
ンクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。
ン、チタン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジ
ウム等の金属材料又はこれらを主成分とする合金材料の単層又は積層を適用することがで
きる。
パッタリング法により膜厚150nmのチタン層を形成する。
200℃以上400℃以下、例えば250℃以上350℃以下)を行う。本実施の形態で
は、窒素雰囲気下で250℃、1時間の第2の加熱処理を行う。また、第2の加熱処理は
、薄膜トランジスタ460上に保護絶縁層や平坦化絶縁層を形成してから行ってもよい。
ってもよい。この加熱処理は一定の加熱温度を保持して加熱してもよいし、室温から、1
00℃以上200℃以下の加熱温度への昇温と、加熱温度から室温までの降温を複数回く
りかえして行ってもよい。また、この加熱処理を、酸化物絶縁層の形成前に、減圧下で行
ってもよい。減圧下で加熱処理を行うと、加熱時間を短縮することができる。
62を有する薄膜トランジスタ460を形成することができる(図20(E)参照)。
てもよい。なお、図示しないが、ゲート絶縁層452、保護絶縁層や平坦化絶縁層にソー
ス電極層又はドレイン電極層465bに達する開口を形成し、その開口に、ソース電極層
又はドレイン電極層465bと電気的に接続する配線層を形成する。
で、該酸化物半導体層中の水素及び水素化物の濃度を低減することができる。それにより
酸化物半導体層の安定化を図ることができる。
タに適用することによって、当該薄膜トランジスタを介した電荷のリークを抑制すること
ができる。その結果、論理回路の消費電力(待機電力)を低減すること及び論理回路の誤
動作を抑制することが可能になる。
の一部又は他の実施例の内容若しくは該内容の一部と自由に組み合わせることが可能であ
る。
本実施の形態では、実施の形態1乃至6に示した論理回路が有するトランジスタの一例
について説明する。具体的には、チャネル形成領域が酸化物半導体によって構成される薄
膜トランジスタの一例について説明する。
る。
至(E)に示す薄膜トランジスタ390は、ボトムゲート構造の一つであり逆スタガ型薄
膜トランジスタともいう。
したが、必要に応じて、チャネル形成領域を複数有するマルチゲート構造の薄膜トランジ
スタを形成することができる。
する工程を説明する。
ィ工程によりゲート電極層391を形成する。形成されたゲート電極層391の端部はテ
ーパ形状であると、上に積層するゲート絶縁層の被覆性が向上するため好ましい。なお、
レジストマスクをインクジェット法で形成してもよい。レジストマスクをインクジェット
法で形成するとフォトマスクを使用しないため、製造コストを低減できる。
くとも、後の加熱処理に耐えうる程度の耐熱性を有していることが必要となる。バリウム
ホウケイ酸ガラスやアルミノホウケイ酸ガラスなどのガラス基板を用いることができる。
上のものを用いると良い。また、ガラス基板には、例えば、アルミノシリケートガラス、
アルミノホウケイ酸ガラス、バリウムホウケイ酸ガラスなどのガラス材料が用いられてい
る。一般に、酸化ホウ素と比較して酸化バリウム(BaO)を多く含ませることで、より
実用的な耐熱ガラスが得られる。このため、B2O3よりBaOを多く含むガラス基板を
用いることが好ましい
絶縁体でなる基板を用いても良い。他にも、結晶化ガラスなどを用いることができる。ま
た、プラスチック基板等も適宜用いることができる。
は、基板394からの不純物元素の拡散を防止する機能があり、窒化シリコン層、酸化シ
リコン層、窒化酸化シリコン層、又は酸化窒化シリコン層から選ばれた一又は複数の膜に
よる積層構造により形成することができる。
ステン、アルミニウム、銅、ネオジム、スカンジウム等の金属材料又はこれらを主成分と
する合金材料の単層又は積層を適用することができる。
ン層が積層された2層の積層構造、銅層上にモリブデン層が積層された2層構造、銅層上
に窒化チタン層若しくは窒化タンタル層が積層された2層構造、窒化チタン層とモリブデ
ン層とが積層された2層構造、又は窒化タングステン層とタングステン層とが積層された
2層構造とすることが好ましい。3層の積層構造としては、タングステン層または窒化タ
ングステン層と、アルミニウムとシリコンの合金層またはアルミニウムとチタンの合金層
と、窒化チタン層またはチタン層とが積層された構造とすることが好ましい。なお、透光
性を有する導電層を用いてゲート電極層を形成することもできる。透光性を有する導電層
としては、透光性導電性酸化物等をその例に挙げることができる。
される、酸化シリコン層、窒化シリコン層、酸化窒化シリコン層、窒化酸化シリコン層、
又は酸化アルミニウム層の単層又は積層を適用することができる。なお、ゲート絶縁層3
97中に水素が多量に含まれないようにするためには、スパッタリング法でゲート絶縁層
397を成膜することが好ましい。スパッタリング法により酸化シリコン層を成膜する場
合には、ターゲットとしてシリコンターゲット又は石英ターゲットを用い、スパッタガス
として酸素又は、酸素及びアルゴンの混合ガスを用いて行う。
積層された構造とすることもできる。例えば、第1のゲート絶縁層としてスパッタリング
法により膜厚50nm以上200nm以下の窒化シリコン層(SiNy(y>0))を形
成し、第1のゲート絶縁層上に第2のゲート絶縁層として膜厚5nm以上300nm以下
の酸化シリコン層(SiOx(x>0))を積層して、膜厚100nmのゲート絶縁層と
する。
含まれないようにするために、成膜の前処理として、スパッタリング装置の予備加熱室で
ゲート電極層391が形成された基板394、又はゲート絶縁層397までが形成された
基板394を予備加熱し、基板394に吸着した水素、水分などの不純物を脱離し排気す
ることが好ましい。なお、予備加熱の温度としては、100℃以上400℃以下好ましく
は150℃以上300℃以下である。なお、予備加熱室に設ける排気手段はクライオポン
プが好ましい。なお、この予備加熱の処理は省略することもできる。またこの予備加熱は
、酸化物絶縁層396の成膜前に、ソース電極層395a及びドレイン電極層395bま
で形成した基板394にも同様に行ってもよい。
93を形成する(図21(A)参照)。
導入してプラズマを発生させる逆スパッタを行い、ゲート絶縁層397の表面に付着して
いるゴミを除去することが好ましい。逆スパッタとは、ターゲット側に電圧を印加せずに
、アルゴン雰囲気下で基板側にRF電源を用いて電圧を印加して基板近傍にプラズマを形
成して表面を改質する方法である。なお、アルゴン雰囲気に代えて窒素、ヘリウム、酸素
などを用いてもよい。
In−Ga−Zn−O系、In−Sn−Zn−O系、In−Al−Zn−O系、Sn−G
a−Zn−O系、Al−Ga−Zn−O系、Sn−Al−Zn−O系、In−Zn−O系
、Sn−Zn−O系、Al−Zn−O系、In−O系、Sn−O系、Zn−O系の酸化物
半導体を用いる。本実施の形態では、酸化物半導体層393をIn−Ga−Zn−O系金
属酸化物ターゲットを用いてスパッタリング法により成膜する。また、酸化物半導体層3
93は、希ガス(代表的にはアルゴン)雰囲気下、酸素雰囲気下、又は希ガス(代表的に
はアルゴン)及び酸素雰囲気下においてスパッタリング法により形成することができる。
また、スパッタリング法を用いる場合、SiO2を2重量%以上10重量%以下含むター
ゲットを用いて成膜を行ってもよい。
鉛を主成分とする金属酸化物のターゲットを用いることができる。また、金属酸化物のタ
ーゲットの他の例としては、In、Ga、及びZnを含む金属酸化物ターゲット(組成比
として、In2O3:Ga2O3:ZnO=1:1:1[mol]、In:Ga:Zn=
1:1:0.5[atom])を用いることができる。また、In、Ga、及びZnを含
む金属酸化物ターゲットとして、In:Ga:Zn=1:1:1[atom]、又はIn
:Ga:Zn=1:1:2[atom]の組成比を有するターゲットを用いることもでき
る。金属酸化物ターゲットの充填率は90%以上100%以下、好ましくは95%以上9
9.9%である。充填率の高い金属酸化物ターゲットを用いることにより、成膜した酸化
物半導体層は緻密な層となる。
加熱する。そして、処理室内の残留水分を除去しつつ水素及び水分が除去されたスパッタ
ガスを導入し、金属酸化物をターゲットとして基板394上に酸化物半導体層393を成
膜する。処理室内の残留水分を除去するためには、吸着型の真空ポンプを用いることが好
ましい。例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用い
ることが好ましい。また、排気手段としては、ターボポンプにコールドトラップを加えた
ものであってもよい。クライオポンプを用いて排気した処理室は、例えば、水(H2O)
など水素原子を含む化合物(より好ましくは炭素原子を含む化合物も)等が排気されるた
め、当該処理室で成膜した酸化物半導体層に含まれる不純物の濃度を低減できる。また、
クライオポンプにより処理室内に残留する水分を除去しながらスパッタ成膜を行うことで
、酸化物半導体層393を成膜する際の基板温度は室温以上400℃未満とすることがで
きる。
a、直流(DC)電源0.5kW、酸素(酸素流量比率100%)雰囲気下の条件が適用
される。なお、パルス直流(DC)電源を用いると、成膜時に発生する粉状物質(パーテ
ィクル、ゴミともいう)が軽減でき、膜厚分布も均一となるために好ましい。酸化物半導
体層は好ましくは5nm以上30nm以下とする。なお、適用する酸化物半導体材料によ
り適切な厚みは異なり、材料に応じて適宜厚みを選択すればよい。
DCスパッタリング法があり、さらにパルス的にバイアスを与えるパルスDCスパッタリ
ング法もある。RFスパッタリング法は主に絶縁層を成膜する場合に用いられ、DCスパ
ッタリング法は主に金属層を成膜する場合に用いられる。
タ装置は、同一チャンバーで異なる材料層を積層成膜することも、同一チャンバーで複数
種類の材料を同時に放電させて成膜することもできる。
ッタ装置や、グロー放電を使わずマイクロ波を用いて発生させたプラズマを用いるECR
スパッタリング法を用いるスパッタ装置がある。
ガス成分とを化学反応させてそれらの化合物薄膜を形成するリアクティブスパッタリング
法や、成膜中に基板にも電圧をかけるバイアススパッタリング法もある。
399に加工する(図21(B)参照)。また、島状の酸化物半導体層399を形成する
ためのレジストマスクをインクジェット法で形成してもよい。レジストマスクをインクジ
ェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。
体層399の形成時に行うことができる。
エッチングでもよく、両方を用いてもよい。
えば塩素(Cl2)、塩化硼素(BCl3)、塩化珪素(SiCl4)、四塩化炭素(C
Cl4)など)が好ましい。
F6)、弗化窒素(NF3)、トリフルオロメタン(CHF3)など)、臭化水素(HB
r)、酸素(O2)、これらのガスにヘリウム(He)やアルゴン(Ar)などの希ガス
を添加したガス、などを用いることができる。
hing)法や、ICP(Inductively Coupled Plasma:誘
導結合型プラズマ)エッチング法を用いることができる。所望の加工形状にエッチングで
きるように、エッチング条件(コイル型の電極に印加される電力量、基板側の電極に印加
される電力量、基板側の電極温度等)を適宜調節する。
どを用いることができる。また、ITO07N(関東化学社製)を用いてもよい。
って除去される。その除去された材料を含むエッチング液の廃液を精製し、含まれる材料
を再利用してもよい。当該エッチング後の廃液から酸化物半導体層に含まれるインジウム
等の材料を回収して再利用することにより、資源を有効活用し低コスト化することができ
る。
グ液、エッチング時間、温度等)を適宜調節する。
ート絶縁層397の表面に付着しているレジスト残渣などを除去することが好ましい。
電層をスパッタリング法や真空蒸着法で形成すればよい。導電層の材料としては、Al、
Cr、Cu、Ta、Ti、Mo、Wからから選ばれた元素、または上述した元素を成分と
する合金か、上述した元素を組み合わせた合金層等が挙げられる。また、マンガン、マグ
ネシウム、ジルコニウム、ベリリウム、トリウムのいずれか一または複数から選択された
材料を用いてもよい。また、金属導電層は、単層構造でも、2層以上の積層構造としても
よい。例えば、シリコンを含むアルミニウム層の単層構造、アルミニウム層上にチタン層
が積層される2層構造、Ti層と、そのTi層上に重ねてアルミニウム層が積層され、さ
らにその上にTi層が積層される3層構造などが挙げられる。また、Alに、チタン(T
i)、タンタル(Ta)、タングステン(W)、モリブデン(Mo)、クロム(Cr)、
Nd(ネオジム)、Sc(スカンジウム)から選ばれた元素を単数、又は複数組み合わせ
た層、合金層、もしくは窒化層を用いてもよい。
ッチングを行ってソース電極層395a、ドレイン電極層395bを形成した後、レジス
トマスクを除去する(図21(C)参照)。
レーザ光やArFレーザ光を用いる。酸化物半導体層399上で隣り合うソース電極層の
下端部とドレイン電極層の下端部との間隔幅によって後に形成される薄膜トランジスタの
チャネル長Lが決定される。なお、チャネル長L=25nm未満の露光を行う場合には、
数nm〜数10nmと極めて波長が短い超紫外線(Extreme Ultraviol
et)を用いて第3のフォトリソグラフィ工程でのレジストマスク形成時の露光を行う。
超紫外線による露光は、解像度が高く焦点深度も大きい。従って、後に形成される薄膜ト
ランジスタのチャネル長Lを10nm以上1000nm以下とすることも可能であり、回
路の動作速度を高速化でき、さらにオフ電流値が極めて小さいため、低消費電力化も図る
ことができる。
れの材料及びエッチング条件を適宜調節する。
a−Zn−O系酸化物半導体を用いて、エッチャントとしてアンモニア過水(アンモニア
、水、過酸化水素水の混合液)を用いる。
ングされ、溝部(凹部)を有する酸化物半導体層となることもある。また、ソース電極層
395a、ドレイン電極層395bを形成するためのレジストマスクをインクジェット法
で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用
しないため、製造コストを低減できる。
過した光が複数の強度となる露光マスクである多階調マスクによって形成されたレジスト
マスクを用いてエッチング工程を行ってもよい。多階調マスクを用いて形成したレジスト
マスクは複数の膜厚を有する形状となり、エッチングを行うことでさらに形状を変形する
ことができるため、異なるパターンに加工する複数のエッチング工程に用いることができ
る。よって、一枚の多階調マスクによって、少なくとも二種類以上の異なるパターンに対
応するレジストマスクを形成することができる。よって露光マスク数を削減することがで
き、対応するフォトリソグラフィ工程も削減できるため、工程の簡略化が可能となる。
物半導体層の表面に付着した吸着水などを除去してもよい。また、酸素とアルゴンの混合
ガスを用いてプラズマ処理を行ってもよい。
化物絶縁層396を形成する(図21(D)参照)。本実施の形態では、酸化物半導体層
399がソース電極層395a、ドレイン電極層395bと重ならない領域において、酸
化物半導体層399と酸化物絶縁層396とが接するように形成する。
電極層395a、ドレイン電極層395bまで形成された基板394を室温以上100℃
未満の温度に加熱し、水素及び水分が除去された高純度酸素を含むスパッタガスを導入し
シリコンターゲットを用いて、欠陥を含む酸化シリコン層を成膜する。
1Ωcm)を用い、基板とターゲットの間との距離(T−S間距離)を89mm、圧力0
.4Pa、直流(DC)電源6kW、酸素(酸素流量比率100%)雰囲気下でパルスD
Cスパッタリング法により酸化シリコン層を成膜する。膜厚は300nmとする。なお、
シリコンターゲットに代えて石英(好ましくは合成石英)を酸化シリコン層を成膜するた
めのターゲットとして用いることができる。なお、スパッタガスとして酸素又は、酸素及
びアルゴンの混合ガスを用いて行う。
とが好ましい。酸化物半導体層399及び酸化物絶縁層396に水素、水酸基又は水分が
含まれないようにするためである。
。例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いること
が好ましい。また、排気手段としては、ターボポンプにコールドトラップを加えたもので
あってもよい。クライオポンプを用いて排気した処理室は、例えば、水(H2O)など水
素原子を含む化合物を含む化合物等が排気されるため、当該処理室で成膜した酸化物絶縁
層396に含まれる不純物の濃度を低減できる。
化アルミニウム層、または酸化窒化アルミニウム層などを用いることもできる。
00℃で加熱処理を行ってもよい。本実施の形態における酸化物絶縁層396は欠陥を多
く含むため、この加熱処理によって酸化物半導体層399中に含まれる水素、水分、水酸
基又は水素化物などの不純物を酸化物絶縁層396に拡散させ、酸化物半導体層399中
に含まれる該不純物をより低減させることができる。
92を有する薄膜トランジスタ390を形成することができる(図21(E)参照)。
とで、該酸化物半導体層中の水素及び水素化物の濃度を低減することができる。それによ
り酸化物半導体層の安定化を図ることができる。
酸化物絶縁層396上に形成する。保護絶縁層398としては、窒化シリコン層、窒化酸
化シリコン層、窒化アルミニウム層、又は窒化酸化アルミニウム層などを用いる。
400℃の温度に加熱し、水素及び水分が除去された高純度窒素を含むスパッタガスを導
入しシリコンターゲットを用いて窒化シリコン層を成膜する。この場合においても、酸化
物絶縁層396と同様に、処理室内の残留水分を除去しつつ保護絶縁層398を成膜する
ことが好ましい。
基板394を加熱することで、酸化物半導体層中に含まれる水素若しくは水分を酸化物絶
縁層に拡散させることができる。この場合上記酸化物絶縁層396の形成後に加熱処理を
行わなくてもよい。
コン層を積層する場合、酸化シリコン層と窒化シリコン層を同じ処理室において、共通の
シリコンターゲットを用いて成膜することができる。先に酸素を含むスパッタガスを導入
して、処理室内に装着されたシリコンターゲットを用いて酸化シリコン層を形成し、次に
スパッタガスを窒素を含むスパッタガスに切り替えて同じシリコンターゲットを用いて窒
化シリコン層を成膜する。酸化シリコン層と窒化シリコン層とを大気に曝露せずに連続し
て形成することができるため、酸化シリコン層表面に水素や水分などの不純物が吸着する
ことを防止することができる。この場合、酸化物絶縁層396として酸化シリコン層を形
成し、保護絶縁層398として窒化シリコン層を積層した後、酸化物半導体層中に含まれ
る水素若しくは水分を酸化物絶縁層に拡散させるための加熱処理(温度100℃乃至40
0℃)を行うとよい。
以下での加熱処理を行ってもよい。この加熱処理は一定の加熱温度を保持して加熱しても
よいし、室温から、100℃以上200℃以下の加熱温度への昇温と、加熱温度から室温
までの降温を複数回くりかえして行ってもよい。また、この加熱処理を、酸化物絶縁層の
形成前に、減圧下で行ってもよい。減圧下で加熱処理を行うと、加熱時間を短縮すること
ができる。この加熱処理によって、ノーマリーオフとなる薄膜トランジスタを得ることが
できる。よって半導体装置の信頼性を向上できる。
応雰囲気中の残留水分を除去することで、該酸化物半導体層中の水素及び水素化物の濃度
を低減することができる。
いた表示装置などのバックプレーン(薄膜トランジスタが形成された基板)の製造に用い
ることができる。上記の工程は、400℃以下の温度で行われるため、厚さが1mm以下
で、一辺が1mを超えるガラス基板を用いる製造工程にも適用することができる。また、
400℃以下の処理温度で全ての工程を行うことができるので、表示パネルを製造するた
めに多大なエネルギーを消費しないで済む。
タに適用することによって、当該薄膜トランジスタを介した電荷のリークを抑制すること
ができる。その結果、論理回路の待機電力を低減すること及び論理回路の誤動作を抑制す
ることが可能になる。
の一部又は他の実施例の内容若しくは該内容の一部と自由に組み合わせることが可能であ
る。
本実施の形態では、実施の形態1乃至6に示した論理回路が有するトランジスタの一例
について説明する。具体的には、チャネル形成領域が酸化物半導体によって構成される薄
膜トランジスタの一例について説明する。
る。
示す薄膜トランジスタ360は、チャネル保護型(チャネルストップ型ともいう)と呼ば
れるボトムゲート構造の一つであり逆スタガ型薄膜トランジスタともいう。
したが、必要に応じて、チャネル形成領域を複数有するマルチゲート構造の薄膜トランジ
スタも形成することができる。
する工程を説明する。
ィ工程によりゲート電極層361を形成する。なお、レジストマスクをインクジェット法
で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用
しないため、製造コストを低減できる。
ステン、アルミニウム、銅、ネオジム、スカンジウム等の金属材料又はこれらを主成分と
する合金材料の単層又は積層を適用することができる。
以下の酸化窒化珪素層を形成する。
形成し、第2のフォトリソグラフィ工程により島状の酸化物半導体層に加工する。本実施
の形態では、酸化物半導体層としてIn−Ga−Zn−O系金属酸化物ターゲットを用い
てスパッタ法により成膜する。
好ましい。酸化物半導体層に水素、水酸基又は水分が含まれないようにするためである。
。例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いること
が好ましい。また、排気手段としては、ターボポンプにコールドトラップを加えたもので
あってもよい。クライオポンプを用いて排気した処理室は、例えば、水(H2O)など水
素原子を含む化合物等が排気されるため、当該処理室で成膜した酸化物半導体層に含まれ
る不純物の濃度を低減できる。
などの不純物が、数ppm程度、数ppb程度まで除去された高純度ガスを用いることが
好ましい。
第1の加熱処理の温度は、400℃以上750℃以下、好ましくは400℃以上基板の歪
み点未満とする。ここでは、加熱処理装置の一つである電気炉に基板を導入し、酸化物半
導体層に対して窒素雰囲気下450℃において1時間の加熱処理を行った後、大気に触れ
ることなく、酸化物半導体層への水や水素の再混入を防ぎ、酸化物半導体層332を得る
(図22(A)参照)。
ズマ処理によって露出している酸化物半導体層の表面に付着した吸着水などを除去する。
また、酸素とアルゴンの混合ガスを用いてプラズマ処理を行ってもよい。
た後、第3のフォトリソグラフィ工程によりレジストマスクを形成し、選択的にエッチン
グを行って酸化物絶縁層366を形成した後、レジストマスクを除去する。
法を用いて成膜する。成膜時の基板温度は、室温以上300℃以下とすればよく、本実施
の形態では100℃とする。酸化珪素層のスパッタ法による成膜は、希ガス(代表的には
アルゴン)雰囲気下、酸素雰囲気下、または希ガス(代表的にはアルゴン)及び酸素混合
雰囲気下において行うことができる。また、ターゲットとして酸化珪素ターゲットまたは
珪素ターゲットを用いることができる。例えば、珪素ターゲットを用いて、酸素、及び窒
素雰囲気下でスパッタ法により酸化珪素層を形成することができる。
とが好ましい。酸化物半導体層332及び酸化物絶縁層366に水素、水酸基又は水分が
含まれないようにするためである。
。例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いること
が好ましい。また、排気手段としては、ターボポンプにコールドトラップを加えたもので
あってもよい。クライオポンプを用いて排気した処理室は、例えば、水(H2O)など水
素原子を含む化合物を含む化合物等が排気されるため、当該処理室で成膜した酸化物絶縁
層366に含まれる不純物の濃度を低減できる。
化物などの不純物が、数ppm程度、数ppb程度まで除去された高純度ガスを用いるこ
とが好ましい。
200℃以上400℃以下、例えば250℃以上350℃以下)を行ってもよい。例えば
、窒素雰囲気下で250℃、1時間の第2の加熱処理を行う。第2の加熱処理を行うと、
酸化物半導体層の一部(チャネル形成領域)が酸化物絶縁層366と接した状態で加熱さ
れる。
体層332を、窒素、不活性ガス雰囲気下、又は減圧下で加熱処理を行う。酸化物絶縁層
366によって覆われていない露出された酸化物半導体層332の領域は、窒素、不活性
ガス雰囲気下、又は減圧下で加熱処理を行うと、酸素欠乏状態となり低抵抗化、即ちN型
化することができる。例えば、窒素雰囲気下で250℃、1時間の加熱処理を行う。
理によって、酸化物半導体層332の露出領域は低抵抗化し、抵抗の異なる領域(図22
(B)においては斜線領域及び白地領域で示す)を有する酸化物半導体層362となる。
導電層を形成した後、第4のフォトリソグラフィ工程によりレジストマスクを形成し、選
択的にエッチングを行ってソース電極層365a、ドレイン電極層365bを形成した後
、レジストマスクを除去する(図22(C)参照)。
Ta、Ti、Mo、Wからから選ばれた元素、または上述した元素を成分とする合金か、
上述した元素を組み合わせた合金層等が挙げられる。また、金属導電層は、単層構造でも
、2層以上の積層構造としてもよい。
化のための加熱処理を行うと同時に酸化物半導体層が低抵抗化、即ちN型化する。その後
、酸化物半導体層に接する酸化物絶縁層を成膜することにより酸化物半導体層の一部を選
択的に酸素過剰な状態とする。その結果、ゲート電極層361と重なるチャネル形成領域
363は、I型となる。この時、少なくともチャネル形成領域363に比べてキャリア密
度が高く、ソース電極層365aに重なる高抵抗ソース領域364aと、少なくともチャ
ネル形成領域363に比べてキャリア密度が高く、ドレイン電極層365bに重なる高抵
抗ドレイン領域364bとが自己整合的に形成される。以上の工程で薄膜トランジスタ3
60が形成される。
ってもよい。本実施の形態では150℃で10時間加熱処理を行う。この加熱処理は一定
の加熱温度を保持して加熱してもよいし、室温から、100℃以上200℃以下の加熱温
度への昇温と、加熱温度から室温までの降温を複数回くりかえして行ってもよい。また、
この加熱処理を、酸化物絶縁層の形成前に、減圧下で行ってもよい。減圧下で加熱処理を
行うと、加熱時間を短縮することができる。この加熱処理によって、酸化物半導体層から
酸化物絶縁層中に水素がとりこまれ、ノーマリーオフとなる薄膜トランジスタを得ること
ができる。よって半導体装置の信頼性を向上できる。
層において高抵抗ドレイン領域364b(及び高抵抗ソース領域364a)を形成するこ
とにより、薄膜トランジスタの信頼性の向上を図ることができる。具体的には、高抵抗ド
レイン領域364bを形成することで、ドレイン電極層から高抵抗ドレイン領域364b
、チャネル形成領域363にかけて、導電性を段階的に変化させうるような構造とするこ
とができる。そのため、ドレイン電極層365bに高電源電位VDDを供給する配線を接
続して動作させる場合、ゲート電極層361とドレイン電極層365bとの間に高電界が
印加されても高抵抗ドレイン領域がバッファとなり局所的な電界集中が生じにくく、トラ
ンジスタの耐圧を向上させた構成とすることができる。
323を形成する。本実施の形態では、保護絶縁層323を、窒化珪素層を用いて形成す
る(図22(D)参照)。
に酸化物絶縁層を形成し、該酸化物絶縁層上に保護絶縁層323を積層してもよい。
タに適用することによって、当該薄膜トランジスタを介した電荷のリークを抑制すること
ができる。その結果、論理回路の待機電力を低減すること及び論理回路の誤動作を抑制す
ることが可能になる。
の一部又は他の実施例の内容若しくは該内容の一部と自由に組み合わせることが可能であ
る。
本実施の形態では、上記実施の形態で得られる論理回路を搭載した半導体装置の例につ
いて図23を用いて説明する。なお、上記実施の形態に係る論理回路は、該論理回路を動
作させる外部回路などともに集積化されて回路基板などに実装され、各半導体装置の内部
に搭載されることになる。
図であり、本体2201、筐体2202、表示部2203、キーボード2204などによ
って構成されている。
本体2211には表示部2213と、外部インターフェイス2215と、操作ボタン22
14等が設けられている。また操作用の付属品としてスタイラス2212がある。
20を示す図である。電子書籍2220は、筐体2221および筐体2223の2つの筐
体で構成されている。筐体2221および筐体2223は、軸部2237により一体とさ
れており、該軸部2237を軸として開閉動作を行うことができる。このような構成によ
り、電子書籍2220は、紙の書籍のように用いることが可能である。
み込まれている。表示部2225および表示部2227は、続き画面を表示する構成とし
てもよいし、異なる画面を表示する構成としてもよい。異なる画面を表示する構成とする
ことで、例えば右側の表示部(図23(C)では表示部2225)に文章を表示し、左側
の表示部(図23(C)では表示部2227)に画像を表示することができる。
、筐体2221は、電源2231、操作キー2233、スピーカー2235などを備えて
いる。操作キー2233により、頁を送ることができる。なお、筐体の表示部と同一面に
キーボードやポインティングデバイスなどを備える構成としてもよい。また、筐体の裏面
や側面に、外部接続用端子(イヤホン端子、USB端子、またはACアダプタおよびUS
Bケーブルなどの各種ケーブルと接続可能な端子など)、記録媒体挿入部などを備える構
成としてもよい。さらに、電子書籍2220は、電子辞書としての機能を持たせた構成と
してもよい。
、電子書籍サーバから、所望の書籍データなどを購入し、ダウンロードする構成とするこ
とも可能である。
能である。例えば、電子書籍以外にも、ポスター、電車などの乗り物の車内広告、クレジ
ットカード等の各種カードにおける表示などに適用することができる。
機は、筐体2240および筐体2241の二つの筐体で構成されている。筐体2241は
、表示パネル2242、スピーカー2243、マイクロフォン2244、ポインティング
デバイス2246、カメラ用レンズ2247、外部接続端子2248などを備えている。
また、筐体2240は、当該携帯電話機の充電を行う太陽電池セル2249、外部メモリ
スロット2250などを備えている。また、アンテナは筐体2241内部に内蔵されてい
る。
ている複数の操作キー2245を点線で示している。なお、当該携帯電話は、太陽電池セ
ル2249で出力される電圧を各回路に必要な電圧に昇圧するための昇圧回路を実装して
いる。また、上記構成に加えて、非接触ICチップ、小型記録装置などを内蔵した構成と
することもできる。
ル2242と同一面上にカメラ用レンズ2247を備えているため、テレビ電話が可能で
ある。スピーカー2243およびマイクロフォン2244は音声通話に限らず、テレビ電
話、録音、再生などが可能である。さらに、筐体2240と筐体2241はスライドし、
図23(D)のように展開している状態から重なり合った状態とすることができ、携帯に
適した小型化が可能である。
であり、充電やデータ通信が可能になっている。また、外部メモリスロット2250に記
録媒体を挿入し、より大量のデータの保存および移動に対応できる。また、上記機能に加
えて、赤外線通信機能、テレビ受信機能などを備えたものであってもよい。
タルカメラは、本体2261、表示部(A)2267、接眼部2263、操作スイッチ2
264、表示部(B)2265、バッテリー2266などによって構成されている。
ジョン装置2270では、筐体2271に表示部2273が組み込まれている。表示部2
273により、映像を表示することが可能である。なお、ここでは、スタンド2275に
より筐体2271を支持した構成を示している。
モコン操作機2280により行うことができる。リモコン操作機2280が備える操作キ
ー2279により、チャンネルや音量の操作を行うことができ、表示部2273に表示さ
れる映像を操作することができる。また、リモコン操作機2280に、当該リモコン操作
機2280から出力する情報を表示する表示部2277を設ける構成としてもよい。
である。受信機により、一般のテレビ放送の受信を行うことができる。また、モデムを介
して有線または無線による通信ネットワークに接続することにより、一方向(送信者から
受信者)または双方向(送信者と受信者間、あるいは受信者間同士など)の情報通信を行
うことが可能である。
明する。
的にはL/W=3μm/10000μmの薄膜トランジスタの初期特性を示す。また、上
面図を図25(A)に示し、その一部を拡大した上面図を図25(B)に示す。図25(
B)の点線で囲んだ領域がL/W=3μm/50μm、Lov=1.5μmの1段分の薄
膜トランジスタである。薄膜トランジスタの初期特性を測定するため、基板温度を室温と
し、ソース−ドレイン間電圧(以下、ドレイン電圧またはVdという)を10Vとし、ソ
ース−ゲート間電圧(以下、ゲート電圧またはVgという)を−20V〜+20Vまで変
化させたときのソース−ドレイン電流(以下、ドレイン電流またはIdという)の変化特
性、すなわちVg−Id特性を測定した。なお、図24では、Vgを−20V〜+5Vま
での範囲で示している。
及び10Vにおいてオフ電流は1×10−13[A]以下となっており、測定機(半導体
パラメータ・アナライザ、Agilent 4156C;Agilent社製)の分解能
(100fA)以下となっている。
上に酸化窒化珪素層を形成した。酸化窒化珪素層上にゲート電極層としてスパッタ法によ
りタングステン層を形成した。ここで、タングステン層を選択的にエッチングしてゲート
電極層を形成した。
珪素層を形成した。
ゲット(モル数比で、In2O3:Ga2O3:ZnO=1:1:2)を用いて、厚さ5
0nmの酸化物半導体層を形成した。ここで、酸化物半導体層を選択的にエッチングし、
島状の酸化物半導体層を形成した。
の熱処理を行った。
0nm)をスパッタ法により形成した。ここで、ソース電極層及びドレイン電極層を選択
的にエッチングし、1つの薄膜トランジスタのチャネル長Lが3μm、チャネル幅Wが5
0μmとし、200個を並列とすることで、実効的にL/W=3μm/10000μmと
なるようにした。
酸化珪素層を膜厚300nmで形成した。ここで、保護層である酸化珪素層を選択的にエ
ッチングし、ゲート電極層、ソース電極層及びドレイン電極層上に開口部を形成した。そ
の後、窒素雰囲気下、250℃で1時間、第2の熱処理を行った。
作製工程において酸化物半導体層中における水素濃度を十分に低減できたためである。酸
化物半導体層中の水素濃度は、5×1019(atoms/cm3)以下、好ましくは5
×1018(atoms/cm3)以下、さらに好ましくは5×1017(atoms/
cm3)以下とする。なお、酸化物半導体層中の水素濃度測定は、二次イオン質量分析法
(SIMS:Secondary Ion Mass Spectroscopy)で行
う。
他の酸化物半導体材料、例えば、In−Sn−Zn−O系、Sn−Ga−Zn−O系、A
l−Ga−Zn−O系、Sn−Al−Zn−O系、In−Zn−O系、In−Sn−O系
、Sn−Zn−O系、Al−Zn−O系、In−O系、Sn−O系、Zn−O系などを用
いることができる。また、酸化物半導体材料として、AlOxを2.5〜10wt%混入
したIn−Al−Zn−O系や、SiOxを2.5〜10wt%混入したIn−Zn−O
系を用いることもできる。
cm3以下、さらに好ましくは5×1012/cm3以下、さらに好ましくはシリコンの
真性キャリア密度1.45×1010/cm3と同等、もしくはそれ以下である。即ち、
酸化物半導体層のキャリア密度は、限りなくゼロに近くすることができる。
可能であり、回路の動作速度を高速化でき、オフ電流値が極めて小さいため、さらに低消
費電力化も図ることができる。
設計を行うことができる。
。温度特性は、薄膜トランジスタが使われる最終製品の耐環境性や、性能の維持などを考
慮する上で重要である。当然ながら、変化量が小さいほど好ましく、製品設計の自由度が
増す。
0℃のそれぞれの温度で薄膜トランジスタを形成した基板を一定温度とし、ドレイン電圧
を6V、ゲート電圧を−20V〜+20Vまで変化させてVg−Id特性を取得した。
たものであり、点線で囲むオフ電流の領域を拡大したものを図26(B)に示す。図中の
矢印で示す右端の曲線が−30℃、左端が120℃で取得した曲線で、その他の温度で取
得した曲線は、その間に位置する。オン電流の温度依存性はほとんど見られない。一方、
オフ電流は拡大図の図26(B)においても明らかであるように、ゲート電圧が20V近
傍を除いて、全ての温度で測定機の分解能近傍の1×10−12[A]以下となっており
、温度依存性も見えていない。すなわち、120℃の高温においても、オフ電流が1×1
0−12[A]以下を維持しており、実効的なチャネル幅Wが10000μmであること
を考慮すると、オフ電流が非常に小さいことがわかる。
とんど現れない。これは、酸化物半導体のエネルギーギャップが3eV以上であり、真性
キャリアが極めて少ないことに起因する。また、ソース領域及びドレイン領域は縮退した
状態にあるのでやはり温度依存性が現れない要因となっている。薄膜トランジスタの動作
は、縮退したソース領域から酸化物半導体に注入されたキャリアによるものがほとんどで
あり、キャリア密度の温度依存性がないことから上記特性(オフ電流の温度依存性無し)
を説明することができる。
場合、当該論理回路の待機電力を低減すること又は当該論理回路の誤動作を抑制すること
ができる。
11 入力端子
12 入力端子
13 出力端子
14 主要論理回路部
15 トランジスタ
100 基板
102 保護層
104 半導体領域
106 素子分離絶縁層
108a ゲート絶縁層
108b 絶縁層
110a ゲート電極層
110b 電極層
112 絶縁層
114a 不純物領域
114b 不純物領域
116 チャネル形成領域
118 サイドウォール絶縁層
120a 高濃度不純物領域
120b 高濃度不純物領域
122 金属層
124a 金属化合物領域
124b 金属化合物領域
126 層間絶縁層
128 層間絶縁層
130a ソース電極層
130b ドレイン電極層
130c 電極層
132 絶縁層
134 導電層
136a 電極層
136b 電極層
136c 電極層
136d ゲート電極層
138 ゲート絶縁層
140 酸化物半導体層
142a ソース電極層
142b ドレイン電極層
144 保護絶縁層
146 層間絶縁層
148 導電層
150a 電極層
150b 電極層
150c 電極層
150d 電極層
150e 電極層
152 絶縁層
154a 電極層
154b 電極層
154c 電極層
154d 電極層
160 トランジスタ
164 トランジスタ
200 論理回路
201 ANDゲート
202 フリップフロップ
211 トランジスタ
212 トランジスタ
213 トランジスタ
214 トランジスタ
215 トランジスタ
216 トランジスタ
221 トランジスタ
222 トランジスタ
223 トランジスタ
224 トランジスタ
225 トランジスタ
231 NANDゲート
232 NANDゲート
233 NANDゲート
234 NANDゲート
241 トランジスタ
242 トランジスタ
243 トランジスタ
244 トランジスタ
251 トランジスタ
252 トランジスタ
253 トランジスタ
320 基板
322 ゲート絶縁層
323 保護絶縁層
332 酸化物半導体層
360 薄膜トランジスタ
361 ゲート電極層
362 酸化物半導体層
363 チャネル形成領域
364a ソース領域
364b ドレイン領域
365a ソース電極層
365b ドレイン電極層
366 酸化物絶縁層
390 薄膜トランジスタ
391 ゲート電極層
392 酸化物半導体層
393 酸化物半導体層
394 基板
395a ソース電極層
395b ドレイン電極層
396 酸化物絶縁層
397 ゲート絶縁層
398 保護絶縁層
399 酸化物半導体層
423 開口
450 基板
452 ゲート絶縁層
457 絶縁層
460 薄膜トランジスタ
461 ゲート電極層
461a ゲート電極層
461b ゲート電極層
462 酸化物半導体層
464 配線層
465a ソース電極層又はドレイン電極層
465a1 ソース電極層又はドレイン電極層
465a2 ソース電極層又はドレイン電極層
465b ソース電極層又はドレイン電極層
468 配線層
500 論理回路
501 NORゲート
502 フリップフロップ
511 トランジスタ
512 トランジスタ
513 トランジスタ
514 トランジスタ
521 トランジスタ
522 トランジスタ
523 トランジスタ
600 論理回路
601 ラッチ
602 フリップフロップ
611 トランジスタ
612 インバータ
613 インバータ
621 トランジスタ
622 トランジスタ
631 トランジスタ
632 トランジスタ
800 論理回路
801 ANDゲート
802 フリップフロップ
803 フリップフロップ
804 フリップフロップ
805 フリップフロップ群
900 論理回路
901 フリップフロップ
902 ANDゲート
903 制御部
904 フリップフロップ
905 フリップフロップ
906 フリップフロップ
907 フリップフロップ群
2201 本体
2202 筐体
2203 表示部
2204 キーボード
2211 本体
2212 スタイラス
2213 表示部
2214 操作ボタン
2215 外部インターフェイス
2220 電子書籍
2221 筐体
2223 筐体
2225 表示部
2227 表示部
2231 電源
2233 操作キー
2235 スピーカー
2237 軸部
2240 筐体
2241 筐体
2242 表示パネル
2243 スピーカー
2244 マイクロフォン
2245 操作キー
2246 ポインティングデバイス
2247 カメラ用レンズ
2248 外部接続端子
2249 太陽電池セル
2250 外部メモリスロット
2261 本体
2263 接眼部
2264 操作スイッチ
2265 表示部(B)
2266 バッテリー
2267 表示部(A)
2270 テレビジョン装置
2271 筐体
2273 表示部
2275 スタンド
2277 表示部
2279 操作キー
2280 リモコン操作機
Claims (5)
- クロックゲーティングが行われる論理回路を有し、
前記論理回路は、第1のトランジスタと、前記第1のトランジスタと電気的に接続する第2のトランジスタと、を有し、
前記第1のトランジスタは、チャネル形成領域を含むシリコン層を有し、
前記第2のトランジスタは、チャネル形成領域を含む酸化物半導体層を有し、
前記酸化物半導体層は、インジウムと、ガリウムと、亜鉛とを有し、
前記酸化物半導体層は、結晶を有することを特徴とする半導体装置。 - クロックゲーティングが行われる論理回路を有し、
前記論理回路は、フリップフロップと、前記フリップフロップと電気的に接続されたANDゲートと、を有し、
前記フリップフロップ及び前記ANDゲートの少なくとも一は、第1のトランジスタと、前記第1のトランジスタと電気的に接続する第2のトランジスタと、を有し、
前記第1のトランジスタは、チャネル形成領域を含むシリコン層を有し、
前記第2のトランジスタは、チャネル形成領域を含む酸化物半導体層を有し、
前記酸化物半導体層は、インジウムと、ガリウムと、亜鉛とを有し、
前記酸化物半導体層は、結晶を有することを特徴とする半導体装置。 - クロックゲーティングが行われる論理回路を有し、
前記論理回路は、フリップフロップと、前記フリップフロップと電気的に接続されたNORゲートと、を有し、
前記フリップフロップ及び前記NORゲートの少なくとも一は、第1のトランジスタと、前記第1のトランジスタと電気的に接続する第2のトランジスタと、を有し、
前記第1のトランジスタは、チャネル形成領域を含むシリコン層を有し、
前記第2のトランジスタは、チャネル形成領域を含む酸化物半導体層を有し、
前記酸化物半導体層は、インジウムと、ガリウムと、亜鉛とを有し、
前記酸化物半導体層は、結晶を有することを特徴とする半導体装置。 - クロックゲーティングが行われる論理回路を有し、
前記論理回路は、フリップフロップと、前記フリップフロップと電気的に接続されたラッチと、を有し、
前記フリップフロップ及び前記ラッチの少なくとも一は、第1のトランジスタと、前記第1のトランジスタと電気的に接続する第2のトランジスタと、を有し、
前記第1のトランジスタは、チャネル形成領域を含むシリコン層を有し、
前記第2のトランジスタは、チャネル形成領域を含む酸化物半導体層を有し、
前記酸化物半導体層は、インジウムと、ガリウムと、亜鉛とを有し、
前記酸化物半導体層は、結晶を有することを特徴とする半導体装置。 - 請求項1乃至4のいずれか一において、
前記結晶は、c軸が前記酸化物半導体層の表面に対して垂直な方向に配向していることを特徴とする半導体装置。
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