TWI604695B - 邏輯電路及半導體裝置 - Google Patents

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TWI604695B
TWI604695B TW105109224A TW105109224A TWI604695B TW I604695 B TWI604695 B TW I604695B TW 105109224 A TW105109224 A TW 105109224A TW 105109224 A TW105109224 A TW 105109224A TW I604695 B TWI604695 B TW I604695B
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gate
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鹽野入豐
小林英智
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半導體能源研究所股份有限公司
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    • H03K3/037—Bistable circuits
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Description

邏輯電路及半導體裝置
本發明有關邏輯電路，特別地是，包括電晶體之邏輯電路，其中通道形成區域係使用氧化物半導體所形成。本發明亦有關包括該邏輯電路之半導體裝置。
注意於此說明書中，半導體裝置意指可藉由利用半導體特徵來起作用之所有裝置，且電光裝置、半導體電路、及電子電器全部為半導體裝置。
於包括藉由使用Si晶圓或SOI(絕緣層上覆矽)所製成之電晶體的一般電路中，當該操作電壓係微型裝配之進展所減少時，消耗動力被減少。
消耗動力係動態動力及靜態動力之總和(下文，亦被稱為備用動力)：該動態動力係主要藉由電晶體之閘極電容器及與佈線連接電晶體及電路板等等所形成之寄生電容器的充電及放電所消耗之電力；該靜態電力係當電路未運作時所消耗之電力。
當作用以減少所消耗之電力的方法之一，有一被稱為 時脈閘控之技術(譬如，看專利文件1)。時脈閘控係一技術，藉由該技術，時脈信號之供應至電路係於該電路不會運作之週期中停止。藉由該方法，在以時脈信號等所供應之佈線的寄生電容器中所消耗之電力能被減少。
[參考]
[專利文件1]日本公告專利申請案第2008-219882號
備用電力大致上係區分為藉由不會運作的電路(下文，稱為未運作電路)所消耗之電力、及藉由電晶體的漏電流(其大致上係當流動在閘極及源極間之電壓為0V時，流動於源極與汲極間之電流)所消耗之電力。
藉由該上述時脈閘控，所消耗之動態電力可被減少，但由於漏電流所消耗之靜態電力不能被減少。注意該未運作電路中所消耗之動態電力包括由於藉著供應時脈信號的佈線所形成之寄生電容器的充電及放電所消耗之電力。再者，於時脈閘控被施行之電路中，該未運作電路中所包括之元件的狀態被保持。如此，由於該電晶體的漏電流所消耗之電力交待該備用電力之大百分比。此外，藉由該電晶體的漏電流所造成之邏輯電路的故障之或然率變高。
由於該上面之問題，本發明之一具體實施例的目的之一係減少由於漏電流之備用電力或抑制施行時脈閘控的邏 輯電路之故障。
於本發明的一具體實施例中，在其中使用氧化物半導體形成通道形成區域之電晶體係應用至邏輯電路中所包括之n通道電晶體。該上面電晶體中之氧化物半導體藉由去除在其中之諸如能夠為電子施子(施子)的氫或水之雜質而變成本質或大體上本質半導體，且具有大於矽半導體之能隙。
特別地是，該邏輯電路包括電晶體，其中通道形成區域係使用該以下之氧化物半導體所形成。於該氧化物半導體中，所包括之氫或OH基被去除，以致該氧化物半導體中之氫的濃度可為5×1019(原子/立方公分)或更低、較佳地係5×1018(原子/立方公分)或更低、進一步較佳地係5×1017(原子/立方公分)或更低；且該載子密度為5×1014/立方公分或更低、較佳地係5×1012/立方公分或更低。
於該氧化物半導體中，該能隙為2電子伏特(eV)或更高、較佳地係2.5eV或更高、進一步較佳地係3eV或更高；且諸如形成施子之氫的雜質係儘可能多地減少，以致該載子密度為5×1014/立方公分或更低、較佳地係5×1012/立方公分或更低。
藉由使用高度純化之氧化物半導體，如所敘述用於通道形成區域者，於該汲極電壓為1V及10V且該閘極電壓係於-5V至-20V的範圍中之案例中，其通道寬度甚至為10毫米之電晶體具有1×10-13[A]或更低之汲極電流。換句 話說，高度純化之氧化物半導體被使用於電晶體之通道形成區域，藉此漏電流可被大大地減少。
本發明之一具體實施例係一邏輯電路，其具有在該第一週期間輸入時脈信號之第一週期及在該第二週期間不輸入時脈信號之第二週期，該邏輯電路包括電晶體，其係處於關閉狀態中，在此關閉狀態，電位差遍及該第二週期存在於源極端子與汲極端子之間。在該電晶體中，通道形成區域係使用氧化物半導體所形成，在該氧化物半導體中，氫濃度係5×1019(原子/立方公分)或更低。
本發明之一具體實施例的邏輯電路包括一電晶體，其係處於關閉狀態中，在此關閉狀態，電位差遍及一週期存在於源極端子與汲極端子之間，而在該週期間不供應時脈信號。該電晶體之通道形成區域係使用氧化物半導體所形成，在該氧化物半導體中，該氫濃度係減少。特別地是，該氧化物半導體之氫濃度為5×1019(原子/立方公分)或更低。因此，該電晶體的漏電流能被減少。其結果是，該邏輯電路之備用電力能被減少，且邏輯電路之故障能被抑制。
特別地是，於時脈閘控被施行之邏輯電路中，於該邏輯電路中之狀態被保持一段很長之時間。亦即，特定之電晶體保持一關閉狀態達一段很長之時間，在此一電位差存在於源極端子與汲極端子之間。應用此一電晶體至該上面電晶體帶來大的效果。
再者，該整個電路所消耗之電力的減少允許外部電路 的負載中之減少，而該外部電路造成本發明的一具體實施例之邏輯電路運作。如此，包括該邏輯電路及該外部電路的半導體裝置之功能性可被擴大。
10‧‧‧邏輯電路
11‧‧‧輸入端子
12‧‧‧輸入端子
13‧‧‧輸出端子
14‧‧‧主要邏輯電路部份
15‧‧‧電晶體
100‧‧‧基板
102‧‧‧保護層
104‧‧‧半導體區域
106‧‧‧元件隔離絕緣層
108a‧‧‧閘極絕緣層
108b‧‧‧絕緣層
110a‧‧‧閘極電極層
110b‧‧‧電極層
112‧‧‧絕緣層
114a‧‧‧雜質區域
114b‧‧‧雜質區域
116‧‧‧通道形成區域
118‧‧‧側壁絕緣層
120a‧‧‧高濃度雜質區域
120b‧‧‧高濃度雜質區域
122‧‧‧金屬層
124a‧‧‧金屬化合物區域
124b‧‧‧金屬化合物區域
126‧‧‧層間絕緣層
128‧‧‧層間絕緣層
130a‧‧‧源極電極層
130b‧‧‧汲極電極層
130c‧‧‧電極層
132‧‧‧絕緣層
134‧‧‧導電層
136a‧‧‧電極層
136b‧‧‧電極層
136c‧‧‧電極層
136d‧‧‧閘極電極層
138‧‧‧閘極絕緣層
140‧‧‧氧化物半導體層
142a‧‧‧源極電極層
142b‧‧‧汲極電極層
144‧‧‧保護絕緣層
146‧‧‧層間絕緣層
148‧‧‧導電層
150a‧‧‧電極層
150b‧‧‧電極層
150c‧‧‧電極層
150d‧‧‧電極層
150e‧‧‧電極層
152‧‧‧絕緣層
154a‧‧‧電極層
154b‧‧‧電極層
154c‧‧‧電極層
154d‧‧‧電極層
160‧‧‧電晶體
164‧‧‧電晶體
200‧‧‧邏輯電路
201‧‧‧AND閘
202‧‧‧正反器
211‧‧‧電晶體
212‧‧‧電晶體
213‧‧‧電晶體
214‧‧‧電晶體
215‧‧‧電晶體
216‧‧‧電晶體
221‧‧‧電晶體
222‧‧‧電晶體
223‧‧‧電晶體
224‧‧‧電晶體
225‧‧‧電晶體
231‧‧‧NAND閘
232‧‧‧NAND閘
233‧‧‧NAND閘
234‧‧‧NAND閘
241‧‧‧電晶體
242‧‧‧電晶體
243‧‧‧電晶體
244‧‧‧電晶體
251‧‧‧電晶體
252‧‧‧電晶體
253‧‧‧電晶體
320‧‧‧基板
322‧‧‧閘極絕緣層
323‧‧‧保護絕緣層
332‧‧‧氧化物半導體層
360‧‧‧薄膜電晶體
361‧‧‧閘極電極層
362‧‧‧氧化物半導體層
363‧‧‧通道形成區域
364a‧‧‧源極區域
364b‧‧‧汲極區域
365a‧‧‧源極電極層
365b‧‧‧汲極電極層
366‧‧‧氧化物絕緣層
390‧‧‧薄膜電晶體
391‧‧‧閘極電極層
392‧‧‧氧化物半導體層
393‧‧‧氧化物半導體層
394‧‧‧基板
395a‧‧‧源極電極層
3956‧‧‧汲極電極層
396‧‧‧氧化物絕緣層
397‧‧‧閘極絕緣層
398‧‧‧保護絕緣層
399‧‧‧氧化物半導體層
423‧‧‧開口
450‧‧‧基板
452‧‧‧閘極絕緣層
457‧‧‧絕緣層
460‧‧‧薄膜電晶體
461‧‧‧閘極電極層
461a‧‧‧閘極電極層
461b‧‧‧閘極電極層
462‧‧‧氧化物半導體層
464‧‧‧佈線層
465a‧‧‧源極電極層或汲極電極層
465a1‧‧‧源極電極層或汲極電極層
465a2‧‧‧源極電極層或汲極電極層
465b‧‧‧源極電極層或汲極電極層
468‧‧‧佈線層
500‧‧‧邏輯電路
501‧‧‧NOR閘
502‧‧‧正反器
511‧‧‧電晶體
512‧‧‧電晶體
513‧‧‧電晶體
514‧‧‧電晶體
521‧‧‧電晶體
522‧‧‧電晶體
523‧‧‧電晶體
600‧‧‧邏輯電路
601‧‧‧鎖存器
602‧‧‧正反器
611‧‧‧電晶體
612‧‧‧反相器
613‧‧‧反相器
621‧‧‧電晶體
622‧‧‧電晶體
631‧‧‧電晶體
632‧‧‧電晶體
800‧‧‧邏輯電路
801‧‧‧AND閘
802‧‧‧正反器
803‧‧‧正反器
804‧‧‧正反器
805‧‧‧正反器群組
900‧‧‧邏輯電路
901‧‧‧正反器
902‧‧‧AND閘
903‧‧‧控制部
904‧‧‧正反器
905‧‧‧正反器
906‧‧‧正反器
907‧‧‧正反器群組
2201‧‧‧主要本體
2202‧‧‧外殼
2203‧‧‧顯示部
2204‧‧‧鍵盤
2211‧‧‧主要本體
2212‧‧‧尖筆
2213‧‧‧顯示部
2214‧‧‧操作按鈕
2215‧‧‧外部介面
2220‧‧‧電子書閱讀機
2221‧‧‧外殼
2223‧‧‧外殼
2225‧‧‧顯示部
2227‧‧‧顯示部
2231‧‧‧電源
2233‧‧‧操作鍵
2235‧‧‧喇叭
2237‧‧‧軸線部份
2240‧‧‧外殼
2241‧‧‧外殼
2242‧‧‧顯示面板
2243‧‧‧喇叭
2244‧‧‧麥克風
2245‧‧‧操作鍵
2246‧‧‧指向裝置
2247‧‧‧照相機鏡頭
2248‧‧‧外部連接端子
2249‧‧‧太陽能電池
2250‧‧‧外部記憶體插槽
2261‧‧‧主要本體
2263‧‧‧接目鏡
2264‧‧‧操作開關
2265‧‧‧顯示部(B)
2266‧‧‧電池
2267‧‧‧顯示部(A)
2270‧‧‧電視機
2271‧‧‧外殼
2273‧‧‧顯示部
2275‧‧‧架子
2277‧‧‧顯示部
2279‧‧‧操作鍵
2280‧‧‧遙控器
圖1顯示具體實施例1中所敘述之邏輯電路的組構範例。
圖2A及2B分別顯示具體實施例2中所敘述之邏輯電路的組構範例及一時序圖之範例。
圖3A及3B之每一個顯示具體實施例2中所敘述之AND閘的電路組構之範例。
圖4A顯示正反器電路之組構範例，且圖4B及4C之每一個顯示具體實施例2中所敘述之NAND閘的電路組構之範例。
圖5A及5B分別顯示具體實施例3中所敘述之邏輯電路的組構範例及一時序圖之範例。
圖6A及6B之每一個顯示具體實施例3中所敘述之NOR閘的電路組構之範例。
圖7A及7B分別顯示具體實施例4中所敘述之邏輯電路的組構範例及一時序圖之範例。
圖8A顯示鎖存器之組構範例，且圖8B及8C之每一個顯示具體實施例4中所敘述之邏輯電路中的反相器之組構範例。
圖9顯示具體實施例5中所敘述之邏輯電路的組構範 例。
圖10顯示具體實施例6中所敘述之邏輯電路的組構範例。
圖11係一橫截面視圖，說明具體實施例7中所敘述之p通道電晶體及n通道電晶體的結構範例。
圖12A至12H係橫截面視圖，說明具體實施例7中所敘述之p通道電晶體的製造製程之範例。
圖13A至13G係橫截面視圖，說明具體實施例7中所敘述之n通道電晶體的製造製程之範例。
圖14A至14D係橫截面視圖，說明具體實施例7中所敘述之n通道電晶體的製造製程之範例。
圖15係一橫截面視圖，說明具體實施例7中所敘述之p通道電晶體及n通道電晶體的結構範例。
圖16A及16B係橫截面視圖，每一個說明具體實施例7中所敘述之p通道電晶體及n通道電晶體的結構範例。
圖17A及17B係橫截面視圖，每一個說明具體實施例7中所敘述之p通道電晶體及n通道電晶體的結構範例。
圖18A及18B係橫截面視圖，每一個說明具體實施例7中所敘述之p通道電晶體及n通道電晶體的結構範例。
圖19A及19B分別係平面圖及橫截面視圖，說明具體實施例8中所敘述之電晶體的結構範例。
圖20A至20E係橫截面視圖，說明具體實施例8中所敘述之電晶體的製造製程之範例。
圖21A至21E係橫截面視圖，說明具體實施例9中所敘述之電晶體的製造製程之範例。
圖22A至22D係橫截面視圖，說明具體實施例10中所敘述之電晶體的製造製程之範例。
圖23A至23F之每一個說明具體實施例11中所敘述之半導體裝置的範例。
圖24係一曲線圖，顯示範例1中所敘述之薄膜電晶體的最初特徵。
圖25A及25B係用於範例1中所敘述之薄膜電晶體的範例之測試元件的俯視圖。
圖26A及26B係曲線圖，顯示用於範例1中所敘述之薄膜電晶體的範例之測試元件的Vg-Id特徵。
下文，本發明之具體實施例將參考所附圖面被詳細地敘述。注意本發明不被限制於以下之敘述，且那些熟諳此技藝者輕易地了解可作各種變化及修改，而不會由本發明之精神及範圍脫離，因此，本發明不應被限制於該等下面具體實施例之敘述。
注意既然電晶體之源極端子與汲極端子視該電晶體之結構、運作條件、等等而定來改變，其係難以界定何者為源極端子或汲極端子。因此，於此文件(說明書、申請專 利範圍、圖面、等等)中，為了區別，源極端子及汲極端子之一被稱為第一端子，且其另一者被稱為第二端子。
注意為簡單故，於一些案例中，具體實施例中之圖面等中所說明的每一結構之一層或區域的尺寸、厚度被誇大。因此，本發明之具體實施例不被限制於此一比例。再者，於此說明書中，諸如“第一”、“第二”、及“第三”之序數被使用，以便避免零組件之中的混亂，且該等術語不在數字上限制該等零組件。
(具體實施例1)
於此具體實施例中，時脈閘控被施行的邏輯電路之範例將被敘述。特別地是，將參考圖1敘述邏輯電路之範例，其具有在該第一週期間輸入時脈信號之第一週期及在該第二週期間不輸入時脈信號之第二週期，並使用該時脈信號施行算術處理。
圖1所示邏輯電路10包括電連接至一佈線之第一輸入端子11，脈衝信號(PS)係透過該佈線供應(下文，亦被稱為脈衝信號線)；電連接至一佈線之第二輸入端子12，資料信號(Data)係透過該佈線供應(下文，亦被稱為一資料信號線)；及一輸出端子13。該邏輯電路10具有一在該期間透過該脈衝信號線供應時脈信號(CK)之週期、一在該期間未供應時脈信號之週期。亦即，圖1所示邏輯電路係一施行時脈閘控之邏輯電路。注意該句子“時脈閘未被供應”意指時脈信號被固定至在高位準之電 位或在低位準的電位；亦即，其電位位準由高位準改變至低位準或由低位準改變至高位準之信號不被供應。
此外，圖1所示之具體實施例的邏輯電路10包括主要邏輯電路部份14及電晶體15，其係處於關閉狀態中，在此一電位差遍及在該期間未供應時脈信號之週期存在於源極端子與汲極端子之間。注意該主要邏輯電路部份14包括複數電晶體、電容器、電阻器等元件。
該電晶體15之通道形成區域係使用氧化物半導體所形成，其中該氫濃度為5×1019(原子/立方公分)或更低、較佳地係5×1018(原子/立方公分)或更低、進一步較佳地係5×1017(原子/立方公分)或更低。換句話說，該電晶體15係一電晶體，其中藉由將用作一載子之施子的氫之濃度減少至非常低的位準，通道形成區域係使用被高度純化之氧化物半導體所形成。該氧化物半導體中之氫濃度係藉由二次離子質譜儀(SIMS)所測量。
此具體實施例之邏輯電路係一邏輯電路，其中時脈閘控被施行，且包括在關閉狀態中之電晶體，在此一電位差遍及在該期間施行時脈閘控(亦即，時脈信號未被輸入)之週期存在於源極端子與汲極端子之間。於該電晶體中，該通道形成區域係使用氧化物半導體所形成。該氧化物半導體之氫濃度被控制為5×1019(原子/立方公分)或更低、較佳地係5×1018(原子/立方公分)或更低、進一步較佳地係5×1017(原子/立方公分)或更低。因此，該電晶體之關閉電流能被減少至1×10-13[A]或更低。亦即，電 荷經過該電晶體之滲漏能被抑制。其結果是，在此週期間之備用電力可被減少，且此週期間之邏輯電路的故障能被抑制。
特別於時脈閘控被施行之邏輯電路中，該邏輯電路中之狀態被保持一段很長之時間。亦即，特定之電晶體保持一關閉狀態達一段很長之時間，在此一電位差存在於源極端子與汲極端子之間。應用此一電晶體至該上面電晶體帶來大的效果。
再者，該邏輯電路中所消耗之電力的減少允許外部電路的負載中之減少，而該外部電路造成此具體實施例之邏輯電路運作。如此，包括該邏輯電路及該外部電路的半導體裝置之功能性可被擴大。
注意此具體實施例或其一部份之內容可被與其他具體實施例或其一部份之內容、或範例或其一部份之內容自由地組合。
(具體實施例2)
於此具體實施例中，具體實施例1中所敘述之邏輯電路的範例將被敘述。特別地是，包括AND閘及正反器之邏輯電路將參考圖2A及2B、圖3A及3B、與圖4A至4C被敘述。
<邏輯電路之組構範例>
圖2A所示之此具體實施例的邏輯電路200包括AND 閘201及正反器202。該AND閘201具有第一輸入端子，其被電連接至一佈線，賦能信號(EN)係透過該佈線被供應(下文，亦被稱為賦能信號線)；及第二輸入端子，其被電連接至一佈線，時脈信號(CK)係透過該佈線被供應(下文，亦被稱為時脈信號線)。該正反器202具有被電連接至資料信號線之第一輸入端子、及被連接至該AND閘201之輸出端子的第二輸入端子。
注意被包括於此具體實施例的邏輯電路中之正反器202係能利用反饋操作留存達一位元之資料的電路。該正反器202之輸出信號具有該邏輯電路200之輸出信號的作用。
<邏輯電路之運作範例>
圖2A所示之邏輯電路的運作係參考圖2B所示之時序圖敘述。
於週期T1期間，該賦能信號線用作一佈線，在高位準之信號係透過該佈線供應。如此，該AND閘201之輸出信號(AND(Out))係時脈信號(CK)。亦即，該時脈信號(CK)係輸入至該正反器202之第二輸入端子。該正反器202以該輸入之時脈信號(CK)運作。特別地是，該正反器202當該時脈信號(CK)位準係由該低位準改變至該高位準時接收資料信號(D0或D1)，且當該時脈信號(CK)位準係由該高位準改變至該低位準時輸出該資料信號。
於週期T2期間，該賦能信號線用作一佈線，在低位準之信號係透過該佈線供應。如此，該AND閘201之輸出信號(AND(Out))係低位準信號。亦即，該低位準信號係輸入至該正反器202之第二輸入端子。在此時，該邏輯電路之輸出信號(Out)被留存作為該資料信號(D1)。
於週期T3期間，該賦能信號線用作一佈線，高位準之信號係再次透過該佈線供應。亦即，像該週期T1，該正反器202當該時脈信號(CK)位準係由該低位準改變至該高位準時接收一資料信號(D2或D3)，且當該時脈信號(CK)位準係由該高位準改變至該低位準時輸出該資料信號。
於此具體實施例的邏輯電路中，輸入至該正反器202之時脈信號被該賦能信號(EN)所控制。亦即，於該邏輯電路中，時脈閘控係相對於該正反器202施行。
注意當輸入至該正反器202之時脈信號進入高位準時，此具體實施例的邏輯電路讀取資料，且留存所讀取之資料達一時脈循環。如此，該邏輯電路之輸出信號(Out)甚至在通過該週期T1或該週期T3之後被暫時地留存，該正反器202於該週期間運作。
<AND閘及正反器的電路組構之範例>
圖2A所示邏輯電路中所包括之AND閘201的電路組構之特定範例被顯示於圖3A及3B中，且該正反器202 之電路組構的特定範例被顯示在圖4A至4C中。
圖3A所示之AND閘包括電晶體211至216。該等電晶體211、214及215為p通道電晶體，且該等電晶體212、213及216為n通道電晶體。
關於該電晶體211，一閘極端子係電連接至賦能信號線，且第一端子係電連接至佈線，高電源電位(VDD)係透過該佈線供應(下文，亦被稱為高電源電位線)。
關於該電晶體212，一閘極端子係電連接至該賦能信號線與該電晶體211之閘極端子，且第一端子係電連接至該電晶體211之第二端子。
關於該電晶體213，一閘極端子係電連接至一時脈信號線，第一端子係電連接至該電晶體212之第二端子，且第二端子係電連接至一佈線，低電源電位(VSS)係透過該佈線供應(下文，被稱為低電源電位線)。
關於該電晶體214，一閘極端子係電連接至該時脈信號線及該電晶體213之閘極端子，第一端子係電連接至該高電源電位線，且第二端子係電連接至該電晶體211之第二端子及該電晶體212之第一端子。
關於該電晶體215，一閘極端子係電連接至該電晶體211之第二端子、該電晶體212之第一端子、及該電晶體214之第二端子；且第一端子係電連接至該高電源電位線。
關於該電晶體216，一閘極端子係電連接至該電晶體211之第二端子、該電晶體212之第一端子、該電晶體 214之第二端子、及該電晶體215之閘極端子；且第一端子係電連接至該電晶體215之第二端子；及第二端子係電連接至該低電源電位線。
注意於該AND閘中，電連接該電晶體215之第二端子及該電晶體216之第一端子的節點之電位被輸出作為該AND閘之輸出信號(AND(Out))。
於此說明書中，該高電源電位(VDD)及該低電源電位(VSS)之每一個可為任何電位，只要該高電源電位(VDD)係高於該低電源電位(VSS)。譬如，接地電位0V等可被應用至該低電源電位(VSS)，且一給定之正電位可被應用至該高電源電位(VDD)。
圖3B所示之AND閘包括電晶體221至225。該等電晶體221至225為n通道電晶體。此外，該等電晶體221至225為增強型電晶體，其閾電壓為正的。
關於該電晶體221，一閘極端子及第一端子係電連接至高電源電位線。
關於該電晶體222，一閘極端子係電連接至賦能信號線，且第一端子係電連接至該電晶體221之第二端子。
關於該電晶體223，一閘極端子係電連接至時脈信號線；第一端子係電連接至該電晶體222之第二端子，且第二端子係電連接至低電源電位線。
關於該電晶體224，一閘極端子及第一端子係電連接至該高電源電位線。
關於該電晶體225，一閘極端子係電連接至該電晶體 221之第二端子及該電晶體222的第一端子，第一端子係電連接至該電晶體224之第二端子，且第二端子係電連接至低電源電位線。
注意於該AND閘中，電連接該電晶體224之第二端子及該電晶體225之第一端子的節點之電位被輸出作為該AND閘之輸出信號(AND(Out))。
該電晶體221及該電晶體224之每一個係增強型電晶體，其中該閘極端子及該第一端子係電連接至該高電源電位線。如此，該電晶體221及該電晶體224之每一個留存一開啟狀態，而不管週期。換句話說，該電晶體221及該電晶體224被利用作為電阻器。
再者，AND閘之第一輸入端子及第二輸入端子可被彼此互換。被指定為於上面敘述中電連接至該賦能信號線之端子可被連接至該時脈信號線，且被指定為於上面敘述中電連接至該時脈信號線之端子可被連接至該賦能信號線。
圖4A所示正反器包括NAND閘231至234。
關於該NAND閘231，第一輸入端子係電連接至資料信號線，且第二輸入端子係電連接至AND閘之輸出端子。
關於該NAND閘232，第一輸入端子係電連接至該NAND閘231之輸出端子，且第二輸入端子係電連接至該AND閘之輸出端子及該NAND閘231的第二輸入端子。
關於該NAND閘233，第一輸入端子係電連接至該 NAND閘231之輸出端子及該NAND閘232之第一輸入端子。
關於該NAND閘234，第一輸入端子係電連接至該NAND閘233之輸出端子，第二輸入端子係電連接至該NAND閘232之輸出端子，且輸出端子係電連接至該NAND閘233之第二輸入端子。
圖4A所示之正反器係延遲型正反器。雖然此具體實施例之正反器係延遲型正反器，其中Q端子被使用作為輸出端子，該正反器可具有一結構，其中Q端子及QB端子之二輸出端子(該NAND閘234之輸出端子)被提供。
圖4A所示正反器僅只為一範例，且此具體實施例之正反器的結構不被限制於圖4A之結構。換句話說，此具體實施例之正反器可具有任何結構，只要用於一位元之資料可利用該反饋操作被留存。
圖4B及4C之每一個顯示適用於該等NAND閘231至234的的電路之特定範例。
圖4B所示之AND閘包括電晶體241至244。注意該電晶體241及該電晶體244為p通道電晶體，且該電晶體242及該電晶體243為n通道電晶體。
關於該電晶體241，一閘極端子係電連接至該NAND閘之第一輸入端子，且第一端子係電連接至高電源電位線。
關於該電晶體242，一閘極端子係電連接至該NAND閘之第一輸入端子與該電晶體241之閘極端子，且第一端 子係電連接至該電晶體241之第二端子。
關於該電晶體243，一閘極端子係電連接至該NAND閘之第二輸入端子，第一端子係電連接至該電晶體242之第二端子，且第二端子係電連接至低電源電位線。
關於該電晶體244，一閘極端子係電連接至該NAND閘之第二輸入端子與該電晶體243之閘極端子，第一端子係電連接至該高電源電位線，且第二端子係電連接至該電晶體241之第二端子及該電晶體242之第一端子。
注意於該NAND閘中，電連接該電晶體241之第二端子、該電晶體242之第一端子、及該電晶體244之第二端子的節點之電位被輸出作為該NAND閘之輸出信號。
圖4C所示之NAND閘包括電晶體251至253。注意該等電晶體251至253為n通道電晶體。此外，該等電晶體251至253係增強型電晶體，其閾電壓為正的。
關於該電晶體251，一閘極端子及第一端子係電連接至高電源電位線。
關於該電晶體252，一閘極端子係電連接至該NAND閘之第一輸入端子，且第一端子係電連接至該電晶體251之第二端子。
關於該電晶體253，一閘極端子係電連接至該NAND閘之第二輸入端子，第一端子係電連接至該電晶體252之第二端子，且第二端子係電連接至低電源電位線。
注意於該NAND閘中，電連接該電晶體251之第二端子及該電晶體252之第一端子的節點之電位被輸出作為該 NAND閘之輸出信號。
再者，該NAND閘之第一輸入端子及第二輸入端子可被彼此互換。被指定為於該上面敘述中電連接至該NAND閘之第一輸入端子的端子可被連接至該NAND閘之第二輸入端子，且被指定為於該上面敘述中電連接至該NAND閘之第二輸入端子的端子可被連接至該NAND閘之第一輸入端子。
於此具體實施例的邏輯電路中，包括於該等NAND閘231至234中之電晶體242、243、252及253的至少一個具有一通道形成區域，其係使用氧化物半導體所形成。該氧化物半導體之氫濃度被控制為5×1019(原子/立方公分)或更低、較佳地係5×1018(原子/立方公分)或更低、進一步較佳地係5×1017(原子/立方公分)或更低。因此，該電晶體之關閉電流能被減少至1×10-13[A]或更低。亦即，遍及施行時脈閘控之週期，電荷經過該電晶體之滲漏能被抑制。其結果是，在此週期間之備用電力可被減少，且此週期間之邏輯電路的故障能被抑制。
再者，當圖3B所示之AND閘被應用至被包括於此具體實施例的邏輯電路中之AND閘201，且包括圖4C所示之NAND閘的延遲型正反器被應用至該正反器202時，被包括在該邏輯電路中之所有電晶體可為n通道電晶體。藉由應用n通道電晶體至該等上面電晶體(其中通道形成區域係使用氧化物半導體所形成，該氧化物半導體之氫濃度為5×1019(原子/立方公分)或更低)，所消耗之電力可 在該邏輯電路中被減少，其中所有該等被包括之電晶體為n通道電晶體。此外，藉由未包括p通道電晶體但包括n通道電晶體的邏輯電路之形成，該製造製程中之減少、該邏輯電路之產量的改善、及該製造成本中之減少能被達成。
再者，該邏輯電路中所消耗之電力的減少允許外部電路的負載中之減少，而該外部電路造成此具體實施例之邏輯電路運作。如此，包括該邏輯電路及該外部電路的半導體裝置之功能性可被擴大。
注意此具體實施例或其一部份之內容可被與其他具體實施例或其一部份之內容、或範例或其一部份之內容自由地組合。
(具體實施例3)
於此具體實施例中，具體實施例1中所敘述之邏輯電路的範例將被敘述。特別地是，包括NOR閘及正反器之邏輯電路將參考圖5A及5B、與圖6A及6B被敘述。
<邏輯電路之組構範例>
圖5A所示之此具體實施例的邏輯電路500包括NOR閘501及正反器502。於該NOR閘501中，第一輸入端子係電連接至賦能信號線，且第二輸入端子係電連接至一佈線，一反相電路信號係透過該佈線供應(下文，亦被稱為反相時脈信號線)。於該正反器502中，第一輸入端子 係電連接至資料信號線，且第二輸入端子係電連接至該NOR閘501之輸出端子。
注意被包括於此具體實施例的邏輯電路中之正反器502係能利用反饋操作留存達一位元之資料的電路。該正反器502之輸出信號具有該邏輯電路500之輸出信號的作用。
<邏輯電路之運作範例>
圖5A所示之邏輯電路的運作係參考圖5B所示之時序圖敘述。
於週期T4期間，該賦能信號線用作一佈線，在低位準之信號係透過該佈線供應。如此，該NOR閘501之輸出信號(NOR(Out))係時脈信號(CK)。亦即，該時脈信號(CK)係輸入至該正反器502之第二輸入端子。該正反器502以該輸入之時脈信號(CK)運作。特別地是，該正反器502當該時脈信號(CK)之位準係由該低位準改變至該高位準時接收資料信號(D4或D5)，且當該時脈信號(CK)之位準係由該高位準改變至該低位準時輸出該資料信號。
於週期T5期間，該賦能信號線用作一佈線，在高位準之信號係透過該佈線供應。如此，該NOR閘501之輸出信號(NOR(Out))係低位準信號。亦即，該低位準信號係輸入至該正反器202之第二輸入端子。在此時，該邏輯電路之輸出信號(Out)被留存作為該資料信號D5。
於週期T6期間，該賦能信號線再次用作一佈線，低位準之信號係透過該佈線供應。亦即，像該週期T4，該正反器502當該時脈信號(CK)之位準係由該低位準改變至該高位準時接收一資料信號(D6或D7)，且當該時脈信號(CK)之位準係由該高位準改變至該低位準時輸出該資料信號。
於此具體實施例的邏輯電路中，輸入至該正反器502之時脈信號被該賦能信號(EN)所控制。亦即，於該邏輯電路中，時脈閘控係相對於該正反器502施行。
注意當輸入至該正反器502之時脈信號進入高位準時，此具體實施例的邏輯電路讀取資料，且留存所讀取之資料達一時脈循環。如此，該邏輯電路之輸出信號(Out)甚至在通過該週期T4或該週期T6之後被暫時地留存，該正反器502於該週期間運作。
<NOR閘及正反器的電路組構之範例>
圖5A所示邏輯電路中所包括之NOR閘501的電路組構之特定範例被顯示於圖6A及6B中。注意圖5A所示邏輯電路中所包括之正反器502可為圖4A所示之延遲型正反器。因此，該延遲型正反器之上面敘述將被稱為該正反器502之電路組構的一特定範例。該NOR閘501之電路組構的特定範例被敘述在下面，參考圖6A及6B。
圖6A所示之NOR閘包括電晶體511至514。注意該等電晶體511及512為p通道電晶體，且該等電晶體513 及514為n通道電晶體。
關於該電晶體511，一閘極端子係電連接至賦能信號線，且第一端子係電連接至佈線，高電源電位(VDD)係透過該佈線供應(下文，被稱為高電源電位線)。
關於該電晶體512，一閘極端子係電連接至該反相時脈信號線，且第一端子係電連接至該電晶體511之第二端子。
關於該電晶體513，一閘極端子係電連接至該反相時脈信號線與該電晶體512之閘極端子，第一端子係電連接至該電晶體512之第二端子，且第二端子係電連接至低電源電位線。
關於該電晶體514，一閘極端子係電連接至該賦能信號線與該電晶體511之閘極端子，第一端子係電連接至該電晶體512之第二端子與該電晶體513之第一端子，且第二端子係電連接至該低電源電位線。
注意於該NOR閘中，電連接該電晶體512之第二端子、該電晶體513之第一端子、及該電晶體514之第一端子的節點之電位被輸出作為該NOR閘之輸出信號(NOR(Out))。
圖6B所示之NOR閘包括電晶體521至523。注意該等電晶體521至523為n通道電晶體。此外，該等電晶體521至523係增強型電晶體，其閾電壓為正的。
關於該電晶體521，一閘極端子及第一端子係電連接至高電源電位線。
關於該電晶體522，一閘極端子係電連接至該反相時脈信號線，第一端子係電連接至該電晶體521之第二端子，且第二端子係電連接至低電源電位線。
關於該電晶體523，一閘極端子係電連接至該賦能信號線，第一端子係電連接至該電晶體521之第二端子及該電晶體522之第一端子，且第二端子係電連接至該低電源電位線。
注意於該NOR閘中，電連接該電晶體521之第二端子、該電晶體522之第一端子、及該電晶體523之第一端子的節點之電位被輸出作為該NOR閘之輸出信號(NOR(Out))。
該電晶體521係增強型電晶體，其中該閘極端子及該第一端子係電連接至該高電源電位線。如此，該電晶體521留存一開啟狀態，而不管週期，換句話說，該電晶體521被利用作為電阻器。
再者，該NOR閘之第一輸入端子及第二輸入端子可被彼此互換。被指定為於該上面敘述中電連接至該賦能信號線之端子可被連接至該反相時脈信號線，且被指定為於該上面敘述中電連接至該反相時脈信號線之端子可被連接至該賦能信號線。
此具體實施例的邏輯電路包括一電晶體，其中通道形成區域係使用氧化物半導體所形成。該氧化物半導體之氫濃度被控制為5×1019(原子/立方公分)或更低、較佳地係5×1018(原子/立方公分)或更低、進一步較佳地係 5×1017(原子/立方公分)或更低。因此，該電晶體之關閉電流能被減少至1×10-13[A]或更低。亦即，遍及施行時脈閘控之週期，電荷經過該電晶體之滲漏能被抑制。其結果是，在此週期間之備用電力可被減少，且此週期間之邏輯電路的故障能被抑制。
再者，當圖6B所示之NOR閘係應用至被包括於此具體實施例的邏輯電路中之NOR閘501，且包括圖4C所示之NAND閘的延遲型正反器被應用至該正反器202時，被包括在該邏輯電路中之所有電晶體可為n通道電晶體。藉由應用n通道電晶體至該等上面電晶體(其中通道形成區域係使用氧化物半導體所形成，該氧化物半導體之氫濃度為5×1019(原子/立方公分)或更低)，所消耗之電力可在該邏輯電路中被減少，其中所有該等被包括之電晶體為n通道電晶體。此外，藉由未包括p通道電晶體但包括n通道電晶體的邏輯電路之形成，該製造製程中之減少、該邏輯電路之產量的改善、及該製造成本中之減少能被達成。
再者，該邏輯電路中所消耗之電力的減少允許外部電路的負載中之減少，而該外部電路造成此具體實施例之邏輯電路運作。如此，包括該邏輯電路及該外部電路的半導體裝置之功能性可被擴大。
注意此具體實施例或其一部份之內容可被與其他具體實施例或其一部份之內容、或範例或其一部份之內容自由地組合。
(具體實施例4)
於此具體實施例中，具體實施例1中所敘述之邏輯電路的範例將被敘述。特別地是，包括鎖存器及正反器之邏輯電路將參考圖7A及7B與圖8A至8C被敘述。
<邏輯電路之組構範例>
圖7A所示之此具體實施例的邏輯電路600包括鎖存器601及正反器602。於該鎖存器601中，第一輸入端子係電連接至賦能信號線，且第二輸入端子係電連接至反相時脈信號線。於該正反器602中，第一輸入端子係電連接至資料信號線，且第二輸入端子係電連接至該鎖存器601之輸出端子。
注意被包括於此具體實施例的邏輯電路中之正反器602係能利用反饋操作留存達一位元之資料的電路。該正反器602之輸出信號具有該邏輯電路600之輸出信號的作用。
此具體實施例之鎖存器601可具有任何結構，只要資料能被鎖存。在此，當作該鎖存器601，使用一電路，其當在高位準之信號被供應至該第一輸入端子時鎖存輸入至該第二輸入端子之信號的反相信號。
<邏輯電路之運作範例>
圖7A所示之邏輯電路的運作係參考圖7B所示之時 序圖敘述。
於週期T7期間，該賦能信號線用作一佈線，在高位準之信號係透過該佈線供應。在此時，該鎖存器601之輸出信號(Latch(Out))係時脈信號(CK)。換句話說，該時脈信號(CK)係輸入至該正反器602之第二輸入端子。該正反器602以該輸入之時脈信號(CK)運作。特別地是，該正反器602當該時脈信號(CK)之位準係由該低位準改變至該高位準時接收資料信號(D8或D9)，且當該時脈信號(CK)之位準係由該高位準改變至該低位準時輸出該資料信號。
於週期T8期間，該賦能信號線用作一佈線，在低位準之信號係透過該佈線供應。在此時，該鎖存器601之輸出信號(Latch(Out))保留低位準。換句話說，該低位準信號係輸入至該正反器602之第二輸入端子。在此時，該邏輯電路之輸出信號(Out)被留存作為該資料信號(D9)。
於週期T9期間，該賦能信號線再次用作一佈線，高位準之信號係透過該佈線供應。亦即，像該週期T7，該正反器602當該時脈信號(CK)之位準係由該低位準改變至該高位準時接收一資料信號(D10或D11)，且當該時脈信號(CK)之位準係由該高位準改變至該低位準時輸出該資料信號。
於此具體實施例的邏輯電路中，輸入至該正反器602之時脈信號(CK)被該賦能信號(EN)所控制。亦即， 於該邏輯電路中，時脈閘控係相對於該正反器602施行。
注意當輸入至該正反器602之時脈信號進入高位準時，此具體實施例的邏輯電路讀取資料，且留存所讀取之資料達一時脈循環。如此，該邏輯電路之輸出信號(Out)甚至在通過該週期T7或該週期T9之後被暫時地留存，該正反器602於該週期間運作。
<鎖存器及正反器的電路組構之範例>
圖7A所示邏輯電路中所包括之鎖存器601的電路組構之特定範例被顯示於圖8A至8C中。注意被包括於圖7A所示邏輯電路中之正反器602可為圖4A所示之延遲型正反器。因此，該延遲型正反器之上面敘述將被稱為該正反器602之電路組構的特定範例。該鎖存器601之電路組構的特定範例被敘述在下面，參考圖8A至8C。
圖8A所示鎖存器包括電晶體611、反相器612、及反相器613。注意該電晶體611為n通道電晶體。
關於該電晶體611，一閘極端子係電連接至該賦能信號線，且第一端子係電連接至該反相時脈信號線。
該反相器612之輸入端子係電連接至該電晶體611之第二端子。
該反相器613之輸入端子係電連接至該反相器612之輸出端子，且其一輸出端子係電連接至該電晶體611之第二端子及該反相器612之輸入端子。
注意於該鎖存器中，該反相器612之輸出信號被輸出 作為該鎖存器之輸出信號(Latch(Out))。
圖8B及8C顯示適用於該反相器612及該反相器613之電路的特定範例。
圖8B所示之反相器包括電晶體621及電晶體622。注意該電晶體621為p通道電晶體，且該電晶體622為n通道電晶體。
關於該電晶體621，一閘極端子係電連接至該反相器之輸入端子，且第一端子係電連接至高電源電位線。
關於該電晶體622，一閘極端子係電連接至該反相器之輸入端子及該電晶體621之閘極端子，第一端子係連接至該電晶體621之第二端子，且第二端子係電連接至低電源電位線。
注意於該反相器中，電連接該電晶體621之第二端子及該電晶體622之第一端子的節點之電位被輸出作為輸出信號。
圖8C所示之反相器包括電晶體631及電晶體632。注意該電晶體631及該電晶體632為n通道電晶體。此外，該電晶體631及該電晶體632係增強型電晶體，其閾電壓為正的。
關於該電晶體631，一閘極端子及第一端子係電連接至高電源電位線。
關於該電晶體632，一閘極端子係電連接至該反相器之輸入端子，第一端子係電連接至該電晶體631之第二端子，且第二端子係電連接至低電源電位線。
注意於該反相器中，電連接該電晶體631之第二端子及該電晶體632之第一端子的節點之電位被輸出作為輸出信號。
雖然該上面敘述係該電晶體611為n通道電晶體之案例，該電晶體611可為p通道電晶體。於此案例中，藉由反相該賦能信號，類似於該上面之運作能被施行。
此具體實施例的邏輯電路包括一電晶體，其中通道形成區域係使用氧化物半導體所形成。該氧化物半導體之氫濃度被控制為5×1019(原子/立方公分)或更低、較佳地係5×1018(原子/立方公分)或更低、進一步較佳地係5×1017(原子/立方公分)或更低。因此，該電晶體之關閉電流能被減少至1×10-13[A]或更低。亦即，在施行時脈閘控之週期間，電荷經過該電晶體之滲漏能被抑制。其結果是，在此週期間之備用電力可被減少，且此週期間之邏輯電路的故障能被抑制。
再者，當包括圖8C所示反相器之鎖存器被應用至被包括於此具體實施例的邏輯電路中之鎖存器601，且包括圖4C所示之NAND閘的延遲型正反器被應用至該正反器602時，被包括在該邏輯電路中之所有電晶體可為n通道電晶體。藉由應用n通道電晶體至該等上面電晶體(其中通道形成區域係使用氧化物半導體所形成，該氧化物半導體之氫濃度為5×1019(原子/立方公分)或更低)，所消耗之電力可在該邏輯電路中被減少，其中所有該等被包括之電晶體為n通道電晶體。此外，藉由未包括p通道電晶 體但包括n通道電晶體的邏輯電路之形成，該製造製程中之減少、該邏輯電路之產量的改善、及該製造成本中之減少能被達成。
再者，該邏輯電路中所消耗之電力的減少允許外部電路的負載中之減少，而該外部電路造成此具體實施例之邏輯電路運作。如此，包括該邏輯電路及該外部電路的半導體裝置之功能性可被擴大。
注意此具體實施例或其一部份之內容可被與其他具體實施例或其一部份之內容、或範例或其一部份之內容自由地組合。
(具體實施例5)
於此具體實施例中，具體實施例1中所敘述之邏輯電路的範例將被敘述。特別地是，包括AND閘及複數正反器之邏輯電路將參考圖9被敘述。
圖9所示此具體實施例之邏輯電路800包括AND閘801及包括正反器802至804之正反器群組805。
關於該AND閘801，第一輸入端子係電連接至賦能信號線，且第二輸入端子係電連接至時脈信號線。
關於該AND閘802，第一輸入端子係電連接至資料信號線，且第二輸入端子係電連接至該AND閘801之輸出端子。
關於該AND閘803，第一輸入端子係電連接至該正反器802之輸出端子，且第二輸入端子係電連接至該 AND閘801的輸出端子。
於該正反器804中，第一輸入端子係電連接至該正反器803之輸出端子，且第二輸入端子係電連接至該AND閘801之輸出端子。
注意該正反器804之輸出信號係該邏輯電路800之輸出信號(Out)。
注意被包括於此具體實施例的邏輯電路中之正反器802至804係能利用反饋操作留存達一位元之資料的電路。譬如，圖4A所示之延遲型正反器能被應用。
於此具體實施例的邏輯電路中，輸入至該正反器群組805之時脈信號(CK)被該賦能信號(EN)所控制。亦即，於該邏輯電路中，時脈閘控係相對於該正反器群組805施行。
再者，關於該正反器群組805中之第二或隨後階段中的正反器，該第一輸入端子係電連接至該先前階段中之正反器的輸出端子。亦即，此具體實施例的邏輯電路係移位暫存器，其在輸入時脈信號之週期間透過該等正反器連續地移位該資料信號(Data)。
此具體實施例的邏輯電路包括一電晶體，其中通道形成區域係使用氧化物半導體所形成。該氧化物半導體之氫濃度被控制為5×1019(原子/立方公分)或更低、較佳地係5×1018(原子/立方公分)或更低、進一步較佳地係5×1017(原子/立方公分)或更低。因此，該電晶體之關閉電流能被減少至1×10-13[A]或更低。亦即，在施行時脈閘 控之週期間，電荷經過該電晶體之滲漏能被抑制。其結果是，在此週期間之備用電力可被減少，且此週期間之邏輯電路的故障能被抑制。
再者，被包括於此具體實施例的邏輯電路中之AND閘801及正反器群組805的所有電晶體可為n通道電晶體。藉由應用n通道電晶體至該等上面電晶體(其中通道形成區域係使用氧化物半導體所形成，該氧化物半導體之氫濃度為5×1019(原子/立方公分)或更低)，所消耗之電力可在該邏輯電路中被減少，其中所有該等被包括之電晶體為n通道電晶體。此外，藉由未包括p通道電晶體但包括n通道電晶體的邏輯電路之形成，該製造製程中之減少、該邏輯電路之產量的改善、及該製造成本中之減少能被達成。
再者，該邏輯電路中所消耗之電力的減少允許外部電路的負載中之減少，而該外部電路造成此具體實施例之邏輯電路運作。如此，包括該邏輯電路及該外部電路的半導體裝置之功能性可被擴大。
注意此具體實施例顯示該邏輯電路，其包括三個正反器；然而，此具體實施例的邏輯電路中的正反器之數目不限於三個。當作此具體實施例的邏輯電路，包括第一至第n個正反器(n係自然數)之邏輯電路能被使用。注意關於被包括於該邏輯電路中之第k個正反器(k係等於或少於n之自然數)，第一輸入端子係電連接至該第(k-1)個正反器之輸出端子，且第二輸入端子係電連接至該 AND閘801之輸出端子。
再者，於此具體實施例中，該先前階段中之正反器的輸出信號係輸入至該第二或隨後階段中之正反器的第一輸入端子；然而，此具體實施例之邏輯電路的結構不限於該上面結構。譬如，信號係由該邏輯電路800之外部電路輸入至該正反器的結構可被採用。另一選擇係，一結構可被採用，其中正反器之第一輸入端子係電連接至正反器之輸出端子，該正反器不是該先前階段中之正反器；例如該正反器之第一輸入端子可被電連接至在該先前階段之前的一階段中之正反器的輸出端子。再者另一選擇係，正反器之第一輸入端子可經由另一電路被連接至另一正反器之輸出端子，代替被直接地連接至其上。
此具體實施例的邏輯電路中所包括之該複數正反器不須具有彼此相同之結構。該等正反器之每一個可按照應用等而具有不同的結構。
注意此具體實施例或其一部份之內容可被與其他具體實施例或其一部份之內容、或範例或其一部份之內容自由地組合。
(具體實施例6)
於此具體實施例中，具體實施例1中所敘述之邏輯電路的範例將被敘述。特別地是，包括AND閘及複數正反器之邏輯電路將參考圖10被敘述。
圖10所示此具體實施例之邏輯電路900包括含有正 反器901及AND閘902之控制部903、與包括正反器904至906之正反器群組907。
關於該正反器901，第一輸入端子係電連接至一佈線，第一資料信號(Data1)係透過該佈線供應(下文，被稱為第一資料信號線)，且第二輸入端子係電連接至時脈信號線。
關於該AND閘902，第一輸入端子係電連接至該正反器901之輸出端子，且第二輸入端子係電連接至賦能信號線。
關於該正反器904，第一輸入端子係電連接至一佈線，第二資料信號(Data2)係透過該佈線供應(下文，被稱為第二資料信號線)，且第二輸入端子係電連接至該AND閘902之輸出端子。
關於該正反器905，第一輸入端子係電連接至該正反器904之輸出端子，且第二輸入端子係電連接至該AND閘902之輸出端子。
關於該正反器901，第一輸入端子係電連接至該正反器905之輸出端子，且第二輸入端子係電連接至該AND閘902之輸出端子。
注意該正反器906之輸出信號係該邏輯電路900之輸出信號(Out)。
被包括於此具體實施例的邏輯電路中之正反器901及正反器904至906係能利用反饋操作留存達一位元之資料的電路。譬如，圖4A所示之延遲型正反器能被應用。
於此具體實施例的邏輯電路中，輸入至該正反器群組907之時脈信號被該賦能信號(EN)所控制，且該正反器901之輸出信號藉由該第一資料信號(Data1)及該時脈信號所控制。亦即，於該邏輯電路中，時脈閘控係相對於該正反器群組907施行。
再者，關於該正反器群組907中之第二或隨後階段中的正反器，該第一輸入端子係電連接至該先前階段中之正反器的輸出端子。亦即，此具體實施例的邏輯電路係移位暫存器，其在輸入時脈信號之週期間透過該等正反器連續地移位該第二資料信號(Data2)。
此具體實施例的邏輯電路包括一電晶體，其中通道形成區域係使用氧化物半導體所形成。該氧化物半導體之氫濃度被控制為5×1019(原子/立方公分)或更低、較佳地係5×1018(原子/立方公分)或更低、進一步較佳地係5×1017(原子/立方公分)或更低。因此，該電晶體之關閉電流能被減少至1×10-13[A]或更低。亦即，在施行時脈閘控之週期間，電荷經過該電晶體之滲漏能被抑制。其結果是，在此週期間之備用電力可被減少，且此週期間之邏輯電路的故障能被抑制。
再者，被包括於此具體實施例的邏輯電路中之控制部903及正反器群組907的所有電晶體可為n通道電晶體。藉由應用n通道電晶體至該等上面電晶體(其中通道形成區域係使用氧化物半導體所形成，該氧化物半導體之氫濃度為5×1019(原子/立方公分)或更低)，所消耗之電力 可在該邏輯電路中被減少，其中所有該等被包括之電晶體為n通道電晶體。此外，藉由未包括p通道電晶體但包括n通道電晶體的邏輯電路之形成，該製造製程中之減少、該邏輯電路之產量的改善、及該製造成本中之減少能被達成。
再者，該邏輯電路中所消耗之電力的減少允許外部電路的負載中之減少，而該外部電路造成此具體實施例之邏輯電路運作。如此，包括該邏輯電路及該外部電路的半導體裝置之功能性可被擴大。
注意此具體實施例顯示該正反器群組907，其包括三個正反器；然而，此具體實施例的正反器群組907中的正反器之數目不限於三個。當作此具體實施例的邏輯電路，包括第一至第n個正反器(n係自然數)之正反器群組的邏輯電路能被使用。注意關於被包括於該正反器群組中之第k個正反器(k係等於或少於n之自然數)，第一輸入端子係電連接至該第(k-1)個正反器之輸出端子，且第二輸入端子係電連接至該AND閘902之輸出端子。
再者，於此具體實施例之正反器群組907中，該先前階段中之正反器的輸出信號係輸入至該第二或隨後階段中之正反器的第一輸入端子；然而，此具體實施例之正反器群組的結構不限於該上面結構。譬如，信號係由該邏輯電路900之外部電路輸入至該正反器的結構可被採用。另一選擇係，一結構可被採用，其中正反器之第一輸入端子係電連接至正反器之輸出端子，該正反器不是該先前階段中 之正反器；例如該正反器之第一輸入端子可被電連接至在該先前階段之前的一階段中之正反器的輸出端子。再者另一選擇係，正反器之第一輸入端子可經由另一電路被連接至另一正反器之輸出端子，代替被直接地連接至其上。
此具體實施例的邏輯電路中所包括之該複數正反器不須具有彼此相同之結構。該等正反器之每一個可按照應用等而具有不同的結構。
注意此具體實施例或其一部份之內容可被與其他具體實施例或其一部份之內容、或範例或其一部份之內容自由地組合。
(具體實施例7)
於此具體實施例中，被包括在具體實施例1至6中所敘述之邏輯電路的任一者中之電晶體的範例將被敘述。特別地是，所敘述者係範例，其中使用包括半導體材料的基板所形成之電晶體係應用至被包括於該邏輯電路中之p通道電晶體，且使用氧化物半導體所形成之電晶體係應用至被包括於該邏輯電路中之n通道電晶體。
<結構範例>
被包括於此具體實施例的邏輯電路中之p通道電晶體及n通道電晶體係顯示在圖11中。
圖11所說明之p通道電晶體160包括通道形成區域116，其設在包括半導體材料的基板100之上；一對雜質 區域(特別地是，一對雜質區域114a及114b與一對高濃度雜質區域120a及120b)，該通道形成區域116係置入在該對雜質區域之間；一閘極絕緣層108a，其設在該通道形成區域之上；一閘極電極層110a，其設在該閘極絕緣層108a之上；一源極電極層130a，其係電連接至該雜質區域114a；與汲極電極層130b，其係電連接至該雜質區域114b。
注意該等側壁絕緣層118被設在該閘極電極層110a之側表面上。包括半導體材料之基板100係在未與該側壁絕緣層118重疊的區域中設有該對高濃度雜質區域120a及120b。該基板100在該對高濃度雜質區域120a及120b之上係亦設有一對金屬化合物區域124a及124b。再者，元件隔離絕緣層106被設在該基板100之上，以致該電晶體160能被置入在其間，且層間絕緣層126及層間絕緣層128被提供，以便覆蓋該電晶體160。該源極電極層130a及該汲極電極層130b係分別電連接至該金屬化合物區域124a及該金屬化合物區域124b，並透過該層間絕緣層126及該層間絕緣層128中所形成之開口。亦即，該源極電極層130a係透過該金屬化合物區域124a電連接至該高濃度雜質區域120a及該雜質區域114a，且該汲極電極層130b係透過該金屬化合物區域124b電連接至該高濃度雜質區域1206及該雜質區域114b。
此外，當作稍後敘述之n通道電晶體164下方的一層，使用與形成該閘極絕緣層108a相同之材料所形成的 絕緣層108b、使用與該閘極電極層110a相同之材料所形成的電極層110b、及使用與該源極電極層130a及該汲極電極層130b相同之材料所形成的電極層130c被提供。
圖11所說明之n通道電晶體164包括設在該層間絕緣層128之上的閘極電極層136d、設在該閘極電極層136d之上的閘極絕緣層138、設在該閘極絕緣層138之上的氧化物半導體層140、及設在該氧化物半導體層140之上且電連接至該氧化物半導體層140的源極電極層142a與汲極電極層142b。
在此，該閘極電極層136d被提供，以便被嵌入在一形成於該層間絕緣層128之上的絕緣層132中。以類似於該閘極電極層136d之方式，分別與被包括於該p通道電晶體160中之該源極電極層130a及該汲極電極層130b接觸的電極層136a及電極層136b被形成。此外，與該電極層130c接觸之電極層136c被形成。
在該電晶體164之上，保護絕緣層144被提供至與該氧化物半導體層140局部地接觸，且層間絕緣層146係設在該保護絕緣層144之上。在此，抵達該源極電極層142a及該汲極電極層142b之開口被提供於該保護絕緣層144及該層間絕緣層146中。電極層150d及電極層150e被形成，其係透過該開口分別與該源極電極層142a及該汲極電極層142b接觸。以類似於該電極層150d及該電極層150e之方式，電極層150a、電極層150b及電極層150c被形成，該等電極層分別透過該閘極絕緣層138、該 保護絕緣層144、及該層間絕緣層146中所提供之開口而與該電極層136a、該電極層136b、及該電極層136c接觸。
該氧化物半導體層140係藉由充分地去除諸如在其中之氫的雜質被高度純化。特別地是，該氧化物半導體之氫濃度層140為5×1019(原子/立方公分)或更低。注意該氧化物半導體層140之較佳氫濃度為5×1018(原子/立方公分)或更低，且該更加較佳之濃度為5×1017(原子/立方公分)或更低。當在其中被充分地減少該氫濃度之高度純化的氧化物半導體層140被使用時，具有優異之關閉電流特徵的電晶體164能被獲得。譬如，於該汲極電壓Vd為1V或+10V及該閘極電壓Vg為在-5V至-20V的範圍中之案例中，該關閉電流為1×10-13[A]或更低。應用在其中充分地減少該氫濃度的高度純化之氧化物半導體層140允許該電晶體164中之關閉電流中的減少。該氧化物半導體層140中之氫濃度係藉由二次離子質譜儀(SIMS)所測量。
再者，絕緣層152係設在該層間絕緣層146之上，且電極層154a、電極層154b、電極層154c、及電極層154d被提供，以便被嵌入在該絕緣層152中。注意該電極層154a係與該電極層150a接觸，該電極層154b係與該電極層150b接觸，該電極層154c係與該電極層150c與該電極層150d接觸，且該電極層154d係與該電極層150e接觸。
此具體實施例的p通道電晶體160中之源極電極層130a係電連接至被提供於該上方區域中之電極層136a、150a、及154a。如此，如適當的，用於該等上述電極層之導電層被形成，藉此該p通道電晶體160中之源極電極層130a能被電連接至該上方區域中所提供之n通道電晶體164中所包括的電極層之任一者。該p通道電晶體160中之汲極電極層130b亦可被電連接至該上方區域中所提供之n通道電晶體164中所包括的電極層之任一者。雖然在圖11中未說明，該p通道電晶體160中之閘極電極層110a可透過該上方區域中所提供之電極層被電連接至該n通道電晶體164中所包括的電極層之任一者。
同理，此具體實施例的n通道電晶體164中之源極電極層142a係電連接至被提供於該下方區域中之電極層130a及110b。如此，如適當的，用於該等上述電極層之導電層被形成，藉此該n通道電晶體164中之源極電極層142a能被電連接至該該p通道電晶體160之閘極電極層110a、該源極電極層130a、或該汲極電極層130b。雖然在圖11中未說明，該n通道電晶體164中之閘極電極層136d或該汲極電極層142b可透過該下方區域中所提供之電極層被電連接至該p通道電晶體160中所包括的電極層之任一者。
當上述之複數p通道電晶體160及n通道電晶體164被提供時，具體實施例1至6的任一者中所敘述之邏輯電路能被提供。並非所有被包括於該邏輯電路中之n通道電 晶體164係不只須為包括氧化物半導體之電晶體，同時該等n通道電晶體164能視用於每一個電晶體所需要之特徵而定具有不同結構。譬如，當作需要在高速運作之n通道電晶體，使用包括半導體材料的基板所形成之電晶體能被採用，且當作n通道電晶體，在其中需要漏電流中之減少，使用氧化物半導體所形成之電晶體能被採用。
<製造步驟之範例>
其次，該p通道電晶體160及該n通道電晶體164之製造方法的範例被敘述。下文，該p通道電晶體160之製造方法係首先參考圖12A至12H敘述，且接著，該n通道電晶體164之製造方法係參考圖13A至13G及圖14A至14D敘述。
首先，包括半導體材料之基板100被製備(看圖12A)。包括半導體材料之基板100可為使採用矽、碳化矽等所形成之單晶半導體基板；多晶半導體基板；使用矽鍺等所形成之複合半導體基板；SOI基板；等。在此，單晶矽基板被使用作為包括半導體材料的基板100之案例的範例被敘述。大致上，該“SOI基板”一詞意指半導體基板，其中矽半導體層被設在絕緣表面之上。於此說明書等等中，該“SOI基板”一詞亦包括半導體基板，其中使用異於矽的材料所形成之半導體層係於其範疇中設在絕緣表面之上。亦即，被包括於該“SOI基板”中之半導體層不被限制至矽半導體層。再者，該“SOI基板”包括一結 構，其中半導體層係形成在諸如玻璃基板的絕緣基板之上，而具有一絕緣層置入在其間。
在該基板100之上，用於形成元件隔離絕緣層的具有遮罩之作用的保護層102被形成(看圖12A)。當作該保護層102，譬如，使用氧化矽、氮化矽、氮化矽氧化物等所形成之絕緣層能被使用。注意在此步驟之前或之後，賦予n型導電性之雜質元素或賦予p型導電性之雜質元素可被加至該基板100，以便控制半導體裝置之閾電壓。於該半導體為矽之案例中，賦予n型導電性之雜質可為磷、砷等。賦予p型導電性之雜質可為硼、鋁、鎵等。
其次，在未覆蓋著該保護層102的區域(暴露區域)中之部份基板100係以當作遮罩的保護層102之使用來蝕刻。藉由此蝕刻，隔離的半導體區域104被形成(看圖12B)。當作該蝕刻法，乾式蝕刻較佳地係被施行，但濕式蝕刻能被施行。如適當的，如蝕刻氣體及蝕刻劑能視待蝕刻之各層的材料而定被選擇。
其次，絕緣層被形成，以覆蓋該半導體區域104，且於與該半導體區域104重疊的區域中之絕緣層被選擇性地去除，以致該等元件隔離絕緣層106被形成(看圖12B)。該絕緣層係使用氧化矽、氮化矽、氮化矽氧化物等所形成。當作該絕緣層的一去除方法，諸如化學機械拋光(CMP)之拋光處理、蝕刻處理等能被給與，且該上面處理之任一者可被使用。注意該保護層102在形成該半導體區域104或形成元件隔離絕緣層106之後被去除。
其次，絕緣層係所形成在該半導體區域104之上，且包括導電材料之層係形成在該絕緣層之上。該絕緣層稍後用作閘極絕緣層，且係藉由CVD方法、濺鍍方法等形成為單層之氧化矽薄膜、氮化矽氧化物薄膜、氮化矽薄膜、氧化鉿薄膜、氧化鋁薄膜、氧化鉭薄膜等、或包括該等上面薄膜之任一者的堆層。另一選擇係，該半導體區域104之表面係藉由高密度電漿處理或熱氧化處理來氧化或氮化，藉此該絕緣層可被形成。該高密度電漿處理譬如可使用諸如He、Ar、Kr、或Xe之稀有氣體及諸如氧、氮氧化物、氨、氮、或氫之氣體的混合氣體被施行。在此於該絕緣層之厚度上無特別限制，但該絕緣層能譬如被形成具有大於或等於1奈米及小於或等於100奈米的範圍中之厚度。
包括導電材料之層能使用諸如鋁、銅、鈦、鉭、或鎢之金屬材料所形成。另一選擇係，包括導電材料之層可使用諸如包括導電材料之多晶矽的半導體材料所形成。在此於用以形成包括導電材料之層的方法上亦無特別限制，且諸如蒸發方法、CVD方法、濺鍍方法、或旋轉塗佈方法之各種薄膜形成方法能被採用。注意使用金屬材料形成包括導電材料之層的案例係在此具體實施例中敘述。
然後，該絕緣層及包括導電材料之層被選擇性地蝕刻，以致該閘極絕緣層108a及該閘極電極層110a被形成(看圖12C)。
其次，覆蓋該閘極電極層110a之絕緣層112被形成 (看圖12C)。然後，硼(B)、鋁(Al)等被加至該半導體區域104，以致該對具有淺連接點的雜質區域114a及114b被形成(看圖12C)。注意雖然在此為p通道電晶體之形成而加入硼或鋁，於形成n通道電晶體之案例中，諸如磷(P)或砷(As)之雜質元素可被加入。注意藉由形成該對雜質區域114a及114b，該通道形成區域116係於該閘極絕緣層108a下方形成在該半導體區域104中(看圖12C)。在此，所增加之雜質的濃度可被設定為適當的，且該等濃度較佳地係按照半導體元件之高微型化被設定為高的。在此，雖然該對雜質區域114a及114b係在形成該絕緣層112之後形成，該絕緣層112可在形成該對雜質區域114a及114b之後被形成。
其次，該等側壁絕緣層118被形成(看圖12D)，絕緣層被形成，以便覆蓋該絕緣層112，且高度異向性蝕刻處理係在該絕緣層上施行，以致該等側壁絕緣層118能以自行對齊之方式被形成。在此時，該絕緣層112被局部地蝕刻，以致該閘極電極層110a之頂部表面及該等雜質區域114a及114b之頂部表面可被暴露。
其次，一絕緣層被形成，以覆蓋該閘極電極層110a、該對雜質區域114a及114b、該等側壁絕緣層118等等。然後，硼(B)、鋁(Al)等被加至該等雜質區域114a及114b的一部份，以致該對高濃度雜質區域120a及120b被形成(看圖12E)。在此，於形成n通道電晶體之案例中，諸如磷(P)或砷(As)之雜質元素可被加入。 在此之後，該絕緣層被去除，且金屬層122被形成，以覆蓋該閘極電極層110a、該等側壁絕緣層118、該對高濃度雜質區域120a及120b、等等(看圖12E)。該金屬層122可藉由諸如真空蒸發方法、濺鍍方法、或旋轉塗佈方法之各種薄膜形成方法被形成。其較佳的是該金屬層122係使用與被包括於該半導體區域104中之半導體材料反應的金屬材料所形成，而將形成為具有低電阻之金屬化合物。此等金屬材料之範例包括鈦、鉭、鎢、鎳、鈷、及鉑。
其次，熱處理被施行，以致該金屬層122與該半導體材料反應。藉由此熱處理，與該對高濃度雜質區域120a及120b接觸之該對金屬化合物區域124a及124b被形成(看圖12F)。於多晶矽等被使用於該閘極電極層110a之案例中，該閘極電極層110a與該金屬層122接觸的部份亦變成金屬化合物區域。
當作該熱處理，以閃光燈之照射能被採用。雖然其係不用說另一熱處理方法可被使用，可於非常短時間達成熱處理之方法較佳地係被使用，以便於該金屬化合物之形成中改善化學反應之可控性。注意該金屬化合物區域係藉由該金屬材料及該半導體材料之反應所形成，其係一已充分地增加導電性之區域。該等金屬化合物區域之形成可適當地減少電阻及改善元件特徵。注意該金屬層122係在該對金屬化合物區域124a及124b被形成之後去除。
其次，該層間絕緣層126及該層間絕緣層128被形 成，以便覆蓋在該等上面步驟中所形成之零組件(看圖12G)。該等層間絕緣層126及128能使用包括無機絕緣材料之材料被形成，該無機絕緣材料諸如氧化矽、氮化矽氧化物、氮化矽、氧化鉿、氧化鋁、或氧化鉭。另一選擇係，諸如聚醯亞胺或丙烯酸之有機絕緣材料可被使用。雖然該層間絕緣層在此具有一包括該層間絕緣層126及該層間絕緣層128之二層的結構，該層間絕緣層之結構不被限制於此。在形成該層間絕緣層128之後，一表面較佳地係藉由CMP處理、蝕刻處理等平坦化。
在此之後，抵達該對金屬化合物區域124A及124b之開口被形成在該等層間絕緣層中，且該源極電極層130a及該汲極電極層130b係在該等開口中形成(看圖12H)。導電層係藉由PVD方法、CVD方法等於一包括該等開口之區域中所形成，且部份該導電層係藉由蝕刻處理或CMP處理所去除，以致該源極電極層130a及該汲極電極層1306能被形成。
其較佳的是該源極電極層130a及該汲極電極層130b被形成為具有平面式表面。譬如，在鈦薄膜或氮化鈦薄膜之薄膜係在一包括該等開口的區域中形成之後，鎢薄膜被形成至充填該開口。在該情況下，不需要之鎢及不需要之鈦或氮化鈦係藉由CMP處理所去除，且該表面之平面性能被改善。以此一方式，包括該源極電極層130a及該汲極電極層130b之表面被平坦化，藉此電極、佈線、絕緣層、半導體層等較佳地係可在該稍後步驟中被形成。
注意在此，僅只與該等金屬化合物區域124a及124b接觸之該源極電極層130a及該汲極電極層130b被說明；然而，具有佈線之作用的電極層(例如圖11中之電極層130c)等可在此步驟中被一起形成。在用以形成該源極電極層130a及該汲極電極層130b之材料上無特別限制，且各種導電材料能被使用。譬如，導電材料、諸如鉬、鈦、鉻、鉭、鎢、鋁、銅、釹、或鈧能被使用。
透過該等上面步驟，具有包括半導體材料之基板100的p通道電晶體160被完成。在該等上面步驟之後，電極、佈線、絕緣層等可被進一步形成。當該佈線具有多層佈線結構時，其係一包括層間絕緣層及導電層之堆疊結構，高度整合之邏輯電路能被提供。再者，藉由類似於該等上面步驟之步驟，具有包括半導體材料之基板100的n通道電晶體能被形成。亦即，藉由使用諸如磷(P)或砷(As)之雜質元素當作於該上面步驟中被加至該半導體區域的雜質元素，n通道電晶體能被形成。
其次，在該層間絕緣層128之上的n通道電晶體164之製造製程係參考圖13A至13G及圖14A至14D敘述。注意該圖13A至13G及圖14A至14D說明在該層間絕緣層128之上的各種電極層、該n通道電晶體164等等之製造製程；據此，設在該n通道電晶體164下方之p通道電晶體160等等被省略。
首先，該絕緣層132係形成在該層間絕緣層128、該源極電極層130a、該汲極電極層130b、及該電極層130c 之上(看圖13A)。該絕緣層132能藉由PVD方法、CVD方法等所形成。該絕緣層132能使用包括諸如氧化矽、氮化矽氧化物、氮化矽、氧化鉿、氧化鋁、或氧化鉭之無機絕緣材料的材料被形成。
其次，抵達該源極電極層130a、該汲極電極層130b及該電極層130c之開口被形成在該絕緣層132中。在此時，開口亦被形成在該閘極電極層136d被稍後形成之區域中。導電層134被形成，以便充填該等開口(圖13B)。該等開口能藉由一方法所形成，諸如使用遮罩等之蝕刻。該遮罩能藉由諸如使用一光罩等之曝光的方法所形成。濕式蝕刻法或乾式蝕刻法能被使用作為該蝕刻法；由於微型裝配，乾式蝕刻法係較佳的。該導電層134能藉由PVD方法、CVD方法等薄膜形成方法被形成。用於該導電層134之形成的材料可為導電材料，諸如鉬、鈦、鉻、鉭、鎢、鋁、銅、釹、或鈧、其合金、諸如包括該上面材料的氮化物之化合物等。
更特別地是，一方法能被採用作為範例，其中：鈦之薄膜係藉由PVD方法於包括該等開口之區域中所形成；氮化鈦之薄膜係藉由CVD方法所形成；及鎢薄膜被形成，以充填該等開口。在此，藉由PVD方法所形成之鈦薄膜具有一功能，以在一介面使氧化物薄膜除氧，以便減少與該下電極層(在此，該源極電極層130a、該汲極電極層130b、該電極層130c等等)之接觸電阻。在此之後所形成的氮化鈦薄膜具有一阻障功能，以抑制導電材料之 擴散。再者，在鈦、氮化鈦等阻障薄膜被形成之後，銅薄膜可藉由電鍍方法被形成。
在形成該導電層134之後，部份該導電層134係藉由蝕刻處理、CMP處理等所去除，以致該絕緣層132被暴露；據此，該電極層136a、該電極層136b、該電極層136c、及該閘極電極層136d被形成(看圖13C)。注意當該電極層136a、該電極層136b、該電極層136c、及該閘極電極層136d係藉由去除部份該導電層134所形成時，其較佳的是形成一平面式表面。藉由平坦化該絕緣層132、該電極層136a、該電極層136b、該電極層136c、及該閘極電極層136d之表面，電極、佈線、絕緣層、半導體層等較佳地係可在該稍後步驟中形成。
其次，該閘極絕緣層138被形成，以覆蓋該絕緣層132、該電極層136a、該電極層136b、該電極層136c、及該閘極電極層136d(看圖13D)。該閘極絕緣層138能藉由CVD方法、濺鍍方法等所形成。再者，該閘極絕緣層138較佳地係被形成，以包括氧化矽、氮化矽、氮氧化矽、氮化矽氧化物、氧化鋁、氧化鉿、氧化鉭等。注意該閘極絕緣層138可具有單層結構或堆層結構。譬如，該閘極絕緣層138能使用氮氧化矽藉由電漿CVD方法所形成，其中矽烷(SiH4)、氧、及氮化物被使用作為來源氣體。在該閘極絕緣層138的厚度上無特別限制，但其譬如能被形成至大於或等於10奈米及小於或等於500奈米之厚度。於堆層結構之案例中，較佳結構包括具有大於或等 於50奈米及小於或等於200奈米之厚度的第一閘極絕緣層、及在其之上而具有大於或等於5奈米及小於或等於300奈米之厚度的第二閘極絕緣層。
藉由去除雜質所達成之i型或大體上i型的氧化物半導體(高度純化之氧化物半導體)對於介面狀態密度或介面電荷係非常地敏感的。因此，在此一氧化物半導體被使用於該氧化物半導體層之案例中，氧化物半導體層及閘極絕緣層間之介面係一重要因素。換句話說，與該高度純化之氧化物半導體層接觸的閘極絕緣層138需要具有高品質。
譬如，使用μ波(2.45GHz)之高密度電漿CVD係較佳的，其中該CVD產生密集及高品質之具有高耐受電壓的閘極絕緣層138。這是因為高度純化氧化物半導體層及高品質閘極絕緣層間之緊密接觸減少介面狀態密度及產生想要之介面特徵。
不用說，甚至當高度純化之氧化物半導體層被使用時，如果高品質之絕緣層能被使用作為閘極絕緣層，諸濺鍍方法或電漿CVD方法之另一方法係可適用的。其薄膜品質或介面特徵在薄膜形成之後被熱處理所修改的絕緣層可被採用。無論如何，該閘極絕緣層138可採用一層，其薄膜品質係較佳的，且具有該氧化物半導體層的介面之介面狀態密度被減少，以形成優異之介面。
再者，當在攝氏85度之偏壓溫度測試(BT測試)係以2×106伏特/公分施行達12小時之久時，於氧化物半導 體包括雜質之案例中，該雜質及該氧化物半導體的主要成份間之鍵係藉由強力之電場(B：偏壓)及高溫(T：溫度)所切斷，且所產生之懸空鍵造成該閾電壓(Vth)中之移位。
在另一方面，當氧化物半導體中之雜質、特別是氫、水等被儘可能多地去除，以致與該閘極絕緣層之介面能具有較佳之特徵，對於該BT測試為穩定之電晶體能被獲得。
其次，氧化物半導體層被形成在該閘極絕緣層138之上及藉由諸如使用遮罩之蝕刻的方法所處理，藉此該島形氧化物半導體層140被形成(看圖13E)。
當作該氧化物半導體層，In-Ga-Zn-O-基氧化物半導體層、In-Sn-Zn-O-基氧化物半導體層、In-Al-Zn-O-基氧化物半導體層、Sn-Ga-Zn-O-基氧化物半導體層、Al-Ga-Zn-O-基氧化物半導體層、Sn-Al-Zn-O-基氧化物半導體層、In-Zn-O-基氧化物半導體層、Sn-Zn-O-基氧化物半導體層、Al-Zn-O-基氧化物半導體層、In-O-基氧化物半導體層、Sn-O-基氧化物半導體層、或Zn-O-基氧化物半導體層被使用。特別地是，非晶形氧化物半導體層係較佳的。於此具體實施例中，非晶形氧化物半導體層係藉由濺鍍方法使用In-Ga-Zn-O-基屬氧化物標靶形成為該氧化物半導體層。矽之加至非晶形氧化物半導體層抑制該層之結晶；因此，該氧化物半導體層可使用包含在2重量百分比或更多及10重量百分比或更少(包括在內)之SiO2的標靶所 形成。
當作用以藉由濺鍍方法形成該氧化物半導體層之沈積，譬如包含氧化鋅當作主要成份之金屬氧化物標靶能被使用。另一選擇係，包含In、Ga、及Zn(成份比率為In2O3：Ga2O3：ZnO=1：1：1[莫耳比率]、In：Ga：Zn=1：1：0.5[原子比率])之金屬氧化物標靶能被使用。當作包含In、Ga、及Zn之金屬氧化物標靶，具有In：Ga：Zn=1：1：1[原子比率]之標靶或具有In：Ga：Zn=1：1：2[原子比率]的成份比率之標靶亦能被使用。該金屬氧化物標靶之充填因素係由90%至100%(包括在內)、且較佳地係95%至或更高(例如99.9%)。以具有高充填因素的金屬氧化物標靶之使用，可形成作為密集薄膜之氧化物半導體薄層。
用於該氧化物半導體層之形成的較佳大氣為稀有(典型氬)大氣、氧大氣、或稀有氣體(典型氬)及氧之混合大氣。特別地是，高純度氣體較佳地係被使用，其中諸如氫、水、氫氧基或氫化物之雜質被減少至大約百萬分之數個(ppm)(較佳地是大約十億分之數個(ppb))。
於該氧化物半導體層之形成中，該基板被設定在一減壓室中，且該基板溫度被設定在攝氏100度至攝氏600度(包括在內)、較佳地是攝氏200度至攝氏400度(包括在內)。沈積同時加熱該基板能減少該氧化物半導體層中之雜質的濃度。此外，藉由濺鍍之損壞能被減少。然後，氫及濕氣被去除之濺鍍氣體係導入該處理室，而殘餘濕氣 被由該處理室去除，且氧化物半導體層係使用金屬氧化物當作標靶沈積在該基板之上。為了去除該處理室中之殘餘濕氣，捕集真空泵較佳地係被使用。譬如，低溫泵、離子泵、或鈦昇華泵較佳地係被使用。該抽空單元可為設有冷阱之渦輪增壓泵。於被以低溫泵之使用來抽空之處理室中，氫原子、包含氫原子之諸如水(H2O)的化合物(進一步較佳地係，化合物包括一碳原子)、等等被去除，藉此該處理室中所形成之氧化物半導體層中的雜質濃度能被減少。
當作沈積條件之範例，該基板及該標靶間之距離為100毫米、該壓力為0.6Pa、該直流(DC)電源係0.5千瓦、及沈積之大氣為氧(100%之氧流速的比率)大氣。注意脈衝式直流(DC)電源較佳地係被使用，因為薄膜沈積中所產生之粉末物質(亦被稱為微粒或灰塵)能被減少，且該薄膜厚度可為均勻的。該氧化物半導體層之厚度係2奈米至200奈米(包括在內)、較佳地係5奈米至30奈米(包括在內)。注意適當的厚度視氧化物半導體材料而定不同，且該厚度視該材料而定可被設定為適當的。
注意在該氧化物半導體層係藉由濺鍍方法所形成之前，該閘極絕緣層138的表面上之灰塵較佳地係藉由反向濺鍍所去除，其中氬氣被導入及電漿被產生。該反向濺鍍意指一方法，其中代替製造離子大致上濺射地對濺鍍標靶之碰撞，離子被造成碰撞至待處理之表面，以致該表面被 修改。用以造成離子碰撞至待處理表面之方法包括一方法，其中高頻電壓係於氬大氣中施加在該表面上，且電漿係在該基板之附近產生。注意氮大氣、氦大氣、氧大氣等可被使用來代替氬大氣。
該氧化物半導體層之蝕刻可為乾式蝕刻或濕式蝕刻。不用說，乾式蝕刻及濕式蝕刻兩者可被組合及使用。蝕刻條件(諸如蝕刻氣體、蝕刻劑、蝕刻時間、及溫度)係按照該材料適當地調整，以致該氧化物半導體層能被處理成該想要之形狀。
譬如，包含氯(氯基氣體，諸如氯氣(Cl2)氯化硼(BCl3)、四氯化矽(SiCl4)、或四氯化碳(CCl4))能被採用作為該乾式蝕刻用之蝕刻氣體。另一選擇係，包含氟(氟基氣體，諸如或四氟化碳(CF4)、氟化硫(SF6)、氟化氮(NF4)、或三氟甲烷(CNF3))之氣體；溴化氫(HBr)；氧(O2)；這些加入諸如氦(He)或氬(Ar)之稀有氣體的氣體之任一者；等能被使用。
當作該乾式蝕刻法，平行板RIE(反應離子蝕刻)方法或ICP(感應耦合電漿)蝕刻法能被使用。為了將該層蝕刻成想要之形狀，如適當的，調整該蝕刻條件(施加至線圈形電極的電力之數量、施加至基板側面上之電極的電力之數量、該基板側面上之電極的溫度等)。
當作用於濕式蝕刻之蝕刻劑，磷酸、醋酸、及硝酸之混合溶液等能被使用。另一選擇係，諸如ITO-07N(藉由KANTO化學股份有限公司所生產)之蝕刻劑可被使用。
其次，第一熱處理較佳地係在該氧化物半導體層上施行。藉由該第一熱處理，該氧化物半導體層可被脫水或脫氫。該第一熱處理之溫度係高於或等於攝氏300度及低於或等於攝氏750度、較佳地係高於或等於攝氏400度及低於該基板之應變點。譬如，該基板被導入使用電阻加熱元件等之電爐，且該氧化物半導體層140在攝氏450度於氮大氣中遭受熱處理達一小時。於該熱處理期間，該氧化物半導體層140係不暴露至空氣，以防止水或氫之進入。
注意熱處理設備不被限制於電爐，並可為以藉由諸如被加熱的氣體等之媒介所給與的熱傳導或熱輻射加熱待處理之物體的設備。譬如，快速熱退火(RTA)設備、諸如氣體快速熱退火(GRTA)設備或燈泡快速熱退火(LRTA)設備能被使用。LRTA設備係藉由光(電磁波)之輻射用於加熱待處理物件之設備，該光由諸如鹵素燈、金屬鹵化物燈、氙電弧燈、碳電弧燈、高壓鈉燈、或高壓水銀燈之燈泡所放射。GRTA設備係使用高溫氣體之熱處理用設備。當作該氣體，不會與待藉由熱處理所處理之物體反應的惰性氣體、諸如氮或諸如氬之稀有氣體被使用。
譬如，當作該第一熱處理，GRTA可被施行如下。該基板被放置在已加熱至攝氏650度至攝氏700度之高溫的惰性氣體中，被加熱達數分鐘，及被傳送與由該已加熱的惰性氣體取出。以GRTA，用於短時間週期之高溫熱處理能被達成。再者，GRTA為用於短時間週期之熱處理；因 此，其可甚至在高於該基板之應變點的溫度條件之下被採用。
注意該第一熱處理較佳地係在大氣中施行，該大氣包含氮或稀有氣體(例如氦、氖、或氬)當作其主要成份，且不包含水、氫等。譬如，被導入熱處理設備的氮或諸如氦、氖、或氬之稀有氣體的純度為6N(99.9999%)、較佳地係大於或等於7N(99.99999%)(亦即，該雜質之濃度係少於或等於1ppm、較佳地是少於或等於0.1ppm)。
於一些案例中，視該第一熱處理之條件或該氧化物半導體層之材料而定，該氧化物半導體層可被結晶成微晶質薄膜或多晶薄膜。譬如，該氧化物半導體層可被結晶至變成微晶質半導體層，具有90%或更多、或80%或更多結晶之程度。再者，於其它案例中，視該第一熱處理之條件或該氧化物半導體層之材料而定，該氧化物半導體層變成包含無晶體成份之非晶形氧化物半導體層。
該氧化物半導體層可變成氧化物半導體層，其中微晶質部份(具有大於或等於1奈米及少於或等於20奈米、典型大於或等於2奈米及少於或等於4奈米之粒徑)存在於非晶形氧化物半導體(譬如，該氧化物半導體層之表面)中。
再者，當微晶係於非晶形中對齊時，該氧化物半導體層之電特徵能被改變。譬如，於該氧化物半導體層係使用In-Ga-Zn-O-基氧化物標靶所形成之案例中，具有電等向 性之In2Ga2ZnO7的晶粒被對齊之微晶質部份係形成，藉此該氧化物半導體層之電特徵能被改變。
更特別地是，藉由對齊其c軸係在垂直於該氧化物半導體層之表面的方向中之In2Ga2ZnO7的晶粒，平行於該氧化物半導體層之表面的方向中之導電能被增加，且在垂直於該氧化物半導體層之表面的方向中之絕緣特性能被增加。再者，此一微晶質部份具有防止諸如水或氫的雜質進入該氧化物半導體層之功能。
注意包括該上述微晶質部份之氧化物半導體層能藉由用GRTA加熱該氧化物半導體層之表面所獲得。包含比Zn更多之In或Ga的濺鍍標靶之使用能夠使遠較佳之氧化物半導體層被形成。
該第一熱處理可在尚未被處理成該島形氧化物半導體層140之氧化物半導體層上施行。在該情況下，於該第一熱處理之後，該基板係由該加熱設備取出，且光刻步驟被施行。
注意該第一熱處理亦可被稱為脫水處理或脫氫處理，因為其於脫水或脫氫該氧化物半導體層140係有效的。其係可能在形成該氧化物半導體層之後、在該氧化物半導體層140之上堆疊源極與汲極電極層之後、或在該源極及汲極電極層之上形成保護絕緣層之後施行此脫水處理或脫氫處理。此脫水處理或脫氫處理可被進行不止一次。
其次，該源極電極層142a及該汲極電極層142b被形成，以便與該氧化物半導體層140接觸(看圖13F)。導 電層被形成，以覆蓋該氧化物半導體層140，且接著被局部地蝕刻，以致該源極電極層142a及該汲極電極層142b可被形成。
該導電層能藉由諸如包括濺鍍之電漿CVD方法或PVD方法的CVD方法所形成。用於該導電層的材料之範例包括選自鋁、鉻、銅、鉭、鈦、鉬、及鎢之元素；及包括這些元素之任一者當作一成份的合金。另一選擇係，選自錳、鎂、鋯、鈹、及釷的一或多個材料可被另一選擇地使用。再者另一選擇係，與選自鈦、鉭、鎢、鉬、鉻、釹、及鈧的一或多個元素結合之鋁可被使用作為該材料。該導電層可具有單層結構或二或更多層之堆層結構。譬如，包含矽的鋁薄膜之單層結構、鈦薄膜被堆疊在鋁薄膜之上的二層式結構、鈦薄膜、鋁薄膜、及鈦薄膜被依此順序堆疊之三層式結構、等等能被給與。
在此，紫外線、KrF雷射光、或ArF雷射光較佳地係被用於曝光供製成蝕刻遮罩。
該電晶體之通道長度(L)係藉由該源極電極層142a之底部及該汲極電極層142b的底部間之距離所決定。於該通道長度(L)係比25奈米較短之案例中，用以製成遮罩之曝光係使用具有數奈米至數十奈米之極短波長的極端紫外線施行。具有極端紫外線之曝光產生高解析度及大焦點深度。因此，稍後形成的電晶體之通道長度(L)可為由10奈米至1000奈米(包括在內)，且如此該電路之操作速率能被增加。
如適當的，用於該導電層及該氧化物半導體層140之材料及蝕刻條件被調整，以致該氧化物半導體層於該導電層的蝕刻中不被去除。於此步驟中，視該等材料及該等蝕刻條件而定，該氧化物半導體層140被局部地蝕刻成為具有一溝槽(凹陷部)之氧化物半導體層。
氧化物導電層可被形成於該氧化物半導體層140及該源極電極層142a之間、或於該氧化物半導體層140及該汲極電極層142b之間。其係可能連續地形成該氧化物導電層及一金屬層，該金屬層將成為該源極電極層142a或該汲極電極層142b(連續沈積)。該氧化物導電層可用作源極區域或汲極區域。此一氧化物導電層導致該源極區域或汲極區域的電阻中之減少，且如此達成該電晶體之高速運作。
為了減少所使用的遮罩之數目或步驟之數目，抗蝕劑遮罩係使用作為曝光遮罩之多色調遮罩所形成，光係透射經過曝光遮罩，以便具有複數強度，且蝕刻可使用抗蝕劑遮罩被施行。既然使用多色調遮罩所形成之抗蝕劑遮罩具有複數厚度(像階梯之形狀)，且可藉由施行蝕刻在形狀上進一步改變，該抗蝕劑遮罩可被使用在複數蝕刻步驟中，以提供不同的圖案。因此，對應於至少二種不同圖案之抗蝕劑遮罩可藉由使用多色調遮罩被形成。如此，曝光遮罩之數目能被減少，且對應光刻步驟之數目亦可被減少，藉此步驟之簡單化能被實現。
注意使用諸如N2O、N2、或Ar之氣體的電漿處理較 佳地係在該上面製程之後施行。該電漿處理去除吸附至該氧化物半導體層之經曝光的表面上之水等。於該電漿處理中，氧及氬之混合氣體可被使用。
其次，與該氧化物半導體層140的一部份接觸之保護絕緣層144被形成，而不會暴露至空氣(看圖13G)。
如適當的，該保護絕緣層144能使用諸濺鍍方法之方法所形成，藉由該方法，諸如水或氫之雜質被防止進入該保護絕緣層144。該保護絕緣層144之厚度為至少係1奈米或更大。用於該保護絕緣層144的材料之範例包括氧化矽、氮化矽、氮氧化矽、及氮化矽氧化物。結構可為單層結構或堆層組結構，用於該保護絕緣層144之沈積的基板溫度較佳地係高於或等於室溫及低於或等於攝氏300度。用於該沈積之大氣較佳地係稀有氣體(典型氬)大氣、氧大氣、或稀有氣體(典型氬)及氧之混合大氣。
當氫被包含於該保護絕緣層144中時，氫之進入該氧化物半導體層140或該氧化物半導體層140中藉由該氫之氧的引出，藉此製成該氧化物半導體層140的背後通道側上之電阻為低的，以致寄生通道可被形成。因此，其重要的是採用一形成方法，其中氫未被使用，以便形成包含盡可能少的氫之保護絕緣層144。
其較佳的是形成該保護絕緣層144，同時去除留在該處理室中之濕氣，以便防止氫、氫氧基、或濕氣進入該氧化物半導體層140及該保護絕緣層144。
為了去除該處理室中之殘餘濕氣，捕集真空泵較佳地 係被使用。譬如，低溫泵、離子泵、或鈦昇華泵較佳地係被使用。該抽空單元可為設有冷阱之渦輪增壓泵。於使用該低溫泵抽空之處理室中，氫分子、包含氫原子之諸如水(H2O)等等化合物被去除，藉此該處理室中所形成的保護絕緣層144中之雜質濃度能被減少。
用於該保護絕緣層144之沈積的濺鍍氣體較佳地係高純度氣體，其中諸如氫、水、氫氧基或氫化物之雜質的濃度被減少至大約百萬分之數個(ppm)(較佳地是大約十億分之數個(ppb))。
其次，第二熱處理較佳地係在惰性氣體大氣或氧氣體大氣中施行(較佳地係在由攝氏200度至攝氏400度(包括在內)、例如攝氏250度至攝氏350度(包括在內))。譬如，該第二熱處理係在氮大氣中於攝氏250度施行達一小時之久。該第二熱處理能減少電晶體的電特徵中之變化。
再者，熱處理可於空氣中在攝氏100度至攝氏200度(包括在內)被施行達1小時至30小時。此熱處理可在固定的加熱溫度被施行。另一選擇係，該加熱溫度中之以下變化可被反覆地進行複數次：該加熱溫度係由室溫增加至攝氏100度至攝氏200度(包括在內)的溫度，且接著被減少至室溫。再者，此熱處理可在形成該保護絕緣層之前於減壓之下被施行。在該減壓之下，該熱處理時間可被縮短。注意此熱處理可代替該第二熱處理被施行或在該第二熱處理之前及之後被施行。
其次，該層間絕緣層146係形成在該保護絕緣層144之上(看圖14A)。該層間絕緣層146能藉由PVD方法、CVD方法等所形成。該層間絕緣層146能使用包括無機絕緣材料之材料被形成，該無機絕緣材料諸如氧化矽、氮化矽氧化物、氮化矽、氧化鉿、氧化鋁、或氧化鉭。在形成該層間絕緣層146之後，其較佳地藉由CMP、蝕刻等平坦化一表面。
其次，抵達該電極層136a、該電極層136b、該電極層136c、該源極電極層142a、及該汲極電極層142b之開口係在該層間絕緣層146、該保護絕緣層144、及該閘極絕緣層138中形成。然後，導電層148被形成，以便充填該等開口(看圖14B)。該等開口能藉由蝕刻使用一遮罩所形成。該遮罩可藉由曝光以一光罩之使用所製成，譬如。濕式蝕刻法或乾式蝕刻法的其中之一能被使用作為該蝕刻法；由於微型裝配，乾蝕刻法較佳地係被使用。該導電層148能藉由諸如PVD方法或CVD方法之沈積方法所形成。用於該導電層148的材料之範例包括導電材料，諸如鉬、鈦、鉻、鉭、鎢、鋁、銅、釹、及鈧；與這些材料之任一者的合金及化合物(例如氮化物)。
特別地是，當作範例，一方法能被採用，其中：鈦之薄膜係於包括該等開口之區域中藉由PVD方法所形成；氮化鈦之薄膜係藉由CVD方法所形成；及鎢薄膜被形成，以充填該等開口。在此，藉由PVD方法所形成之鈦薄膜在一介面使氧化物薄膜除氧，以便減少與該下電極層 (在此，該電極層136a、該電極層136b、該電極層136c、該源極電極層142a、及該汲極電極層142b)之接觸電阻。在此之後所形成的氮化鈦薄膜具有一阻障功能，以抑制導電材料之擴散。再者，在鈦、氮化鈦等阻障薄膜被形成之後，銅薄膜可藉由電鍍方法被形成。
在形成該導電層148之後，部份該導電層148係藉由蝕刻、CMP等所去除，且該層間絕緣層146如此被暴露，藉此形成該電極層150a、該電極層150b、該電極層150c、該電極層150d、及該電極層150e(看圖14C)。注意當該電極層150a、該電極層150b、該電極層150c、該電極層150d、及該電極層150e係藉由去除部份該導電層148所形成時，其較佳的是形成一平面式表面。藉由平坦化該層間絕緣層146、該電極層150a、該電極層150b、該電極層150c、該電極層150d、及該電極層150e之表面，電極、佈線、絕緣層、半導體層等較佳地係可在該稍後步驟中形成。
再者，該絕緣層152被形成，且抵達該電極層150a、該電極層150b、該電極層150c、該電極層150d、及該電極層150e之開口係在該絕緣層152中形成。然後，導電層被形成，以便充填該等開口。在此之後，部份該導電層係藉由蝕刻、CMP等所去除，且該絕緣層152如此被暴露，藉此形成電極層154a、電極層154b、電極層154c、及電極層154d(看圖14D)。此製程係類似於用於該電極層150a之形成等等的製程；如此，詳細之敘 述被省略。
當該n通道電晶體164係以該上面方式形成時，該氧化物半導體層140之氫濃度為5×1019(原子/立方公分)或更低，且該n通道電晶體164之關閉狀態電流為1×10-13[A]或更低。具有優異之特徵的此一n通道電晶體164被使用於具體實施例1至6中所敘述之邏輯電路，藉此備用電力中之減少與該邏輯電路的故障之抑制可被達成。
<修改範例>
圖15、圖16A及16B、圖17A及17B、與圖18A及18B說明該n通道電晶體164之結構的修改範例。圖15、圖16A及16B、圖17A及17B、與圖18A及18B中所說明之電晶體160的每一結構係與圖11者相同。
圖15說明具有一結構的n通道電晶體164之範例，其中該閘極電極層136d被放置在該氧化物半導體層140下方，且該源極電極層142a與該汲極電極層142b之尾端部與氧化物半導體層140接觸。
圖11結構及圖15結構間之大差異係該氧化物半導體層140被連接至該源極及汲極電極層142a及142b之位置。亦即，該氧化物半導體層140之頂部表面係與圖11中之結構中的源極與汲極電極層142a及142b接觸，反之該氧化物半導體層140之底部表面係與圖15中之結構中的源極與汲極電極層142a及142b接觸。再者，該接觸位置中之差異導致其它電極、絕緣層等等之不同配置。每一 零組件之細節係與圖11之那些者相同。
特別地是，圖15所說明之n通道電晶體164包括設在該層間絕緣層128之上的閘極電極層136d、設在該閘極電極層136d之上的閘極絕緣層138、設在該閘極絕緣層138之上的源極與汲極電極層142a及142b、與和該源極與汲極電極層142a及142b之頂部表面接觸的氧化物半導體層140。此外，在該n通道電晶體164之上，該保護絕緣層144被提供，以便覆蓋該氧化物半導體層140。
圖16A及16B之每一個說明n通道電晶體164，其中該閘極電極層136d係設在該氧化物半導體層140之上。圖16A說明一結構之範例，其中該源極與汲極電極層142a及142b係與該氧化物半導體層140之底部表面接觸。圖16B說明一結構之範例，其中該源極與汲極電極層142a及142b係與該氧化物半導體層140之頂部表面接觸。
圖16A及16B中之結構與圖11及圖15中之結構的大差異為該閘極電極層136d被放置在該氧化物半導體層140之上。再者，圖16A中之結構與圖16B中之結構間的大差異為該源極與汲極電極層142a及142b係與該氧化物半導體層140之底部表面或頂部表面的其中之一接觸。再者，這些差異導致其它電極、絕緣層等等之不同配置。每一零組件之細節係與圖11之那些者相同。
特別地是，圖16A所說明之n通道電晶體164在與該氧化物半導體層140重疊之區域中，包括設在該層間絕緣 層128之上的源極與汲極電極層142a及142b、與該源極與汲極電極層142a及142b之頂部表面接觸的氧化物半導體層140、設在該氧化物半導體層140之上的閘極絕緣層138、與設在該閘極絕緣層138之上的閘極電極層136d。
圖16B所說明之n通道電晶體164包括設在該層間絕緣層128之上的氧化物半導體層140、被提供至與該氧化物半導體層140之頂部表面接觸的源極與汲極電極層142a及142b、設在該氧化物半導體層140及該源極與汲極電極層142a及142b之上的閘極絕緣層138、及設在該閘極絕緣層138之上且於與該氧化物半導體層140重疊之區域中的閘極電極層136d。
注意於圖16A及16B中之結構中，零組件(例如該電極層150a或該電極層154a)有時候被由圖11等之結構省略。於此案例中，諸如製造製程之簡單化的第二效果能被獲得。其係不用說非基本之零組件亦可在圖11等等中之結構中被省略。
於元件之尺寸係相當大及該閘極電極層136d被放置在該氧化物半導體層140下方之案例中，圖17A及17B之每一個說明該n通道電晶體164。於此案例中，對於一表面及覆蓋範圍之平面性的要求係相當適當，以致其係不需要形成待嵌入絕緣層中之佈線、電極等等。譬如，該閘極電極層136d等等能在形成導電層之後藉由佈圖所形成。
圖17A中之結構及圖17B中之結構間的大差異係該 源極與汲極電極層142a及142b為與該氧化物半導體層140之底部表面或頂部表面的其中之一接觸。再者，這些差異導致其它電極、絕緣層等等被以不同方式配置。每一零組件之細節係與圖11之那些者等等相同。
特別地是，圖17A所說明之n通道電晶體164包括設在該層間絕緣層128之上的閘極電極層136d、設在該閘極電極層136d之上的閘極絕緣層138、設在該閘極絕緣層138之上的源極與汲極電極層142a及142b、及與該源極與汲極電極層142a及142b之頂部表面接觸的氧化物半導體層140。
再者，圖17B所說明之n通道電晶體164包括設在該層間絕緣層128之上的閘極電極層136d、設在該閘極電極層136d之上的閘極絕緣層138、設在該閘極絕緣層138之上以便與該閘極電極層136d重疊的氧化物半導體層140、及被提供至與該氧化物半導體層140之頂部表面接觸的源極與汲極電極層142a及142b。
注意亦於圖17A及17B中之結構中，零組件有時候被由圖11等之結構省略。亦於此案例中，諸如製造製程之簡單化的第二效果能被獲得。
於該元件之尺寸係相當大及該閘極電極層136d被放置在該氧化物半導體層140之上的案例中，圖18A及18B之每一個說明該n通道電晶體164。亦於此案例中，對於一表面及覆蓋範圍之平面性的要求係相當適當，以致其係不需要形成待嵌入絕緣層中之佈線、電極等等。譬如，該 閘極電極層136d等等能在形成導電層之後藉由佈圖所形成。
圖18A中之結構及圖18B中之結構間的大差異係該源極與汲極電極層142a及142b為與該氧化物半導體層140之底部表面或頂部表面的其中之一接觸。再者，這些差異導致其它電極、絕緣層等等被以不同方式配置。每一零組件之細節係與圖11之那些者等等相同。
特別地是，圖18A所說明之n通道電晶體164包括設在該層間絕緣層128之上的源極與汲極電極層142a及142b、與該源極與汲極電極層142a及142b之頂部表面接觸的氧化物半導體層140、設在該源極與汲極電極層142a及142b與該氧化物半導體層140之上的閘極絕緣層138、與設在該閘極絕緣層138之上的閘極電極層136d，以便與該氧化物半導體層140重疊。
圖18B所說明之n通道電晶體164包括設在該層間絕緣層128之上的氧化物半導體層140、被提供至與該氧化物半導體層140之頂部表面接觸的源極與汲極電極層142a及142b、設在該源極與汲極電極層142a及142b與該氧化物半導體層140之上的閘極絕緣層138、與設在該閘極絕緣層138之上且於與該氧化物半導體層140重疊之區域中的閘極電極層136d。
注意亦於圖18A及18B中之結構中，零組件有時候被由圖11等之結構省略。亦於此案例中，諸如製造製程之簡單化的第二效果能被獲得。
於此具體實施例中，該n通道電晶體164係形成在該p通道電晶體160之上以具有堆疊結構的範例被敘述；然而，該p通道電晶體160及該n通道電晶體164之結構不被限制於該上面者。譬如，該p通道電晶體及該n通道電晶體能被形成在相同的平面式表面之上。再者，該p通道電晶體160及該n通道電晶體164互相重疊之結構可被採用。
該上述n通道電晶體164係應用至被包括於具體實施例1至6中所敘述之邏輯電路中的n通道電晶體，藉此透過該電晶體之電荷的滲漏可被抑制。其結果是，備用電力中之減少及該邏輯電路之故障的抑制能被達成。
注意此具體實施例或其一部份之內容可被與其他具體實施例或其一部份之內容、或範例或其一部份之內容自由地組合。
(具體實施例8)
於此具體實施例中，被包括在具體實施例1至6中所敘述之邏輯電路的任一者中之電晶體的範例將被敘述。特別地是，將敘述薄膜電晶體之範例，其中通道形成區域係使用氧化物半導體所形成。
於此具體實施例中，薄膜電晶體的一具體實施例及其製造步驟係參考圖19A及19B與圖20A至20E敘述。
圖19A及19B分別說明薄膜電晶體之範例的平面式結構及橫截面結構。圖19A及19B所說明之薄膜電晶體 460具有頂部閘極結構。
圖19A係該頂部閘極薄膜電晶體460之平面圖，且圖19B係沿著圖19A的剖線D1-D2之橫截面視圖。
薄膜電晶體460在具有絕緣表面的基板450之上包括絕緣層457、源極或汲極電極層465a(465a1與465a2)、氧化物半導體層462、源極或汲極電極層465b、佈線層468、閘極絕緣層452、及閘極電極層461(461a與461b)。該源極或汲極電極層465a(465a1與465a2)係透過該佈線層468電連接至佈線層464。雖然未示出，該源極或汲極電極層465b係亦於該閘極絕緣層452中所形成之開口中電連接至佈線層。
在該基板450之上製造該薄膜電晶體460的製程係在下面參考圖20A至20E敘述。
首先，用作基底薄膜之絕緣層457係形成在具有絕緣表面的基板450之上。
於此具體實施例中，氧化矽層係藉由濺鍍方法被形成為該絕緣層457。該基板450被傳送進入一處理室，包含在其中去除氫及濕氣的高純度氧之濺鍍氣體被導入該處理室，且矽標靶或石英(較佳地係人造水晶)被使用，以致該氧化矽層係沈積在該基板450上當作該絕緣層457。氧或氧及氬之混合氣體可被使用作為該濺鍍氣體。
譬如，氧化矽層係藉由RF濺鍍方法在以下條件之下所形成：該濺鍍氣體之純度為6N；石英(較佳地係，人工石英)被使用；該基板溫度為攝氏108度；該基板及該 標靶間之距離(T-S距離)係60毫米；該壓力係0.4巴；該高頻功率係1.5千瓦；且該大氣係包含氧及氬(氧對氬之流速比率為1：1(每一流速為25sccm))之大氣。該氧化矽之厚度係100奈米。注意代替石英(較佳地係，人工石英)，當該氧化矽層被形成時，矽標靶能被使用作為所使用之標靶。
在該種情況下，該絕緣層457較佳地係被形成，同時去除留在該處理室中之濕氣。這是用以防止氫、氫氧基、或濕氣被包含在該絕緣層457中。於使用低溫泵抽空之處理室中，氫原子、包含氫原子之諸如水(H2O)等化合物被去除，藉此該處理室中所形成的絕緣層457中之雜質的濃度能被減少。
用於該絕緣層457之沈積的濺鍍氣體較佳地係高純度氣體，其中諸如氫、水、氫氧基、或氫化物的雜質之濃度被減少至大約百萬分之數個(ppm)或十億分之數個(ppb)。
再者，該絕緣層457可具有堆疊層結構，其中譬如，諸如氮化矽層、氮化矽氧化物層、氮化鋁層、或氮化鋁氧化物層之氮化物絕緣層及氧化物絕緣層被依此順序堆疊由該基板450側面堆疊。
譬如，包含由其去除氫及濕氣之高純度氮的濺鍍氣體被導入該氧化矽層及該基板之間，且矽標靶被使用，藉此氮化矽層被形成。亦於此案例中，以類似於形成該氧化矽層之方式，其較佳的是該氮化矽層被形成，同時去除該處 理室中之殘餘濕氣。
其次，導電薄膜係形成在該絕緣層457之上。藉由第一光刻步驟之施行，抗蝕劑遮罩係形成在該導電薄膜之上，並選擇性之蝕刻被施行，以致該源極或汲極電極層465a1入及465a2被形成。然後，該抗蝕劑遮罩被去除(看圖20A)。在橫截面中其似乎好像分開該源極或汲極電極層465a1及465a2；然而，該源極或汲極電極層465a1及465a2係連續之薄膜。注意該源極電極層及該汲極電極層較佳地係於端部中具有錐形之形狀，因為具有堆疊在其上之閘極絕緣層的含蓋範圍可被改善。
當作該源極或汲極電極層465a1及465a2之材料，有選自Al、Cr、Cu、Ta、Ti、Mo、及W之元素；包含這些元素之任一者的合金；包含這些元素之任一者的組合之合金薄膜；等等。再者，選自錳、鎂、鋯、鈹、及釔的一或多個材料可被使用。該導電層可具有單層結構或二或更多層之堆疊層結構。譬如，包含矽的鋁層之單層結構；鋁層及被堆疊在鋁層之上的鈦層之二層式結構；鈦層、鋁層、及鈦層被依此順序堆疊之三層式結構、等等能被給與。另一選擇係，包含鋁(Al)及選自鈦(Ti)、鉭(Ta)、鎢(W)、鉬(Mo)、鉻(Cr)、釹(Nd)、與鈧(Sc)的一或複數個元素之層、合金層、或氮化物層可被使用。
於此具體實施例中，鈦層係藉由用於該源極或汲極電極層465a1及465a2的濺鍍方法形成至150奈米之厚度。
其次，具有2奈米至200奈米(包括在內)之厚度的 氧化物半導體薄膜被形成在該絕緣層457及該源極或汲極電極層465a1及465a2之上。
其次，該氧化物半導體層於第二光刻步驟中被處理成島形氧化物半導體層462(看圖20B)。於此具體實施例中，該氧化物半導體層係藉由濺鍍方法使用In-Ga-Zn-O基氧化物半導體標靶所形成。
該基板被固持在保持減壓之下的處理室中，已由其去除氫及濕氣之濺鍍氣體被導入該處理室，同時去除該處理室中之殘餘濕氣，藉此該氧化物半導體層使用金屬氧化物當作標靶被沈積在該基板450之上。為了去除該處理室中之殘餘濕氣，捕集真空泵較佳地係被使用。譬如，低溫泵、離子泵、或鈦昇華泵較佳地係被使用。該抽空單元可為設有冷阱之渦輪增壓泵。譬如，於被以低溫泵之使用來抽空之處理室中，包含氫原子之諸如水(H2O)的化合物(進一步較佳地係，化合物包含碳原子)、等等被去除，藉此該處理室中所形成之氧化物半導體層中的雜質濃度能被減少。當該氧化物半導體層被形成時，該基板可被加熱。
用於該氧化物半導體層之沈積的濺鍍氣體較佳地係高純度氣體，其中諸如氫、水、氫氧基或氫化物之雜質的濃度被減少至大約百萬分之數個(ppm)或十億分之數個(ppb)。
該沈積條件之範例係如下：該基板溫度係室溫，該基板及該標靶間之距離係60毫米，該壓力係0.4Pa，該直流 電(DC)電源係0.5千瓦，且該大氣係包含氧及氬(氧對氬之流速比率為15sccm：30sccm)之大氣。注意當脈衝式直流(DC)電源被使用時，薄膜沈積中所產生之粉末物質(亦被稱為微粒或灰塵)能被減少，且該薄膜厚度極可能為均勻的。該氧化物半導體層之厚度較佳地係5奈米至30奈米(包括在內)。注意適當的厚度視氧化物半導體材料而定不同，且該厚度視該材料而定可被設定為適當的。
於此具體實施例中，該氧化物半導體層藉由濕式蝕刻法以磷酸、醋酸、及硝酸之混合溶液當作蝕刻劑被處理成該島形氧化物半導體層462。
其次，該氧化物半導體層462係遭受第一熱處理。該第一熱處理之溫度係高於或等於攝氏400度及低於或等於攝氏750度、較佳地係高於或等於攝氏400度及低於該基板之應變點。於此具體實施例中，該基板被放入一種熱處理設備之電爐，且熱處理係在攝氏450度於氮大氣中在該氧化物半導體層上施行達一小時，且該氧化物半導體層不暴露至空氣，以致防止水或氫之進入。該氧化物半導體層。藉由該第一熱處理，該氧化物半導體層462可被脫水或脫氫。
注意熱處理設備不被限制於電爐，並可為設有用以使用來自諸如電阻加熱元件之加熱元件的熱傳導或熱輻射加熱待處理之物體的裝置者。譬如，快速熱退火(RTA)設備、諸如氣體快速熱退火(GRTA)設備或燈泡快速熱退 火(LRTA)設備能被使用。譬如，當作該第一熱處理，GRTA可被施行如下：該基板係傳送進入已加熱至如攝氏650度至攝氏700度高之高溫的惰性氣體，被加熱達數分鐘，及被由該已加熱至該高溫的惰性氣體取出。以GRTA，能夠高溫熱處理達一段短時間週期。
注意於該第一熱處理中，其較佳的是該水、氫、等等不被包含在氮或諸如氦、氖、或氬之稀有氣體的大氣中。其較佳的是被導入熱處理設備的氮或諸如氦、氖、或氬之稀有氣體的純度被設定為6N(99.9999%)或更高、較佳地係7N(99.99999%)或更高(亦即，該雜質濃度為1ppm或更低、較佳地係0.1ppm或更低)。
視該第一熱處理之條件與該氧化物半導體層之材料而定，該氧化物半導體層可被結晶成微晶質或多晶。
該氧化物半導體層之第一熱處理可在將該氧化物半導體層處理成島形氧化物半導體層之前施行。在該情況下，於該第一熱處理之後，該基板係由該加熱設備取出，且接著光刻步驟被施行。
用於該氧化物半導體層之脫水及/或脫氫作用的熱處理可在以下時序之任一者被施行：在形成該氧化物半導體層之後；在該氧化物半導體層之上形成源極電極與汲極電極之後；與在該源極電極及該汲極電極之上形成閘極絕緣層之後。
其次，導電層係形成在該絕緣層457及該氧化物半導體層462之上。抗蝕劑遮罩係藉由施行第三光刻步驟而形 成在該導電層之上，且選擇性之蝕刻被施行，以致該源極或汲極電極層465b及該佈線層468被形成。然後，該抗蝕劑遮罩被去除(看圖20C)。該源極或汲極電極層465b及該佈線層468可使用與該源極或汲極電極層465a1及465a2的材料及步驟類似之材料及步驟所形成。
於此具體實施例中，鈦薄膜係藉由用於該源極或汲極電極層465b及該佈線層468之濺鍍方法被形成為150奈米的厚度。於此具體實施例中，該源極或汲極電極層465a1及465a2係由該鈦薄膜所形成，而該源極或汲極電極層465b係由該鈦薄膜所形成；據此，該源極或汲極電極層465a1及465a2之蝕刻選擇性係與該源極或汲極電極層465b之蝕刻選擇性相同或大體上相同。當該源極或汲極電極層465b被蝕刻時，為了防止該源極或汲極電極層465a1及465a2被蝕刻，該佈線層468被設在未以該氧化物半導體層462覆蓋的源極或汲極電極層465a2的一部份之上。於該蝕刻步驟中使用對於該源極或汲極電極層465a1及465a2提供該源極或汲極電極層465b之高選擇性比率的不同材料之案例中，在蝕刻中保護該源極或汲極電極層465a2的佈線層468不須被提供。
注意如適當的，材料及蝕刻條件被調整，以致該氧化物半導體層462當該導電薄膜被蝕刻時不被去除。
於此具體實施例中，Ti層被使用作為該導電層，In-Ga-Zn-O-基氧化物半導體被使用作為該氧化物半導體層462，且氫氧化銨溶液(氨、水、及過氧化氫溶液之混合 物)被使用作為蝕刻劑。
注意於該第三光刻步驟中，僅只部份該氧化物半導體層462被蝕刻，藉此具有溝槽(凹陷部)之氧化物半導體層可被形成。用以形成該源極或汲極電極層465b及該佈線層468之抗蝕劑遮罩能以噴墨方法被形成。藉由噴墨方法之抗蝕劑遮罩的形成不需要光罩；如此，製造成本能被減少。
其次，該閘極絕緣層452被形成在該絕緣層457、該氧化物半導體層462、該源極或汲極電極層465a1與465a2、該源極或汲極電極層465b、及該佈線層468之上。
該閘極絕緣層452能藉由電漿CVD方法、濺鍍方法等使用氧化矽層、氮化矽層、氮氧化矽層、氮化矽氧化物層、及氧化鋁層之任一者被形成具有單層或堆疊層。為了防止該閘極絕緣層452包含大量氫，較佳地係藉由濺鍍方法形成該閘極絕緣層452。於藉由濺鍍方法形成氧化矽層之案例中，矽標靶或石英標靶被使用作為標靶，且氧或氧及氬之混合氣體被使用作為濺鍍氣體。
該閘極絕緣層452能具有一結構，在此氧化矽層及氮化矽層被由該源極或汲極電極層465a1及465a2與該源極或汲極電極層465b之側面堆疊。於此具體實施例中，氧化矽層係在以下的條件之下藉由RF濺鍍方法形成至100奈米之厚度該壓力係0.4巴；該高頻功率係1.5千瓦；該大氣係包含氧及氬(氧對氬之流速比率為1：1(每一流 速為25sccm))之大氣。
其次，藉由第四光刻步驟之施行，抗蝕劑遮罩被形成，且選擇性蝕刻被施行，以去除部份該閘極絕緣層452，以致抵達該佈線層438之開口423被形成(看圖20D)。在形成該開口423中，雖然未示出，抵達該源極或汲極電極層465b之開口可被形成。於此具體實施例中，抵達該源極或汲極電極層465b之開口係在進一步堆疊一層間絕緣層之後形成，且用於電連接之佈線層被形成在該開口中。
然後，在導電薄膜係形成在該閘極絕緣層452之上及該開口423中之後，該閘極電極層461(461a與461b)及該佈線層464係在第五光刻步驟中形成。注意可藉由噴墨方法形成抗蝕劑遮罩。藉由噴墨方法之抗蝕劑遮罩的形成不需要光罩；如此，製造成本能被減少。
再者，該閘極電極層461(461a與461b)及該佈線層464可被形成具有單層結構或堆疊層結構，並使用諸如鉬、鈦、鉻、鉭、鎢、鋁、銅、釹、或鈧之金屬材料之任一者、與包含這些材料之任一者當作主要成份之合金材料。
於此具體實施例中，鈦層藉由用於該閘極電極層461(461a與461b)及該佈線層464的濺鍍方法被形成至150奈米之厚度。
其次，第二熱處理(較佳地係在攝氏200度至攝氏400度(包括在內)、例如由攝氏250度至攝氏350度 (包括在內))係在惰性氣體大氣或氧氣體大氣中施行。於此具體實施例中，該第二熱處理係在攝氏250度的氮大氣中施行達1小時之久。該第二熱處理可在保護絕緣層或平坦化絕緣層被形成在該薄膜電晶體460之上之後被施行。
再者，熱處理可在攝氏100度至攝氏200度(包括在內)於空氣中被施行達1小時至30小時。此熱處理可在固定的加熱溫度被施行。另一選擇係，該加熱溫度中之以下變化可被反覆地進行複數次：該加熱溫度係由室溫增加至攝氏100度至攝氏200度(包括在內)，且接著被減少至室溫。再者，此熱處理可在形成該氧化物絕緣層之前於減壓之下被施行。在該減壓之下，該熱處理時間可被縮短。
透過該上述製程，包括該氧化物半導體層462的薄膜電晶體460可被形成，其中氫、濕氣、氫化物、及氫氧化合物之濃度被減少(看圖20E)。
保護絕緣層或用於平坦化之平坦化絕緣層可被設在該薄膜電晶體460之上。雖然未示出，抵達該源極或汲極電極層465b之開口可被形成在該閘極絕緣層452與該保護絕緣層或該平坦化絕緣層中，且用於電連接至該源極或汲極電極層465b之佈線層係形成於該開口中。
如上面所述在形成該氧化物半導體層中去除留在反應大氣中之濕氣，藉此該氧化物半導體層中之氫及氫化物的濃度能被減少。因此，該氧化物半導體層能被穩定。
該上述薄膜電晶體係應用至被包括在具體實施例1至6中所敘述之邏輯電路的電晶體，藉此電荷經過該電晶體之滲漏能被抑制。其結果是，該邏輯電路的電力消耗(備用電力)中之減少與故障的抑制能被達成。
注意此具體實施例或其一部份之內容可被與其他具體實施例或其一部份之內容、或範例或其一部份之內容自由地組合。
(具體實施例9)
於此具體實施例中，被包括在具體實施例1至6中所敘述之邏輯電路的任一者中之電晶體的範例將被敘述。特別地是，使用氧化物半導體形成通道形成區域的薄膜電晶體之範例將被敘述。
此具體實施例之薄膜電晶體及其製造方法的一具體實施例被參考圖21A至21E敘述。
圖21A至21E說明薄膜電晶體之橫截面結構。圖21E所說明之薄膜電晶體390具有一底部閘極結構，且被稱為反向錯置薄膜電晶體，該薄膜電晶體390係使用單閘極薄膜電晶體敘述；然而，當需要時，包括複數通道形成區域之多閘極薄膜電晶體能被形成。
下文，在基板394之上製造該薄膜電晶體390的製程係參考圖21A至21E被敘述。
首先，導電薄膜被形成在具有絕緣表面的基板394之 上，且接著，閘極電極層391係藉由第一光刻步驟之施行所形成。其較佳的是所形成之閘極電極層394的一端部具有錐形之形狀，因為具有堆疊在其上之閘極絕緣層的含蓋範圍被改善。注意抗蝕劑遮罩可藉由噴墨方法被形成。藉由噴墨方法之抗蝕劑遮罩的形成不需要光罩；如此，製造成本能被減少。
雖然在基板上無特別之限制，該基板能被使用作為具有一絕緣表面之基板394，該基板需要具有至少高到足以耐得住待稍後被施行之熱處理的耐熱性。使用鋇硼矽酸鹽玻璃、鋁硼矽酸鹽玻璃等所形成之玻璃基板能被使用。
於待稍後施行之熱處理的溫度為高之案例中，應變點高於或等於攝氏730度之玻璃基板較佳地係被使用。譬如，當作該玻璃基板，諸如矽酸鋁玻璃、鋁硼矽酸鹽玻璃、或鋇硼矽酸鹽玻璃之玻璃材料被使用。注意具有耐熱性之更實用的玻璃可被獲得，當其包含比氧化硼(B2O3)較大數量之氧化鋇(BaO)。因此，包含比B2O3更多之BaO的玻璃基板較佳地係被使用。
注意當作該上面玻璃基板，由諸如陶瓷基板、石英玻璃基板、或藍寶石基板的絕緣體所形成之基板可被使用。另一選擇係，結晶玻璃等可被使用。又另一選擇係，如適當的，塑膠基板等能被使用。
用作基底薄膜之絕緣薄膜可被提供於該基板394及該閘極電極層391之間。該基底薄膜具有防止雜質元素由該基板394擴散之功能，並可被形成，以具有包括選自氮化 矽薄膜、氧化矽薄膜、氮化矽氧化物薄膜、及氮氧化矽薄膜的一或多個之單層結構或堆疊層結構。
該閘極電極層391可使用諸如鉬、鈦、鉻、鉭、鎢、鋁、銅、釹、或鈧之金屬材料、或包含這些材料之任一者當作其主要成份之合金材料被形成具有單層結構或堆疊層結構。
譬如，當作閘極電極層391之二層式結構，鉬層被堆疊在鋁層之上的二層式結構、鉬層被堆疊在銅層之上的二層式結構、氮化鈦層或氮化鉭層被堆疊在銅層之上的二層式結構、、氮化鈦層及鉬層被堆疊之二層式結構、或氮化鎢層及鎢層被堆疊之二層式結構係較佳的。另一選擇係，鎢層或氮化鎢層、鋁-矽合金層或鋁-鈦合金層、及氮化鈦層或鈦層被堆疊之三層式結構係較佳地被使用。注意該閘極電極層可使用透光導電層所形成。當作該透光導電層之材料的範例，透光導電氧化物等能被給與。
然後，該閘極絕緣層397係形成在該閘極電極層391之上。
該閘極絕緣層397能藉由電漿CVD方法、濺鍍方法等使用氧化矽層、氮化矽層、氮氧化矽層、氮化矽氧化物層、及氧化鋁層的一或多個被形成具有單層結構或堆疊層結構。為了防止該閘極絕緣層397包含大量氫，該閘極絕緣層397較佳地係藉由濺鍍方法所形成。譬如，於藉由濺鍍方法形成氧化矽層之案例中，矽標靶或石英標靶被使用作為標靶，且氧或氧及氬之混合氣體被使用作為濺鍍氣 體。
該閘極絕緣層397能具有一結構，其中氧化矽層及氮化矽層被由該閘極電極層391側面堆疊。譬如，具有100奈米之厚度的閘極絕緣層係以此一使得具有50奈米至200奈米(包括在內)之厚度的氮化矽層(SiNy(y>0))係藉由濺鍍方法所形成並當作第一閘極絕緣層，且接著具有5奈米至300奈米(包括在內)之厚度的氧化矽層(SiOx(x>0))被堆疊在該第一閘極絕緣層之上當作第二閘極絕緣層的方式形成。
為了使該閘極絕緣層397及氧化物半導體層393儘可能少地包含氫、氫氧基、及濕氣，其較佳的是在其之上形成該閘極絕緣層391的基板394或在該閘極絕緣層397被形成在其之上之後的一狀態中之基板394係在濺鍍設備的預先加熱室中預先加熱當作用於薄膜形成之預處理以致被吸附在該基板394之諸如氫或濕氣的雜質被消除，且接著施行抽空。注意該預先加熱之溫度係高於或等於攝氏100度及低於或等於攝氏400度、較佳地係高於或等於攝氏150度及低於或等於攝氏300度。當作被提供於該預先加熱室之抽空單元，低溫泵係較佳地被使用。注意此預先加熱處理可被省略。再者，此預先加熱步驟能以類似該上面之方式相對於該基板394於一狀態中施行，在此源極電極層395a與汲極電極層395b係在形成氧化物絕緣層396之前被形成。
然後，該氧化物半導體層393在該閘極絕緣層397之 上被形成至由2奈米至200奈米的厚度(看圖21A)。
注意在該氧化物半導體層393係藉由濺鍍方法所形成之前，該閘極絕緣層397的表面上之灰塵較佳地係藉由反向濺鍍所去除，其中氬氣被導入及電漿被產生。該反向濺鍍意指一方法，其中沒有電壓之施加至標靶側面，RF電源被使用於在氬大氣中施加電壓至基板側，以在該基板之附近產生電漿，以修改一表面。注意氮大氣、氦大氣、氧大氣等可被使用來代替氬大氣。
該氧化物半導體層393係藉由濺鍍方法所形成。該氧化物半導體層393係使用In-Ga-Zn-O-基氧化物半導體、In-Sn-Zn-O-基氧化物半導體、In-Al-Zn-O-基氧化物半導體、Sn-Ga-Zn-O-基氧化物半導體、Al-Ga-Zn-O-基氧化物半導體、Sn-Al-Zn-O-基氧化物半導體、In-Zn-O-基氧化物半導體、Sn-Zn-O-基氧化物半導體、Al-Zn-O-基氧化物半導體、In-O-基氧化物半導體、Sn-O-基氧化物半導體、或Zn-O-基氧化物半導體所形成。於此具體實施例中，該氧化物半導體層393係藉由使用In-Ga-Zn-O基金屬氧化物標靶之濺鍍方法所形成。再者，該氧化物半導體層393能藉由濺鍍方法在稀有氣體(典型氬)大氣、氧大氣、或稀有氣體(典型氬)及氧之大氣中所形成。於採用濺鍍方法之案例中，沈積可使用包含在2重量百分比至10重量百分比(包括在內)之SiO2的標靶被施行。
當作用以藉由濺鍍方法形成該氧化物半導體層393之標靶，包含氧化鋅當作主要成份之金屬氧化物標靶能被使 用。當作該金屬氧化物標靶之另一範例，包含In、Ga、及Zn(成份比率：In2O3：Ga2O3：ZnO=1：1：1[莫耳比率]、In：Ga：Zn=1：1：0.5[原子比率])之金屬氧化物標靶能被使用。當作包含In、Ga、及Zn之金屬氧化物標靶，具有In：Ga：Zn=1：1：1[原子比率]之成份比率的標靶、或具有In：Ga：Zn=1：1：2[原子比率]的成份比率之標靶亦能被使用。該金屬氧化物標靶之充填因素係90%至100%(包括在內)、且較佳地係95%至99.9%(包括在內)。藉由使用具有高充填因素的金屬氧化物標靶，密集之氧化物半導體層被形成。
該基板係固持在一被保持在減壓狀態中之處理室內側，且該基板被加熱至高於或等於室溫及低於攝氏400度的溫度。然後，已由其去除氫及濕氣之濺鍍氣體被導入該處理室，同時去除該處理室中之殘餘濕氣，且該氧化物半導體層393係使用金屬氧化物當作標靶被形成在該基板394之上。為了去除該處理室中之殘餘濕氣，捕集真空泵較佳地係被使用。譬如，低溫泵、離子泵、或鈦昇華泵較佳地係被使用。該抽空單元可為設有冷阱之渦輪增壓泵。於被以該低溫泵之使用來抽空之處理室中，包含氫原子之諸如水(H2O)的化合物(較佳地係包含碳原子之化合物)、等等被去除，藉此該處理室中所形成之氧化物半導體層中的雜質濃度能被減少。藉由使用濺鍍方法同時以低溫泵去除留在該處理室中之濕氣的薄膜形成，在形成該氧化物半導體層393之時的基板溫度可為高於或等於室溫及 低於攝氏400度。
當作該沈積條件的一範例，該基板及該標靶間之距離係100毫米、該壓力為0.6Pa、該直流(DC)電源係0.5千瓦、且該大氣係氧大氣(該氧流速的比例為100%)。注意當脈衝式直流(DC)電源被使用時，薄膜沈積中所產生之粉末物質(亦被稱為微粒或灰塵)能被減少，且該薄膜厚度係極可能為均勻的。該氧化物半導體層之厚度較佳地係5奈米至30奈米(包括在內)。注意適當厚度視氧化物半導體材料而定不同，且該厚度可視材料而定被設定為適當的。
濺鍍方法之範例包括RF濺鍍方法，其中高頻電源被使用於濺鍍電源；DC濺鍍方法；及脈衝式DC濺鍍方法，其中偏壓係以脈衝方式施加。RF濺鍍方法主要地被使用於絕緣薄膜被形成之案例中，且DC濺鍍方法主要地被使用於金屬層被形成之案例中。
此外，亦有多來源濺鍍設備，其中複數不同材料之標靶能被設定。以該多來源濺鍍設備，不同材料之層能被形成為堆疊在該同一室中，或複數種材料之薄膜能藉由在該同一室中同時放電所形成。
另一選擇係，在該室內側設有磁鐵系統及用於磁電管濺鍍方法之濺鍍設備、或用於ECR濺鍍方法的濺鍍設備能被使用，在該ECR濺鍍方法中，使用微波所產生之電漿被使用，而不會使用輝光放電。
再者，當作使用濺鍍方法之沈積方法，能使用反應濺 鍍方法，其中標靶物質及濺鍍氣體成份係於沈積期間互相起化學反應，以形成其薄的化合物薄膜；或偏壓濺鍍方法，其中電壓係亦於沈積期間施加至基板。
然後，藉由第二光刻步驟之施行，該氧化物半導體層被處理成島形氧化物半導體層399(看圖21B)。注意用於形成該島形氧化物半導體層399之抗蝕劑遮罩可藉由噴墨方法所形成。藉由噴墨方法之抗蝕劑遮罩的形成不需要光罩；如此，製造成本能被減少。
在該閘極絕緣層397中形成接觸孔之案例中，其步驟可在該氧化物半導體層399的形成之時被施行。
用於該氧化物半導體層393之蝕刻，濕式蝕刻、乾式蝕刻、或它們之兩者可被採用。
當作用於該乾式蝕刻之蝕刻氣體，包含氯(氯基氣體，諸如氯氣(Cl2)、氯化硼(BCl3)、氯化矽(SiCl4)、或四氯化碳(CCl4))之氣體較佳地係被使用。
另一選擇係，包含氟(氟基氣體，諸如四氟化碳(CF4)、氟化硫(SF6)、氟化氮(NF3)、或三氟甲烷(CHF3))之氣體；溴化氫(HBr)；氧(O2)；加入諸如氦(He)或氬(Ar)之稀有氣體的這些氣體之任一者；等能被使用。
當作該乾式蝕刻法，平行板RIE(反應離子蝕刻)方法或ICP(感應耦合電漿)蝕刻法能被使用。為了將該等層蝕刻成想要之形狀，如適當的，調整該蝕刻條件(施加 至線圈形電極的電力之數量、施加至基板側面上之電極的電力之數量、該基板側面上之電極的溫度等)。
當作用於濕式蝕刻之蝕刻劑，磷酸、醋酸、及硝酸之混合溶液等能被使用。此外，ITO07N(藉由KANTO化學股份有限公司所生產)亦可被使用。
在該濕式蝕刻之後，該蝕刻劑係藉由清洗隨同該被蝕刻掉之材料被去除。包含該蝕刻劑及被蝕刻掉的材料之不想要液體可被再使用。當諸如被包含於該氧化物半導體層中之銦的材料係在該蝕刻之後由該不想要之液體收集及再用時，該等資源可被有效率地使用，且該成本能被減少。
該等蝕刻條件(諸如蝕刻劑、蝕刻時間、及溫度)視該材料而定被適當地調整，以致該材料可被蝕刻成想要之形狀。
注意在該隨後步驟中於形成導電薄膜之前施行反向濺鍍係較佳的，以致附著在該氧化物半導體層399及該閘極絕緣層397的表面之抗蝕劑殘留物被去除。
其次，導電層係形成在該閘極絕緣層397及該氧化物半導體層399之上。該導電層可為藉由濺鍍方法或真空蒸發方法所形成。當作該導電層之材料，選自Al、Cr、Cu、Ta、Ti、Mo、及W之元素；包含這些元素之任一者當作一成份的合金；包含這些元素之任一者的組合之合金層；等等能被給與。再者，選自錳、鎂、鋯、鈹、及釔之材料的一或多個可被使用。該金屬導電層可具有單層結構或二或更多層之堆疊層結構。譬如，包含矽的鋁層之單層 結構、鋁層及被堆疊在鋁層之上的鈦層之二層式結構、鈦薄膜、鋁薄膜、及鈦薄膜被依此順序堆疊之三層式結構、等等能被給與。另一選擇係，包含鋁(Al)及選自鈦(Ti)、鉭(Ta)、鎢(W)、鉬(Mo)、鉻(Cr)、釹(Nd)、與鈧(Sc)的一或複數個元素之層、合金層、或氮化物層可被使用。
藉由第三光刻步驟之施行，抗蝕劑遮罩被形成在該導電層之上，且該抗蝕劑遮罩被選擇性地蝕刻，以致源極電極層395a與汲極電極層395b被形成。然後，該抗蝕劑遮罩被去除(看圖21C)，用於製成該抗蝕劑遮罩用之曝光，紫外光、KrF雷射光束、或ArF雷射光束較佳地係被使用。待稍後形成的薄膜電晶體之通道長度(L)係藉由該源極電極層395a之底部及該汲極電極層395b的底部間之距離所決定，該等電極層係在該氧化物半導體層399之上彼此毗連。在該通道長度(L)係比25奈米較短的案例中，在該第三光刻步驟中用以製成遮罩之曝光係使用具有數奈米至數十奈米之極短波長的極端紫外線施行。以極端紫外線之曝光產生高解析度及大焦點深度。因此，稍後被形成的電晶體之通道長度(L)可為由10奈米至1000奈米(包括在內)，且如此該電路之操作速率能被增加。此外，該斷開狀態電流係非常地小；如此，較低之電力消耗能被達成。
如適當的，諸層之材料及蝕刻條件被調整，以致不會在該導電層的蝕刻中去除該氧化物半導體層399。
於此具體實施例中，Ti層被使用作為該導電薄膜，In-Ga-Zn-O-基氧化物半導體被使用作為該氧化物半導體層399，且氫氧化銨溶液(氨、水、及過氧化氫溶液之混合物)被使用作為蝕刻劑。
於該第三光刻步驟中，僅只部份該氧化物半導體層399可被蝕刻掉，藉此具有溝槽(凹陷部)之氧化物半導體層可被形成。注意用以形成該源極電極層395a及該汲極電極層395b之抗蝕劑遮罩能藉由噴墨方法被形成。藉由噴墨方法之抗蝕劑遮罩的形成不需要光罩；如此，製造成本能被減少。
為了減少光刻步驟中所使用之光罩的數目及減少光刻步驟之數目，蝕刻步驟可使用多色調遮罩被施行，該多色調遮罩係曝光遮罩，光係透射經過曝光遮罩，以具有複數強度。使用多色調遮罩所形成之抗蝕劑遮罩具有複數厚度，且進一步可藉由蝕刻在形狀中被改變；因此，此一抗蝕劑遮罩可在複數蝕刻步驟中被使用於處理成不同圖案。因此，對應於至少二或更多種不同圖案之抗蝕劑遮罩可藉由一多色調遮罩被形成。如此，曝光遮罩之數目能被減少，且對應光刻步驟之數目亦可被減少，藉此製程之簡單化能被實現。
使用諸如N2O、N2、或Ar之氣體的電漿處理可被施行，以去除被吸附在經曝光之氧化物半導體層的表面上之水等。電漿處理可使用氧及氬之混合氣體被施行。
於施行電漿處理之案例中，與該氧化物半導體層的一 部份接觸之氧化物絕緣層396被形成，而不會暴露至空氣(看圖21D)。於此具體實施例中，該氧化物絕緣層396係於一區域中與該氧化物絕緣層399接觸，在此區域中，該氧化物半導體層399既未與該源極電極層395a重疊，也未與該汲極電極層395b重疊。
於此具體實施例中，形成在該等層、諸如該島形氧化物半導體層399、該源極電極層395a、及該汲極電極層395b之上的基板394被加熱至高於或等於室溫及低於攝氏100度之溫度，且包含已在其中去除氫及濕氣之高純度氧的濺鍍氣體被導入，以致包含缺陷之氧化矽層係使用矽標靶形成為該氧化物絕緣層396。
譬如，氧化矽層係藉由脈衝式DC濺鍍方法所形成，其中摻雜硼與具有6N(99.9999%)之純度(電阻率：0.01歐姆．公分)的矽標靶被使用，該標靶與該基板間之距離(T-S距離)係89毫米、該壓力係0.4Pa、該直流(DC)電源係6千瓦、及大氣係氧大氣(該氧流速的比例為100%)。其厚度係300奈米。代替該矽標靶，石英(較佳地係，人工石英)能被使用作為該標靶，用以形成該氧化矽層。當作濺鍍氣體，氧或氧及氬之混合氣體被使用。
在該情況下，其較佳的是該氧化物絕緣層396被形成，同時去除該處理室中之殘餘濕氣。這是因為防止氫、氫氧基、及濕氣被包含於該氧化物半導體層399及該氧化物絕緣層396中。
為了去除該處理室中之殘餘濕氣，較佳地係使用捕集真空泵。譬如，低溫泵、離子泵、或鈦昇華泵較佳地係被使用。該抽空單元可為設有冷阱之渦輪增壓泵。於被以該低溫泵來抽空之處理室中，包含氫原子之諸如水(H2O)的化合物(較佳地係包含碳原子之化合物)、等等被去除，藉此該處理室中所形成之氧化物絕緣層396中的雜質之濃度能被減少。
代替該氧化矽層，氮氧化矽層、氧化鋁層、氮氧化鋁物層等可被使用當作該氧化物絕緣層396。
再者，熱處理可在在攝氏100度至攝氏400度的溫度施行，並在此一使得該氧化物絕緣層396與該氧化物半導體層399係彼此接觸的條件之下。此具體實施例中，既然該氧化物絕緣層396包括很多缺陷，被包括於該氧化物半導體層399中之諸如氫、濕氣、氫氧基、或氫化物的雜質係藉由熱處理擴散進入該氧化物絕緣層396，以致該氧化物半導體層399中之雜質可被進一步減少。
透過該等上述製程，包括氧化物半導體層392之薄膜電晶體390可被形成，其中氫之濃度、濕氣、氫氧基、及/或氫化物可被減少(看圖21E)。
當該反應大氣中之殘餘濕氣係在該氧化物半導體層的上述形成之時被去除時，該氧化物半導體層中之氫及氫化物的濃度能被減少。據此，該氧化物半導體層能被穩定。
保護絕緣層可被設在該氧化物絕緣層之上。於此具體實施例中，保護絕緣層398被形成在該氧化物絕緣層396 之上。當作該保護絕緣層398，氮化矽層、氮化矽氧化物層、氮化鋁層、或氮化鋁氧化物層等被使用。
當作該保護絕緣層398，氮化矽層係在該氧化物絕緣層396被形成之後，藉由加熱該基板394至攝氏100度至攝氏400度之溫度、導入包含已由其去除氫及濕氣之高純度氮的濺鍍氣體、及使用矽標靶所形成。亦在該情況下，其較佳的是於該保護絕緣層398之形成中，以類似於該氧化物絕緣層396之方式，殘餘濕氣被由該處理室去除。
於形成該保護絕緣層398之案例中，該基板394係在該保護絕緣層398的形成之時加熱至攝氏100度至攝氏400度之溫度，藉此包括於該氧化物半導體層中之氫及/或濕氣可被擴散進入該氧化物絕緣層。在此案例中，於形成該氧化物絕緣層396之後的熱處理不須被施行。
於當作該氧化物絕緣層396之氧化矽層及當作該保護絕緣層398之氮化矽層被堆疊的案例中，該氧化矽層及該氮化矽層能使用公用的矽標靶被形成於同一處理室中。首先，包含氧之濺鍍氣體被導入，且使用被放置在該處理室內側的矽標靶形成氧化矽層，且接著該濺鍍氣體被切換至包含氮之濺鍍氣體，而氮化矽層係使用該相同之矽標靶被形成。既然該氧化矽層及該氮化矽層可被連續地形成，而不會暴露至空氣，諸如氫或濕氣之雜質能被防止吸附在該氧化矽層之表面上。在此情況下，於當作該氧化物絕緣層396之氧化矽層及當作該保護絕緣層398的氮化矽層被堆疊之後，用以將包括於該氧化物半導體層中之氫或濕氣擴 散進入該氧化物絕緣層的熱處理(在攝氏100度至攝氏400度之溫度)可被施行。
在形成該保護絕緣層之後，熱處理可在攝氏100度至攝氏200度(包括在內)於空氣中被進一步施行達1小時至30小時(包括在內)。此熱處理可在固定的加熱溫度被施行。另一選擇係，該加熱溫度中之以下變化可被反覆地進行複數次：該加熱溫度係由室溫增加至攝氏100度至攝氏200度(包括在內)，且接著被減少至室溫。再者，此熱處理可在形成該氧化物絕緣層之前於減壓之下被施行。在該減壓之下，該熱處理時間可被縮短。以此熱處理，通常關閉之薄膜電晶體能被獲得。因此，該半導體裝置之可靠性能被改善。
當在形成該氧化物半導體層之時去除該反應大氣中的殘餘濕氣時，其中通道形成區域被形成在該閘極絕緣層之上，該氧化物半導體層中之氫或氫化物的濃度能被減少。
使用電子墨水，該等上面步驟能被使用於製造液晶顯示面板、電致發光顯示面板、與顯示裝置之背板(薄膜電晶體形成在基板之上)。該等上面步驟係在於攝氏400度或更低施行；因此，該等上面步驟可被應用至一製造製程，其中具有1毫米或更小之厚度與具有長於1公尺之側面的玻璃基板被使用。所有該等上面步驟能在攝氏400度或更低被施行；如此，用以製造顯示面板的大量之能量不被需要。
該上述薄膜電晶體係應用至被包括在具體實施例1至 6中所敘述之邏輯電路的電晶體，藉此電荷經過該電晶體之滲漏能被抑制。其結果是，該邏輯電路的電力消耗(備用電力)中之減少與故障的抑制能被達成。
注意此具體實施例或其一部份之內容可被與其他具體實施例或其一部份之內容、或範例或其一部份之內容自由地組合。
(具體實施例10)
於此具體實施例中，被包括在具體實施例1至6中所敘述之邏輯電路的任一者中之電晶體的範例將被敘述。特別地是，使用氧化物半導體形成通道形成區域的薄膜電晶體之範例將被敘述。
此具體實施例之薄膜電晶體及其製造方法的具體實施例將被參考圖22A至22D敘述。
圖22A至22D說明薄膜電晶體之橫截面結構的範例。圖22D所說明之薄膜電晶體360係一種被稱為通道保護型(通道阻絕型)之底部閘極結構，且亦被稱為反向錯置薄膜電晶體。
該薄膜電晶體360係使用單閘極薄膜電晶體敘述；然而，當需要時，包括複數通道形成區域之多閘極薄膜電晶體能被形成。
下文，在基板320之上製造該薄膜電晶體360的製程係參考圖22A至22D被敘述。
首先，導電薄膜被形成在具有絕緣表面的基板320之 上，且接著，閘極電極層361係藉由第一光刻步驟之施行所形成。注意抗蝕劑遮罩可藉由噴墨方法被形成。藉由噴墨方法之抗蝕劑遮罩的形成不需要光罩；如此，製造成本能被減少。
該閘極電極層361可使用諸如鉬、鈦、鉻、鉭、鎢、鋁、銅、釹、或鈧之金屬材料、或包含這些材料之任一者當作其主要成份之合金材料被形成具有單層結構或堆疊層結構。
其次，閘極絕緣層322係形成在該閘極電極層361之上。
於此具體實施例中，氮氧化矽層係藉由電漿CVD方法被形成至100奈米或更少之厚度，而當作該閘極絕緣層322。
其次，氧化物半導體薄膜係形成在該閘極絕緣層322之上，以具有由2奈米至200奈米之厚度，且係藉由第二光刻步驟被處理成島形氧化物半導體層。於此具體實施例中，該氧化物半導體層係藉由濺鍍方法使用In-Ga-Zn-O基金屬氧化物標靶所形成。
在此情況下，其較佳的是該氧化物半導體層被形成，同時去除處理室中之殘餘濕氣。這是因為防止氫、氫氧基、及濕氣被包含於該氧化物半導體層中。
為了去除該處理室中之殘餘濕氣，較佳地係使用捕集真空泵。譬如，低溫泵、離子泵、或鈦昇華泵較佳地係被使用。該抽空單元可為設有冷阱之渦輪增壓泵。於被以該 低溫泵之使用來抽空之處理室中，包含氫原子之諸如水(H2O)的化合物等等被去除，藉此該處理室中所形成之氧化物半導體層中的雜質濃度能被減少。
用於該氧化物半導體層之沈積的濺鍍氣體較佳地係高純度氣體，其中諸如氫、水、氫氧基或氫化物之雜質的濃度被減少至大約百萬分之數個(ppm)或大約十億分之數個(ppb)。
其次，該等氧化物半導體層之脫水及/或脫氫作用被施行。用於脫水及/或脫氫作用之第一熱處理的溫度係高於或等於攝氏400度及低於或等於攝氏750度、較佳地係高於或等於攝氏400度及低於該基板之應變點。在此，該基板被導入作為熱處理設備之一的電爐，熱處理係在攝氏450度相對於該氧化物半導體層在氮大氣中施行達一小時，且接著，該氧化物半導體層不會暴露至空氣，以致水及氫之進入該氧化物半導體層被防止；如此，氧化物半導體層332被獲得(看圖22A)。
其次，電漿處理係使用諸如N2O、N2、或Ar之氣體來施行。藉由此電漿處理，附著在該氧化物半導體層的表面上之吸附水等等被去除。電漿處理可同樣使用氧及氬之混合氣體被施行。
其次，氧化物絕緣層被形成在該閘極絕緣層322及該氧化物半導體層332之上。在此之後，抗蝕劑遮罩係藉由第三光刻步驟之施行所形成，且該氧化物絕緣層被選擇性地蝕刻，以形成氧化物絕緣層366。然後，該抗蝕劑遮罩 被去除。
於此具體實施例中，當作該氧化物絕緣層366，200奈米厚之氧化矽薄膜係藉由濺鍍方法沈積。沈積中之基板溫度可為高於或等於室溫及低於或等於攝氏300度，且於此具體實施例中，為攝氏100度。該氧化矽層能被以濺鍍方法於稀有氣體(典型氬)之大氣、氧大氣、或包含稀有氣體(典型氬)及氧之混合大氣中形成。當作標靶，氧化矽標靶或矽標靶可被使用。譬如，該氧化矽層可藉由濺鍍方法使用矽標靶在氧及氮的大氣中被形成。
於此案例中，其較佳的是該氧化物絕緣層366被形成，同時去除該處理室中之殘餘濕氣。這是因為氫、氫氧基、或濕氣被防止包含在該氧化物半導體層332及該氧化物絕緣層366中。
為了去除該處理室中之殘餘濕氣，捕集真空泵較佳地係被使用。譬如，低溫泵、離子泵、或鈦昇華泵較佳地係被使用。該抽空單元可為設有冷阱之渦輪增壓泵。於使用該低溫泵抽空之處理室中，包含氫原子之諸如水(H2O)等等化合物被去除，藉此該處理室中所形成的氧化物絕緣層366中之雜質濃度能被減少。
用於該氧化物絕緣層366之沈積的濺鍍氣體較佳地係高純度氣體，其中諸如氫、水、氫氧基或氫化物之雜質的濃度被減少至大約百萬分之數個(ppm)或十億分之數個(ppb)。
其次，第二熱處理可為在惰性氣體大氣或氧氣體大氣 中施行(較佳地係在高於或等於攝氏200度及低於或等於攝氏400度之溫度，譬如高於或等於攝氏250度及低於或等於攝氏350度的溫度)譬如，該第二熱處理係在氮大氣中於攝氏250度施行達一小時之久。當該第二熱處理被施行時，熱係在此一使得部份該氧化物半導體層(通道形成區域)與該氧化物絕緣層366接觸的條件之下施加。
於此具體實施例中，設有該氧化物絕緣層366及被局部地暴露之氧化物半導體層332係於氮大氣或惰性氣體大氣中或在減壓之下進一步遭受熱處理。藉由在氮大氣或惰性氣體大氣中或在減壓之下熱處理，未被該氧化物絕緣層366所覆蓋的氧化物半導體層332之暴露區域係於氧不充分之狀態中，且具有減少之電阻。亦即，n型氧化物半導體層被提供。譬如，熱處理係在攝氏250度於氮大氣中施行達一小時之久。
於氮大氣中以設有該氧化物絕緣層366的氧化物半導體層332用之熱處理，該氧化物半導體層332之暴露區域的電阻被減少。如此，包括具有不同電阻之區域(被指示為圖22B中之陰影區域及白色區域)的氧化物半導體層362被形成。
其次，導電薄膜被形成在該閘極絕緣層322、該氧化物半導體層362、及該氧化物絕緣層366之上。在此之後，抗蝕劑遮罩係藉由第四光刻步驟之施行所形成，且該抗蝕劑遮罩被選擇性地蝕刻，以形成源極電極層365a與汲極電極層365b。然後，該抗蝕劑遮罩被去除(看圖 22C)。
當作該源極電極層365a及該汲極電極層365b之材料，選自Al、Cr、Cu、Ta、Ti、Mo、及W之元素；包含這些元素之任一者當作一成分的合金；包含這些元素之任一者的組合之合金層；等等能被給與。該金屬導電層可具有單層結構或二或更多層之堆層結構。
透過該等上面步驟，當該氧化物半導體層係在薄膜形成之後遭受用於脫水或脫氫的熱處理時，該氧化物半導體層之電阻被減少，亦即，該氧化物半導體層變成n型。在此之後，氧化物絕緣層被形成與該氧化物半導體層接觸，藉此部份該氧化物半導體層係選擇性地處於氧過多之狀態中。其結果是，與該閘極電極層361重疊之通道形成區域363變成i型區域。在那時候，比至少該通道形成區域363具有較高載子密度並與該源極電極層365a重疊之高電阻區域364a、及比至少該通道形成區域363具有較高載子密度並與該汲極電極層365b重疊的高電阻區域364b係以自行對齊之方式所形成。透過該等上述步驟，該薄膜電晶體360被完成。
再者，在高於或等於攝氏100度及低於或等於攝氏200度的溫度於該空氣中可施行熱處理達1小時至30小時(兩者皆包括在內)。於此具體實施例中，熱處理係在攝氏150度施行達10小時之久。此熱處理可在固定的加熱溫度被施行。另一選擇係，該加熱溫度中之以下變化可被反覆地進行複數次：該加熱溫度係由室溫增加至高於或 等於攝氏100度及低於或等於攝氏200度的溫度，且接著被減少至室溫。再者，此熱處理可在形成該氧化物絕緣薄膜之前於減壓之下被施行。在該減壓之下，該熱處理時間可被縮短。以此熱處理，氫係由該氧化物半導體層導入至該氧化物絕緣層；如此，通常關閉之薄膜電晶體能被獲得。因此，該液晶顯示裝置之可靠性能被改善。
再者，熱處理可於空氣中在由攝氏100度至攝氏200度(包括在內)被施行達1小時至30小時。於此具體實施例中，熱處理係在攝氏150度施行達10小時之久。此熱處理可在固定的加熱溫度被施行。另一選擇係，該加熱溫度中之以下變化可被反覆地進行複數次：該加熱溫度係由室溫增加至攝氏100度至攝氏200度(包括在內)的溫度，且接著被減少至室溫。再者，此熱處理可在形成該氧化物絕緣層之前於減壓之下被施行。在該減壓之下，該熱處理時間可被縮短。以此熱處理，氫係由該氧化物半導體層導入至該氧化物絕緣層；如此，通常關閉之薄膜電晶體能被獲得。因此，該半導體裝置之可靠性能被改善。
注意藉由在該氧化物半導體層與該汲極電極層365b(與該源極電極層365a)相重疊的部份中形成該高電阻汲極區域364b(與該高電阻源極區域364a)，該薄膜電晶體之可靠性能被改善。特別地是，該高電阻汲極區域364b之形成能夠經由該高電阻汲極區域364b讓此一結構之導電性由該汲極電極層逐漸地變化至該通道形成區域363。如此於以連接至用以供應高電源電位VDD之佈線的 汲極電極層365b操作之案例中，該高電阻汲極區域用作緩衝器，且如此電場之局部集中幾乎不會發生，縱使高電場被施加於該閘極電極層361及該汲極電極層365b之間，這導致該電晶體的介電耐電壓中之增加。
保護絕緣層323係形成在該源極電極層365a、該汲極電極層365b、及該氧化物絕緣層366之上。於此具體實施例中，該保護絕緣層323係使用氮化矽薄膜所形成(看圖22D)。
另一選擇係，氧化物絕緣層可被形成在該源極電極層365a、該汲極電極層365b、及該氧化物絕緣層366之上，且該保護絕緣層323可被進一步堆疊在該氧化物絕緣層之上。
該上述薄膜電晶體係應用至被包括在具體實施例1至6中所敘述之邏輯電路的電晶體，藉此電荷經過該電晶體之滲漏能被抑制。其結果是，該邏輯電路的備用電力中之減少與故障的抑制能被達成。
注意此具體實施例或其一部份之內容可被與其他具體實施例或其一部份之內容、或範例或其一部份之內容自由地組合。
(具體實施例11)
於此具體實施例中，包括該等上面具體實施例的任一者中所敘述之邏輯電路的半導體裝置之範例的每一個將參考圖23A至23F敘述。注意有關該等上面具體實施例之 邏輯電路係與用於該邏輯電路之操作等等的外部電路整合，且被安裝在電路板上；該邏輯電路被包括在半導體裝置中。
圖23A說明包括該上面邏輯電路之任一者的膝上型電腦，其包括主要本體2201、外殼2202、顯示部2203、鍵盤2204等等。
圖23B說明包括該上面邏輯電路之任一者的手提式資訊終端機裝置(PDA)，其包括設有顯示部2213之主要本體2211、外部介面2215、操作按鈕2214等等。一用於操作之尖筆2212被包括當作配件。
圖23C說明當作電子紙之範例的電子書閱讀機2220，其包括該上面邏輯電路之任一者。該電子書閱讀機2220包括含二外殼、即外殼2221及外殼2223。該等外殼2221及2223係藉由軸線部份2237互相結合，該電子書閱讀機2220可沿著該軸線部份被打開及關閉。以此一結構，該電子書閱讀機2220能被使用作為紙本書。
顯示部2225被併入該外殼2221中，且顯示部2227被併入該外殼2223中。該顯示部2225及該顯示部2227可顯示一影像或不同影像。於該顯示部顯示彼此不同的影像之結構中，譬如，該右顯示部(圖23C中之顯示部2225)能顯示文字，且該左顯示部(圖23C中之顯示部2227)能顯示影像。
再者，於圖23C中，該外殼2221係設有操作部份等等。譬如，該外殼2221係設有電源2231、操作鍵2233、 喇叭2235等等。以該操作鍵2223，頁面能被翻轉。注意鍵盤、指向裝置等亦可被設在該外殼之表面上，該顯示部係設在該外殼之表面上。再者，外部連接端子(耳機端子、USB端子、能被連接至諸如交流電轉接器及USB纜線之各種纜線的端子等)、記錄媒體插入部份、等等可被設在該外殼之後表面或側表面上。再者，該電子書閱讀機2220可具有電子辭典之功能。
該電子書閱讀機2220可被組構成無線地傳送及接收資料。透過無線通訊，想要之書本資料等能被購買及由電子書伺服器下載。
注意該電子紙能被使用於所有領域中之電子器具，只要它們顯示資料。譬如，電子紙能被使用於代替電子書(電子書閱讀機)、海報、諸如火車的車輛中之廣告、諸如信用卡的各種卡中之顯示等。
圖23D說明包括該上面邏輯電路之任一者的行動電話，其包括二外殼：即外殼2240及外殼2241。該外殼2241係設有顯示面板2242、喇叭2243、麥克風2244、指向裝置2246、照相機鏡頭2247、外部連接端子2248等等。該外殼2240係設有對該行動電話充電之太陽能電池2249、外部記憶體插槽2250等等。天線被併入該外殼2241。
該顯示面板2242具有觸控面板功能。被顯示為影像之複數操作鍵2245係藉由圖23D中之虛線所說明。注意該行動電話包括用以將由該太陽能電池2249所輸出之電 壓增加至用於每一電路所需要的電壓之增壓器電路。再者，除了該上面結構以外，無接觸式IC晶片、小記憶體裝置等可被併入。
如適當的，該顯示面板2242之顯示方位按照該應用模式改變。再者，該照相機鏡頭2247係設在與該顯示面板2242相同之表面上，且如此其能被使用作為視頻電話。該喇叭2243及該麥克風2224能被使用於視頻電話呼叫、記錄及播放聲音等、以及聲音呼叫。再者，於它們被如圖23D所示開發之狀態中，該等外殼2240及2241能被滑動，以致一外殼係重疊在另一外殼之上；因此，該手提式資訊終端機之尺寸能被減少，這造成該手提式資訊終端機適合被攜帶。
該外部連接端子2248能被連接至交流電轉接器或諸如USB纜線之各種纜線，該等轉接器或纜線能夠充電該行動電話及於該行動電話等之間作資料通訊。再者，更大數量之資料能藉由將記錄媒體插入至該外部記憶體插槽2250而被儲存及移動。再者，除了該等上面功能以外，紅外線通訊功能、電視收訊功能等可被提供。
圖23E說明包括該上面邏輯電路之任一者的數位相機，其包括主要本體2261、顯示部(A)2267、接目鏡2263、操作開關2264、顯示部(B)2265、電池2266等等。
圖23F說明包括該上面邏輯電路之任一者的電視機2270，其包括併入外殼2271之顯示部2273。該顯示部 2273能顯示影像。在此，該外殼2271被架子2275所支撐。
該電視機2270能藉由該外殼2271或分開的遙控器2280之操作開關所操作。頻道及音量能被以該遙控器2280之操作鍵2279來控制，以致被顯示在該顯示部2273上之影像能被控制。再者，該遙控器2280可具有顯示部2227，在其中顯示出自該遙控器2280之資訊。
注意該電視機2270較佳地係設有接收器、調變解調器等等。以該接收器，一般之電視廣播能被接收。再者，當該電視機2270係藉由有線或無線連接並通過該調變解調器連接至通訊網路時，單向(由發射器至接收器)或雙向(在發射器及接收器之間、於接收器之間等)資料通訊能被施行。
[範例1]
於此範例中，使用一測試元件群組(亦被稱為TEG)之關閉電流的測量值將被敘述在下面。
圖24顯示實際上具有L/W=3微米/10000微米的薄膜電晶體之最初特徵，其中每一個具有L/W=3微米/50微米之200個薄膜電晶體被平行地連接。一俯視圖被在顯示圖25A中，且其局部放大俯視圖係顯示於圖25B中。藉由圖25B中之虛線所圍繞的區域係具有L/W=3微米/50微米及Lov=1.5微米的一階段之薄膜電晶體。為了測量該等薄膜電晶體之最初特徵，在該基板溫度被設定至室溫、源極及 汲極間之電壓(下文，汲極電壓或Vd)被設定至10V、及源極與閘極間之電壓(下文，閘極電壓或Vg)被由-20V改變至+20V的條件之下，源極與汲極間之電流的改變特徵(下文被稱為汲極電流或Id)被測量。換句話說，Vg-Id特徵被測量。注意圖24顯示在由-20V至+5V的範圍中之Vg。
如圖24所示，具有10000微米之通道寬度W及1V或10V之Vd的薄膜電晶體具有1×10-13[A]或更低之關閉電流，其係少於或等於測量裝置(半導體參數分析器，藉由Agilent技術公司所製成之Agilent 4156C)之解析度(100fA)。
用以製造供該測量用的薄膜電晶體之方法被敘述。
首先，氮化矽層係藉由CVD方法形成為一在玻璃基板之上的基底薄膜，且氮氧化矽層係形成在該氮化矽層之上。鎢層藉由濺鍍方法被形成為在該氮氧化矽層之上的閘極電極層。在此，該閘極電極層係藉由選擇性地蝕刻該鎢層所形成。
然後，具有100奈米厚度之氮氧化矽層藉由CVD方法被形成為在該閘極電極層之上的閘極絕緣層。
然後，具有50奈米厚度之氧化物半導體層係藉由濺鍍方法使用In-Ga-Zn-O-基氧化物半導體標靶(在In2O3：Ga2O3：ZnO=1：1：2之莫耳比率)形成在該閘極絕緣層之上。在此，島形氧化物半導體層係藉由選擇性地蝕刻該氧化物半導體層所形成。
然後，第一熱處理係於氮大氣中在清潔爐中於該氧化物半導體層上在攝氏450度施行達一小時之久。
其次，(具有150奈米之厚度)鈦層係在該氧化物半導體層之上藉由濺鍍方法形成為源極電極層與汲極電極層。在此，該源極電極層及該汲極電極層係藉由選擇性地蝕刻所形成，以致該薄膜電晶體之L/W=3微米/10000微米實際上藉由平行地連接200個薄膜電晶體所達成，其每一個具有3微米之通道長度L及50微米的通道寬度W。
其次，具有300奈米之厚度的氧化矽層係藉由濺鍍方法形成為一保護絕緣層，以便與該氧化物半導體層接觸。具有保護層之作用的氧化矽層被選擇性地蝕刻，藉此開口被形成在該閘極電極層及該源極與汲極電極層之上。在此之後，第二熱處理係於氮大氣中在攝氏250度施行達一小時之久。
然後，熱處理係在測量Vg-Id特徵之前於攝氏150度施行達10小時之久。
透過該等上面製程，底部閘極薄膜電晶體被製成。
為何該薄膜電晶體具有大約如圖24所示之1×10-13[A]的關閉電流，其中該氧化物半導體層中之氫的濃度可在該上面製造製程中被充分地減少。該氧化物半導體之氫濃度為5×1019(原子/立方公分)或更低、較佳地係5×1018(原子/立方公分)或更低、進一步較佳地係5×1017(原子/立方公分)或更低。注意該氧化物半導體層中之氫濃度係藉由二次離子質譜儀(SIMS)所測量。
雖然使用In-Ga-Zn-O-基氧化物半導體之範例被敘述，該氧化物半導體不被特別受限於此。另一氧化物半導體材料、諸如In-Sn-Zn-O-基氧化物半導體、Sn-Ga-Zn-O-基氧化物半導體、Al-Ga-Zn-O-基氧化物半導體、Sn-Al-Zn-O-基氧化物半導體、In-Zn-O-基氧化物半導體、Sn-Zn-O-基氧化物半導體、Al-Zn-O-基氧化物半導體、In-O-基氧化物半導體、Sn-O-基氧化物半導體、或Zn-O-基氧化物半導體亦可被使用。再者，當作氧化物半導體材料，與2.5重量百分比至10重量百分比之AlOx混合的In-Al-Zn-O-基氧化物半導體、或與2.5重量百分比至10重量百分比之AlOx混合的In-Zn-O-基氧化物半導體能被使用。
藉由載子測量裝置所測量的氧化物半導體層之載子密度為5×1014/立方公分或更低、較佳地係5×1012/立方公分或更低、遠較佳地係低於或等同於1.45×1010/立方公分，其為矽之本質載子密度。換句話說，該氧化物半導體層之載子密度可被製成為盡可能接近零。
該薄膜電晶體亦可具有10奈米至1000奈米之通道長度L，其能夠使電路運作速率增加，且該關閉電流係非常地小，其能夠使電力消耗進一步減少。
此外，於電路設計中，當該薄膜電晶體係於關閉狀態中時，該氧化物半導體層能被當作絕緣體。
在此之後，在此範例中所製成之薄膜電晶體的關閉電流之溫度特徵被評估。溫度特徵於考慮最終產品之環境電阻、性能之維持等時為重要的，而在該最終產品中使用該 薄膜電晶體。應了解較小數量之變化係遠較佳的，其增加產品設計之自由度。
用於該等溫度特徵，該等Vg-Id特徵係使用恆溫室在該等條件之下獲得，在此該等條件為設有薄膜電晶體之基板被保持在攝氏-30度、攝氏0度、攝氏25度、攝氏40度、攝氏60度、攝氏80度、攝氏100度、及攝氏120度之個別的恆溫，該汲極電壓被設定至6V，及該閘極電壓被由-20V改變至+20V。
圖26A顯示在該等上面溫度所測量及彼此重疊的Vg-Id特徵，且圖26B顯示藉由圖26A中之虛線所圍繞的關閉電流之範圍的放大圖。藉由該曲線圖中之箭頭所指示的最右側曲線係在攝氏-30度所獲得之曲線；該最左側曲線係在攝氏120度所獲得之曲線；且在其它溫度所獲得之曲線係位在其間。開啟狀態電流之溫度相依性幾乎不能被觀察到。在另一方面，如亦於圖26B的放大圖中清楚地顯示，除了20V之閘極電壓的附近以外，該等關閉電流係低於或等於1×10-12[A]，其在所有溫度係接近該測量裝置之解析度，且其溫度相依性未被觀察到。換句話說，甚至在攝氏120度之高溫，該關閉電流被保持低於或等於1×10-12[A]，且已知該通道寬度W係10000微米，其能被看出該關閉電流係顯著地小。
包括高度純化之氧化物半導體的薄膜電晶體顯示幾乎沒有關閉電流在溫度上之相依性。這亦源自該氧化物半導體具有3eV或更多之能隙及包括極少之本質載子的事實。 此外，該源極區域及該汲極區域係在退化狀態中，其亦為用以顯示沒有溫度相依性的一因素。該薄膜電晶體之操作主要係藉由載子所造成，該等造成被由該退化之源極區域注射至該氧化物半導體，且該等上面特徵(關閉電流在溫度上之相依性)能藉由載子密度在溫度上之獨立性所說明。
當邏輯電路係以具有此一非常小之關閉電流的薄膜電晶體形成時，該邏輯電路的備用電力中之減少或故障之抑制能被達成。
此申請案係基於2009年10月30在日本專利局提出之日本專利申請案序號第2009-250415號，其整個內容係據此以引用的方式併入本文中。
10‧‧‧邏輯電路
11‧‧‧輸入端子
12‧‧‧輸入端子
13‧‧‧輸出端子
14‧‧‧主要邏輯電路部份
15‧‧‧電晶體

Claims (10)

  1. 一種邏輯電路，包括第一週期及第二週期，在該第一週期期間時脈信號被輸入且在該第二週期期間該時脈信號不被輸入，該邏輯電路包括：在該第二週期為關閉狀態的電晶體，其中，該電晶體的通道形成區域使用氧化物半導體形成，其中，該氧化物半導體包括結晶，該結晶的c軸於垂直該氧化物半導體的表面的方向，並且其中，該結晶之晶粒直徑大於或等於1奈米並小於或等於20奈米。
  2. 一種邏輯電路，包括第一週期及第二週期，在該第一週期期間賦能信號處於高位準且在該第二週期期間該賦能信號處於低位準，該邏輯電路包括：及(AND)閘，其中該AND閘之第一輸入端子係電連接至賦能信號線，且該AND閘之第二輸入端子係電連接至時脈信號線；及正反器，其中該正反器之第一輸入端子係電連接至資料信號線，且該正反器之第二輸入端子係電連接至該AND閘之輸出端子，其中，該正反器包括電晶體，該電晶體包括氧化物半導體且在該第二週期為關閉狀態，其中，該電晶體的通道形成區域使用氧化物半導體形成， 其中，該氧化物半導體包括結晶，該結晶的c軸於垂直該氧化物半導體的表面的方向，並且其中，該結晶之晶粒直徑大於或等於1奈米並小於或等於20奈米。
  3. 如申請專利範圍第2項之邏輯電路，其中，該AND閘包括：第一p通道電晶體，其中：該第一p通道電晶體之閘極端子係電連接至該賦能信號線；且該第一p通道電晶體之第一端子係電連接至高電源電位線；第一n通道電晶體，其中：該第一n通道電晶體之閘極端子係電連接至該賦能信號線及該第一p通道電晶體之閘極端子；且該第一n通道電晶體之第一端子係電連接至該第一p通道電晶體之第二端子；第二n通道電晶體，其中：該第二n通道電晶體之閘極端子係電連接至該時脈信號線；該第二n通道電晶體之第一端子係電連接至該第一n通道電晶體之第二端子；且該第二n通道電晶體之第二端子係電連接至低電源電位線；第二p通道電晶體，其中：該第二p通道電晶體之閘極端子係電連接至該時脈信號線及該第二n通道電晶體之閘極端子；該第二p通道電晶體之第一端子係電連接至該高電源電位線；且該第二p通道電晶體之第二端子係電連接至該第一p通道電晶體之第二端子及該第一n通道電晶體之第一端子； 第三p通道電晶體，其中：該第三p通道電晶體之閘極端子係電連接至該第一p通道電晶體之第二端子、該第一n通道電晶體之第一端子、及該第二p通道電晶體之第二端子；該第三p通道電晶體之第一端子係電連接至該高電源電位線；且該第三p通道電晶體之第二端子係電連接至該正反器之第二輸入端子；及第三n通道電晶體，其中：該第三n通道電晶體之閘極端子係電連接至該第一p通道電晶體之第二端子、該第一n通道電晶體之第一端子、該第二p通道電晶體之第二端子、及該第三p通道電晶體之閘極端子；該第三n通道電晶體之第一端子係電連接至該正反器之第二輸入端子及該第三p通道電晶體之第二端子；且該第三n通道電晶體之第二端子係電連接至該低電源電位線。
  4. 如申請專利範圍第2項之邏輯電路，其中，該AND閘包括：第一n通道電晶體，其中該第一n通道電晶體之閘極端子與第一端子係電連接至高電源電位線；第二n通道電晶體，其中該第二n通道電晶體之閘極端子係電連接至該賦能信號線，且該第二n通道電晶體之第一端子係電連接至該第一n通道電晶體之第二端子；第三n通道電晶體，其中：該第三n通道電晶體之閘極端子係電連接至該時脈信號線；該第三n通道電晶體之第一端子係電連接至該第二n通道電晶體之第二端 子；且該第三n通道電晶體之第二端子係電連接至低電源電位線；第四n通道電晶體，其中：該第四n通道電晶體之閘極端子及第一端子係電連接至該高電源電位線；且該第四n通道電晶體之第二端子係電連接至該正反器之第二輸入端子；及第五n通道電晶體，其中：該第五n通道電晶體之閘極端子係電連接至該第一n通道電晶體之第二端子與該第二n通道電晶體之第一端子；該第五n通道電晶體之第一端子係電連接至該正反器之第二輸入端子與該第四n通道電晶體之第二端子；且該第五n通道電晶體之第二端子係電連接至該低電源電位線。
  5. 如申請專利範圍第2項之邏輯電路，其中該正反器係延遲型正反器。
  6. 一種邏輯電路，包括第一週期及第二週期，在該第一週期期間賦能信號處於低位準且在該第二週期期間該賦能信號處於高位準，該邏輯電路包括：NOR(非或)閘，其中該NOR閘之第一輸入端子係電連接至賦能信號線，且該NOR閘之第二輸入端子係電連接至反時脈信號線；及正反器，其中該正反器之第一輸入端子係電連接至資料信號線，且該正反器之第二輸入端子係電連接至該NOR閘之輸出端子，其中，該正反器包括電晶體，該電晶體包括氧化物半 導體且在該第二週期為關閉狀態，其中，該電晶體的通道形成區域使用氧化物半導體形成，其中，該氧化物半導體包括結晶，該結晶的c軸於垂直該氧化物半導體的表面的方向，並且其中，該結晶之晶粒直徑大於或等於1奈米並小於或等於20奈米。
  7. 如申請專利範圍第6項之邏輯電路，其中，該NOR閘包括：第一p通道電晶體，其中：該第一p通道電晶體之閘極端子係電連接至該賦能信號線，且該第一p通道電晶體之第一端子係電連接至高電源電位線；第二p通道電晶體，其中：該第二p通道電晶體之閘極端子係電連接至該反時脈信號線；該第二p通道電晶體之第一端子係電連接至該第一p通道電晶體之第二端子；且該第二p通道電晶體之第二端子係電連接至該正反器之第二輸入端子；第一n通道電晶體，其中：該第一n通道電晶體之閘極端子係電連接至該反時脈信號線；該第一n通道電晶體之第一端子係電連接至該正反器之第二輸入端子與該第二p通道電晶體之第二端子；且該第一n通道電晶體之第二端子係電連接至低電源電位線；及第二n通道電晶體，其中：該第二n通道電晶體之閘極端子係電連接至該賦能信號線及該第一p通道電晶 體之閘極端子；該第二n通道電晶體之第一端子係電連接至該正反器之第二輸入端子、該第二p通道電晶體之第二端子、及該第一n通道電晶體之第一端子；且該第二n通道電晶體之第二端子係電連接至該低電源電位線。
  8. 如申請專利範圍第6項之邏輯電路，其中，該NOR閘包括：第一n通道電晶體，其中該第一n通道電晶體之閘極端子及第一端子係電連接至高電源電位線，且該第一n通道電晶體之第二端子係電連接至該正反器之第二輸入端子；第二n通道電晶體，其中：該第二n通道電晶體之閘極端子係電連接至該反時脈信號線；該第二n通道電晶體之第一端子係電連接至該正反器之第二輸入端子與該第一n通道電晶體之第二端子；且該第二n通道電晶體之第二端子係電連接至低電源電位線；及第三n通道電晶體，其中：該第三n通道電晶體之閘極端子係電連接至該賦能信號線；該第三n通道電晶體之第一端子係電連接至該正反器之第二輸入端子、該第一n通道電晶體之第二端子、及該第二n通道電晶體之第一端子；且該第三n通道電晶體之第二端子係電連接至該低電源電位線。
  9. 如申請專利範圍第6項之邏輯電路，其中該正反器係延遲型正反器。
  10. 如申請專利範圍第1、2及6項中之任一項之邏輯 電路，其中該電晶體具有的電特性為，在源極和汲極之間的電壓為1V或10V且在室溫時，該電晶體的單位通道寬度關閉電流為1×10-17A/微米或更低。
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