KR102373263B1 - 반도체 장치 및 이를 제조하기 위한 방법 - Google Patents

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KR102373263B1
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신야 사사가와
히데카즈 미야이리
슌페이 야마자키
šœ페이 야마자키
모토무 구라타
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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    • H01L21/8258—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using a combination of technologies covered by H01L21/8206, H01L21/8213, H01L21/822, H01L21/8252, H01L21/8254 or H01L21/8256
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    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0688—Integrated circuits having a three-dimensional layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B20/00—Read-only memory [ROM] devices
    • H10B20/27—ROM only
    • H10B20/50—ROM only having transistors on different levels, e.g. 3D ROM

Abstract

본 발명은 작은 면적을 차지하고 집적도가 높은 반도체 장치를 제공한다. 반도체 장치는 제 1 절연층, 도전층, 및 제 2 절연층을 포함한다. 도전층은 제 1 절연층과 제 2 절연층 사이에 있다. 제 1 절연층, 도전층, 및 제 2 절연층은 영역에서 서로 중첩된다. 콘택트 플러그는 제 1 절연층, 도전층, 및 제 2 절연층을 관통한다. 제 2 절연층으로부터 제 1 절연층으로의 깊이 방향에서, 콘택트 플러그의 직경은 제 2 절연층과 도전층 사이의 계면에서 더 작은 값으로 변화한다.

Description

반도체 장치 및 이를 제조하기 위한 방법{SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME}
본 발명의 일 형태는 산화물 반도체를 포함하는 반도체 장치에 관한 것이다.
또한 본 발명의 일 형태는 상술한 기술분야에 한정되지 않는다. 본 명세서 등에 개시(開示)된 본 발명의 일 형태의 기술분야는 물건, 방법, 또는 제조 방법에 관한 것이다. 또한, 본 발명의 일 형태는 공정(process), 기계(machine), 제품(manufacture), 또는 조성물(composition of matter)에 관한 것이다. 구체적으로는, 본 명세서에 개시된 본 발명의 일 형태의 기술분야의 예에는 반도체 장치, 표시 장치, 액정 표시 장치, 발광 장치, 조명 장치, 전력 저장 장치, 기억 장치, 촬상 장치, 이들 중 어느 것을 구동하기 위한 방법, 및 이들 중 어느 것을 제조하기 위한 방법이 포함된다.
본 명세서 등에서, 반도체 장치란 일반적으로 반도체 특성을 이용함으로써 기능할 수 있는 장치를 의미한다. 트랜지스터 및 반도체 회로는 반도체 장치의 형태다. 기억 장치, 표시 장치, 촬상 장치, 또는 전자 장치는 반도체 장치를 포함하는 경우가 있다.
절연 표면을 갖는 기판 위에 형성되는 반도체 박막을 사용하여 트랜지스터를 형성하는 기술이 주목을 모으고 있다. 상기 트랜지스터는 집적 회로(IC) 또는 화상 표시 장치(단순히 표시 장치라고도 함) 등의 전자 장치의 광범위에 사용된다. 트랜지스터에 사용될 수 있는 반도체 박막으로서, 실리콘계 반도체 재료가 널리 알려져 있지만, 산화물 반도체가 대체 재료로서 주목을 모으고 있다.
산화물 반도체를 포함하는 트랜지스터가 오프 상태에서 매우 낮은 누설 전류를 갖는 것이 알려져 있다. 예를 들어, 산화물 반도체를 포함하는 트랜지스터의 이런 낮은 누설 전류를 이용하는 저소비 전력의 CPU가 특허문헌 1에 개시된다.
일본국 특개 2012-257187호 공보
본 발명의 일 형태의 목적은 작은 면적을 차지하는 반도체 장치를 제공하는 것이다. 또 다른 목적은 고집적 반도체 장치를 제공하는 것이다. 또 다른 목적은 고속으로 동작할 수 있는 반도체 장치를 제공하는 것이다. 또 다른 목적은 저소비 전력의 반도체 장치를 제공하는 것이다. 또 다른 목적은 생산성이 높은 반도체 장치를 제공하는 것이다. 또 다른 목적은 제조 수율이 높은 반도체 장치를 제공하는 것이다. 또 다른 목적은 신규 반도체 장치를 제공하는 것이다. 또 다른 목적은 반도체 장치의 제조 방법을 제공하는 것이다.
또한 이들 목적의 기재는 다른 목적의 존재를 방해하지 않는다. 본 발명의 일 형태에서, 모든 목적을 반드시 달성할 필요는 없다. 다른 목적은 명세서, 도면, 청구항 등의 기재로부터 명백해지고, 명세서, 도면, 청구항 등의 기재로부터 추출될 수 있다.
본 발명의 일 형태는 산화물 반도체를 사용하여 형성된 트랜지스터 및 실리콘을 사용하여 형성된 트랜지스터를 포함하는 반도체 장치에 관한 것이다.
본 발명의 일 형태는 제 1 절연층, 도전층, 제 2 절연층, 및 콘택트 플러그를 포함하는 반도체 장치다. 도전층은 제 1 절연층과 제 2 절연층 사이에 있다. 제 1 절연층, 도전층, 및 제 2 절연층은 영역에서 서로 중첩된다. 콘택트 플러그는 제 1 절연층, 도전층, 및 제 2 절연층을 관통한다. 제 2 절연층으로부터 제 1 절연층으로의 깊이 방향에서, 콘택트 플러그의 직경은 제 2 절연층과 도전층 사이의 계면에서 더 작은 값으로 변화한다.
본 발명의 또 다른 실시형태는 제 1 트랜지스터, 제 2 트랜지스터, 및 콘택트 플러그를 포함하는 반도체 장치다. 제 1 트랜지스터는 실리콘 기판에 활성 영역을 포함한다. 제 2 트랜지스터는 활성층에 산화물 반도체를 포함한다. 제 1 트랜지스터와 제 2 트랜지스터는 영역에서 서로 중첩된다. 제 1 절연층은 제 1 트랜지스터와 제 2 트랜지스터 사이에 있다. 제 2 절연층은 제 2 트랜지스터 위에 있다. 제 1 트랜지스터의 소스 전극 및 드레인 전극 중 한쪽은 콘택트 플러그를 통하여 제 2 트랜지스터의 소스 전극 및 드레인 전극 중 한쪽에 전기적으로 접속된다. 콘택트 플러그는 제 1 절연층, 제 2 트랜지스터의 소스 전극 및 드레인 전극 중 한쪽, 및 제 2 절연층을 관통한다. 제 2 절연층으로부터 제 1 절연층으로의 깊이 방향에서, 콘택트 플러그의 직경은 제 2 절연층과 제 2 트랜지스터의 소스 전극 및 드레인 전극 중 한쪽 사이의 계면에서 더 작은 값으로 변화한다.
제 1 트랜지스터 및 제 2 트랜지스터는 CMOS 회로를 형성할 수 있다.
산화물 반도체는 In, Zn, 및 M(M은 Al, Ti, Ga, Sn, Y, Zr, La, Ce, Nd, 또는 Hf)을 포함하는 것이 바람직하다.
콘택트 플러그는 제 2 트랜지스터의 산화물 반도체층을 관통할 수 있다.
본 발명의 또 다른 실시형태는, 제 1 절연층을 형성하는 스텝; 제 1 절연층 위에 도전막을 형성하는 스텝; 제 1 마스크를 사용하여 도전막을 선택적으로 에칭하여 도전층 및 두께 방향에서 상기 도전층을 관통하는 개구를 형성하는 스텝; 도전층 및 개구를 덮는 제 2 절연층을 형성하는 스텝; 제 2 마스크를 사용하여 제 2 절연층을 선택적으로 에칭하여 개구보다 직경이 큰 홀을 형성함으로써 개구를 노출시키는 스텝; 및 도전층을 마스크로서 사용하여 제 1 절연층을 선택적으로 에칭하는 스텝을 포함하는 반도체 장치를 제조하기 위한 방법이다.
본 발명의 일 형태에 따라, 작은 면적을 차지하는 반도체 장치를 제공할 수 있다. 고집적 반도체 장치를 제공할 수 있다. 고속으로 동작할 수 있는 반도체 장치를 제공할 수 있다. 저소비 전력의 반도체 장치를 제공할 수 있다. 생산성이 높은 반도체 장치를 제공할 수 있다. 제조 수율이 높은 반도체 장치를 제공할 수 있다. 신규 반도체 장치를 제공할 수 있다. 반도체 장치의 제조 방법을 제공할 수 있다.
또한 본 발명의 일 형태는 이들 효과에 한정되지 않는다. 예를 들어, 상황 또는 조건에 따라, 본 발명의 일 형태는 또 다른 효과를 생산할 수 있다. 또한, 상황 또는 조건에 따라, 본 발명의 일 형태는 상술한 효과 중 어느 것을 생산하지 않을 수 있다.
도 1의 (A) 및 (B)는 반도체 장치를 도시한 단면도 및 회로도다.
도 2의 (A) 내지 (D)는 콘택트 플러그를 형성하기 위한 방법을 도시한 단면도다.
도 3의 (A) 및 (B)는 각각 콘택트 플러그를 형성하기 위한 방법의 예를 도시한 것이다.
도 4는 반도체 장치를 도시한 단면도다.
도 5의 (A) 내지 (D)는 콘택트 플러그를 형성하기 위한 방법을 도시한 단면도다.
도 6의 (A) 및 (B)는 반도체 장치를 도시한 상면도다.
도 7의 (A) 및 (B)는 반도체 장치를 도시한 단면도 및 회로도다.
도 8은 반도체 장치를 도시한 단면도다.
도 9의 (A) 및 (B)는 반도체 장치를 도시한 상면도다.
도 10의 (A) 및 (B)는 트랜지스터를 도시한 상면도 및 단면도다.
도 11의 (A) 및 (B)는 트랜지스터를 도시한 상면도 및 단면도다.
도 12의 (A) 및 (B)는 트랜지스터를 도시한 상면도 및 단면도다.
도 13의 (A) 및 (B)는 트랜지스터를 도시한 상면도 및 단면도다.
도 14의 (A) 및 (B)는 트랜지스터를 도시한 상면도 및 단면도다.
도 15의 (A) 및 (B)는 트랜지스터를 도시한 상면도 및 단면도다.
도 16의 (A) 및 (B)는 채널 폭 방향에서의 트랜지스터의 단면도다.
도 17의 (A) 내지 (F)는 각각 채널 길이 방향에서의 트랜지스터의 단면도다.
도 18의 (A) 및 (B)는 채널 폭 방향에서의 트랜지스터의 단면도다.
도 19의 (A) 내지 (C)는 반도체층을 도시한 상면도 및 단면도다.
도 20의 (A) 내지 (C)는 반도체층을 도시한 상면도 및 단면도다.
도 21의 (A) 및 (B)는 트랜지스터를 도시한 상면도 및 단면도다.
도 22의 (A) 및 (B)는 트랜지스터를 도시한 상면도 및 단면도다.
도 23의 (A) 및 (B)는 트랜지스터를 도시한 상면도 및 단면도다.
도 24의 (A) 및 (B)는 트랜지스터를 도시한 상면도 및 단면도다.
도 25의 (A) 및 (B)는 트랜지스터를 도시한 상면도 및 단면도다.
도 26의 (A) 및 (B)는 트랜지스터를 도시한 상면도 및 단면도다.
도 27의 (A) 및 (B)는 채널 폭 방향에서의 트랜지스터의 단면도다.
도 28의 (A) 내지 (F)는 각각 채널 길이 방향에서의 트랜지스터의 단면도다.
도 29의 (A) 및 (B)는 채널 폭 방향에서의 트랜지스터의 단면도다.
도 30의 (A) 및 (B)는 트랜지스터를 도시한 상면도다.
도 31의 (A) 내지 (C)는 트랜지스터를 제조하기 위한 방법을 도시한 것이다.
도 32의 (A) 내지 (C)는 트랜지스터를 제조하기 위한 방법을 도시한 것이다.
도 33의 (A) 내지 (C)는 트랜지스터를 제조하기 위한 방법을 도시한 것이다.
도 34의 (A) 내지 (C)는 트랜지스터를 제조하기 위한 방법을 도시한 것이다.
도 35의 (A) 내지 (C)는 트랜지스터를 제조하기 위한 방법을 도시한 것이다.
도 36의 (A) 내지 (C)는 트랜지스터를 제조하기 위한 방법을 도시한 것이다.
도 37은 CPU의 구조예를 도시한 것이다.
도 38은 기억 소자의 회로도다.
도 39의 (A) 내지 (F)는 각각 전자 장치를 도시한 것이다.
도 40의 (A) 내지 (F)는 반도체 장치의 확대된 단면도다.
도 41의 (A) 내지 (F)는 반도체 장치의 확대된 단면도다.
도 42는 에칭 장치를 도시한 것이다.
도 43의 (A) 내지 (D)는 CAAC-OS의 단면의 Cs보정 고해상 TEM 이미지 및 CAAC-OS의 단면 개략도다.
도 44의 (A) 내지 (D)는 CAAC-OS의 평면의 Cs보정 고해상 TEM 이미지다.
도 45의 (A) 내지 (C)는 XRD에 의한 CAAC-OS 및 단결정 산화물 반도체의 구조 분석을 나타낸 것이다.
도 46의 (A) 및 (B)는 CAAC-OS의 전자 회절 패턴을 나타낸 것이다.
도 47은 전자 조사에 의하여 유발된 In-Ga-Zn 산화물의 결정부에서의 변화를 나타낸 것이다.
도 48의 (A) 및 (B)는 CAAC-OS 및 nc-OS의 퇴적 모델을 나타내는 개략도다.
도 49의 (A) 내지 (C)는 InGaZnO4 결정 및 펠릿을 나타낸 것이다.
도 50의 (A) 내지 (D)는 CAAC-OS의 퇴적 모델을 나타내는 개략도다.
실시형태를 도면을 참조하여 자세히 설명하겠다. 또한 본 발명은 이하의 설명에 한정되지 않고, 본 발명의 취지 및 범위로부터 벗어나지 않고 다양한 방법으로 형태 및 자세한 것을 변형할 수 있는 것은 당업자에 의하여 쉽게 이해되겠다. 그러므로, 본 발명은 이하의 실시형태의 기재에 한정되도록 해석되지 말아야 한다. 또한, 이하에 설명되는 본 발명의 구조에서, 같은 부분 또는 비슷한 기능을 갖는 부분은 상이한 도면에서 같은 부호로 나타내어지고, 이 부분의 설명은 반복되지 않는 경우가 있다. 같은 구성요소는 상이한 도면에서 상이한 해치패턴으로 나타내어지거나, 또는 해치패턴이 생략되는 경우도 있다.
예를 들어, 본 명세서 등에서 "X와 Y가 접속된다"라는 명시적인 기재는 X와 Y가 전기적으로 접속되는 것, X와 Y가 기능적으로 접속되는 것, X와 Y가 직접 접속되는 것을 의미한다. 따라서, 소정의 접속 관계, 예컨대 도면 또는 문장에 나타낸 접속 관계에 한정되지 않고, 또 다른 접속 관계가 도면 또는 문장에 포함된다.
여기서 X 및 Y는 각각 물체(예컨대 장치, 소자, 회로, 배선, 전극, 단자, 도전막, 또는 층)를 나타낸다.
예를 들어, X와 Y가 직접 접속되는 경우 X와 Y는, X와 Y 사이에 개재(介在)된 X와 Y 사이의 전기적 접속을 가능하게 하는 소자(예컨대, 스위치, 트랜지스터, 커패시터, 인덕터, 레지스터, 다이오드, 표시 소자, 발광 소자, 또는 부하) 없이 접속된다.
예를 들어, X와 Y가 전기적으로 접속되는 경우, X와 Y 사이의 전기적 접속을 가능하게 하는 하나 이상의 소자(예컨대, 스위치, 트랜지스터, 커패시터, 인덕터, 레지스터, 다이오드, 표시 소자, 발광 소자, 또는 부하)가 X와 Y 사이에 접속될 수 있다. 또한, 스위치는 온 또는 오프가 되도록 제어된다. 즉, 스위치는 도전되거나 또는 도전되지 않아(온 또는 오프가 되어) 그것을 통하여 전류를 흘릴지 여부를 결정한다. 또는, 스위치는 전류 경로를 선택하고 바꾸는 기능을 갖는다. 또한, X와 Y가 전기적으로 접속되는 경우에는 X와 Y가 직접 접속되는 경우가 포함된다.
예를 들어, X와 Y가 기능적으로 접속되는 경우, X와 Y 사이의 기능적인 접속을 가능하게 하는 하나 이상의 회로(예컨대, 인버터, NAND 회로, 또는 NOR 회로 등의 논리 회로; D/A 변환 회로, A/D 변환 회로, 또는 감마 보정 회로 등의 신호 변환 회로; 전원 회로(예컨대 스텝업 회로 또는 스텝다운 회로) 또는 신호의 전위 레벨을 변경하기 위한 레벨 시프터 회로 등의 전위 레벨 변환 회로; 전압원; 전류원; 전환 회로; 신호 진폭, 전류의 양 등을 증가시킬 수 있는 회로, 연산 증폭기, 차동 증폭 회로, 소스 폴로어 회로, 및 버퍼 회로 등의 증폭 회로; 신호 생성 회로; 기억 회로; 또는 제어 회로)가 X와 Y 사이에 접속될 수 있다. 예를 들어 X와 Y 사이에 또 다른 회로가 개재되더라도 X로부터 출력된 신호가 Y로 전송되면 X와 Y는 기능적으로 접속된다. 또한, X와 Y가 기능적으로 접속되는 경우에는 X와 Y가 직접 접속되고 X와 Y가 전기적으로 접속되는 경우가 포함된다.
또한, 본 명세서 등에서, "X와 Y가 접속된다"라는 명시적인 기재는, X와 Y가 전기적으로 접속되는 것(즉, X와 Y가 또 다른 소자 또는 회로를 개재하여 접속되는 경우), X와 Y가 기능적으로 접속되는 것(즉, X와 Y가 또 다른 회로를 개재하여 기능적으로 접속되는 경우), 및 X와 Y가 직접 접속되는 것(즉, X와 Y가 또 다른 소자 또는 회로를 개재하지 않고 접속되는 경우)을 의미한다. 즉, 본 명세서 등에서, "X와 Y가 전기적으로 접속된다"라는 명시적인 표현은, "X와 Y가 접속된다"라는 명시적이고 단순한 표현과 동일하다.
예를 들어 트랜지스터의 소스(또는 제 1 단자 등)가 Z1을 통하여(또는 통하지 않고) X와 전기적으로 접속되고, 트랜지스터의 드레인(또는 제 2 단자 등)이 Z2를 통하여(또는 통하지 않고) Y와 전기적으로 접속되는 경우, 또는 트랜지스터의 드레인(또는 제 2 단자 등)이 Z2의 일부와 직접 접속되고, Z2의 또 다른 일부가 Y와 직접 접속되면서 트랜지스터의 소스(또는 제 1 단자 등)가 Z1의 일부와 직접 접속되고, Z1의 또 다른 일부가 X와 직접 접속되는 경우에 이하의 표현 중 어느 것을 사용할 수 있다.
상기 표현의 예에는, "X, Y, 트랜지스터의 소스(또는 제 1 단자 등), 및 트랜지스터의 드레인(또는 제 2 단자 등)은 서로 전기적으로 접속되고, X, 트랜지스터의 소스(또는 제 1 단자 등), 트랜지스터의 드레인(또는 제 2 단자 등), 및 Y는 이 차례로 서로 전기적으로 접속된다", "트랜지스터의 소스(또는 제 1 단자 등)는 X와 전기적으로 접속되고, 트랜지스터의 드레인(또는 제 2 단자 등)은 Y와 전기적으로 접속되고, X, 트랜지스터의 소스(또는 제 1 단자 등), 트랜지스터의 드레인(또는 제 2 단자 등), 및 Y는 이 차례로 서로 전기적으로 접속된다", 및 "X는 트랜지스터의 소스(또는 제 1 단자 등)와 드레인(또는 제 2 단자 등)을 통하여 Y와 전기적으로 접속되고, X, 트랜지스터의 소스(또는 제 1 단자 등), 트랜지스터의 드레인(또는 제 2 단자 등), 및 Y는 이 차례로 접속되도록 제공된다"가 포함된다. 상술한 예와 비슷한 표현에 의하여, 회로 구조에서의 접속 순서를 규정할 때, 트랜지스터의 소스(또는 제 1 단자 등)와 드레인(또는 제 2 단자 등)을 서로 구별하여 기술적 범위를 명시할 수 있다.
상기 표현의 다른 예에는, "트랜지스터의 소스(또는 제 1 단자 등)가 적어도 제 1 접속 경로를 통하여 X와 전기적으로 접속되고, 제 1 접속 경로는 제 2 접속 경로를 포함하지 않고, 제 2 접속 경로는 트랜지스터의 소스(또는 제 1 단자 등)와 트랜지스터의 드레인(또는 제 2 단자 등) 사이의 경로이고, Z1은 제 1 접속 경로에 있고, 트랜지스터의 드레인(또는 제 2 단자 등)은 적어도 제 3 접속 경로를 통하여 Y와 전기적으로 접속되고, 제 3 접속 경로는 제 2 접속 경로를 포함하지 않고, Z2는 제 3 접속 경로에 있다"가 포함된다. "트랜지스터의 소스(또는 제 1 단자 등)가 적어도 제 1 접속 경로에 있는 Z1을 통하여 X와 전기적으로 접속되고, 제 1 접속 경로는 제 2 접속 경로를 포함하지 않고, 제 2 접속 경로는 트랜지스터를 통한 접속 경로를 포함하고, 트랜지스터의 드레인(또는 제 2 단자 등)은 적어도 제 3 접속 경로에 있는 Z2를 통하여 Y와 전기적으로 접속되고, 제 3 접속 경로는 제 2 접속 경로를 포함하지 않는다"는 표현도 사용할 수 있다. 또 다른 표현의 예는 "트랜지스터의 소스(또는 제 1 단자 등)가 적어도 제 1 전기적 경로에 있는 Z1을 통하여 X와 전기적으로 접속되고, 제 1 전기적 경로는 제 2 전기적 경로를 포함하지 않고, 제 2 전기적 경로는 트랜지스터의 소스(또는 제 1 단자 등)로부터 트랜지스터의 드레인(또는 제 2 단자 등)으로의 전기적 경로이고, 트랜지스터의 드레인(또는 제 2 단자 등)은 적어도 제 3 전기적 경로에 있는 Z2를 통하여 Y와 전기적으로 접속되고, 제 3 전기적 경로는 제 4 전기적 경로를 포함하지 않고, 제 4 전기적 경로는 트랜지스터의 드레인(또는 제 2 단자 등)으로부터 트랜지스터의 소스(또는 제 1 단자 등)로의 전기적 경로다"가 있다. 회로 구조에서의 접속 경로가 상술한 예와 비슷한 표현으로 정의되면, 트랜지스터의 소스(또는 제 1 단자 등) 및 드레인(또는 제 2 단자 등)을 서로 구별하여 기술적 범위를 명시할 수 있다.
또한, 본 발명의 일 형태는 단순히 예인 이런 표현들에 한정되지 않는다. 여기서 X, Y, Z1, 및 Z2 각각은 물체(예컨대, 장치, 소자, 회로, 배선, 전극, 단자, 도전막, 층 등)를 나타낸다.
독립된 구성요소들이 회로도에서 서로 전기적으로 접속되더라도, 하나의 구성요소가 복수의 구성요소의 기능을 갖는 경우가 있다. 예를 들어, 배선의 일부도 전극으로서 기능할 때, 하나의 도전막이 배선 및 전극으로서 기능한다. 따라서, 본 명세서에서의 "전기적 접속"에는 하나의 도전막이 복수의 구성요소의 기능을 갖는 경우도 그 범주에 포함된다.
또한 "막" 및 "층"이란 용어는 경우 또는 상황에 따라 서로 교환할 수 있다. 예를 들어, "도전층"이라는 용어는 "도전막"이라는 용어로 바꿀 수 있는 경우가 있다. 또한, "절연막"이라는 용어는 "절연층"이라는 용어로 바꿀 수 있는 경우가 있다.
(실시형태 1)
본 실시형태에서, 본 발명의 일 형태의 반도체 장치를 도면을 참조하여 설명한다.
도 1의 (A)는 본 발명의 일 형태의 반도체 장치의 구조를 도시한 단면도다. 도 1의 (A)에서의 반도체 장치는 실리콘 기판(40)에 활성 영역을 포함하는 트랜지스터(51) 및 활성층으로서 산화물 반도체층을 포함하는 트랜지스터(52)를 포함한다. 트랜지스터(51)가 p채널 트랜지스터이고 트랜지스터(52)가 n채널 트랜지스터이면, CMOS 회로를 형성할 수 있다. 도 1의 (A)에서의 트랜지스터(51) 및 트랜지스터(52)는 인버터회로(90)를 형성한다(도 1의 (B) 참조).
트랜지스터(51)의 기본적인 구조에는 채널이 형성되는 활성 영역, 소스 영역, 드레인 영역, 게이트 절연막, 및 게이트 전극이 포함된다. 트랜지스터(52)의 기본적인 구조에는 채널이 형성되는 활성층, 소스 전극, 드레인 전극, 게이트 절연막, 및 게이트 전극이 포함된다. 도 1의 (A)에 나타낸 바와 같이, 트랜지스터(51)의 상술한 구성 및 트랜지스터(52)의 상술한 구성은 부분적으로 서로 중첩되어, 결과적으로 회로에 의하여 차지되는 면적이 저감된다.
인버터회로(90)의 형성은 실리콘 기판(40)에 활성 영역을 포함하는 n채널 트랜지스터를 형성하는 공정이 필요 없기 때문에, p형 웰, n형 불순물 영역 등을 형성하는 스텝을 생략할 수 있고 스텝수를 극적으로 저감할 수 있다.
절연층(81), 절연층(82), 절연층(83), 및 절연층(84)은 트랜지스터(51) 위에 제공된다. 여기서, 설명의 편의상 절연층(81) 내지 절연층(84)은 합쳐서 제 1 절연층이라고 한다.
트랜지스터(52)는 제 1 절연층 위에 제공되고, 절연층(85), 절연층(86), 및 절연층(87)은 트랜지스터(52) 위에 제공된다. 여기서, 절연층(85) 내지 절연층(87)은 설명의 편의상 합쳐서 제 2 절연층이라고 한다.
또한 제 1 절연층 및 제 2 절연층에 포함되는 절연층은 상술한 것에 한정되지 않는다. 상기 절연층의 일부를 생략하여도 좋고, 또는 다른 절연층을 추가하여도 좋다.
트랜지스터(51)의 소스 영역 및 드레인 영역 중 하나는 제 1 절연층 및 제 2 절연층을 관통하는 콘택트 플러그(61)에 전기적으로 접속된다. 콘택트 플러그(61)는 제 2 절연층 위에서 배선(71)과 전기적으로 접속된다.
트랜지스터(51)의 게이트 전극은 제 1 절연층 및 제 2 절연층을 관통하는 콘택트 플러그(62)에 전기적으로 접속된다. 콘택트 플러그(62)는 제 2 절연층 위에서 배선(73)과 전기적으로 접속된다.
트랜지스터(51)의 소스 영역 및 드레인 영역 중 다른 쪽은 제 1 절연층, 트랜지스터(52)의 소스 전극 및 드레인 전극 중 한쪽, 및 제 2 절연층을 관통하는 콘택트 플러그(63)에 전기적으로 접속한다. 여기서, 트랜지스터(51)의 소스 영역 및 드레인 영역 중 다른 쪽 및 트랜지스터(52)의 소스 전극 및 드레인 전극 중 한쪽은 콘택트 플러그(63)를 통하여 서로 전기적으로 접속된다.
트랜지스터(52)의 게이트 전극은 제 2 절연층을 관통하는 콘택트 플러그(64)와 전기적으로 접속된다. 콘택트 플러그(64)는 제 2 절연층 위에서 배선(73)과 전기적으로 접속된다. 즉, 트랜지스터(51)의 게이트 전극 및 트랜지스터(52)의 게이트 전극은 콘택트 플러그(62), 배선(73), 및 콘택트 플러그(64)를 통하여 서로 전기적으로 접속된다.
또한 도 1의 (A)에서, 콘택트 플러그(62) 및 콘택트 플러그(64)는 다른 콘택트 플러그와 상이하게 해칭되어, 도면의 깊이 방향에서의 이들 위치가 다른 콘택트 플러그와 상이한 것을 나타낸다.
트랜지스터(52)의 소스 전극 및 드레인 전극 중 다른 쪽은 제 2 절연층을 관통하는 콘택트 플러그(65)와 전기적으로 접속된다. 콘택트 플러그(65)는 제 2 절연층 위에서 배선(72)과 전기적으로 접속된다.
본 발명의 일 형태의 반도체 장치에서, 콘택트 플러그는 영역에서 서로 중첩되는 복수의 트랜지스터를 형성한 후에 형성되고, 복수의 트랜지스터들 사이의 전기적 접속 및 콘택트 플러그와 배선 등 사이의 접속을 만든다. 이런 구조에 의하여, 공정을 단순화할 수 있다. 또한, 트랜지스터의 형성 후에 배선 접속을 자유로이 수행할 수 있기 때문에, 상이한 기능을 갖는 반도체 장치를 공정의 일부를 변화시킴으로써 형성할 수 있어, 설계 비용 및 제조 비용을 저감할 수 있다.
여기서, 콘택트 플러그를 이하와 같이 형성한다: 먼저 콘택트 홀을 형성하고 나서 전도체를 CVD(chemical vapor deposition)법에 의하여 콘택트 홀에 매립한다. 이 공정에서, 종횡비가 높은 콘택트 홀을 형성하여 회로에 의하여 차지되는 면적을 저감하는 것이 바람직하지만, 복수의 층을 관통하는 종횡비가 높은 콘택트 홀을 형성하기 어렵다.
도 1의 (A)에서의 콘택트 플러그(61) 및 콘택트 플러그(62)를 제공하기 위한 콘택트 홀들은, 제 1 절연층 및 제 2 절연층을 에칭함으로써 형성되기 때문에 비교적 형성하기 쉽다. 이것은, 예컨대 산화 절연층, 질화 절연층 등이 상이한 종류의 층이라도 이들을 같은 에칭 조건하에서 처리할 수 있는 경우가 많기 때문이다.
한편, 콘택트 플러그(63)를 제공하기 위한 콘택트 홀의 형성에는 절연층의 에칭에 더하여 트랜지스터(52)의 소스 전극 또는 드레인 전극(소스 전극 또는 드레인 전극은 대표적으로는 금속층)의 에칭이 필요하다. 절연층과 금속층 사이에서 에칭 조건이 상이하기 때문에, 예컨대 에칭 가스 또는 부식액의 스위칭이 필요하여, 스텝수를 실질적으로 증가시킨다. 또한, 결함은 에칭 스텝에서의 퇴적물, 플라스마 대미지, 오버 에칭 등에 의하여 일어날 수 있다.
그러므로, 본 발명의 일 형태에 사용되는 방법에서, 스텝수를 증가시키지 않게 또는 결함을 일으키지 않게 콘택트 플러그(63)를 제공하기 위한 콘택트 홀을 형성하기 위하여, 개구를 트랜지스터(52)의 소스 전극 및 드레인 전극 중 한쪽에 미리 형성한다.
도 2의 (A) 내지 (D)는 콘택트 플러그(63)를 형성하기 위한 공정을 도시한 것이다. 또한 트랜지스터(51) 및 트랜지스터(51) 위에 제공된 절연층의 일부를 나타내지 않았다. 도면에서, 단면도는 왼쪽에 있고, 상면도는 오른쪽에 있다.
먼저, 3층 구조를 갖는 산화물 반도체층 중 2층을 절연층(84) 위에 형성하고, 소스 전극층(32) 및 드레인 전극층(33)을 산화물 반도체층과 접촉하여 형성한다(도 2의 (A) 참조). 여기서, 개구(20)를 소스 전극층(32)에 제공한다. 개구(20)는 패터닝에 의하여 소스 전극층(32) 및 드레인 전극층(33)을 형성하는 스텝에서 형성될 수 있다.
도 3의 (A)에 나타낸 바와 같이, 개구(20)는 드레인 전극층(33)에도 형성되어도 좋다. 드레인 전극층(33)에 제공되는 개구(20)를 사용하지 않는 경우, 드레인 전극층(33)은 나중의 스텝에서 상기 개구를 포함하지 않는 영역에서 콘택트 플러그 등과 접속된다. 또한 "소스" 및 "드레인"이란 용어는 트랜지스터의 동작에 따라 서로 치환되기 때문에, "소스 전극층(32)" 및 "드레인 전극층(33)"이란 용어는 서로 치환할 수 있다.
다음에, 산화물 반도체층 중 다른 하나의 층, 게이트 절연막, 및 게이트 전극층이 형성되어, 트랜지스터(52)의 기본적인 구조가 완성된다. 이 후, 제 2 절연층을 트랜지스터(52) 위에 제공한다. 이 단계에서, 제 2 절연층의 일부를 개구(20)에 형성한다. 또한, 복수의 콘택트 홀을 형성하기 위한 레지스트 마스크(35)를 제 2 절연층 위에 형성한다(도 2의 (B) 참조).
이 후, 에칭 스텝이 수행되어, 콘택트 홀(21) 내지 콘택트 홀(25)이 형성된다(도 2의 (C) 참조). 여기서, 개구(20)가 소스 전극층(32)에 제공되기 때문에, 절연층을 위한 에칭 조건으로부터 금속층을 위한 에칭 조건으로 변화하지 않고 에칭 스텝을 쉽게 수행할 수 있다.
에칭 스텝에서의 콘택트 홀(23)과 개구(20) 사이의 배열 불량을 방지하기 위하여, 제 2 절연층에서의 콘택트 홀(23)의 직경을 개구(20)의 직경보다 크게 하는 것이 바람직하다. 이 경우, 제 2 절연층으로부터 제 1 절연층으로의 깊이 방향에서, 콘택트 홀(23)의 직경은 트랜지스터(52)의 소스 전극층(32)과 제 2 절연층 사이의 계면에서 더 작은 값으로 변화한다.
도 2의 (B)는 모든 콘택트 홀을 동시에 형성하기 위한 레지스트 마스크의 예를 도시한 것이지만, 상이한 깊이로 콘택트 홀을 순차적으로 형성할 수도 있다. 예를 들어, 도 3의 (B)에 나타낸 바와 같이, 먼저 비교적 깊은 콘택트 홀을 형성하고, 일시적으로 콘택트 홀을 유기 수지로 채우고 나서, 비교적 얕은 콘택트 홀을 형성할 수 있다. 먼저 비교적 얕은 콘택트 홀을 형성하고 나서 비교적 깊은 콘택트 홀을 형성할 수도 있다.
그 후, 상술한 콘택트 홀이 도전층으로 채워지기 때문에, 콘택트 플러그(61) 내지 콘택트 플러그(65)가 형성된다(도 2의 (D) 참조). 콘택트 플러그(63)의 직경은, 콘택트 홀(23)의 형상에 따라 트랜지스터(52)의 소스 전극층(32)과 제 2 절연층 사이의 계면에서 변화한다.
도 40의 (A) 내지 (F)는 도 1의 (A)에서의 트랜지스터(52)의 소스 전극층(32)과 제 2 절연층 사이의 계면의 근방에서의 영역의 확대된 도면이다. 도 40의 (A)는 도 2의 (D)의 확대된 도면이고, 본 발명의 일 형태는 이에 한정되지 않는다. 에칭 조건을 조정함으로써 개구(20) 및 이 주변의 구성의 형상을 다양하게 할 수 있다.
예를 들어, 도 40의 (B)와 같이, 개구(20)에서의 콘택트 플러그(63)의 측벽의 각도는 다른 부분의 콘택트 플러그(63)의 측벽과 상이하여도 좋다. 또는, 도 40의 (C)와 같이, 콘택트 플러그(63)의 직경은 소스 전극층(32)에서 변화하여도 좋다. 또는, 도 40의 (D)와 같이, 콘택트 플러그(63)의 측벽의 각도는 소스 전극층(32)에서 변화하여도 좋다. 또는, 도 40의 (E)와 같이, 콘택트 플러그(63)의 직경은 소스 전극층(32)과 제 1 절연층 사이의 계면에서 변화하여도 좋다. 또는, 도 40의 (F)와 같이, 콘택트 플러그(63)의 직경은 제 1 절연층에서 변화하여도 좋다.
또한 콘택트 플러그의 측벽은 테이퍼 각을 약간 갖기 때문에, 콘택트 플러그의 직경은 깊이 방향으로 연속적으로 변화된다고 할 수 있다. 본 발명의 일 형태의 특징은, 직경에서의 이 변화와 상관없이, 콘택트 플러그가 직경이 현저하게 변화하는 영역을 갖는 것이다.
본 발명의 일 형태의 반도체 장치에 사용되는 트랜지스터(52)는 소스 전극 및 드레인 전극이 산화물 반도체층 위에 형성되고, 상기 소스 전극 및 상기 드레인 전극이 절연층(84)과 접촉되지 않는 구조를 가져도 좋다. 이런 구조에서, 절연층(84)은 소스 전극 및 드레인 전극을 형성하는 금속층에 의하여 산소를 빼앗기지 않는다. 따라서, 이 산소는 산화물 반도체층에 효과적으로 공급될 수 있어, 결과적으로 트랜지스터(52)의 전기적 특성 및 신뢰성을 향상시킨다.
도 4는 상술한 구조를 포함하는 본 발명의 일 형태의 반도체 장치를 도시한 것이다. 본 구조에서도, 트랜지스터(52)의 소스 전극 및 드레인 전극 중 한쪽에 개구를 제공함으로써 콘택트 플러그(63)를 제공하기 위한 콘택트 홀을 쉽게 형성한다.
이 경우, 산화물 반도체층도 콘택트 플러그(63)를 제공하기 위한 콘택트 홀을 형성할 때에 에칭된다. 산화물 반도체층은 절연층과 상이한 에칭 조건을 갖는 경우가 있어, 개구를 산화물 반도체층에도 제공하여도 좋다.
도 5의 (A) 내지 (D)는 개구가 산화물 반도체층에도 제공되는, 콘택트 플러그(63)를 형성하기 위한 공정을 도시한 것이다. 이 공정은 개구가 산화물 반도체층에도 제공되는 점을 제외하면 도 2의 (A) 내지 (D)와 같기 때문에, 이 공정의 설명은 생략한다.
도 41의 (A) 내지 (F)는 도 4에서의 트랜지스터(52)의 소스 전극층(32)과 제 2 절연층 사이의 계면의 근방에서의 영역의 확대된 도면이다. 도 41의 (A)는 도 5의 (D)의 확대된 도면이고; 본 발명의 일 형태는 이에 한정되지 않는다. 에칭 조건을 조정함으로써 개구(20) 및 이 주변의 구성의 형상을 다양하게 할 수 있다.
예를 들어, 도 41의 (B)와 같이, 콘택트 플러그(63)의 직경은 소스 전극층(32)과 산화물 반도체층 사이의 계면에서 변화하여도 좋다. 또는, 도 41의 (C)와 같이, 콘택트 플러그(63)의 직경은 산화물 반도체층에서 변화되어도 좋다. 또는, 도 41의 (D)와 같이, 산화물 반도체층에서의 개구(20)의 콘택트 플러그(63)의 측벽의 각도가 다른 부분에서의 콘택트 플러그(63)의 측벽과 상이하여도 좋다. 또는, 도 41의 (E)와 같이, 콘택트 플러그(63)의 직경은 산화물 반도체층과 제 1 절연층 사이의 계면에서 변화하여도 좋다. 또는, 도 41의 (F)와 같이, 콘택트 플러그(63)의 직경은 제 1 절연층에서 변화되어도 좋다. 또는, 도 40의 (A) 내지 (F) 및 도 41의 (A) 내지 (F)에서의 콘택트 플러그(63)의 형상 중 어느 것은 조합되어도 좋다.
도 6의 (A) 및 (B)는 각각 본 발명의 일 형태의 반도체 장치의 상면도다. 도 6의 (A)는 도 1의 (A)에서의 반도체 장치의 상면도이고, 도 6의 (B)는 도 4에서의 반도체 장치의 상면도다. 또한 도 1의 (A) 및 도 4는 각각 도 6의 (A) 및 (B)에서의 P1-P2를 따르는 단면에 상당한다. 도면에서, "OS"는 산화물 반도체를 사용하여 형성된 활성층을 나타내고, "Si"는 실리콘으로 만들어진 활성 영역을 나타낸다.
도 7의 (A)는 또 다른 본 발명의 실시형태를 도시한 것이다. 도 7의 (A)에서의 반도체 장치는 실리콘 기판(40)에서의 활성 영역을 포함하는 트랜지스터(53), 산화물 반도체층을 활성층으로서 포함하는 트랜지스터(54), 및 커패시터(55)를 포함한다. 도 7의 (A)에서의 트랜지스터(53) 및 트랜지스터(54) 및 커패시터(55)의 접속 구조는 도 7의 (B)에서의 회로도에 나타낸 회로(91)를 형성한다. 도 7의 (A)에서의 반도체 장치는 커패시터(55)의 제공 및 구성의 접속 구조를 빼면 도 1의 (A)와 같은 구조를 가질 수 있다.
여기서, 트랜지스터(53)의 게이트 전극층, 트랜지스터(54)의 소스 전극층 및 드레인 전극층 중 한쪽, 및 커패시터(55)의 한쪽 전극층을 서로 전기적으로 접속시키기 위하여 콘택트 플러그(66)를 사용한다. 콘택트 플러그(66)는 트랜지스터(54)의 소스 전극층 및 드레인 전극층 중 한쪽(커패시터(55)의 한쪽 전극층)에 제공되는 개구를 사용하여 제공된다. 따라서, 도 1의 (A)에서의 콘택트 플러그(63)와 같이, 제 2 절연층으로부터 제 1 절연층으로의 깊이 방향에서, 콘택트 플러그(66)의 직경은 트랜지스터(54)의 소스 전극층과 드레인 전극층 중 한쪽과 제 2 절연층 사이의 계면에서 더 작은 값으로 변화한다.
또한 도 7의 (A)에서, 콘택트 플러그(66) 및 콘택트 플러그(67)는 다른 콘택트 플러그와 상이하게 해칭되어, 도면의 깊이 방향에서의 이들 위치가 다른 콘택트 플러그와 상이한 것을 나타낸다.
도 8은 도 4에 나타낸 트랜지스터(52)의 구조가 트랜지스터(54)에 적용되는 경우를 도시한 것이다. 도 9의 (A)는 도 7의 (A)에서의 반도체 장치의 상면도의 예다. 도 9의 (B)는 도 8에서의 반도체 장치의 상면도의 예다. 또한 도 7의 (A) 및 도 8은 각각 도 9의 (A) 및 (B)에서의 Q1-Q2를 따르는 단면에 상당한다.
도 7의 (B)에 나타낸 회로(91)는 전력이 공급되지 않더라도 저장된 데이터를 유지할 수 있고 기록 횟수에 제한이 없는 반도체 장치(기억 회로)의 예다.
굉장히 낮은 오프 상태 전류의 특성 때문에 산화물 반도체를 사용하여 형성된 트랜지스터(54)에 의하여 오랜 시간 전하를 유지할 수 있다. 예를 들어, 소스와 드레인 사이의 전압이 약 0.1V, 5V, 또는 10V로 설정되는 경우, 트랜지스터의 채널 폭으로 정규화된 오프 상태 전류는 수 yA/μm 내지 수 zA/μm 낮을 수 있다. 한편, 결정화 실리콘 등 산화물 반도체 외의 재료를 포함하는 트랜지스터는 쉽게 고속으로 동작할 수 있다. 따라서, 양쪽 트랜지스터를 사용함으로써 데이터를 유지하는 능력이 높고 고속으로 동작하는 기억 장치를 제조할 수 있다.
도 7의 (B)에서의 반도체 장치가 트랜지스터(53)의 게이트 전극의 전위를 유지할 수 있다는 특성을 이용함으로써, 이하와 같이 데이터의 기록, 저장, 및 판독이 가능하게 된다.
데이터의 기록 및 유지를 설명하겠다. 먼저, 배선(77)의 전위를 트랜지스터(54)가 온되는 전위로 설정하여, 트랜지스터(54)가 온된다.
상술한 동작에 의하여, 배선(76)의 전위가 트랜지스터(53)의 게이트 전극 및 커패시터(55)에 공급된다. 바꿔 말하면, 소정의 전하가 노드(FN)에 공급된다(데이터 기록). 여기서, 상이한 전위 레벨을 제공하는 2종의 전하(이하 저레벨 전하 및 고레벨 전하라고 함) 중 한쪽이 공급된다.
이 후, 배선(77)의 전위를 트랜지스터(54)가 오프되는 전위로 설정하여, 트랜지스터(54)가 오프된다. 따라서, 노드(FN)에 공급된 전하가 유지된다(데이터 유지). 트랜지스터(54)의 오프 상태 전류가 매우 낮기 때문에, 노드(FN)에서의 전하가 오랜 시간 유지된다.
다음에, 데이터의 판독을 설명하겠다. 소정의 전위(정전위)가 배선(75)에 공급되는 동안 적절한 전위(판독 전위)를 배선(78)에 공급함으로써, 배선(79)의 전위는 노드(FN)에 유지된 전하의 양에 따라 변동한다.
일반적으로, 트랜지스터(53)가 n채널 트랜지스터이면, 고레벨 전하가 트랜지스터(53)의 게이트 전극(노드(FN))에 공급되는 경우에서의 외견 문턱 전압(V th_H)은 저레벨 전하가 트랜지스터(53)의 게이트 전극(노드(FN))에 공급되는 경우의 외견 문턱 전압(V th_L)보다 낮다.
여기서, 외견 문턱 전압이란 트랜지스터(53)를 온으로 하기 위하여 필요한 배선(78)의 전위를 말한다. 따라서, 배선(78)의 전위는 V th_H와 V th_L 사이에 있는 전위(V 0)로 설정되어 트랜지스터(53)의 게이트 전극(노드(FN))에 공급되는 전하가 판별될 수 있다.
예를 들어, 기록에서 고레벨 전하가 공급되는 경우, 배선(78)의 전위가 V 0(>V th_H)으로 설정되면, 트랜지스터(53)는 온된다. 기록에서 저레벨 전하가 공급되면, 배선(78)의 전위가 V 0(<V th_L)으로 설정되더라도, 트랜지스터(53)는 계속 오프된다. 그러므로, 유지 데이터를 배선(79)의 전위를 판별함으로써 판독할 수 있다.
또한 메모리셀이 배열되어 사용되는 경우, 원하는 메모리 셀의 데이터만이 판독될 수 있을 필요가 있다. 데이터가 판독되지 않는 메모리셀의 배선(78)에는 게이트 전극에 공급되는 전위에 상관없이 트랜지스터(53)가 오프되는 전위, 즉, V th_H보다 낮은 전위가 공급된다. 또는, 배선(78)에는 게이트 전극에 공급되는 전위, 즉 V th_L보다 높은 전위에 상관없이 트랜지스터(53)가 온되는 전위가 공급된다.
도 7의 (B)에서의 반도체 장치에는 산화물 반도체를 사용하여 채널 형성 영역이 형성되고 매우 낮은 오프 상태 전류를 갖는 트랜지스터가 포함되어, 반도체 장치는 저장된 데이터를 매우 오랜 시간 유지할 수 있다. 바꿔 말하면, 리프레시 동작이 필요하지 않게 되거나 또는 리프레시 동작의 빈도를 매우 낮게 할 수 있어, 소비 전력을 충분히 저감할 수 있다. 또한, 전력이 공급되지 않더라도 저장된 데이터를 오랜 시간 유지할 수 있다(또한 전위가 고정되는 것이 바람직하다). 또한 전력이 저장된 데이터가 유지되는 동안 공급되어도 좋다.
상술한 구동 방법에서, 데이터를 노드(FN)에 기록하기 위하여 고전압이 필요하지 않고, 트랜지스터(53)의 열화 등의 문제가 일어나지 않는다. 예를 들어, 종래의 불휘발성 메모리와 달리, 고전압의 첨가에 의하여 플로팅 게이트로 전자를 주입하거나 플로팅 게이트로부터 전자를 추출할 필요가 없어, 트랜지스터(53)의 게이트 절연막의 열화 등의 문제가 일어나지 않는다. 즉, 개시된 발명의 반도체 장치는, 종래의 불휘발성 메모리의 문제인, 데이터가 재기록될 수 있는 횟수에 한정이 없어 이의 신뢰성이 극적으로 향상된다. 또한, 데이터가 트랜지스터의 상태(온 또는 오프)에 따라 기록됨으로써, 고속 동작을 쉽게 달성할 수 있다.
본 발명의 일 형태의 반도체 장치의 구성을 설명하겠다. 도 1의 (A)에서의 반도체 장치의 구성을 이하에서 설명하지만, 이 설명은 본 실시형태에서의 다른 반도체 장치에도 적용된다.
실리콘 기판(40)은 벌크 실리콘 기판에 한정되지 않고 SOI 기판이라도 좋다. 또한, 실리콘 기판(40)은 저마늄, 실리콘 저마늄, 탄소화 실리콘, 갈륨 비소, 알루미늄 갈륨 비소, 인화 인듐, 질화 갈륨, 또는 유기 반도체로 이루어진 기판과 치환할 수 있다.
또한 트랜지스터(51)는 플레이너(planar)형 트랜지스터에 한정되지 않고 다양한 종류의 트랜지스터일 수 있다. 예를 들어, 트랜지스터(51)는 FIN형 트랜지스터, TRI-GATE(트라이 게이트)형 트랜지스터 등일 수 있다.
절연층(81)은 보호막으로서 기능할 수 있고, 대표적으로, 질화 실리콘막 또는 산화 알루미늄막을 절연층(81)으로서 사용할 수 있다. 절연층(82) 및 절연층(87)은 평탄화막으로서 기능할 수 있고, 대표적으로는, 산화 실리콘막, 산화질화 실리콘막 등을 절연층(82) 및 절연층(87) 각각으로서 사용할 수 있다.
절연층(83)은 수소차단막으로서 기능할 수 있다. 트랜지스터(51)의 활성 영역 근방에 제공되는 절연층에서의 수소는 실리콘의 댕글링 본드를 종단하여, 트랜지스터(51)의 신뢰성을 향상시킬 수 있다. 한편, 상부에 제공되는 트랜지스터(52)의, 활성층인 산화물 반도체층 근방에 제공되는 절연층에서의 수소는 산화물 반도체에서 캐리어를 생성하는 요인이 되어, 트랜지스터(52)의 신뢰성을 저감할 수 있다. 그러므로, 산화물 반도체를 사용하는 트랜지스터가 실리콘계 반도체 재료를 사용하는 트랜지스터 위에 제공되는 경우, 수소의 확산을 방지하는 기능을 갖는 절연층(83)이 트랜지스터들 사이에 제공되는 것이 바람직하다. 절연층(83)은 수소를 하부에 남겨서, 트랜지스터(51)의 신뢰성을 향상시킨다. 또한, 절연층(83)이 하부로부터 상부로의 수소의 확산을 억제하기 때문에, 트랜지스터(52)의 신뢰성을 향상시킬 수도 있다.
절연층(83)은, 예컨대, 질화 실리콘, 산화 알루미늄, 산화질화 알루미늄, 산화 갈륨, 산화질화 갈륨, 산화 이트륨, 산화질화 이트륨, 산화 하프늄, 산화질화 하프늄, 또는 YSZ(yttria-stabilized zirconia)를 사용하여 형성될 수 있다. 또한 절연층(85)은 이들 재료 중 어느 것을 사용하여 형성될 수도 있다.
절연층(84)은 트랜지스터(52)의 산화물 반도체층에 대한 산소의 공급원으로서 기능한다. 이 때문에, 절연층(84)은 산소를 포함하는 것이 바람직하고, 화학량론적 조성보다 많은 산소를 포함하는 것이 바람직하다. 절연층(84)은 트랜지스터(52)의 백게이트 측에서 게이트 절연막으로서 기능할 수도 있다. 이 때문에, 절연층(84)은 산화물 반도체층과의 계면에서 결함이 일어나기 어려운 막인 것이 바람직하다.
절연층(84)으로서, 대표적으로, 산화 실리콘막 또는 산화질화 실리콘막을 사용할 수 있다. 또는, 절연층과 질화 실리콘막 또는 질화산화 실리콘막의 스택을 사용하여도 좋다. 또한 절연층(86)은 이들 재료 중 어느 것을 사용하여 형성될 수도 있다.
콘택트 플러그(61) 내지 콘택트 플러그(65)는 대표적으로 금속 재료를 사용하여 형성할 수 있다. 구체적으로, 텅스텐을 사용할 수 있다. 콘택트 플러그의 측벽에 질화 타이타늄을 제공하고, 그 측벽에 의하여 둘러싸이는 텅스텐을 제공할 수도 있다. 또한 CMP(chemical mechanical polishing) 처리를 절연층 및 콘택트 플러그의 상면의 평탄화에 사용하여도 좋다.
본 실시형태에서, 인버터회로 및 기억 회로의 구조를 본 발명의 일 형태의 예로서 설명하지만, 본 발명의 일 형태를 다른 회로에 응용할 수 있다. 또한, 본 발명의 일 형태는 2개의 트랜지스터가 서로 중첩되는 예에 한정되지 않고 3개 이상의 구성(예컨대 트랜지스터)이 서로 전기적으로 접속되는 구조에 응용할 수 있다.
본 실시형태는 활성 영역에 실리콘을 포함하는 트랜지스터 및 활성층에 산화물 반도체를 포함하는 트랜지스터가 적층되는 예를 나타낸 것이다. 이에 한정되지 않고, 본 발명의 일 형태는 실리콘을 포함하는 복수의 트랜지스터가 적층되는 구조 또는 산화물 반도체를 포함하는 복수의 트랜지스터가 적층되는 구조에 적용할 수도 있다.
본 발명의 일 형태는 서로 중첩되는 배선들 사이의 전기적 접속에 적용될 수도 있다.
도 42는 복수 종의 막을 포함하는 다층막을 에칭하기 위한 에칭 장치의 예를 도시한 것이다. 도 42에서의 에칭 장치는 에칭 체임버(810A), 에칭 체임버(810B), 및 에칭 체임버(810C), 각 에칭 체임버에 기판을 이동할 때에 일시적으로 기판을 대기시키기 위한 트랜스퍼 체임버(820), 및 각 에칭 체임버에 에칭 가스 등을 공급하는 가스 공급 시스템(830)을 포함한다. 에칭 장치는 나타내지 않은, 전력 공급 시스템, 펌프 시스템, 가스 제거 시스템 등을 포함한다.
복수 종의 막을 포함하는 다층막에서의 미소한 개구를 형성하기 위하여, 평행 평판 에칭 장치, 특히 고밀도 플라스마 발생원 등을 갖는 에칭 장치를 사용하는 것이 바람직하다. 또는, 각 층의 에칭을 위하여 적절히 최적의 에칭 가스를 선택할 수 있는 가스 공급 시스템을 갖는 에칭 장치, 특히 복수의 가스를 조합하여 사용할 수 있는 가스 공급 시스템을 제공하는 것이 바람직하다.
예를 들어, 복수 종의 막을 포함하는 다층막에서의 미소한 개구의 형성을 하나의 에칭 체임버에서 수행하여도 좋다. 이 방법에서, 최적의 에칭 가스를 각 층을 에칭하기 위하여 사용할 수 있다. 도 42에 나타낸 바와 같이 3개의 에칭 체임버를 갖는 에칭 장치는 복수의 기판을 동시에 가공할 수 있어 생산 효율을 향상시킬 수 있다.
복수 종의 막을 포함하는 다층막의 에칭이 하나의 에칭 체임버에서 수행되는 경우, 에칭 체임버에서의 가스는, 에칭되는 막의 종류에 따라 최적의 가스로 전환된다. 그러므로, 다양한 에칭 생산물이 에칭 체임버벽에 퇴적되는 경우가 있다. 퇴적된 에칭 생산물이 입자로서 에칭 체임버벽으로부터 벗겨지는 경우가 있다. 기판 상의 입자의 부착은 에칭 불량의 원인이 될 수 있다.
이런 입자의 생성을 방지하기 위한 방법 중 하나는 상이한 에칭 체임버에서 상이한 종류의 막을 에칭하는 것이다. 도 42에서의 에칭 장치를 사용하여 복수 종의 막을 포함하는 에칭 다층막의 예를 이하에서 설명한다. 여기서, 제 1 절연막, 제 2 절연막, 제 3 절연막, 산화물 반도체막, 도전막, 제 4 절연막, 유기 수지막, 및 포토레지스트가 이 차례로 기판 위에 형성되는 스택이 에칭된다. 또한 포토레지스트를 노광 및 현상하여 소정의 형상을 갖는다.
먼저, 기판을 에칭 체임버(810A)에 배치하고, 유기 수지막 및 제 4 절연막을 에칭한다. 다음에, 기판을 에칭 체임버(810A)로부터 트랜스퍼 체임버(820)를 거쳐 에칭 체임버(810B)로 이동하고, 도전막을 에칭한다. 이 후, 기판을 에칭 체임버(810B)로부터 트랜스퍼 체임버(820)를 거쳐 에칭 체임버(810A)로 이동하고, 산화물 반도체막, 제 3 절연막, 및 제 2 절연막을 에칭한다. 이 후, 기판을 에칭 체임버(810A)로부터 트랜스퍼 체임버(820)를 거쳐 에칭 체임버(810C)로 이동하고, 애싱을 수행하여 전의 에칭에서 생성된 생산물을 제거한다. 이 후, 기판을 에칭 체임버(810C)로부터 트랜스퍼 체임버(820)를 거쳐 에칭 체임버(810A)로 이동하고, 제 1 절연막을 에칭한다. 이 후, 기판을 에칭 체임버(810A)로부터 트랜스퍼 체임버(820)를 거쳐 에칭 체임버(810C)로 이동하고, 애싱을 수행하여 포토레지스트 및 유기 수지막을 제거한다.
상술한 예에 따라, 상술한 스텝을 반복함으로써, 더 많은 막을 포함하는 다층막에서도 미소한 개구를 형성할 수 있다.
상술한 예에서, 복수의 에칭 체임버가 복수 종의 막을 포함하는 다층막의 에칭에 사용된다. 이 경우, 기판이 진공에서 이동되고 대기에 노출되지 않기 때문에, 안정된 에칭을 수행할 수 있다. 또한, 에칭 체임버 각각에서, 에칭 가스는 막의 종류에 따라 전환되지 않는다. 그러므로, 가공 시간이 짧아져, 생산 비율이 높게 된다.
본 실시형태는 다른 실시형태에서 설명하는 구조 중 어느 것과 조합하여 적절히 실시될 수 있다.
(실시형태 2)
본 실시형태에서, 본 발명의 일 형태에 사용될 수 있는 산화물 반도체를 포함하는 트랜지스터를 도면을 참조하여 설명한다. 본 실시형태에서의 도면에서, 일부의 구성은 확대되고, 사이즈가 저감되고, 또는 이해하기 쉽게 하기 위하여 생략된다.
도 10의 (A) 및 (B)는 본 발명의 일 형태의 트랜지스터(101)를 도시한 상면도 및 단면도다. 도 10의 (A)는 상면도이고, 도 10의 (A)에서의 일점쇄선 B1-B2 방향의 단면을 도 10의 (B)에 도시하였다. 도 10의 (A)에서의 일점쇄선 B3-B4 방향의 단면을 도 16의 (A)에 도시하였다. 일점쇄선 B1-B2 방향을 채널 길이 방향이라고 하고, 일점쇄선 B3-B4 방향을 채널 폭 방향이라고 하는 경우가 있다.
트랜지스터(101)는 기판(115)과 접촉되는 절연층(120); 절연층(120)과 접촉되는 산화물 반도체층(130); 산화물 반도체층(130)과 전기적으로 접속되는 도전층(140) 및 도전층(150); 산화물 반도체층(130), 도전층(140), 및 도전층(150)과 접촉되는 절연층(160); 절연층(160)과 접촉되는 도전층(170); 도전층(140), 도전층(150), 절연층(160), 및 도전층(170)과 접촉되는 절연층(175); 및 절연층(175)과 접촉되는 절연층(180)을 포함한다. 트랜지스터(101)는 예컨대 필요에 따라 절연층(180)과 접촉되는 절연층(190)(평탄화막)을 더 포함하여도 좋다.
여기서, 도전층(140), 도전층(150), 절연층(160), 및 도전층(170)은 각각 소스 전극층, 드레인 전극층, 게이트 절연막, 및 게이트 전극층으로서 기능할 수 있다.
도 10의 (B)에서의 영역(231), 영역(232), 및 영역(233)은 각각 소스 영역, 드레인 영역, 및 채널 형성 영역으로서 기능할 수 있다. 영역(231) 및 영역(232)은 각각 도전층(140) 및 도전층(150)과 접촉된다. 산소와 결합하기 쉬운 도전 재료가 예컨대 도전층(140) 및 도전층(150)에 사용되면, 영역(231) 및 영역(232)의 저항을 저감할 수 있다.
구체적으로, 산화물 반도체층(130)이 도전층(140) 및 도전층(150)과 접촉되기 때문에, 산소 빈자리가 산화물 반도체층(130)에 생성되고, 산소 빈자리와 산화물 반도체층(130)에 남아 있거나 또는 외부로부터 산화물 반도체층(130)으로 확산되는 수소 사이의 상호 작용이 영역(231) 및 영역(232)을 저저항의 n형 영역으로 변화시킨다.
또한 트랜지스터의 "소스" 및 "드레인"의 기능은 예컨대 반대 극성의 트랜지스터가 사용될 때나 또는 전류가 흐르는 방향이 회로 동작에서 변화될 때에 서로 치환되는 경우가 있다. 그러므로, "소스" 및 "드레인"이라는 용어는 본 명세서에서 서로 치환할 수 있다. 또한, "전극층"이라는 용어는 "배선"이라는 용어와 치환할 수 있다.
도면에서 도전층(170)은 2개의 층(도전층(171) 및 도전층(172))을 포함하지만 단층 또는 3층 이상의 스택이라도 좋다. 상기는 본 실시형태에서 설명한 다른 트랜지스터에 적용된다.
도면에서 도전층(140) 및 도전층(150) 각각은 단층이지만, 2층 이상의 스택이라도 좋다. 상기는 본 실시형태에서 설명한 다른 트랜지스터에 적용된다.
본 발명의 일 형태의 트랜지스터는 도 11의 (A) 및 (B)에 도시된 구조를 가져도 좋다. 도 11의 (A)는 트랜지스터(102)의 상면도다. 도 11의 (A)에서의 일점쇄선 C1-C2 방향의 단면을 도 11의 (B)에 도시하였다. 도 11의 (A)에서의 일점쇄선 C3-C4 방향의 단면을 도 16의 (B)에 도시하였다. 일점쇄선 C1-C2 방향을 채널 길이 방향이라고 하고, 일점쇄선 C3-C4 방향을 채널 폭 방향이라고 하는 경우가 있다.
트랜지스터(102)는 게이트 절연막으로서 기능하는 절연층(160)의 단부가 게이트 전극층으로서 기능하는 도전층(170)의 단부와 일치하지 않는 점을 빼면 트랜지스터(101)와 같은 구조를 닺는다. 트랜지스터(102)에서, 도전층(140) 및 도전층(150)의 넓은 면적이 절연층(160)으로 덮이기 때문에 도전층(170)과 도전층(140) 및 도전층(150) 사이의 저항이 높게 되어, 트랜지스터(102)는 게이트 누설 전류가 낮다는 특징을 갖는다.
트랜지스터(101) 및 트랜지스터(102) 각각은 도전층(170)이 도전층(140) 및 도전층(150) 각각과 중첩되는 영역을 포함하는 톱 게이트 구조를 갖는다. 기생 용량을 저감시키기 위하여, 채널 길이 방향에서의 영역의 폭을 3nm 이상 300nm 미만으로 하는 것이 바람직하다. 한편, 오프셋 영역이 산화물 반도체층(130)에서 형성되지 않기 때문에, 온 상태 전류가 높은 트랜지스터를 쉽게 형성할 수 있다.
본 발명의 일 형태의 트랜지스터는 도 12의 (A) 및 (B)에 도시된 구조를 가져도 좋다. 도 12의 (A)는 트랜지스터(103)의 상면도다. 도 12의 (A)에서의 일점쇄선 D1-D2 방향의 단면을 도 12의 (B)에 도시하였다. 도 12의 (A)에서의 일점쇄선 D3-D4 방향의 단면을 도 16의 (A)에 도시하였다. 일점쇄선 D1-D2 방향을 채널 길이 방향이라고 하고, 일점쇄선 D3-D4 방향을 채널 폭 방향이라고 하는 경우가 있다.
트랜지스터(103)는 기판(115)과 접촉되는 절연층(120); 절연층(120)과 접촉되는 산화물 반도체층(130); 산화물 반도체층(130)과 접촉되는 절연층(160); 절연층(160)과 접촉되는 도전층(170); 산화물 반도체층(130), 절연층(160), 및 도전층(170)을 덮는 절연층(175); 절연층(175)과 접촉되는 절연층(180); 및 절연층(175) 및 절연층(180)에 제공되는 개구를 통하여 산화물 반도체층(130)에 전기적으로 접속되는 도전층(140) 및 도전층(150)을 포함한다. 트랜지스터(103)는, 예컨대, 필요에 따라 절연층(180), 도전층(140), 및 도전층(150)과 접촉되는 절연층(190)(평탄화막)을 더 포함하여도 좋다.
여기서, 도전층(140), 도전층(150), 절연층(160), 및 도전층(170)은 각각 소스 전극층, 드레인 전극층, 게이트 절연막, 및 게이트 전극층으로서 기능할 수 있다.
도 12의 (B)에서의 영역(231), 영역(232), 및 영역(233)은 각각 소스 영역, 드레인 영역, 및 채널 형성 영역으로서 기능할 수 있다. 영역(231) 및 영역(232)은 절연층(175)과 접촉된다. 수소를 함유하는 절연 재료가 예컨대 절연층(175)에 사용되면, 영역(231) 및 영역(232)의 저항을 저감할 수 있다.
구체적으로는, 절연층(175)을 형성할 때까지의 스텝에 의하여 영역(231) 및 영역(232)에 생성되는 산소 빈자리와 절연층(175)으로부터 영역(231) 및 영역(232)으로 확산되는 수소 사이의 상호 작용은 영역(231) 및 영역(232)을 저저항을 갖는 n형 영역으로 변화시킨다. 수소를 함유하는 절연 재료로서, 예컨대 질화 실리콘, 질화 알루미늄 등을 사용할 수 있다.
본 발명의 일 형태의 트랜지스터는 도 13의 (A) 및 (B)에 도시된 구조를 가져도 좋다. 도 13의 (A)는 트랜지스터(104)의 상면도다. 도 13의 (A)에서의 일점쇄선 E1-E2 방향의 단면을 도 13의 (B)에 도시하였다. 도 13의 (A)에서의 일점쇄선 E3-E4 방향의 단면을 도 16의 (A)에 도시하였다. 일점쇄선 E1-E2 방향을 채널 길이 방향이라고 하고, 일점쇄선 E3-E4 방향을 채널 폭 방향이라고 하는 경우가 있다.
트랜지스터(104)는 산화물 반도체층(130)과 접촉되는 도전층(140) 및 도전층(150)이 산화물 반도체층(130)의 단부를 덮는 점을 빼면 트랜지스터(103)와 같은 구조를 갖는다.
도 13의 (B)에서, 영역(331) 및 영역(334)은 소스 영역으로서 기능할 수 있고, 영역(332) 및 영역(335)은 드레인 영역으로서 기능할 수 있고, 영역(333)은 채널 형성 영역으로서 기능할 수 있다. 영역(331) 및 영역(332)의 저항을 트랜지스터(101)에서의 영역(231) 및 영역(232)과 비슷한 식으로 저감할 수 있다. 영역(334) 및 영역(335)의 저항을 트랜지스터(103)에서의 영역(231) 및 영역(232)과 비슷한 식으로 저감할 수 있다. 채널 길이 방향에서의 영역(334) 및 영역(335)의 폭이 100nm 이하, 바람직하게는 50nm 이하인 경우, 게이트 전계가 온 상태 전류가 매우 저감되는 것을 방지하는 것에 기여하기 때문에, 상술한 바와 같은 영역(334) 및 영역(335)의 저항의 저감을 반드시 수행할 필요는 없다.
트랜지스터(103) 및 트랜지스터(104) 각각이, 도전층(170)이 도전층(140) 및 도전층(150) 각각과 중첩되는 영역을 포함하지 않는 셀프 얼라인 구조를 갖는다. 게이트 전극층과 소스 및 드레인 전극층 사이의 기생 용량이 매우 작은, 셀프 얼라인 구조를 갖는 트랜지스터는 고속 동작이 필요한 용도에 적합하다.
본 발명의 일 형태의 트랜지스터는 도 14의 (A) 및 (B)에 도시된 구조를 가져도 좋다. 도 14의 (A)는 트랜지스터(105)의 상면도다. 도 14의 (A)에서의 일점쇄선 F1-F2 방향의 단면을 도 14의 (B)에 도시하였다. 도 14의 (A)에서의 일점쇄선 F3-F4 방향의 단면을 도 16의 (A)에 도시하였다. 일점쇄선 F1-F2 방향을 채널 길이 방향이라고 하고, 일점쇄선 F3-F4 방향을 채널 폭 방향이라고 하는 경우가 있다.
트랜지스터(105)는 기판(115)과 접촉되는 절연층(120); 절연층(120)과 접촉되는 산화물 반도체층(130); 산화물 반도체층(130)과 전기적으로 접속되는 도전층(141) 및 도전층(151); 산화물 반도체층(130), 도전층(141), 및 도전층(151)과 접촉되는 절연층(160); 절연층(160)과 접촉되는 도전층(170); 산화물 반도체층(130), 도전층(141), 도전층(151), 절연층(160), 및 도전층(170)과 접촉되는 절연층(175); 절연층(175)과 접촉되는 절연층(180); 및 절연층(175) 및 절연층(180)에 제공되는 개구를 통하여 각각 도전층(141) 및 도전층(151)과 전기적으로 접속되는 도전층(142) 및 도전층(152)을 포함한다. 트랜지스터(105)는 예컨대 필요에 따라 절연층(180), 도전층(142), 및 도전층(152)과 접촉되는 절연층(190)(평탄화막)을 더 포함하여도 좋다.
여기서, 도전층(141) 및 도전층(151)은 산화물 반도체층(130)의 상면과 접촉되고 산화물 반도체층(130)의 측면과 접촉되지 않는다.
트랜지스터(105)는 도전층(141) 및 도전층(151)이 제공되고 절연층(175) 및 절연층(180)에 제공되는 개구를 통하여 각각 도전층(141) 및 도전층(151)에 전기적으로 접속되는 도전층(142) 및 도전층(152)이 제공되는 점을 빼면 트랜지스터(101)와 같은 구조를 갖는다. 도전층(140)(도전층(141) 및 도전층(142))은 소스 전극층으로서 기능할 수 있고, 도전층(150)(도전층(151) 및 도전층(152))은 드레인 전극층으로서 기능할 수 있다.
본 발명의 일 형태의 트랜지스터는 도 15의 (A) 및 (B)에 도시된 구조를 가져도 좋다. 도 15의 (A)는 트랜지스터(106)의 상면도다. 도 15의 (A)에서의 일점쇄선 G1-G2 방향의 단면을 도 15의 (B)에 도시하였다. 도 15의 (A)에서의 일점쇄선 G3-G4 방향의 단면을 도 16의 (A)에 도시하였다. 일점쇄선 G1-G2 방향을 채널 길이 방향이라고 하고, 일점쇄선 G3-G4 방향을 채널 폭 방향이라고 하는 경우가 있다.
트랜지스터(106)는 기판(115)과 접촉되는 절연층(120); 절연층(120)과 접촉되는 산화물 반도체층(130); 산화물 반도체층(130)과 전기적으로 접속되는 도전층(141) 및 도전층(151); 산화물 반도체층(130)과 접촉되는 절연층(160); 절연층(160)과 접촉되는 도전층(170); 절연층(120), 산화물 반도체층(130), 도전층(141), 도전층(151), 절연층(160), 및 도전층(170)과 접촉되는 절연층(175); 절연층(175)과 접촉되는 절연층(180); 및 절연층(175) 및 절연층(180)에 제공되는 개구를 통하여 도전층(141) 및 도전층(151)에 각각 전기적으로 접속되는 도전층(142) 및 도전층(152)을 포함한다. 트랜지스터(106)는, 예컨대, 필요에 따라 절연층(180), 도전층(142), 및 도전층(152)과 접촉되는 절연층(190)(평탄화막)을 더 포함하여도 좋다.
여기서, 도전층(141) 및 도전층(151)은 산화물 반도체층(130)의 상면과 접촉되고 산화물 반도체층(130)의 측면과 접촉되지 않는다.
트랜지스터(106)는 도전층(141) 및 도전층(151)이 제공되는 점을 빼면 트랜지스터(103)와 같은 구조를 갖는다. 도전층(140)(도전층(141) 및 도전층(142))은 소스 전극층으로서 기능할 수 있고, 도전층(150)(도전층(151) 및 도전층(152))은 드레인 전극층으로서 기능할 수 있다.
트랜지스터(105) 및 트랜지스터(106)의 구조에서, 도전층(140) 및 도전층(150)은 절연층(120)과 접촉되지 않는다. 이들 구조에 의하여 절연층(120)을, 도전층(140) 및 도전층(150)에 산소를 빼앗기기 어렵게 하고 절연층(120)으로부터 산화물 반도체층(130)으로의 산소 공급을 가능하게 한다.
또한 도전율을 증가시키기 위하여 산소 빈자리를 형성하기 위한 불순물을 트랜지스터(103)에서의 영역(231) 및 영역(232) 및 트랜지스터(104) 및 트랜지스터(106)에서의 영역(334) 및 영역(335)에 첨가하여도 좋다. 산화물 반도체층에서의 산소 빈자리를 형성하기 위한 불순물로서, 예컨대, 이하 중 하나 이상을 사용할 수 있다: 인, 비소, 안티모니, 붕소, 알루미늄, 실리콘, 질소, 헬륨, 네온, 아르곤, 크립톤, 제논, 인듐, 플루오린, 염소, 타이타늄, 아연, 및 탄소. 상기 불순물을 첨가하는 방법으로서, 플라스마 처리, 이온 주입법, 이온 도핑법, 플라스마 이머전 이온 주입법 등을 사용할 수 있다.
상술한 원소가 불순물 원소로서 산화물 반도체층에 첨가되면, 금속 원소와 산화물 반도체층에서의 산소 사이의 결합이 끊어져, 산소 빈자리가 형성된다. 산화물 반도체층에서의 산소 빈자리와, 산화물 반도체층에 남아 있거나 또는 나중에 산화물 반도체층에 첨가되는 수소 사이의 상호 작용이 산화물 반도체층의 도전율을 증가시킬 수 있다.
불순물 원소의 첨가에 의하여 산소 빈자리가 형성된 산화물 반도체에 수소가 첨가되면, 수소는 산소 빈자리 사이트에 들어가고 전도대 근방에 도너 준위를 형성한다. 결과적으로, 산화물 도전체가 형성될 수 있다. 따라서, 산화물 도전체는 투광성을 갖는다. 여기서, 산화물 도전체란 도전체가 된 산화물 반도체를 말한다.
산화물 도전체는 축퇴 반도체이고 전도대 단부는 페르미 레벨과 같거나 실질적으로 같다고 추정된다. 이 때문에, 옴 접촉(ohmic contact)이 산화물 도전체층과 소스 전극층 및 드레인 전극층으로서 기능하는 도전층 사이에 만들어져, 산화물 도전체층과 소스 전극층 및 드레인 전극층으로서 기능하는 도전층 사이의 접촉 저항을 저감할 수 있다.
본 발명의 일 형태의 트랜지스터는 도 17의 (A) 내지 (F)에서의 채널 길이 방향의 단면도 및 도 18의 (A) 및 (B)에서의 채널 폭 방향의 단면도에 도시된 바와 같이, 산화물 반도체층(130)과 기판(115) 사이에 도전층(173)을 포함하여도 좋다. 상기 도전층이 제 2 게이트 전극층(백게이트)으로서 사용되면, 온 상태 전류를 증가시킬 수 있거나 또는 문턱 전압을 제어할 수 있다. 도 17의 (A) 내지 (F)에서의 단면도에서, 도전층(173)의 폭을 산화물 반도체층(130)보다 짧게 하여도 좋다. 또한, 도전층(173)의 폭을 도전층(170)보다 짧게 하여도 좋다.
온 상태 전류를 증가시키기 위하여, 예컨대, 도전층(170) 및 도전층(173)이 같은 전위를 갖도록 설정되고, 트랜지스터는 더블 게이트 트랜지스터로서 구동한다. 또한, 문턱 전압을 제어하기 위하여, 도전층(170)의 전위와 상이한 고정 전위를 도전층(173)에 공급한다. 도전층(170) 및 도전층(173)을 같은 전위로 설정하기 위하여, 예컨대 도 18의 (B)에 나타낸 바와 같이, 도전층(170) 및 도전층(173)을 콘택트 홀을 통하여 서로 전기적으로 접속할 수 있다.
도 10의 (A) 및 (B), 도 11의 (A) 및 (B), 도 12의 (A) 및 (B), 도 13의 (A) 및 (B), 도 14의 (A) 및 (B), 및 도 15의 (A) 및 (B)에 나타낸 트랜지스터(101) 내지 트랜지스터(106)는 산화물 반도체층(130)이 단층인 예다; 또는, 산화물 반도체층(130)은 적층이어도 좋다. 트랜지스터(101) 내지 트랜지스터(106)에서의 산화물 반도체층(130)은 도 19의 (A) 내지 (C) 또는 도 20의 (A) 내지 (C)에 나타낸 산화물 반도체층(130)과 치환할 수 있다.
도 19의 (A) 내지 (C)는 2층 구조를 갖는 산화물 반도체층(130)의 상면도 및 단면도다. 도 19의 (A)는 상면도다. 도 19의 (B)는 도 19의 (A)에서의 일점쇄선 A1-A2 방향의 단면을 도시한 것이다. 도 19의 (C)는 도 19의 (A)에서의 일점쇄선 A3-A4 방향의 단면을 도시한 것이다.
도 20의 (A) 내지 (C)는 3층 구조를 갖는 산화물 반도체층(130)의 상면도 및 단면도다. 도 20의 (A)는 상면도다. 도 20의 (B)는 도 20의 (A)에서의 일점쇄선 A1-A2 방향의 단면을 도시한 것이다. 도 20의 (C)는 도 20의 (A)에서의 일점쇄선 A3-A4 방향의 단면을 도시한 것이다.
예를 들어, 상이한 구성을 갖는 산화물 반도체층은 산화물 반도체층(130a), 산화물 반도체층(130b), 및 산화물 반도체층(130c)으로서 사용할 수 있다.
본 발명의 일 형태의 트랜지스터는 도 21의 (A) 및 (B)에 도시된 구조를 가져도 좋다. 도 21의 (A)는 트랜지스터(107)의 상면도다. 도 21의 (A)에서의 일점쇄선 H1-H2 방향의 단면을 도 21의 (B)에 도시하였다. 도 21의 (A)에서의 일점쇄선 H3-H4 방향의 단면을 도 27의 (A)에 도시하였다. 일점쇄선 H1-H2 방향을 채널 길이 방향이라고 하고, 일점쇄선 H3-H4 방향을 채널 폭 방향이라고 하는 경우가 있다.
트랜지스터(107)는 기판(115)과 접촉되는 절연층(120); 절연층(120)과 접촉되는 산화물 반도체층(130a) 및 산화물 반도체층(130b)의 스택; 이 스택과 전기적으로 접속되는 도전층(140) 및 도전층(150); 상기 스택, 도전층(140), 및 도전층(150)과 접촉되는 산화물 반도체층(130c); 산화물 반도체층(130c)과 접촉되는 절연층(160); 절연층(160)과 접촉되는 도전층(170); 도전층(140), 도전층(150), 산화물 반도체층(130c), 절연층(160), 및 도전층(170)과 접촉되는 절연층(175); 및 절연층(175)과 접촉되는 절연층(180)을 포함한다. 트랜지스터(107)는 예컨대 필요에 따라 절연층(180)과 접촉되는 절연층(190)(평탄화막)을 더 포함하여도 좋다.
트랜지스터(107)는 영역(231) 및 영역(232)에서 산화물 반도체층(130)이 2층(산화물 반도체층(130a) 및 산화물 반도체층(130b))을 포함하는 점, 영역(233)에서 산화물 반도체층(130)이 3층(산화물 반도체층(130a), 산화물 반도체층(130b), 및 산화물 반도체층(130c))을 포함하는 점, 및 산화물 반도체층의 일부(산화물 반도체층(130c))가 절연층(160)과 도전층(140) 및 도전층(150) 사이에 존재하는 점을 빼면 트랜지스터(101)와 같은 구조를 갖는다.
본 발명의 일 형태의 트랜지스터는 도 22의 (A) 및 (B)에 도시된 구조를 가져도 좋다. 도 22의 (A)는 트랜지스터(108)의 상면도다. 도 22의 (A)에서의 일점쇄선 I1-I2 방향의 단면을 도 22의 (B)에 도시하였다. 도 22의 (A)에서의 일점쇄선 I3-I4 방향의 단면을 도 27의 (B)에 도시하였다. 일점쇄선 I1-I2 방향을 채널 길이 방향이라고 하고, 일점쇄선 I3-I4 방향을 채널 폭 방향이라고 하는 경우가 있다.
트랜지스터(108)는 영역(231) 및 영역(232)에서 산화물 반도체층(130)이 2층(산화물 반도체층(130a) 및 산화물 반도체층(130b))을 포함하는 점, 영역(233)에서 산화물 반도체층(130)이 3층(산화물 반도체층(130a), 산화물 반도체층(130b), 및 산화물 반도체층(130c))을 포함하는 점, 및 산화물 반도체층의 일부(산화물 반도체층(130c))가 절연층(160)과 도전층(140) 및 도전층(150) 사이에 존재하는 점을 빼면 트랜지스터(102)와 같은 구조를 갖는다.
본 발명의 일 형태의 트랜지스터는 도 23의 (A) 및 (B)에 도시된 구조를 가져도 좋다. 도 23의 (A)는 트랜지스터(109)의 상면도다. 도 23의 (A)에서의 일점쇄선 J1-J2 방향의 단면을 도 23의 (B)에 도시하였다. 도 23의 (A)에서의 일점쇄선 J3-J4 방향의 단면을 도 27의 (A)에 도시하였다. 일점쇄선 J1-J2 방향을 채널 길이 방향이라고 하고, 일점쇄선 J3-J4 방향을 채널 폭 방향이라고 하는 경우가 있다.
트랜지스터(109)는 기판(115)과 접촉되는 절연층(120); 절연층(120)과 접촉되는 산화물 반도체층(130a) 및 산화물 반도체층(130b)의 스택; 이 스택과 접촉되는 산화물 반도체층(130c); 산화물 반도체층(130c)과 접촉되는 절연층(160); 절연층(160)과 접촉되는 도전층(170); 상기 스택, 산화물 반도체층(130c), 절연층(160), 및 도전층(170)을 덮는 절연층(175); 절연층(175)과 접촉되는 절연층(180); 및 절연층(175) 및 절연층(180)에 제공되는 개구를 통하여 상기 스택에 전기적으로 접속되는 도전층(140) 및 도전층(150)을 포함한다. 트랜지스터(109)는, 예컨대, 필요에 따라 절연층(180), 도전층(140), 및 도전층(150)과 접촉되는 절연층(190)(평탄화막)을 더 포함하여도 좋다.
트랜지스터(109)는 영역(231) 및 영역(232)에서 산화물 반도체층(130)이 2층(산화물 반도체층(130a) 및 산화물 반도체층(130b))을 포함하는 점, 및 영역(233)에서 산화물 반도체층(130)이 3층(산화물 반도체층(130a), 산화물 반도체층(130b), 및 산화물 반도체층(130c))을 포함하는 점을 빼면 트랜지스터(103)와 같은 구조를 갖는다.
본 발명의 일 형태의 트랜지스터는 도 24의 (A) 및 (B)에 도시된 구조를 가져도 좋다. 도 24의 (A)는 트랜지스터(110)의 상면도다. 도 24의 (A)에서의 일점쇄선 K1-K2 방향의 단면을 도 24의 (B)에 도시하였다. 도 24의 (A)에서의 일점쇄선 K3-K4 방향의 단면을 도 27의 (A)에 도시하였다. 일점쇄선 K1-K2 방향을 채널 길이 방향이라고 하고, 일점쇄선 K3-K4 방향을 채널 폭 방향이라고 하는 경우가 있다.
트랜지스터(110)는 영역(231) 및 영역(232)에서 산화물 반도체층(130)이 2층(산화물 반도체층(130a) 및 산화물 반도체층(130b))을 포함하는 점, 및 영역(233)에서 산화물 반도체층(130)이 3층(산화물 반도체층(130a), 산화물 반도체층(130b), 및 산화물 반도체층(130c))을 포함하는 점을 빼면 트랜지스터(104)와 같은 구조를 갖는다.
본 발명의 일 형태의 트랜지스터는 도 25의 (A) 및 (B)에 도시된 구조를 가져도 좋다. 도 25의 (A)는 트랜지스터(111)의 상면도다. 도 25의 (A)에서의 일점쇄선 L1-L2 방향의 단면을 도 25의 (B)에 도시하였다. 도 25의 (A)에서의 일점쇄선 L3-L4 방향의 단면을 도 27의 (A)에 도시하였다. 일점쇄선 L1-L2 방향을 채널 길이 방향이라고 하고, 일점쇄선 L3-L4 방향을 채널 폭 방향이라고 하는 경우가 있다.
트랜지스터(111)는 기판(115)과 접촉되는 절연층(120); 절연층(120)과 접촉되는 산화물 반도체층(130a) 및 산화물 반도체층(130b)의 스택; 이 스택과 전기적으로 접속되는 도전층(141) 및 도전층(151); 상기 스택, 도전층(141), 및 도전층(151)과 접촉되는 산화물 반도체층(130c); 산화물 반도체층(130c)과 접촉되는 절연층(160); 절연층(160)과 접촉되는 도전층(170); 상기 스택, 도전층(141), 도전층(151), 산화물 반도체층(130c), 절연층(160), 및 도전층(170)과 접촉되는 절연층(175); 절연층(175)과 접촉되는 절연층(180); 및 절연층(175) 및 절연층(180)에 제공되는 개구를 통하여 도전층(141) 및 도전층(151)에 전기적으로 접속되는 도전층(142) 및 도전층(152)을 포함한다. 트랜지스터(111)는, 예컨대, 필요에 따라 절연층(180), 도전층(142), 및 도전층(152)과 접촉되는 절연층(190)(평탄화막)을 더 포함하여도 좋다.
트랜지스터(111)는 영역(231) 및 영역(232)에서 산화물 반도체층(130)이 2층(산화물 반도체층(130a) 및 산화물 반도체층(130b))을 포함하는 점, 영역(233)에서 산화물 반도체층(130)이 3층(산화물 반도체층(130a), 산화물 반도체층(130b), 및 산화물 반도체층(130c))을 포함하는 점, 및 산화물 반도체층의 일부(산화물 반도체층(130c))가 절연층(160)과 도전층(141) 및 도전층(151) 사이에 존재하는 점을 빼면 트랜지스터(105)와 같은 구조를 갖는다.
본 발명의 일 형태의 트랜지스터는 도 26의 (A) 및 (B)에 도시된 구조를 가져도 좋다. 도 26의 (A)는 트랜지스터(112)의 상면도다. 도 26의 (A)에서의 일점쇄선 M1-M2 방향의 단면을 도 26의 (B)에 도시하였다. 도 26의 (A)에서의 일점쇄선 M3-M4 방향의 단면을 도 27의 (A)에 도시하였다. 일점쇄선 M1-M2 방향을 채널 길이 방향이라고 하고, 일점쇄선 M3-M4 방향을 채널 폭 방향이라고 하는 경우가 있다.
트랜지스터(112)는 영역(331), 영역(332), 영역(334), 및 영역(335)에서 산화물 반도체층(130)이 2층(산화물 반도체층(130a) 및 산화물 반도체층(130b))을 포함하는 점, 및 영역(333)에서 산화물 반도체층(130)이 3층(산화물 반도체층(130a), 산화물 반도체층(130b), 및 산화물 반도체층(130c))을 포함하는 점을 빼면 트랜지스터(106)와 같은 구조를 갖는다.
본 발명의 일 형태의 트랜지스터는 도 28의 (A) 내지 (F)에서의 채널 길이 방향의 단면도 및 도 29의 (A) 및 (B)에서의 채널 폭 방향의 단면도에 도시된 바와 같이, 산화물 반도체층(130)과 기판(115) 사이에 도전층(173)을 포함하여도 좋다. 상기 도전층이 제 2 게이트 전극층(백게이트)으로서 사용되면, 온 상태 전류를 증가시킬 수 있거나 또는 문턱 전압을 제어할 수 있다. 도 28의 (A) 내지 (F)에서의 단면도에서, 도전층(173)의 폭을 산화물 반도체층(130)보다 짧게 하여도 좋다. 또한, 도전층(173)의 폭을 도전층(170)보다 짧게 하여도 좋다.
또한, 도 30의 (A) 및 (B)에서의 상면도에 나타낸 바와 같이(산화물 반도체층(130), 도전층(140), 및 도전층(150)만을 나타냄), 본 발명의 일 형태의 트랜지스터에서의 도전층(140)(소스 전극층) 및 도전층(150)(드레인 전극층)의 폭(WSD)은 산화물 반도체층(130)의 폭(WOS)보다 길어도 좋고 짧아도 좋다. WOS≥WSD(WSD는 WOS 이하)가 만족될 때, 게이트 전계가 산화물 반도체층(130) 전체에 쉽게 적용되어, 트랜지스터의 전기적 특성을 향상시킬 수 있다.
본 발명의 일 형태의 트랜지스터(트랜지스터(101) 내지 트랜지스터(112) 중 어느 것)에서, 게이트 전극층으로서 기능하는 도전층(170)은 게이트 절연막으로서 기능하는 절연층(160)을 사이에 두고 채널 폭 방향에서 산화물 반도체층(130)을 전기적으로 둘러싼다. 이런 구조는 온 상태 전류를 증가시킨다. 이런 트랜지스터 구조를 s채널(surrounded channel) 구조라고 한다.
산화물 반도체층(130a) 및 산화물 반도체층(130b)을 포함하는 트랜지스터 및 산화물 반도체층(130a), 산화물 반도체층(130b), 및 산화물 반도체층(130c)을 포함하는 트랜지스터에서, 산화물 반도체층(130)을 형성하는 2층 또는 3층을 위하여 적절히 재료를 선택함으로써 산화물 반도체층(130b)에 전류를 흘릴 수 있다. 산화물 반도체층(130b)에 전류가 흐르기 때문에, 전류는 거의 계면 산란에 의한 영향을 받지 않아서, 온 상태 전류를 높게 한다. 또한 산화물 반도체층(130b)의 두께를 증가시킴으로써 온 상태 전류를 증가시킬 수 있다. 산화물 반도체층(130b)의 두께는, 예컨대 100nm 내지 200nm이어도 좋다.
상술한 구조 중 어느 것을 갖는 트랜지스터를 사용하는 반도체 장치는 바람직한 전기적 특성을 가질 수 있다.
또한 본 명세서에서, 채널 길이란, 예컨대 트랜지스터의 상면도에서 반도체(또는 트랜지스터가 온일 때에 반도체에서 전류가 흐르는 부분)와 게이트 전극이 서로 중첩되는 영역 또는 채널이 형성되는 영역에서의 소스(소스 영역 또는 소스 전극)와 드레인(드레인 영역 또는 드레인 전극) 사이의 거리를 말한다. 하나의 트랜지스터에서, 모든 영역에서의 채널 길이가 반드시 같을 필요는 없다. 바꿔 말하면, 하나의 트랜지스터의 채널 길이는 하나의 값에 한정되지 않는 경우가 있다. 그러므로, 본 명세서에서, 채널 길이는 채널이 형성되는 영역에서의, 값들 중 어느 하나, 최대값, 최소값, 또는 평균값이다.
채널 폭이란 예컨대 반도체(또는 트랜지스터가 온일 때에 반도체에서 전류가 흐르는 부분)와 게이트 전극이 서로 중첩되는 영역 또는 채널이 형성되는 영역에서 소스와 드레인이 서로 대향하는 부분의 길이를 말한다. 하나의 트랜지스터에서, 모든 영역에서의 채널 폭이 반드시 같은 값을 가질 필요는 없다. 바꿔 말하면, 하나의 트랜지스터의 채널 폭은 하나의 값에 고정되지 않는 경우가 있다. 그러므로, 본 명세서에서, 채널 폭은 채널이 형성되는 영역에서의, 값들 중 어느 하나, 최대값, 최소값, 또는 평균값이다.
또한, 트랜지스터 구조에 따라, 실제로 채널이 형성되는 영역에서의 채널 폭(이하 유효 채널 폭이라고 함)은 트랜지스터의 상면도에 나타낸 채널 폭(이하 외견 채널 폭이라고 함)과 상이한 경우가 있다. 예를 들어, 3차원 구조를 갖는 트랜지스터에서, 유효 채널 폭은 트랜지스터의 상면도에 나타낸 외견 채널 폭보다 크고, 이 영향을 무시할 수 없는 경우가 있다. 예를 들어, 3차원 구조를 갖는 소형화된 트랜지스터에서, 반도체의 측면에 형성되는 채널 영역의 비율은 반도체의 상면에 형성되는 채널 영역의 비율보다 높은 경우가 있다. 이 경우, 실제로 채널이 형성될 때에 얻어진 유효 채널 폭이 상면도에 나타낸 외견 채널 폭보다 크다.
3차원 구조를 갖는 트랜지스터에서, 유효 채널 폭을 측정하기 어려운 경우가 있다. 예를 들어, 유효 채널 폭을 설계값으로부터 어림잡기 위해서는, 반도체의 형상을 가정 조건으로서 알고 있다는 가정이 필요하다. 따라서, 반도체의 형상이 정확히 알려져 있지 않은 경우, 유효 채널 폭을 정확히 측정하기 어렵다.
그러므로 본 명세서에서, 트랜지스터의 상면도에서, 소스와 드레인이 반도체와 게이트 전극이 서로 중첩되는 영역에서 서로 대향하는 부분의 길이인 외견 채널 폭을 SCW(Surrounded Channel Width)라고 하는 경우가 있다. 또한, 본 명세서에서, "채널 폭"이란 용어가 단순히 사용되는 경우, SCW 및 외견 채널 폭을 가리킬 수 있다. 또는 본 명세서에서, "채널 폭"이란 용어가 단순히 사용되는 경우, 유효 채널 폭을 가리키는 경우가 있다. 또한, 채널 길이, 채널 폭, 유효 채널 폭, 외견 채널 폭, SCW 등의 값은 단면 TEM 이미지 등을 얻어 분석함으로써 결정할 수 있다.
또한, 트랜지스터의 전계 효과 이동도, 채널 폭당 전류 값 등이 계산에 의하여 얻어지는 경우, SCW가 계산에 사용될 수 있다. 이 경우, 유효 채널 폭이 계산에 사용되는 경우에서의 값과 상이한 값이 얻어지는 경우가 있다.
본 실시형태에서 설명하는 구조를 다른 실시형태에서 설명하는 구조 중 어느 것과 적절히 조합하여 사용할 수 있다.
(실시형태 3)
본 실시형태에서, 실시형태 2에서 설명한 트랜지스터의 구성을 자세히 설명한다.
기판(115)은 도 1의 (A)에서의 실리콘 기판(40), 절연층(81), 절연층(82), 및 절연층(83)을 포함하는 구조에 상당한다. 또한 p채널 트랜지스터만이 실리콘 기판을 사용하여 형성되므로, n-형 도전성을 갖는 실리콘 기판이 사용되는 것이 바람직하다. n-형 또는 i형 실리콘층을 포함하는 SOI 기판을 사용할 수도 있다. 트랜지스터가 형성되는 실리콘 기판의 표면은 (110)면 배향을 갖는 것이 바람직하다. 표면에 (110)면을 갖는 실리콘 기판을 사용하여 p채널 트랜지스터를 형성함으로써 이동도를 증가시킬 수 있다.
절연층(120)은 도 1의 (A)에서의 절연층(84)에 상당한다. 절연층(120)은 기판(115)으로부터의 불순물의 확산을 방지하는 기능에 더하여 산화물 반도체층(130)에 산소를 공급하는 기능을 가질 수 있다. 이 때문에, 절연층(120)은 산소를 포함하는 절연막인 것이 바람직하고, 절연층(120)은 화학량론적 조성보다 산소 함유량이 높은 산소를 포함하는 절연막인 것이 더 바람직하다. 예를 들어, 절연층(120)은 TDS(thermal desorption spectroscopy) 분석에서 산소 원자로 환산될 때의 방출된 산소의 양이 1.0×1019atoms/cm3 이상의 막이다. 또한 TDS 분석에서의 막 표면의 온도는 100℃ 이상 700℃ 이하, 또는 100℃ 이상 500℃ 이하인 것이 바람직하다. 상술한 바와 같이 기판(115)이 또 다른 장치에 제공되는 경우, 절연층(120)도 층간 절연막으로서의 기능을 갖는다. 이런 경우, 평면을 갖도록 절연층(120)에 CMP(chemical mechanical polishing) 처리 등의 평탄화 처리를 수행하는 것이 바람직하다.
예를 들어, 절연층(120)은 산화 알루미늄, 산화 마그네슘, 산화 실리콘, 산화질화 실리콘, 산화 갈륨, 산화 저마늄, 산화 이트륨, 산화 지르코늄, 산화 란타넘, 산화 네오디뮴, 산화 하프늄, 산화 탄탈럼 등을 포함하는 산화 절연막, 질화 실리콘, 질화산화 실리콘, 질화 알루미늄, 질화산화 알루미늄 등을 포함하는 질화 절연막, 또는 이들 중 어느 것의 혼합 재료를 사용하여 형성될 수 있다. 절연층(120)은 상술한 재료 중 어느 것의 스택이라도 좋다.
본 실시형태에서, 자세한 설명은 트랜지스터의 산화물 반도체층(130)이 절연층(120) 측으로부터 산화물 반도체층(130a), 산화물 반도체층(130b), 및 산화물 반도체층(130c)이 이 차례로 적층된 3층 구조를 갖는 경우에 주로 주어진다.
또한 산화물 반도체층(130)이 단층인 경우, 산화물 반도체층(130b)에 상당하는 층이 사용된다.
산화물 반도체층(130)이 2층 구조를 갖는 경우, 산화물 반도체층(130a)에 상당하는 층 및 산화물 반도체층(130b)에 상당하는 층이 절연층(120) 측으로부터 이 차례로 적층된 스택이 사용된다. 이런 경우, 산화물 반도체층(130a) 및 산화물 반도체층(130b)은 서로 치환할 수 있다.
산화물 반도체층(130)이 4층 이상의 적층 구조를 갖는 경우, 예컨대 본 실시형태에서 설명한 산화물 반도체층(130)의 3층 스택 위에 또 다른 산화물 반도체층이 적층된 구조 또는 3층 스택의 계면 중 어느 하나에 또 다른 산화물 반도체층이 삽입된 구조를 채용할 수 있다.
산화물 반도체층(130b)에, 예컨대, 전자 친화력(진공 준위와 전도대 최하위 사이의 에너지 차이)이 산화물 반도체층(130a) 및 산화물 반도체층(130c)보다 높은 산화물 반도체가 사용된다. 전자 친화력은 전도대 최하위와 가전자대 최상위 사이의 에너지 차이(소위 에너지 갭)를 진공 준위와 가전자대 최상위 사이의 에너지 차이(소위 이온화 전위)로부터 뺌으로써 얻어질 수 있다.
산화물 반도체층(130a) 및 산화물 반도체층(130c) 각각은 산화물 반도체층(130b)에 함유되는 한 종 이상의 금속 원소를 포함한다. 예를 들어, 산화물 반도체층(130a) 및 산화물 반도체층(130c)은 전도대 최하위가 산화물 반도체층(130b)보다 0.05eV 이상, 0.07eV 이상, 0.1eV 이상, 또는 0.15eV 이상 및 2eV 이하, 1eV 이하, 0.5eV 이하, 또는 0.4eV 이하만큼 진공 준위에 가까운 산화물 반도체를 사용하여 형성되는 것이 바람직하다.
이런 구조에서, 전계가 도전층(170)에 인가되면, 채널은 전도대 최하위가 산화물 반도체층(130)에서 가장 낮은 산화물 반도체층(130b)에 형성된다.
또한, 산화물 반도체층(130a)은 산화물 반도체층(130b)에 포함되는 한 종 이상의 금속 원소를 포함하기 때문에, 산화물 반도체층(130b)이 절연층(120)과 접촉된다고 가정하면 계면 상태가 산화물 반도체층(130b)과 절연층(120) 사이의 계면에 비하여 산화물 반도체층(130b)과 산화물 반도체층(130a) 사이의 계면에서 형성되기 어렵다. 상기 계면 상태는 채널을 형성하는 경우가 있으므로, 트랜지스터의 문턱 전압이 변화되는 경우가 있다. 따라서, 산화물 반도체층(130a)에 의하여, 문턱 전압 등의, 트랜지스터의 전기적 특성에서의 변동을 저감할 수 있다. 또한, 트랜지스터의 신뢰성을 향상시킬 수 있다.
또한, 산화물 반도체층(130c)이 산화물 반도체층(130b)에 함유되는 한 종 이상의 금속 원소를 포함하기 때문에, 산화물 반도체층(130b)이 게이트 절연막과 접촉된다고 가정하면 캐리어의 산란이 산화물 반도체층(130b)과 게이트 절연막(절연층(160)) 사이의 계면에 비하여 산화물 반도체층(130b)과 산화물 반도체층(130c) 사이의 계면에서 일어나기 어렵다. 따라서, 산화물 반도체층(130c)에 의하여, 트랜지스터의 전계 효과 이동도가 증가될 수 있다.
산화물 반도체층(130a) 및 산화물 반도체층(130c)에, 예컨대, Al, Ti, Ga, Ge, Y, Zr, Sn, La, Ce, 또는 Hf을 산화물 반도체층(130b)에 사용되는 것보다 높은 원자 비율로 포함하는 재료를 사용할 수 있다. 구체적으로, 산화물 반도체층(130a) 및 산화물 반도체층(130c)에서의 상술한 금속 원소 중 어느 것의 원자 비율은 산화물 반도체층(130b)의 1.5배 이상, 바람직하게는 2배 이상, 더 바람직하게는 3배 이상이다. 상술한 금속 원소 중 어느 것이 산소와 강하게 결합하여 산화물 반도체층(130a) 및 산화물 반도체층(130c)에서의 산소 빈자리의 생성을 억제하는 기능을 갖는다. 즉, 산소 빈자리는 산화물 반도체층(130b)에서보다 산화물 반도체층(130a) 및 산화물 반도체층(130c)에서 생성되기 어렵다.
산화물 반도체층(130a), 산화물 반도체층(130b), 및 산화물 반도체층(130c)의 각각에 사용될 수 있는 산화물 반도체는 적어도 인듐(In) 또는 아연(Zn)을 포함하는 것이 바람직하다. In 및 Zn 양쪽이 포함되는 것이 바람직하다. 산화물 반도체를 포함하는 트랜지스터의 전기적 특성에서의 변동을 저감하기 위하여, 산화물 반도체는 In 및 Zn에 더하여 스태빌라이저를 포함하는 것이 바람직하다.
스태빌라이저로서, 갈륨(Ga), 주석(Sn), 하프늄(Hf), 알루미늄(Al), 지르코늄(Zr) 등을 들 수 있다. 또 다른 스태빌라이저로서, 란타넘(La), 세륨(Ce), 프라세오디뮴(Pr), 네오디뮴(Nd), 사마륨(Sm), 유로퓸(Eu), 가돌리늄(Gd), 터븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 어븀(Er), 툴륨(Tm), 이터븀(Yb), 또는 루테튬(Lu) 등의 란타노이드를 들 수 있다.
산화물 반도체로서, 예컨대 이하 중 어느 것을 사용할 수 있다; 산화 인듐, 산화 주석, 산화 갈륨, 산화 아연, In-Zn 산화물, Sn-Zn 산화물, Al-Zn 산화물, Zn-Mg 산화물, Sn-Mg 산화물, In-Mg 산화물, In-Ga 산화물, In-Ga-Zn 산화물, In-Al-Zn 산화물, In-Sn-Zn 산화물, Sn-Ga-Zn 산화물, Al-Ga-Zn 산화물, Sn-Al-Zn 산화물, In-Hf-Zn 산화물, In-La-Zn 산화물, In-Ce-Zn 산화물, In-Pr-Zn 산화물, In-Nd-Zn 산화물, In-Sm-Zn 산화물, In-Eu-Zn 산화물, In-Gd-Zn 산화물, In-Tb-Zn 산화물, In-Dy-Zn 산화물, In-Ho-Zn 산화물, In-Er-Zn 산화물, In-Tm-Zn 산화물, In-Yb-Zn 산화물, In-Lu-Zn 산화물, In-Sn-Ga-Zn 산화물, In-Hf-Ga-Zn 산화물, In-Al-Ga-Zn 산화물, In-Sn-Al-Zn 산화물, In-Sn-Hf-Zn 산화물, 및 In-Hf-Al-Zn 산화물.
예를 들어 "In-Ga-Zn 산화물"이란 In, Ga, 및 Zn을 주성분으로서 함유하는 산화물을 의미한다. In-Ga-Zn 산화물은 In, Ga, 및 Zn에 더하여 또 다른 금속 원소를 함유하여도 좋다. 또한, 본 명세서에서, In-Ga-Zn 산화물을 포함하는 막을 IGZO막이라고도 한다.
InMO3(ZnO) m (m>0을 만족시키고, 또한, m은 정수(整數)가 아님)으로 나타내어지는 재료를 사용하여도 좋다. 또한, M은 Ga, Y, Zr, La, Ce, 및 Nd에서 선택된 하나 이상의 금속 원소를 나타낸다. 또는 In2SnO5(ZnO) n (n>0, n은 정수)으로 나타내어지는 재료를 사용하여도 좋다.
또한, 산화물 반도체층(130a), 산화물 반도체층(130b), 및 산화물 반도체층(130c)의 각각이 적어도 인듐, 아연, 및 M(M은 Al, Ti, Ga, Ge, Y, Zr, Sn, La, Ce, 또는 Hf 등의 금속임)을 함유하는 In-M-Zn 산화물일 때, 산화물 반도체층(130a)이 x 1:y 1:z 1인 M 및 Zn에 대한 In의 원자 비율을 갖고, 산화물 반도체층(130b)이 x 2:y 2:z 2인 M 및 Zn에 대한 In의 원자 비율을 갖고, 산화물 반도체층(130c)이 x 3:y 3:z 3인 M 및 Zn에 대한 In의 원자 비율을 가지면, y 1/x 1 및 y 3/x 3의 각각이 y 2/x 2보다 큰 것이 바람직하다. y 1/x 1 및 y 3/x 3의 각각은 y 2/x 2의 1.5배 이상, 바람직하게는 2배 이상, 더 바람직하게는 3배 이상이다. 이때, 산화물 반도체층(130b)에서 y 2가 x 2 이상이면 트랜지스터는 안정된 전기적 특성을 가질 수 있다. 그러나, y 2가 x 2의 3배 이상이면, 트랜지스터의 전계 효과 이동도가 저하되기 때문에, y 2는 x 2의 3배 미만인 것이 바람직하다.
Zn 및 O를 생각하지 않은 경우에는, 산화물 반도체층(130a) 및 산화물 반도체층(130c) 각각에서의 In의 비율 및 M의 비율은, 각각 50atomic% 미만 및 50atomic% 이상인 것이 바람직하고, 각각 25atomic% 미만 및 75atomic% 이상인 것이 더 바람직하다. Zn 및 O를 생각하지 않은 경우에는, 산화물 반도체층(130b)에서의 In의 비율 및 M의 비율은, 각각 25atomic% 이상 및 75atomic% 미만인 것이 바람직하고, 각각 34atomic% 이상 및 66atomic% 미만인 것이 더 바람직하다.
산화물 반도체층(130b)에서의 인듐 함유량은 산화물 반도체층(130a) 및 산화물 반도체층(130c)보다 높은 것이 바람직하다. 산화물 반도체에서는, 중금속의 s궤도가 주로 캐리어 이송에 기여하고, 산화물 반도체 내의 In의 비율을 증가시키면, s궤도의 중첩이 증가되기 쉽게 된다. 그러므로, In의 비율이 M의 비율보다 높은 조성을 갖는 산화물은 In의 비율이 M의 비율과 같거나 또는 M의 비율보다 낮은 조성을 갖는 산화물보다 높은 이동도를 갖는다. 따라서, 산화물 반도체층(130b)에 인듐의 함유량이 높은 산화물을 사용함으로써, 전계 효과 이동도가 높은 트랜지스터를 얻을 수 있다.
산화물 반도체층(130a)의 두께는 3nm 이상 100nm 이하, 바람직하게는 5nm 이상 50nm 이하, 더 바람직하게는 5nm 이상 25nm 이하다. 산화물 반도체층(130b)의 두께는 3nm 이상 200nm 이하, 바람직하게는 10nm 이상 150nm 이하, 더 바람직하게는 15nm 이상 100nm 이하다. 산화물 반도체층(130c)의 두께는 1nm 이상 50nm 이하, 바람직하게는 2nm 이상 30nm 이하, 더 바람직하게는 3nm 이상 15nm 이하다. 또한, 산화물 반도체층(130b)은 산화물 반도체층(130a) 및 산화물 반도체층(130c)보다 두꺼운 것이 바람직하다.
또한, 산화물 반도체층이 채널로서 기능하는 트랜지스터가 안정적인 전기적 특성을 갖기 위해서는, 산화물 반도체층 중의 불순물 농도를 저감하여, 산화물 반도체층을 진성(i형) 또는 실질적으로 진성으로 하는 것이 효과적이다. "실질적으로 진성"이라는 용어는, 산화물 반도체층이 1×1017/cm3 미만, 더 바람직하게는 1×1015/cm3 미만, 더욱 바람직하게는 1×1013/cm3 미만의 캐리어 밀도를 갖는 상태를 말한다.
산화물 반도체층에서, 수소, 질소, 탄소, 실리콘, 및 산화물 반도체층의 주성분 이외의 금속 원소는 불순물이다. 예를 들어, 수소 및 질소는 도너 준위를 형성하여 캐리어 밀도를 증가시킨다. 또한, 산화물 반도체층 중의 실리콘은 불순물 준위를 형성한다. 상기 불순물 준위는 트랩으로서 기능하여 트랜지스터의 전기적 특성의 열화를 일으킬 수 있다. 따라서, 산화물 반도체층(130a), 산화물 반도체층(130b), 및 산화물 반도체층(130c) 내 및 이들 층 사이의 계면에서 불순물 농도가 저감되는 것이 바람직하다.
산화물 반도체층을 진성 또는 실질적으로 진성으로 하기 위해서는 SIMS(secondary ion mass spectrometry)에서, 예컨대 산화물 반도체층의 어떤 깊이에서 또는 산화물 반도체층의 영역에서의 실리콘의 농도는 1×1019atoms/cm3 미만, 바람직하게는 5×1018atoms/cm3 미만, 더 바람직하게는 1×1018atoms/cm3 미만이다. 또한, 산화물 반도체층의 어떤 깊이에서 또는 산화물 반도체층의 영역에서의 수소의 농도는 2×1020atoms/cm3 이하, 바람직하게는 5×1019atoms/cm3 이하, 더 바람직하게는 1×1019atoms/cm3 이하, 더욱 바람직하게는 5×1018atoms/cm3 이하다. 또한, 산화물 반도체층 중 어떤 깊이에서 또는 산화물 반도체층의 영역에서의 질소의 농도는 5×1019atoms/cm3 미만, 바람직하게는 5×1018atoms/cm3 이하, 더 바람직하게는 1×1018atoms/cm3 이하, 더욱 바람직하게는 5×1017atoms/cm3 이하다.
산화물 반도체층이 결정을 포함하는 경우에는, 고농도의 실리콘 또는 탄소에 의하여, 산화물 반도체층의 결정성을 저하시킬 수 있다. 산화물 반도체층의 결정성을 낮게 하지 않기 위하여, 예컨대 산화물 반도체층의 어떤 깊이에서 또는 산화물 반도체층의 영역에서의 실리콘의 농도는 1×1019atoms/cm3 미만, 바람직하게는 5×1018atoms/cm3 미만, 더 바람직하게는 1×1018atoms/cm3 미만이어도 좋다. 또한, 예를 들어, 산화물 반도체층의 어떤 깊이에서 또는 산화물 반도체층의 영역에서의 탄소 농도는 1×1019atoms/cm3 미만, 바람직하게는 5×1018atoms/cm3 미만, 더 바람직하게는 1×1018atoms/cm3 미만이어도 좋다.
상술한 바와 같이, 고순도화된 산화물 반도체막이 채널 형성 영역에 사용된 트랜지스터는 오프 상태 전류가 매우 낮다. 예를 들어, 소스와 드레인 사이의 전압을 0.1V, 5V, 또는 10V 정도로 설정하는 경우, 트랜지스터의 채널 폭으로 정규화된 오프 상태 전류를 수 yA/μm∼수 zA/μm까지 낮게 할 수 있다.
또한, 트랜지스터의 게이트 절연막으로서는, 실리콘을 함유하는 절연막이 사용되는 경우가 많기 때문에, 채널로서 기능하는 산화물 반도체층의 영역이, 상술한 이유로 본 발명의 일 형태의 트랜지스터와 같이 게이트 절연막과 접촉하지 않는 것이 바람직하다. 게이트 절연막과 산화물 반도체층 사이의 계면에 채널이 형성되는 경우, 상기 계면에서 캐리어의 산란이 일어나, 트랜지스터의 전계 효과 이동도가 저감되는 경우가 있다. 상술한 관점에서도, 채널로서 기능하는, 산화물 반도체층의 영역은 게이트 절연막으로부터 분리되어 있는 것이 바람직하다.
따라서, 산화물 반도체층(130a), 산화물 반도체층(130b), 및 산화물 반도체층(130c)을 포함하는 적층 구조를 갖는 산화물 반도체층(130)에 의하여, 산화물 반도체층(130b)에 채널을 형성할 수 있어, 트랜지스터는 높은 전계 효과 이동도 및 안정적인 전기적 특성을 가질 수 있다.
밴드 구조에서, 산화물 반도체층(130a), 산화물 반도체층(130b), 및 산화물 반도체층(130c)의 전도대 최하위는 연속적이다. 이는 산화물 반도체층(130a), 산화물 반도체층(130b), 및 산화물 반도체층(130c)의 조성이 서로 가깝고 산소가 산화물 반도체층(130a), 산화물 반도체층(130b), 및 산화물 반도체층(130c) 사이에서 확산되기 쉽다는 점으로부터도 이해할 수 있다. 따라서, 산화물 반도체층(130a), 산화물 반도체층(130b), 및 산화물 반도체층(130c)은 상이한 조성을 갖고 스택을 형성하지만, 연속적인 물성을 갖는다. 도면에서, 상기 스택의 산화물 반도체층들 사이의 계면은 점선으로 가리켜진다.
같은 주성분을 함유하는 층이 적층된 산화물 반도체층(130)은 층의 단순한 적층 구조뿐만 아니라, 연속적인 에너지 밴드(여기서는 특히 전도대 최하위가 연속적인 U형을 갖는 웰 구조(U-shape well))도 갖도록 형성된다. 바꿔 말하면, 각 계면에 트랩 중심 또는 재결합 중심 등의 결함 준위를 형성하는 불순물이 존재하지 않도록 적층 구조가 형성된다. 만약에 적층된 산화물 반도체층들 사이에 불순물이 존재하면, 에너지 밴드의 연속성이 상실되어 계면에서 포획되거나 또는 재결합됨으로써 캐리어가 소멸된다.
예를 들어, Ga 및 Zn에 대한 In의 원자 비율이 1:3:2, 1:3:3, 1:3:4, 1:3:6, 1:4:5, 1:6:4, 또는 1:9:6인 In-Ga-Zn 산화물을 산화물 반도체층(130a) 및 산화물 반도체층(130c)에 사용할 수 있고, Ga 및 Zn에 대한 In의 원자 비율이 1:1:1, 2:1:3, 5:5:6, 3:1:2, 또는 4:2:4.1인 In-Ga-Zn 산화물을 산화물 반도체층(130b)에 사용할 수 있다. 산화물 반도체층(130a), 산화물 반도체층(130b), 및 산화물 반도체층(130c)의 각각에서, 원자 비율에서의 각 원자의 비율은 오차로서 ±40%의 범위 내에서 변동된다.
산화물 반도체층(130)의 산화물 반도체층(130b)은 웰로서 기능하여, 산화물 반도체층(130)을 포함하는 트랜지스터에서 채널이 산화물 반도체층(130b)에 형성된다. 또한, 전도대 최하위가 연속적이기 때문에, 산화물 반도체층(130)은 U형 웰이라고 할 수도 있다. 또한, 이러한 구조를 갖도록 형성된 채널을 매몰 채널(buried channel)이라고 할 수도 있다.
또한, 산화물 반도체층(130a) 및 산화물 반도체층(130c)의 각각과, 산화 실리콘막 등의 절연층 사이의 계면 근방에는 불순물 또는 결함으로 인한 트랩 준위가 형성될 가능성이 있다. 산화물 반도체층(130a) 및 산화물 반도체층(130c)의 존재 때문에, 산화물 반도체층(130b)은 상기 트랩 준위로부터 멀리 떨어질 수 있다.
그러나, 산화물 반도체층(130b)의 전도대 최하위와 산화물 반도체층(130a) 및 산화물 반도체층(130c) 각각의 전도대 최하위의 에너지 차이가 작으면, 산화물 반도체층(130b) 내의 전자가 상기 에너지 차이를 통과하여 트랩 준위에 도달할 가능성이 있다. 전자가 트랩 준위에 포획될 때, 절연층 계면에 음의 전하가 생성됨으로써 트랜지스터의 문턱 전압이 양 방향으로 시프트된다.
따라서, 트랜지스터의 문턱 전압의 변동을 저감하기 위해서는, 산화물 반도체층(130b)의 전도대 최하위와 산화물 반도체층(130a) 및 산화물 반도체층(130c) 각각의 전도대 최하위 사이에 적어도 일정값의 에너지 차이가 필요하다. 상기 에너지 차이의 각각은 0.1eV 이상이 바람직하고, 0.15eV 이상이 더 바람직하다.
산화물 반도체층(130a), 산화물 반도체층(130b), 및 산화물 반도체층(130c)은 결정부를 포함하는 것이 바람직하다. 특히, c축 배향을 갖는 결정을 사용하면, 트랜지스터가 안정적인 전기적 특성을 가질 수 있다. 또한, c축 배향을 갖는 결정은 굽힘에 강하기 때문에, 이러한 결정을 사용하면, 가요성 기판이 사용되는 반도체 장치의 신뢰성을 향상시킬 수 있다.
소스 전극층으로서 기능하는 도전층(140) 및 드레인 전극층으로서 기능하는 도전층(150)으로서, 예컨대, Al, Cr, Cu, Ta, Ti, Mo, W, Ni, Mn, Nd, 및 Sc, 및 이들 금속 재료 중 어느 것의 합금에서 선택된 재료를 사용하여 형성된 단층 또는 적층을 사용할 수 있다. 대표적으로는, 특히 산소와 결합되기 쉬운 Ti, 또는 융점이 높아서, 나중의 공정 온도를 비교적 높게 할 수 있는 W을 사용하는 것이 바람직하다. 저항이 낮은 Cu 또는 Cu-Mn 등의 합금과 상술한 재료 중 어느 것의 스택을 사용하는 것도 가능하다. 또한, 트랜지스터(105), 트랜지스터(106), 트랜지스터(111), 및 트랜지스터(112)에는, 예컨대 도전층(141) 및 도전층(151)에 W을 사용하고, 도전층(142) 및 도전층(152)에 Ti과 Al의 스택을 사용할 수 있다.
상술한 재료는 산화물 반도체막으로부터 산소를 추출할 수 있다. 그러므로, 상술한 재료 중 어느 것과 접촉된 산화물 반도체층의 영역에서, 산화물 반도체층으로부터 산소가 방출되어 산소 빈자리가 형성된다. 층 내에 약간 함유된 수소와 상기 산소 빈자리가 서로 결합됨으로써, 상기 영역은 n형 영역으로 현저하게 변화된다. 따라서, n형 영역은 트랜지스터의 소스 또는 드레인으로서 기능할 수 있다.
도전층(140) 및 도전층(150)에 W이 사용되는 경우, 도전층(140) 및 도전층(150)은 질소로 도핑되어도 좋다. 질소로의 도핑은 산소를 추출하는 능력을 적절히 더 낮게 할 수 있고 n형 영역이 채널 영역에 확대되는 것을 방지할 수 있다. W과 도전층(140) 및 도전층(150)으로서의 n형 반도체층의 스택을 사용함으로써 및 산화물 반도체층과 접촉되는 n형 반도체층을 접촉시킴으로써도 n형 영역이 채널 영역에 확대되는 것을 방지할 수 있다. n형 반도체층으로서, 질소가 첨가된 In-Ga-Zn 산화물, 산화 아연, 산화 인듐, 산화 주석, 산화 인듐주석 등을 사용할 수 있다.
게이트 절연막으로서 기능하는 절연층(160)은 산화 알루미늄, 산화 마그네슘, 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 산화 갈륨, 산화 저마늄, 산화 이트륨, 산화 지르코늄, 산화 란타넘, 산화 네오디뮴, 산화 하프늄, 및 산화 탄탈럼 중 하나 이상을 함유하는 절연막을 사용하여 형성할 수 있다. 절연층(160)은 상술한 재료 중 어느 것을 포함한 스택이라도 좋다. 절연층(160)은 란타넘(La), 질소, 또는 지르코늄(Zr)을 불순물로서 함유하여도 좋다.
절연층(160)의 적층 구조의 예를 설명하겠다. 절연층(160)은 예컨대 산소, 질소, 실리콘, 또는 하프늄을 포함한다. 구체적으로는, 절연층(160)은 산화 하프늄, 및 산화 실리콘 또는 산화질화 실리콘을 포함하는 것이 바람직하다.
산화 하프늄 및 산화 알루미늄은 산화 실리콘 및 산화질화 실리콘보다 높은 유전율을 갖는다. 따라서, 산화 하프늄 또는 산화 알루미늄을 사용함으로써, 등가 산화물 두께보다 물리적인 두께를 크게 할 수 있기 때문에, 등가 산화물 두께가 10nm 이하 또는 5nm 이하인 경우에도 터널 전류로 인한 누설 전류를 낮게 할 수 있다. 즉, 오프 상태 전류가 낮은 트랜지스터를 제공할 수 있다. 또한, 결정 구조를 갖는 산화 하프늄은 비정질 구조를 갖는 산화 하프늄보다 높은 유전율을 갖는다. 따라서, 오프 상태 전류가 낮은 트랜지스터를 제공하기 위해서는 결정 구조를 갖는 산화 하프늄을 사용하는 것이 바람직하다. 결정 구조의 예에는 단사정 구조 및 입방정 구조가 포함된다. 다만, 본 발명의 일 형태는 상술한 예에 한정되지 않는다.
산화물 반도체층(130)과 접촉되는 절연층(120) 및 절연층(160)에, 더 적은 질소 산화물을 방출하는 막을 사용하는 것이 바람직하다. 산화물 반도체가 질소 산화물을 많이 방출하는 절연층과 접촉되는 경우, 산화물 반도체의 에너지 갭에서의 질소 산화물로 인한 상태의 밀도가 높게 되는 경우가 있다. 절연층(120) 및 절연층(160)에 예컨대 더 적은 질소 산화물을 방출하는, 산화질화 실리콘막 또는 산화질화 알루미늄막 등의 산화 절연층을 사용할 수 있다.
또한, 더 적은 질소 산화물을 방출하는 산화질화 실리콘막은 TDS 분석에서 방출된 질소 산화물의 양보다 방출된 암모니아의 양이 많은 막이고, 대표적으로는 방출되는 암모니아의 양이 1×1028molecules/cm3 이상 5×1019molecules/cm3 이하다. 또한, 상기 TDS 분석에서의 막 표면의 온도가 50℃ 이상 650℃ 이하, 또는 50℃ 이상 550℃ 이하인 것이 바람직하다.
절연층(120) 및 절연층(160)에 상술한 산화물 절연층을 사용함으로써 트랜지스터의 문턱 전압의 시프트를 저감할 수 있어, 트랜지스터의 전기적 특성의 변동의 저감으로 이어진다.
게이트 전극층으로서 기능하는 도전층(170)에는, 예컨대 Al, Ti, Cr, Co, Ni, Cu, Y, Zr, Mo, Ru, Ag, Mn, Nd, Sc, Ta, W 등을 사용하여 형성된 도전막을 사용할 수 있다. 이들 재료 중 어느 것의 합금 또는 도전성 질화물을 사용하는 것도 가능하다. 이들 재료, 이들 재료의 합금, 및 이들 재료의 도전성 질화물에서 선택된 복수의 재료의 스택을 사용하는 것도 가능하다. 대표적으로는, 텅스텐, 텅스텐과 질화 타이타늄의 스택, 텅스텐과 질화 탄탈럼의 스택 등을 사용할 수 있다. 저항이 낮은 Cu 또는 Cu-Mn 등의 합금, 또는 상술한 재료 중 어느 것과 Cu 또는 Cu-Mn 등의 합금의 스택을 사용하는 것도 가능하다. 본 실시형태에서는, 질화 탄탈럼을 도전층(171)에 사용하고, 텅스텐을 도전층(172)에 사용하여 도전층(170)을 형성한다.
절연층(175)으로서, 수소를 함유하는 질화 실리콘막, 질화 알루미늄막 등을 사용할 수 있다. 실시형태 2에 설명된 트랜지스터(103), 트랜지스터(104), 트랜지스터(106), 트랜지스터(109), 트랜지스터(110), 및 트랜지스터(112)에서는, 절연층(175)으로서 수소를 함유하는 절연막을 사용함으로써 산화물 반도체층을 부분적으로 n형으로 변화시킬 수 있다. 또한, 질화 절연막은 수분 등에 대한 차단막으로서도 기능하여, 트랜지스터의 신뢰성을 향상시킬 수 있다.
절연층(175)으로서는 산화 알루미늄막을 사용할 수도 있다. 실시형태 2에서 설명한 트랜지스터(101), 트랜지스터(102), 트랜지스터(105), 트랜지스터(107), 트랜지스터(108), 및 트랜지스터(111)에서는 절연층(175)으로서 산화 알루미늄막을 사용하는 것이 특히 바람직하다. 산화 알루미늄막은 수소 및 수분 등의 불순물 및 산소의 양쪽의 관통을 방지하는 차단 효과가 높다. 따라서, 산화 알루미늄막은, 트랜지스터의 제조 공정 중 및 후에, 트랜지스터의 전기적 특성의 변동을 일으키는 수소 및 수분 등의 불순물이 산화물 반도체층(130)으로 들어가는 것을 방지하고, 산화물 반도체층(130)의 주성분인 산소가 산화물 반도체층으로부터 방출되는 것을 방지하고, 절연층(120)으로부터 산소가 불필요하게 방출되는 것을 방지하는 효과를 갖는 보호막으로서 적합하게 기능할 수 있다. 또한, 산화 알루미늄막에 함유되는 산소를 산화물 반도체층 내로 확산시킬 수 있다.
또한, 절연층(175) 위에는 절연층(180)이 형성되는 것이 바람직하다. 상기 절연층(180)은 산화 마그네슘, 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 산화 갈륨, 산화 저마늄, 산화 이트륨, 산화 지르코늄, 산화 란타넘, 산화 네오디뮴, 산화 하프늄, 및 산화 탄탈럼 중 하나 이상을 함유하는 절연막을 사용하여 형성할 수 있다. 절연층(180)은 상술한 재료 중 어느 것의 스택이라도 좋다.
여기서, 절연층(120)과 같이, 절연층(180)은 화학량론적 조성보다 많은 산소를 포함하는 것이 바람직하다. 절연층(180)으로부터 방출되는 산소는 절연층(160)을 통하여 산화물 반도체층(130)의 채널 형성 영역으로 확산될 수 있어, 채널 형성 영역에 형성된 산소 빈자리는 산소로 채워질 수 있다. 이와 같이, 안정적인 트랜지스터의 전기적 특성을 달성할 수 있다.
반도체 장치의 고집적화에는 트랜지스터의 소형화가 요구된다. 하지만, 트랜지스터의 소형화는 트랜지스터의 전기적 특성의 열화를 일으키는 것이 알려져 있다. 채널 폭의 축소는 온 상태 전류의 저하를 일으킨다.
본 발명의 실시형태의 트랜지스터(107) 내지 트랜지스터(112)에서는 채널이 형성되는 산화물 반도체층(130b)을 덮도록 산화물 반도체층(130c)이 형성되므로, 채널 형성층은 게이트 절연막과 접촉되지 않는다. 따라서, 채널 형성층과 게이트 절연막 사이의 계면에서의 캐리어의 산란을 저감할 수 있어, 트랜지스터의 온 상태 전류를 증가시킬 수 있다.
본 발명의 일 형태의 트랜지스터에서는, 상술한 바와 같이, 산화물 반도체층(130)을 채널 폭 방향으로 전기적으로 둘러싸도록 게이트 전극층(도전층(170))이 형성되기 때문에, 산화물 반도체층(130)에 수직 방향에 더하여 측면 방향으로 게이트 전계가 인가된다. 바꿔 말하면, 채널 형성층의 전체에 게이트 전계가 인가되어 실효적인 채널 폭이 증가되므로, 온 상태 전류를 더 증가시키는 것으로 이어진다.
또한, 산화물 반도체층(130)이 2층 구조 또는 3층 구조를 갖는 본 발명의 일 형태의 트랜지스터에서, 채널이 형성되는 산화물 반도체층(130b)을 산화물 반도체층(130a) 위에 제공하기 때문에, 계면 상태를 형성하기 어렵게 하는 효과가 얻어진다. 산화물 반도체층(130)이 3층 구조를 갖는 본 발명의 일 형태의 트랜지스터에서, 산화물 반도체층(130b)이 3층 구조의 중간에 위치하기 때문에, 산화물 반도체층(130b)에 대한 위층 및 아래층으로부터 들어가는 불순물의 영향을 배제하는 효과도 얻어진다. 그러므로, 상기 트랜지스터의 온 상태 전류에서의 증가뿐만 아니라, 문턱 전압의 안정화 및 S값(subthreshold value)에서의 저감도 달성할 수 있다. 따라서, Icut(게이트 전압(VG)이 0V일 때의 전류)를 저감시킬 수 있어, 소비 전력을 저감시킬 수 있다. 또한, 트랜지스터의 문턱 전압이 안정하게 되기 때문에, 반도체 장치의 장기 신뢰성을 향상시킬 수 있다. 또한, 본 발명의 일 형태의 트랜지스터는, 소형화로 인한 전기적 특성의 열화가 저감되기 때문에, 집적도가 높은 반도체 장치에 적합하다.
본 실시형태에서 설명하는 구조를 다른 실시형태에서 설명하는 구조 중 어느 것과 적절히 조합하여 사용할 수 있다.
(실시형태 4)
본 실시형태에서, 실시형태 2에서 설명하는 트랜지스터(101), 트랜지스터(107), 및 트랜지스터(111)를 제조하기 위한 방법을 설명한다.
먼저, 기판(115)에 포함되는 실리콘 트랜지스터를 제조하기 위한 방법의 예를 설명한다. 실리콘 기판으로서 n-형 단결정 실리콘 기판을 사용하고, 그 표면에 절연층(필드 산화막이라고도 함)으로 분리한 소자 형성 영역을 형성한다. 소자 형성 영역은 LOCOS(local oxidation of silicon), STI(shallow trench isolation) 등에 의하여 형성할 수 있다.
여기서, 기판은 단결정 실리콘 기판에 한정되지 않는다. SOI(silicon on insulator) 기판 등도 사용할 수 있다.
다음에, 소자 형성 영역을 덮도록 게이트 절연막을 형성한다. 예를 들어, 가열 처리에 의하여 소자 형성 영역의 표면을 산화시킴으로써 산화 실리콘막을 형성한다. 또한, 산화 실리콘막을 형성한 후에 질화 처리에 의하여 산화 실리콘막의 표면이 질화되어도 좋다.
다음에, 게이트 절연막을 덮도록 도전막을 형성한다. 도전막은 탄탈럼(Ta), 텅스텐(W), 타이타늄(Ti), 몰리브데넘(Mo), 알루미늄(Al), 구리(Cu), 크로뮴(Cr), 나이오븀(Nb) 등에서 선택된 원소 또는 이러한 원소를 주성분으로 함유하는 합금 재료 또는 화합물 재료를 사용하여 형성할 수 있다. 또는, 이들 원소 중 어느 것을 질화시켜 얻어진 금속 질화막을 사용할 수 있다. 또는, 인 등 불순물 원소가 도핑된 다결정 실리콘으로 대표되는 반도체 재료를 사용할 수 있다.
다음에 도전막을 선택적으로 에칭함으로써 게이트 절연막 위에 게이트 전극층을 형성한다.
다음에, 게이트 전극층을 덮도록 산화 실리콘막 또는 질화 실리콘막 등의 절연막을 형성하고 에치 백을 수행함으로써, 게이트 전극층의 측면에 측벽을 형성한다.
다음에, 소자 형성 영역을 제외한 영역을 덮도록 레지스트 마스크를 선택적으로 형성하고, 이 레지스트 마스크 및 게이트 전극층을 마스크로서 사용하여 불순물 원소를 첨가함으로써 p+형 불순물 영역을 형성한다. 여기서는, p채널 트랜지스터를 형성하기 위하여, 불순물 원소로서 붕소(B) 또는 갈륨(Ga) 등 p형 도전형을 부여하는 불순물 원소를 사용할 수 있다.
상술한 스텝을 거쳐, 실리콘 기판에 활성 영역을 포함하는 p채널 트랜지스터가 완성된다. 또한, 상기 트랜지스터 위에는 질화 실리콘막 또는 산화 알루미늄막 등의 패시베이션막이 형성되는 것이 바람직하다.
다음에, 트랜지스터가 형성되는 실리콘 기판 위에 층간 절연막을 형성하고, 콘택트 플러그 및 배선을 형성한다. 또한, 실시형태 1에서 설명한 바와 같이, 수소의 확산을 방지하기 위하여 산화 알루미늄 등으로 만들어진 절연층을 형성한다. 기판(115)은 트랜지스터가 형성되는 상기 실리콘 기판, 및 상기 실리콘 기판 위에 형성된 층간 절연막 등을 포함한다.
도 31의 (A) 내지 (C) 및 도 32의 (A) 내지 (C)를 참조하여 트랜지스터(101)의 제조 방법을 설명한다. 채널 길이 방향의 트랜지스터의 단면을 왼쪽에 나타내고, 채널 폭 방향의 트랜지스터의 단면을 오른쪽에 나타낸다. 채널 폭 방향에서의 단면도는 확대도이기 때문에, 왼쪽의 구성요소와 오른쪽의 구성요소는 외관상 두께가 상이하다.
산화물 반도체층(130)이 산화물 반도체층(130a), 산화물 반도체층(130b), 및 산화물 반도체층(130c)의 3층 구조를 갖는 경우를 예로서 설명한다. 산화물 반도체층(130)이 2층 구조를 갖는 경우에는 산화물 반도체층(130a) 및 산화물 반도체층(130b)을 사용한다. 산화물 반도체층(130)이 단층 구조를 갖는 경우에는, 산화물 반도체층(130b)을 사용한다.
먼저, 기판(115) 위에 절연층(120)을 형성한다. 실시형태 3은 기판(115)의 종류 및 절연층(120)에 사용되는 재료의 설명을 참조할 수 있다. 절연층(120)은, 스퍼터링법, CVD법, MBE(molecular beam epitaxy)법 등에 의하여 형성할 수 있다.
이온 주입법, 이온 도핑법, 플라스마 이머전 이온 주입법, 플라스마 처리 등에 의하여 절연층(120)에 산소를 첨가하여도 좋다. 산소의 첨가에 의하여, 절연층(120)은 산화물 반도체층(130)으로 산소를 더 쉽게 공급할 수 있다.
기판(115)의 표면이 절연체로 만들어지고 나중에 형성되는 산화물 반도체층(130)으로의 불순물 확산의 영향이 없는 경우에는, 절연층(120)을 반드시 제공할 필요는 없다.
다음에, 절연층(120) 위에, 산화물 반도체층(130a)이 되는 산화물 반도체막(130A), 산화물 반도체층(130b)이 되는 산화물 반도체막(130B), 및 산화물 반도체층(130c)이 되는 산화물 반도체막(130C)을 스퍼터링법, CVD법, MBE법 등에 의하여 형성한다(도 31의 (A) 참조).
산화물 반도체층(130)이 적층 구조를 갖는 경우, 산화물 반도체막은 로드록 체임버를 포함하는 멀티 체임버 퇴적 장치(multi-chamber deposition apparatus)(예컨대 스퍼터링 장치)를 사용하여 대기에 노출시키지 않고 연속적으로 형성하는 것이 바람직하다. 스퍼터링 장치의 각 체임버는 산화물 반도체의 불순물로서 작용하는 물 등을 가능한 한 제거하도록, 크라이오 펌프 등의 흡착 진공 배기 펌프에 의하여 고진공(5×10-7Pa 내지 1×10-4Pa 정도)으로 배기할 수 있고, 막이 퇴적되는 기판을 100℃ 이상, 바람직하게는 500℃ 이상으로 가열할 수 있는 것이 바람직하다. 또는, 터보 분자 펌프와 콜드 트랩의 조합을 사용하여 배기계로부터 체임버 내에 탄소 성분, 수분 등을 함유하는 가스의 역류를 방지하는 것이 바람직하다. 또는, 터보 분자 펌프와 크라이오 펌프의 조합은 배기계로서 사용하여도 좋다.
고순도 진성 산화물 반도체를 얻기 위하여 체임버의 고진공 배기뿐만 아니라 스퍼터링 가스의 고순도화도 필요하다. 스퍼터링 가스에 사용되는 산소 가스 또는 아르곤 가스로서, -40℃ 이하, 바람직하게는 -80℃ 이하, 더 바람직하게는 -100℃ 이하의 이슬점을 가지도록 고순도화된 가스를 사용함으로써 산화물 반도체막에 수분 등이 들어가는 것을 가능한 한 방지할 수 있다.
산화물 반도체막(130A), 산화물 반도체막(130B), 및 산화물 반도체막(130C)에는 실시형태 3에서 설명한 재료 중 어느 것을 사용할 수 있다. 예를 들어, 산화물 반도체막(130A)에는, Ga 및 Zn에 대한 In의 원자 비율이 1:3:6, 1:3:4, 1:3:3, 또는 1:3:2인 In-Ga-Zn 산화물을 사용할 수 있고, 산화물 반도체막(130B)에는 Ga 및 Zn에 대한 In의 원자 비율이 1:1:1, 3:1:2, 5:5:6, 또는 4:2:4.1인 In-Ga-Zn 산화물을 사용할 수 있고, 산화물 반도체막(130C)에는 Ga 및 Zn에 대한 In의 원자 비율이 1:3:6, 1:3:4, 1:3:3, 또는 1:3:2인 In-Ga-Zn 산화물을 사용할 수 있다. 산화물 반도체막(130A) 및 산화물 반도체막(130C)에는, 산화 갈륨과 같은 산화물 반도체를 사용하여도 좋다. 퇴적을 위하여 스퍼터링법을 이용하는 경우 상술한 재료를 타깃으로서 사용할 수 있다. 산화물 반도체막(130A), 산화물 반도체막(130B), 및 산화물 반도체막(130C)의 각각에서 원자 비율의 각 원자의 비율이 오차로서 ±40%의 범위 내에서 변동된다. 예를 들어, Ga 및 Zn에 대한 In의 원자 비율이 4:2:4.1인 재료를 타깃으로서 사용하는 스퍼터링에 의하여 형성된 막의 Ga 및 Zn에 대한 In의 원자 비율은 4:2:3일 수 있다.
다만, 실시형태 3에서 자세히 설명한 바와 같이, 산화물 반도체막(130B)에는 산화물 반도체막(130A) 및 산화물 반도체막(130C)보다 큰 전자 친화력을 갖는 재료를 사용한다.
또한, 스퍼터링법에 의하여 산화물 반도체막을 형성하는 것이 바람직하다. 스퍼터링법으로서는 RF 스퍼터링법, DC 스퍼터링법, AC 스퍼터링법 등을 사용할 수 있다.
산화물 반도체막(130C)을 형성한 후에, 제 1 가열 처리를 수행하여도 좋다. 제 1 가열 처리는 250℃ 이상 650℃ 이하, 바람직하게는 300℃ 이상 500℃ 이하의 온도에서, 불활성 가스 분위기, 산화성 가스를 10ppm 이상 함유하는 분위기, 또는 감압 상태에서 수행할 수 있다. 또는, 제 1 가열 처리는, 불활성 가스 분위기에서 가열 처리를 수행하고 나서, 방출된 산소를 보충하기 위하여 산화성 가스를 10ppm 이상 함유하는 분위기에서 다른 가열 처리를 수행하는 식으로 수행되어도 좋다. 제 1 가열 처리는 산화물 반도체막(130A), 산화물 반도체막(130B), 및 산화물 반도체막(130C)의 결정성을 증가시킬 수 있고, 절연층(120), 산화물 반도체막(130A), 산화물 반도체막(130B), 및 산화물 반도체막(130C)으로부터 물 및 수소 등 불순물을 제거할 수 있다. 또한, 제 1 가열 처리는, 나중에 설명하는 산화물 반도체층(130a), 산화물 반도체층(130b), 및 산화물 반도체층(130c)을 형성하기 위한 에칭 후에 수행하여도 좋다.
다음에, 산화물 반도체막(130C) 위에 도전층을 형성한다. 도전층은 예를 들어, 이하의 방법에 의하여 형성할 수 있다.
먼저, 산화물 반도체막(130C) 위에 제 1 도전막을 형성한다. 제 1 도전막으로서는, Al, Cr, Cu, Ta, Ti, Mo, W, Ni, Mn, Nd, 및 Sc, 및 이들 금속 재료 중 어느 것의 합금에서 선택된 재료를 사용하여 단층 또는 적층을 형성할 수 있다.
다음에, 제 1 도전막 위에 네거티브 레지스트막을 형성하고, 이 레지스트막을 전자빔 노광, 액침 노광, 또는 EUV 노광에 의하여 노광하고 현상하여, 제 1 레지스트 마스크를 형성한다. 제 1 도전막과 레지스트막 사이에는 점착제로서 유기 도포막을 형성하는 것이 바람직하다. 또는, 나노 임프린트 리소그래피에 의하여 제 1 레지스트 마스크를 형성하여도 좋다.
그리고, 제 1 레지스트 마스크를 사용하여 제 1 도전막을 선택적으로 에칭하고 제 1 레지스트 마스크에 애싱을 수행함으로써 도전층을 형성한다.
다음에, 상기 도전층을 하드 마스크로서 사용하여 산화물 반도체막(130A), 산화물 반도체막(130B), 및 산화물 반도체막(130C)을 선택적으로 에칭하고 상기 도전층을 제외하여, 산화물 반도체층(130a), 산화물 반도체층(130b), 및 산화물 반도체층(130c)의 스택을 포함하는 산화물 반도체층(130)을 형성한다(도 31의 (B) 참조). 상기 도전층을 형성하지 않고 제 1 레지스트 마스크를 사용하여 산화물 반도체층(130)을 형성하는 것도 가능하다. 여기서, 산화물 반도체층(130)에 산소 이온을 주입하여도 좋다.
다음에, 산화물 반도체층(130)을 덮도록 제 2 도전막을 형성한다. 제 2 도전막은, 실시형태 3에서 설명한 도전층(140) 및 도전층(150)에 사용할 수 있는 재료를 사용하여 형성할 수 있다. 제 2 도전막의 형성에는 스퍼터링법, CVD법, MBE법 등을 사용할 수 있다.
그리고, 소스 영역 및 드레인 영역이 되는 부분 위에 제 2 레지스트 마스크를 형성한다. 그리고, 제 2 도전막의 일부를 에칭함으로써, 도전층(140) 및 도전층(150)을 형성한다(도 31의 (C) 참조).
다음에, 산화물 반도체층(130), 도전층(140), 및 도전층(150) 위에 절연막(160A)을 형성한다. 절연막(160A)은 실시형태 3에서 설명한 절연층(160)에 사용할 수 있는 재료를 사용하여 형성할 수 있다. 절연막(160A)의 형성에는, 스퍼터링법, CVD법, MBE법 등을 사용할 수 있다.
다음에, 제 2 가열 처리를 수행하여도 좋다. 제 2 가열 처리는 제 1 가열 처리와 비슷한 조건으로 수행할 수 있다. 제 2 가열 처리에 의하여, 산소를 절연층(120)으로부터 산화물 반도체층(130) 전체로 확산시킬 수 있다. 또한, 제 2 가열 처리를 수행하지 않고 제 3 가열 처리에 의하여 상기 효과를 얻을 수 있다.
그리고, 절연막(160A) 위에 도전층(170)이 되는 제 3 도전막(171A) 및 제 4 도전막(172A)을 형성한다. 제 3 도전막(171A) 및 제 4 도전막(172A)은 실시형태 3에서 설명한 도전층(171) 및 도전층(172)에 사용할 수 있는 재료를 사용하여 형성할 수 있다. 제 3 도전막(171A) 및 제 4 도전막(172A)의 형성에는 스퍼터링법, CVD법, MBE법 등을 사용할 수 있다.
다음에, 제 4 도전막(172A) 위에 제 3 레지스트 마스크(156)를 형성한다(도 32의 (A) 참조). 상기 레지스트 마스크를 사용하여 제 3 도전막(171A), 제 4 도전막(172A), 및 절연막(160A)을 선택적으로 에칭함으로써 도전층(171) 및 도전층(172)을 포함하는 도전층(170) 및 절연층(160)을 형성한다(도 32의 (B) 참조). 또한, 만약에 절연막(160A)을 에칭하지 않으면, 트랜지스터(102)를 제조할 수 있다.
그 후, 산화물 반도체층(130), 도전층(140), 도전층(150), 절연층(160), 및 도전층(170) 위에 절연층(175)을 형성한다. 절연층(175)에 사용하는 재료의 설명을 위해서는 실시형태 3을 참조할 수 있다. 트랜지스터(101)에서, 산화 알루미늄막을 사용하는 것이 바람직하다. 절연층(175)은 스퍼터링법, CVD법, MBE법 등에 의하여 형성할 수 있다.
다음에, 절연층(175) 위에 절연층(180)을 형성한다(도 32의 (C) 참조). 절연층(180)에 사용하는 재료의 설명을 위해서는 실시형태 3을 참조할 수 있다. 절연층(180)은, 스퍼터링법, CVD법, MBE법 등에 의하여 형성할 수 있다.
이온 주입법, 이온 도핑법, 플라스마 이머전 이온 주입법, 플라스마 처리 등에 의하여 절연층(175) 및/또는 절연층(180)에 산소를 첨가하여도 좋다. 산소의 첨가에 의하여, 절연층(175) 및/또는 절연층(180)이 산화물 반도체층(130)으로 산소를 더 쉽게 공급할 수 있다.
다음에, 제 3 가열 처리를 수행하여도 좋다. 제 3 가열 처리는 제 1 가열 처리와 비슷한 조건으로 수행할 수 있다. 제 3 가열 처리에 의하여, 절연층(120), 절연층(175), 및 절연층(180)으로부터 과잉 산소가 방출되기 쉬워져, 산화물 반도체층(130) 내의 산소 빈자리를 저감할 수 있다.
다음에, 트랜지스터(107)를 제조하기 위한 방법을 설명한다. 또한, 상술한 트랜지스터(101)를 제조하기 위한 방법과 비슷한 스텝의 자세한 설명을 생략한다.
기판(115) 위에 절연층(120)을 형성하고, 절연층(120) 위에 산화물 반도체층(130a)이 되는 산화물 반도체막(130A) 및 산화물 반도체층(130b)이 되는 산화물 반도체막(130B)을 스퍼터링법, CVD법, MBE법 등에 의하여 형성한다(도 33의 (A) 참조).
그 후, 제 1 도전막을 산화물 반도체막(130B) 위에 형성하고, 상술한 방법과 비슷한 방법으로 제 1 레지스트 마스크를 사용하여 도전층을 형성한다. 그리고, 상기 도전층을 하드 마스크로서 사용하여 산화물 반도체막(130A) 및 산화물 반도체막(130B)을 선택적으로 에칭하고 상기 도전층을 제거하여 산화물 반도체층(130a)과 산화물 반도체층(130b)의 스택을 형성한다(도 33의 (B) 참조). 하드 마스크를 형성하지 않고 제 1 레지스트 마스크를 사용하여 상기 스택을 형성하는 것도 가능하다. 여기서, 산화물 반도체층(130a) 및 산화물 반도체층(130b)에 산소 이온을 주입하여도 좋다.
다음에, 상기 스택을 덮도록 제 2 도전막을 형성한다. 그리고, 소스 영역 및 드레인 영역이 되는 부분 위에 제 2 레지스트 마스크를 형성하고, 상기 제 2 레지스트 마스크를 사용하여 제 2 도전막의 일부를 에칭함으로써, 도전층(140) 및 도전층(150)을 형성한다(도 33의 (C) 참조).
그 후, 산화물 반도체층(130a)과 산화물 반도체층(130b)의 스택, 도전층(140), 및 도전층(150) 위에, 산화물 반도체층(130c)이 되는 산화물 반도체막(130C)을 형성한다. 또한, 산화물 반도체막(130C) 위에, 절연막(160A), 제 3 도전막(171A), 및 제 4 도전막(172A)을 형성한다.
그리고, 제 4 도전막(172A) 위에 제 3 레지스트 마스크(156)를 형성한다(도 34의 (A) 참조). 상기 레지스트 마스크를 사용하여 제 3 도전막(171A), 제 4 도전막(172A), 절연막(160A), 및 산화물 반도체막(130C)을 선택적으로 에칭함으로써 도전층(171) 및 도전층(172)을 포함하는 도전층(170), 절연층(160), 및 산화물 반도체층(130c)을 형성한다(도 34의 (B) 참조). 또한, 절연막(160A) 및 산화물 반도체막(130C)을 제 4 레지스트 마스크를 사용하여 에칭하면 트랜지스터(108)를 제조할 수 있다.
다음에, 절연층(120), 산화물 반도체층(130)(산화물 반도체층(130a), 산화물 반도체층(130b), 및 산화물 반도체층(130c)), 도전층(140), 도전층(150), 절연층(160), 및 도전층(170) 위에 절연층(175) 및 절연층(180)을 형성한다(도 34의 (C) 참조).
상술한 스텝을 거쳐, 트랜지스터(107)를 제조할 수 있다.
다음에, 트랜지스터(111)를 제조하기 위한 방법을 설명하겠다. 또한, 상술한 트랜지스터(101)를 제조하기 위한 스텝과 비슷한 스텝의 자세한 설명은 생략한다.
기판(115) 위에 절연층(120)을 형성하고, 절연층(120) 위에 산화물 반도체층(130a)이 되는 산화물 반도체막(130A) 및 산화물 반도체층(130b)이 되는 산화물 반도체막(130B)을 스퍼터링법, CVD법, MBE법 등에 의하여 형성한다. 그 후, 제 1 도전막을 산화물 반도체막(130B) 위에 형성하고, 도전층(141a)을 제 1 레지스트 마스크를 사용하여 형성한다(도 35의 (A) 참조).
그리고, 도전층(141a)을 하드 마스크로서 사용하여 산화물 반도체막(130A) 및 산화물 반도체막(130B)을 선택적으로 에칭함으로써 산화물 반도체층(130a), 산화물 반도체층(130b), 및 도전층(141a)의 스택을 형성한다(도 35의 (B) 참조). 여기서, 산화물 반도체층(130a) 및 산화물 반도체층(130b)에 산소 이온을 주입하여도 좋다.
그리고, 소스 영역 및 드레인 영역이 되는 부분 위에 제 2 레지스트 마스크를 형성하고, 상기 제 2 레지스트 마스크를 사용하여 도전층(141a)의 일부를 에칭함으로써, 도전층(141) 및 도전층(151)을 형성한다(도 35의 (C) 참조).
그 후, 산화물 반도체층(130a)과 산화물 반도체층(130b)의 스택, 도전층(141), 및 도전층(151) 위에, 산화물 반도체층(130c)이 되는 산화물 반도체막(130C)을 형성한다. 또한, 산화물 반도체막(130C) 위에, 절연막(160A), 제 3 도전막(171A), 및 제 4 도전막(172A)을 형성한다.
그리고, 제 4 도전막(172A) 위에 제 3 레지스트 마스크(156)를 형성한다(도 36의 (A) 참조). 상기 레지스트 마스크를 사용하여 제 3 도전막(171A), 제 4 도전막(172A), 절연막(160A), 및 산화물 반도체막(130C)을 선택적으로 에칭함으로써 도전층(171) 및 도전층(172)을 포함하는 도전층(170), 절연층(160), 및 산화물 반도체층(130c)을 형성한다(도 36의 (B) 참조).
다음에, 절연층(120), 산화물 반도체층(130)(산화물 반도체층(130a), 산화물 반도체층(130b), 및 산화물 반도체층(130c)), 도전층(141), 도전층(151), 절연층(160), 및 도전층(170) 위에 절연층(175) 및 절연층(180)을 형성한다.
다음에, 도전층(141) 및 도전층(151)에 도달하는 개구를 절연층(175) 및 절연층(180)에 제공하고, 제 5 도전막을 상기 개구를 덮도록 형성한다. 그 후, 제 4 레지스트 마스크를 제 5 도전막 위에 제공하고 제 5 도전막을 상기 레지스트 마스크를 사용하여 선택적으로 에칭함으로써, 도전층(142) 및 도전층(152)을 형성한다(도 36의 (C) 참조).
상술한 스텝을 거쳐, 트랜지스터(111)를 제조할 수 있다.
본 실시형태에서 설명한 금속막, 반도체막, 및 무기 절연막 등의 다양한 막은 대표적으로 스퍼터링법 또는 플라스마CVD법에 의하여 형성될 수 있지만, 이런 막은 또 다른 방법, 예컨대 열CVD법에 의하여 형성되어도 좋다. 열CVD법의 예로서, MOCVD(metal organic chemical vapor deposition)법 또는 ALD(atomic layer deposition)법을 채용할 수 있다.
막을 형성하기 위하여 플라스마를 이용하지 않기 때문에 열CVD법은 플라스마 대미지로 인한 결함이 생기지 않는 이점을 갖는다.
열CVD법에 의한 퇴적은 원료 가스 및 산화제가 동시에 체임버로 공급되고 체임버 내의 압력을 대기압 또는 감압으로 설정하고 기판의 근방 또는 기판 위에서 반응시킴으로써 수행되어도 좋다.
ALD법에 의한 퇴적은, 체임버 내의 압력을 대기압 또는 감압으로 설정하고, 반응을 위한 원료 가스가 순차적으로 체임버에 도입되고 나서, 그 가스 도입의 순서를 반복함으로써 수행되어도 좋다. 예를 들어, 각각의 스위칭 밸브(고속 밸브라고도 함)를 전환함으로써 2종류 이상의 원료 가스를 순차적으로 체임버에 공급한다. 예를 들어, 원료 가스들이 혼합되지 않도록 제 1 원료 가스의 도입과 동시 또는 제 1 원료 가스의 도입 후에 불활성 가스(예컨대 아르곤 또는 질소) 등을 도입하고 나서, 제 2 원료 가스를 도입한다. 또한, 제 1 원료 가스와 불활성 가스를 동시에 도입하는 경우에는, 불활성 가스는 캐리어 가스로서 기능하고, 또한, 제 2 원료 가스의 도입과 동시에 불활성 가스를 도입하여도 좋다. 또는, 불활성 가스를 도입하는 대신에 진공 배기에 의하여 제 1 원료 가스를 배출하고 나서, 제 2 원료 가스를 도입하여도 좋다. 제 1 원료 가스가 기판의 표면에 흡착되어 제 1 층을 형성하고 나서 제 2 원료 가스를 도입하여 제 1 층과 반응시켜, 결과적으로 제 2 층이 제 1 층 위에 적층되어 박막이 형성된다. 이 가스 도입의 순서를 원하는 두께가 얻어질 때까지 복수 회 반복함으로써, 단차 피복성이 우수한 박막을 형성할 수 있다. 박막의 두께는, 가스 도입의 순서를 반복하는 횟수에 의하여 조절할 수 있기 때문에, ALD법에 의하여 두께를 정밀하게 조절할 수 있어, 미세한 FET를 제조하기에 적합하다.
본 실시형태에 개시된 금속막, 반도체막, 및 무기 절연막 등의 다양한 막은 MOCVD법 또는 ALD법 등의 열CVD법에 의하여 형성될 수 있다. 예를 들어, In-Ga-Zn-O막이 형성되는 경우, 트라이메틸인듐, 트라이메틸갈륨, 및 다이메틸아연이 사용될 수 있다. 또한 트라이메틸인듐의 화학식은 In(CH3)3이다. 트라이메틸갈륨의 화학식은 Ga(CH3)3이다. 다이메틸아연의 화학식은 Zn(CH3)2다. 상술한 조합에 한정되지 않고, 트라이에틸갈륨(화학식: Ga(C2H5)3)을 트라이메틸갈륨 대신에 사용할 수 있고 다이에틸아연(화학식: Zn(C2H5)2)을 다이메틸아연 대신에 사용할 수 있다.
예를 들어, 산화 하프늄막이 ALD를 채용하는 퇴적 장치에 의하여 형성되는 경우, 2종의 가스, 즉 산화제로서의 오존(O3), 및 용매와 하프늄 전구체 화합물을 포함하는 액체(하프늄 알콕사이드 용액, 대표적으로는 테트라키스(다이메틸아마이드)하프늄(TDMAH))를 기화시킴으로써 얻어진 원료 가스가 사용된다. 또한 테트라키스(다이메틸아마이드)하프늄의 화학식은 Hf[N(CH3)2]4다. 또 다른 재료 액체의 예에는 테트라키스(에틸메틸아마이드)하프늄이 포함된다.
예를 들어, ALD를 채용한 퇴적 장치를 사용하여 산화 알루미늄막을 형성하는 경우, 2종의 가스, 예컨대 산화제로서의 H2O, 및 용매와 알루미늄 전구체 화합물을 포함하는 액체(예컨대 트라이메틸알루미늄(TMA))를 기화시킴으로써 얻어진 원료 가스가 사용된다. 또한, 트라이메틸알루미늄의 화학식은 Al(CH3)3이다. 또 다른 재료액의 예에는, 트리스(다이메틸아마이드)알루미늄, 트라이아이소뷰틸알루미늄, 및 알루미늄트리스(2,2,6,6-테트라메틸-3,5-헵테인다이오네이트)가 포함된다.
예를 들어, 산화 실리콘막이 ALD를 채용한 퇴적 장치에 의하여 형성되는 경우, 헥사클로로다이실레인을 막이 형성되는 면에 흡착시키고, 흡착물에 포함되는 염소를 제거하고, 산화성 가스(예컨대 O2 또는 일산화이질소)의 라디칼을 공급하여 흡착물과 반응시킨다.
예를 들어, 텅스텐막이 ALD를 채용하는 퇴적 장치를 사용하여 형성되는 경우, WF6가스 및 B2H6가스를 순차적으로 복수 회 도입하여 초기 텅스텐막을 형성하고 나서, WF6가스 및 H2가스를 동시에 도입하여, 텅스텐막을 형성한다. 또한 SiH4가스가 B2H6가스 대신에 사용되어도 좋다.
예를 들어, 산화물 반도체막, 예컨대 In-Ga-Zn-O막이 ALD를 채용하는 퇴적 장치를 사용하여 형성되는 경우, In(CH3)3가스 및 O3가스를 순차적으로 복수 회 도입하여 In-O층을 형성하고, Ga(CH3)3가스 및 O3가스를 동시에 도입하여 Ga-O층을 형성하고 나서, Zn(CH3)2가스 및 O3가스를 동시에 도입하여 Zn-O층을 형성한다. 또한 이들 층의 순서는 이 예에 한정되지 않는다. In-Ga-O층, In-Zn-O층, 또는 Ga-Zn-O층 등의 혼합 화합물층은 이들 가스를 혼합하여 형성되어도 좋다. 또한 Ar 등의 불활성 가스와 버블링함으로써 얻어진 H2O가스를 O3가스 대신에 사용하여도 좋지만, H를 포함하지 않는 O3가스를 사용하는 것이 바람직하다. In(CH3)3가스 대신에, In(C2H5)3가스를 사용하여도 좋다. Ga(CH3)3가스 대신에, Ga(C2H5)3가스를 사용하여도 좋다. 또한, Zn(CH3)2가스를 사용하여도 좋다.
본 실시형태에서 설명하는 구조를 다른 실시형태에서 설명하는 구조 중 어느 것과 적절히 조합하여 사용할 수 있다.
(실시형태 5)
<산화물 반도체의 구조>
아래에서 산화물 반도체의 구조에 대하여 설명한다.
본 명세서에서, "평행"이란 용어는 2개의 직선 사이에 형성되는 각도가 -10° 이상 10° 이하인 것을 가리키기 때문에 상기 각도가 -5° 이상 5° 이하인 경우도 포함한다. 또한, "실질적으로 평행"이란 용어는 2개의 직선 사이에 형성되는 각도가 -30° 이상 30° 이하인 것을 가리킨다. 또한, "수직"이란 용어는, 2개의 직선 사이에 형성되는 각도가 80° 이상 100° 이하인 것을 가리키기 때문에 상기 각도가 85° 이상 95° 이하인 경우도 포함한다. 또한, "실질적으로 수직"이란 용어는, 2개의 직선 사이에 형성되는 각도가 60° 이상 120° 이하인 것을 가리킨다.
본 명세서에서, 삼방정계 및 능면체정(rhombohedral crystal)계는 육방정계에 포함된다.
산화물 반도체는 예컨대 비단결정 산화물 반도체와 단결정 산화물 반도체로 분류된다. 또는 산화물 반도체는 예컨대 결정성 산화물 반도체와 비정질 산화물 반도체로 분류된다.
비단결정 산화물 반도체의 예에는 CAAC-OS(c-axis aligned crystalline oxide semiconductor), 다결정 산화물 반도체, 미결정 산화물 반도체, 및 비정질 산화물 반도체가 포함된다. 또한, 결정성 산화물 반도체의 예에는 단결정 산화물 반도체, CAAC-OS, 다결정 산화물 반도체, 및 미결정 산화물 반도체가 포함된다.
먼저, CAAC-OS를 설명한다.
CAAC-OS는 복수의 c축이 배향된 결정부(펠릿이라고도 함)를 갖는 산화물 반도체 중 하나다.
TEM(transmission electron microscope)을 사용하여 얻어지는, CAAC-OS의 명시야상 및 회절 패턴의 결합된 분석 이미지(고해상도 TEM 이미지라고도 함)에서, 복수의 펠릿이 관찰될 수 있다. 하지만 고해상도 TEM 이미지에서, 펠릿들 사이의 경계, 즉 그레인 바운더리는 명료하게 관찰되지 않는다. 따라서, CAAC-OS에서, 그레인 바운더리로 인한 전자 이동도에서의 감소는 일어나기 어렵다.
도 43의 (A)는 샘플 표면에 실질적으로 평행한 방향으로부터 얻어지는 CAAC-OS의 단면의 고해상도 TEM 이미지의 예를 나타낸 것이다. 여기서 TEM 이미지는 구면 수차 보정(Spherical Aberration Corrector) 기능으로 얻어진다. 이하의 설명에서 구면 수차 보정 기능에 의하여 얻어진 고해상도 TEM 이미지는 특히 Cs보정 고해상도 TEM 이미지라고 한다. 또한, Cs보정 고해상도 TEM 이미지는 예컨대 JEOL Ltd.제의 원자 분해능 전자 현미경 JEM-ARM200F에 의하여 얻어질 수 있다.
도 43의 (B)는 도 43의 (A)에서의 영역 (1)의 확대된 Cs보정 고해상도 TEM 이미지다. 도 43의 (B)는 펠릿에서, 금속 원자가 층상으로 배열된 것을 나타낸 것이다. 금속 원자의 각 층은, 위에 CAAC-OS가 형성되는 면(이하, 이 면을 형성면이라고 함) 또는 CAAC-OS의 상면의 요철을 반영한 구성을 갖고, CAAC-OS의 형성면 또는 상면에 평행하게 배열된다.
도 43의 (B)에 나타낸 바와 같이, CAAC-OS는 특징적인 원자 배열을 갖는다. 상기 특징적인 원자 배열은 도 43의 (C)에서의 보조선에 의하여 나타내어진다. 도 43의 (B) 및 (C)는 펠릿의 사이즈가 1nm 내지 3nm 정도이고, 펠릿들의 기울기로 인한 공간의 사이즈가 0.8nm 정도인 것을 입증한다. 그러므로 펠릿은 나노결정(nc)이라고도 할 수 있다.
여기서, Cs보정 고해상도 TEM 이미지에 따라, 기판(5120) 위의 CAAC-OS의 펠릿(5100)의 개략적인 배열은 벽돌 또는 블록이 적층된 구조에 의하여 도시되었다(도 43의 (D) 참조). 도 43의 (C)에 관찰된 바와 같이, 펠릿들이 기운 부분은 도 43의 (D)에 나타낸 영역(5161)에 상당한다.
예를 들어, 도 44의 (A)에 나타낸 바와 같이, 샘플 표면에 실질적으로 수직인 방향으로부터 얻어진 CAAC-OS의 평면의 Cs보정 고해상도 TEM 이미지가 관찰된다. 도 44의 (B), (C), 및 (D)는 각각 도 44의 (A)에서의 영역(1), 영역(2), 및 영역(3)의 확대된 Cs보정 고해상도 TEM 이미지다. 도 44의 (B), (C), 및 (D)는, 금속 원자들이 펠릿에서 삼각형, 사각형, 또는 육각형 구조로 배열되어 있는 것을 가리킨 것이다. 하지만, 상이한 펠릿들 사이에서 금속 원자의 배열에 규칙성은 없다.
예를 들어, X선 회절(XRD: X-ray diffraction) 장치를 사용하여 out-of-plane법에 의하여 InGaZnO4 결정을 포함하는 CAAC-OS의 구조를 분석하면, 도 45의 (A)에 나타낸 바와 같이 회절각(2θ)이 31° 부근에서 피크가 나타난다. 이 피크는 InGaZnO4 결정의 (009)면에서 유래한 것으로, CAAC-OS의 결정이 c축 배향을 갖고 c축이 CAAC-OS의 형성면 또는 상면에 실질적으로 수직인 방향으로 배향되어 있는 것을 가리킨다.
또한, out-of-plane법에 의한 InGaZnO4 결정을 포함하는 CAAC-OS의 구조 분석에서, 31° 부근의 2θ의 피크에 더하여 2θ가 36° 부근일 때에 또 하나의 피크가 나타날 수 있다. 36° 부근의 2θ의 피크는 CAAC-OS의 일부에 c축 배향을 갖지 않는 결정이 포함되는 것을 가리킨다. CAAC-OS에서는, 2θ가 31° 부근일 때 피크가 나타나고 2θ가 36° 부근일 때 피크가 나타나지 않는 것이 바람직하다.
한편, c축에 실질적으로 수직인 방향으로 샘플에 대하여 X선이 입사되는 in-plane법에 의한 CAAC-OS의 구조 분석에서, 2θ가 56° 부근일 때 피크가 나타난다. 이 피크는 InGaZnO4 결정의 (110)면에서 유래한다. CAAC-OS의 경우, 2θ를 56° 부근에 고정하고 샘플 표면의 법선 벡터를 축(φ축)으로서 사용하여 샘플을 회전시켜 분석(φ 스캔)을 수행하면, 도 45의 (B)에 나타낸 바와 같이 피크가 명확하게 관찰되지 않는다. 한편, InGaZnO4의 단결정 산화물 반도체의 경우, 2θ를 56° 부근에 고정하여 φ 스캔을 수행하면, 도 45의 (C)에 나타낸 바와 같이 (110)면과 등가인 결정면에서 유래하는 6개의 피크가 관찰된다. 따라서, XRD를 사용한 구조 분석은, CAAC-OS에서 a축 및 b축 방향이 상이한 것을 나타낸다.
다음에, 도 46의 (A)는 프로브 직경이 300nm인 전자빔이 샘플 표면에 평행한 방향으로 CAAC-OS인 In-Ga-Zn 산화물에 입사되는 바와 같이 하여 얻어진 회절 패턴(제한 시야 투과 전자 회절 패턴이라고도 함)을 나타낸 것이다. 도 46의 (A)에 나타낸 바와 같이, 예컨대 InGaZnO4 결정의 (009)면에서 유래하는 스폿이 관찰된다. 따라서, 전자 회절은, CAAC-OS에 포함되는 펠릿이 c축 배향을 갖고 c축이 CAAC-OS의 형성면 또는 상면에 실질적으로 수직인 방향으로 배향되는 것도 가리킨다. 한편, 도 46의 (B)는, 프로브 직경이 300nm인 전자빔을 샘플 표면에 수직인 방향으로 샘플 표면에 대하여 입사함으로써 얻어지는 회절 패턴을 나타낸 것이다. 도 46의 (B)에 나타낸 바와 같이 고리형의 회절 패턴이 관찰된다. 따라서, 전자 회절은, CAAC-OS에 포함되는 펠릿의 a축 및 b축이 규칙적인 배향을 갖지 않는 것도 가리킨다. 도 46의 (B)에서의 제 1 고리는 InGaZnO4 결정의 (010)면, (100)면 등에서 유래하는 것으로 생각된다. 도 46의 (B)에서의 제 2 고리는 (110)면 등에서 유래하는 것으로 생각된다.
상술한 바와 같이 하여 형성면 또는 상면에 펠릿(나노결정)의 c축이 실질적으로 수직 방향으로 배열되기 때문에, CAAC-OS는 CANC(c-axis aligned nanocrystals)를 포함하는 산화물 반도체라고 할 수도 있다.
CAAC-OS는 불순물 농도가 낮은 산화물 반도체다. 불순물이란 수소, 탄소, 실리콘, 또는 전이 금속 원소 등의, 산화물 반도체의 주성분 외의 원소를 의미한다. 산화물 반도체에 포함되는 금속 원소보다 산소와의 결합력이 강한 원소(구체적으로, 실리콘 등)는 산화물 반도체로부터 산소를 추출하고, 이 결과 산화물 반도체의 원자 배열이 어지러워지고 결정성이 저하된다. 철 또는 니켈 등의 중금속, 아르곤, 이산화탄소 등은 원자 반경(또는 분자 반경)이 크기 때문에, 산화물 반도체의 원자 배열을 어지럽혀 결정성을 저하시킨다. 따라서, 산화물 반도체에 포함되는 불순물을 캐리어트랩 또는 캐리어 발생원으로서 기능할 수 있다.
또한, CAAC-OS는 결함 상태의 밀도가 낮은 산화물 반도체다. 예를 들어, 산화물 반도체에서의 산소 빈자리는 캐리어 트랩으로서 기능하거나 또는 수소가 이에 포획되면 캐리어 발생원으로서 기능한다.
CAAC-OS를 사용하는 트랜지스터에서, 가시광 또는 자외광의 조사로 인한 전기적 특성에서의 변화는 작다.
다음에, 미결정 산화물 반도체를 설명한다.
미결정 산화물 반도체는 고해상도 TEM 이미지에서 결정부가 관찰되는 영역, 및 결정부가 명확히 관찰되지 않는 영역을 갖는다. 대부분의 경우, 미결정 산화물 반도체에 포함되는 결정부의 사이즈는 1nm 이상 100nm 이하, 또는 1nm 이상 10nm 이하다. 1nm 이상 10nm 이하의 사이즈, 또는 1nm 이상 3nm 이하의 사이즈를 갖는 미결정인 나노결정을 포함하는 산화물 반도체를 특히 nc-OS(nanocrystalline oxide semiconductor)라고 한다. nc-OS의 고해상도 TEM 이미지에서, 예컨대 그레인 바운더리가 명확히 관찰되지 않는 경우가 있다. 또한, 나노결정의 기원은 CAAC-OS의 펠릿과 동일한 가능성이 있다. 그러므로, 이하의 설명에서는 nc-OS의 결정부를 펠릿이라고 할 수 있다.
nc-OS에서 미소한 영역(예컨대 1nm 이상 10nm 이하의 사이즈를 갖는 영역, 특히 1nm 이상 3nm 이하의 사이즈를 갖는 영역)은 주기적인 원자 배열을 갖는다. nc-OS에서 상이한 펠릿들 사이에 결정 배향의 규칙성은 없다. 따라서, 막 전체의 배향이 균일하지 않다. 따라서, 분석 방법에 따라, nc-OS를 비정질 산화물 반도체와 구별할 수 없다. 예를 들어, 펠릿의 사이즈보다 큰 직경을 갖는 X선을 사용하는 XRD 장치로 out-of-plane법에 의하여 nc-OS의 구조 분석이 수행되면, 결정면을 나타내는 피크가 나타나지 않는다. 또한, 펠릿의 사이즈보다 큰 프로브 직경(예컨대, 50nm 이상)의 전자빔을 사용하여 nc-OS의 전자 회절(이 전자 회절을 제한 시야 전자 회절이라고도 함)이 수행되면, 헤일로(halo) 패턴과 같은 회절 패턴이 관찰된다. 한편, 프로브 직경이 펠릿의 사이즈와 가깝거나 펠릿의 사이즈보다 작은 전자빔을 적용하면, nc-OS의 나노빔 전자 회절 패턴에 스폿이 나타난다. 또한, nc-OS의 나노빔 전자 회절 패턴에, 휘도가 높은 원(고리)형 패턴을 갖는 영역이 나타나는 경우가 있다. nc-OS의 나노빔 전자 회절 패턴에서도 고리형 영역에 복수의 스폿이 나타나는 경우가 있다.
상술한 바와 같이, 펠릿들(나노결정들) 사이에 결정 배향의 규칙성이 없기 때문에, nc-OS를 NANC(non-aligned nanocrystals)를 포함하는 산화물 반도체라고 할 수도 있다.
nc-OS는 비정질 산화물 반도체에 비하여 규칙성이 높은 산화물 반도체다. 따라서, nc-OS는 비정질 산화물 반도체보다 결함 상태의 밀도가 낮은 경향이 있다. 또한, nc-OS에서 상이한 펠릿들 사이에 결정 배향의 규칙성은 없다. 그러므로, nc-OS는 CAAC-OS보다 결함 상태의 밀도가 높다.
다음에, 비정질 산화물 반도체를 설명한다.
비정질 산화물 반도체는 어지러워진 원자 배열을 갖고 결정부를 갖지 않고, 석영과 같은 무정형 상태에 존재하는 산화물 반도체에 의하여 예시되는, 산화물 반도체다.
비정질 산화물 반도체의 고해상도 TEM 이미지에서 결정부를 찾을 수 없다.
XRD 장치에 의하여 out-of-plane법으로 비정질 산화물 반도체의 구조 분석이 수행되면, 결정면을 나타내는 피크가 나타나지 않는다. 비정질 산화물 반도체에 전자 회절이 수행되면 헤일로 패턴이 관찰된다. 또한, 비정질 산화물 반도체에 나노빔 전자 회절이 수행되면 스폿이 관찰되지 않고 헤일로 패턴이 나타난다.
비정질 구조의 견해는 여러 가지 있다. 예를 들어, 원자 배열이 전혀 질서를 갖지 않는 구조를 완전한 비정질 구조(completely amorphous structure)라고 부른다. 한편, 최근접 원자간 거리 또는 제 2 근접 원자간 거리까지 질서를 갖지만 장거리 질서를 갖지 않는 구조를 비정질 구조라고도 부른다. 따라서 가장 엄격한 정의에서는 원자 배열에 무시하여도 될 정도라도 질서가 존재하기만 하면, 산화물 반도체를 비정질 산화물 반도체라고 부르는 것을 인가(認可)하지 않는다. 적어도 장거리 질서를 갖는 산화물 반도체를 비정질 산화물 반도체라고 부를 수는 없다. 따라서, 예컨대 CAAC-OS 및 nc-OS는 결정부가 존재하기 때문에 비정질 산화물 반도체 또는 완전한 비정질 산화물 반도체라고 부를 수 없다.
또한, 산화물 반도체는 nc-OS와 비정질 산화물 반도체 사이의 중간의 물성을 갖는 구조를 가질 수 있다. 이러한 구조를 갖는 산화물 반도체를 구체적으로 a-like OS(amorphous-like oxide semiconductor)라고 한다.
a-like OS의 고해상도 TEM 이미지에서는 보이드(void)가 관찰될 수 있다. 또한, 고해상도 TEM 이미지에서 결정부가 명확히 관찰되는 영역, 및 결정부가 관찰되지 않는 영역이 있다.
산화물 반도체의 구조들 사이에서의 전자 조사의 영향의 차이를 이하에서 설명한다.
a-like OS, nc-OS, 및 CAAC-OS를 준비한다. 각 샘플은 In-Ga-Zn 산화물이다.
먼저, 각 샘플의 고해상도 단면 TEM 이미지를 얻는다. 고해상도 단면 TEM 이미지는, 모든 샘플이 결정부를 갖는 것을 나타낸다.
그리고, 각 샘플의 결정부의 사이즈를 측정한다. 도 47은 각 샘플의 결정부(22지점 내지 45지점)의 평균 사이즈의 변화를 나타낸 것이다. 도 47은, a-like OS에서의 결정부 사이즈가 누적 전자 선량의 증가에 따라 증대되는 것을 가리킨 것이다. 구체적으로는 도 47에서 (1)로 나타낸 바와 같이, TEM 관찰의 시작에서의 1.2nm 정도의 결정부(이 결정부는 초기 핵이라고도 함)가, 누적 전자 선량이 4.2×108e-/nm2에서 2.6nm 정도의 사이즈로 성장한다. 한편, nc-OS 및 CAAC-OS의 결정부 사이즈는 누적 전자 선량에 상관없이 전자 조사의 시작부터 4.2×108e-/nm2의 누적 전자 선량까지의 변화가 거의 없는 것을 나타낸다. 구체적으로는, 도 47에서의 (2)로 나타낸 바와 같이 TEM에 의한 관찰 시간에 상관없이 평균 결정 사이즈는 1.4nm 정도다. 또한, 도 47에서의 (3)으로 나타낸 바와 같이 TEM에 의한 관찰 시간에 상관없이 평균 결정 사이즈는 2.1nm 정도다.
이와 같이, TEM관찰에 채용되는 미량의 전자 빔으로 유발되는 a-like OS의 결정으로 인하여 결정부의 성장이 일어난다. 한편, 양질의 nc-OS 및 CAAC-OS에서, 결정화는 TEM관찰에 사용된 미량의 전자 빔에 의하여 일어나기 어렵다.
또한, a-like OS 및 nc-OS에서의 결정부 사이즈는 고해상도 TEM 이미지를 사용하여 측정될 수 있다. 예를 들어, InGaZnO4 결정은 In-O층들 사이에 2개의 Ga-Zn-O층이 포함되는 층상 구조를 갖는다. InGaZnO4 결정의 단위 격자는, 3개의 In-O층과 6개의 Ga-Zn-O층을 포함하는 9층이 c축 방향으로 적층된 구조를 갖는다. 따라서 인접한 층들 사이의 거리는 (009)면의 격자 간격(d값이라고도 함)과 동등하다. 그 값은 결정 구조 분석으로부터 0.29nm로 계산된다. 따라서, 고해상도 TEM 이미지에서의 격자 줄무늬(lattice fringe)에 초점을 맞추면, 격자 줄무늬들 사이의 격자 간격이 0.28nm 이상 0.30nm 이하인 각 격자 줄무늬는 InGaZnO4 결정의 a-b면에 상당한다.
또한 산화물 반도체의 밀도는 그 구조에 따라 변동되는 경우가 있다. 예를 들어, 산화물 반도체의 조성이 결정되면, 이 산화물 반도체의 밀도와 이 산화물 반도체와 동일한 조성을 갖는 단결정 산화물 반도체의 밀도를 비교하여 이 산화물 반도체의 구조를 추정할 수 있다. 예를 들어, a-like OS의 밀도는 동일한 조성을 갖는 단결정 산화물 반도체의 밀도의 78.6% 이상 92.3% 미만이다. 예를 들어, nc-OS 및 CAAC-OS 각각의 밀도는 동일한 조성을 갖는 단결정 산화물 반도체의 밀도의 92.3% 이상 100% 미만이다. 또한, 밀도가 단결정 산화물 반도체의 밀도의 78% 미만인 산화물 반도체는 퇴적되기 어렵다.
상술한 설명의 구체적인 예를 든다. 예를 들어, 원자수비가 In:Ga:Zn=1:1:1인 산화물 반도체의 경우, 능면체정 구조를 갖는 단결정 InGaZnO4의 밀도는 6.357g/cm3이다. 따라서, 원자수비가 In:Ga:Zn=1:1:1인 산화물 반도체의 경우, a-like OS의 밀도는 5.0g/cm3 이상 5.9g/cm3 미만이다. 예를 들어, 원자수비가 In:Ga:Zn=1:1:1인 산화물 반도체의 경우, nc-OS 및 CAAC-OS 각각의 밀도는 5.9g/cm3 이상 6.3g/cm3 미만이다.
또한, 특정의 조성을 갖는 산화물 반도체가 단결정 구조에 존재할 수 없을 가능성이 있다. 이 경우, 조성이 상이한 단결정 산화물 반도체들을 적절한 비율로 조합함으로써, 원하는 조성을 갖는 단결정 산화물 반도체의 밀도와 동등한 밀도를 산출할 수 있다. 원하는 조성을 갖는 단결정 산화물 반도체의 밀도는, 조성이 상이한 단결정 산화물 반도체들의 조합비에 따르는 가중 평균을 사용하여 계산할 수 있다. 또한, 밀도를 계산하기 위해서는 가능한 한 적은 종류의 단결정 산화물 반도체를 사용하는 것이 바람직하다.
또한 산화물 반도체는 예컨대 비정질 산화물 반도체, a-like OS, 미결정 산화물 반도체, 및 CAAC-OS 중 2개 이상의 막을 포함하는 적층막이어도 좋다.
불순물 농도가 낮고 결함 상태의 밀도가 낮은(산소 빈자리의 개수가 적은) 산화물 반도체는 낮은 캐리어 밀도를 가질 수 있다. 따라서 이런 산화물 반도체를 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체라고 한다. CAAC-OS 및 nc-OS는 a-like OS 및 비정질 산화물 반도체에 비하여 불순물 농도가 낮고 결함 상태의 밀도가 낮다. 즉, CAAC-OS 및 nc-OS는 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체가 되기 쉽다. 따라서, CAAC-OS 또는 nc-OS를 포함하는 트랜지스터는 좀처럼 음의 문턱 전압을 갖지 않는다(좀처럼 노멀리 온이 되지 않는다). 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체는 캐리어 트랩이 적다. 따라서 CAAC-OS 또는 nc-OS를 포함하는 트랜지스터는 전기적 특성에서의 변동이 작고 신뢰성이 높다. 산화물 반도체의 캐리어 트랩에 의하여 포획된 전하는 방출될 때까지 긴 시간이 걸린다. 포획된 전하는 고정 전하처럼 작용할 수 있다. 따라서, 불순물 농도가 높고 결함 상태의 밀도가 높은 산화물 반도체를 포함하는 트랜지스터는 불안정한 전기적 특성을 가질 수 있다.
<퇴적 모델>
CAAC-OS 및 nc-OS의 퇴적 모델의 예에 대하여 이하에서 설명한다.
도 48의 (A)는 스퍼터링법에 의하여 CAAC-OS를 퇴적하는 퇴적 체임버 내의 개략도다.
타깃(5130)이 백킹 플레이트(backing plate)에 부착된다. 백킹 플레이트를 개재하여 타깃(5130)과 대향하도록 복수의 마그넷이 제공된다. 복수의 마그넷은 자기장을 생성한다. 마그넷의 자기장을 이용하여 퇴적 속도를 증가시키는 스퍼터링법을 마그네트론 스퍼터링법이라고 한다.
타깃(5130)은 벽개(劈開)면이 적어도 하나의 결정 입자에 존재하는 다결정 구조를 갖는다.
In-Ga-Zn 산화물을 포함하는 타깃(5130)의 벽개면을 예로서 설명한다. 도 49의 (A)는 타깃(5130)에 포함되는 InGaZnO4 결정의 구조를 나타낸 것이다. 또한 도 49의 (A)는 c축이 상방 방향에 있을 때, b축에 평행한 방향으로부터 InGaZnO4 결정이 관찰되는 경우의 구조를 나타낸 것이다.
도 49의 (A)는 Ga-Zn-O층에서의 산소 원자가 인접한 Ga-Zn-O층에서의 것들과 가까이에 위치하는 것을 가리킨 것이다. 산소 원자는 음의 전하를 갖기 때문에, 2개의 Ga-Zn-O층이 서로 반발한다. 결과적으로, InGaZnO4 결정은 인접된 2개의 Ga-Zn-O층 사이에 벽개면을 갖는다.
기판(5120)은 타깃(5130)과 대향하도록 배치되고, 거리 d(타깃-기판 거리(T-S 거리)라고도 함)는 0.01m 이상 1m 이하, 바람직하게는 0.02m 이상 0.5m 이하다. 퇴적 체임버는 대부분이 퇴적 가스(예컨대, 산소 가스, 아르곤 가스, 또는 산소를 5vol% 이상 함유하는 혼합 가스)로 채워져 있고, 퇴적 체임버의 압력은 0.01Pa 이상 100Pa 이하, 바람직하게는 0.1Pa 이상 10Pa 이하로 제어된다. 여기서, 타깃(5130)에 일정한 값 이상의 전압을 인가함으로써 방전이 시작되고, 플라스마가 관찰된다. 자기장은 타깃(5130) 부근에 고밀도 플라스마 영역을 형성한다. 고밀도 플라스마 영역에서는 퇴적 가스가 이온화되어, 이온(5101)이 발생된다. 이온(5101)의 예에는 산소의 양이온(O＋) 및 아르곤의 양이온(Ar＋)이 포함된다.
이온(5101)은, 전기장에 의하여 타깃(5130) 쪽으로 가속되어, 타깃(5130)과 충돌한다. 이때, 벽개면으로부터 평판상(펠릿상)의 스퍼터링 입자인 펠릿(5100a) 및 펠릿(5100b)이 분리되어, 스퍼터링된다. 또한, 펠릿(5100a) 및 펠릿(5100b)의 구조는 이온(5101)의 충돌의 충격에 의하여 왜곡될 수 있다.
펠릿(5100a)은 삼각형의 평면, 예컨대 정삼각형의 평면을 갖는 평판상(펠릿상)의 스퍼터링 입자다. 펠릿(5100b)은 육각형의 평면, 예컨대 정육각형의 평면을 갖는 평판상(펠릿상)의 스퍼터링 입자다. 또한, 펠릿(5100a) 및 펠릿(5100b) 등의 평판상(펠릿상)의 스퍼터링 입자를 통틀어 펠릿(5100)이라고 부른다. 펠릿(5100)의 평평한 면의 형상은 삼각형 또는 육각형에 한정되지 않는다. 예를 들어, 평평한 면이 2개 이상의 삼각형이 조합되어 형성된 형상을 가져도 좋다. 예를 들어, 2개의 삼각형(예컨대 정삼각형)이 조합되어 사각형(예컨대 마름모)이 형성되어도 좋다.
펠릿(5100)의 두께는 퇴적 가스의 종류 등에 따라 결정된다. 펠릿(5100)의 두께는 균일한 것이 바람직하고, 이 이유는 후술한다. 또한, 스퍼터링 입자는 두께가 두꺼운 주사위 형상에 비하여 두께가 얇은 펠릿 형상을 갖는 것이 바람직하다. 예를 들어, 펠릿(5100)의 두께는 0.4nm 이상 1nm 이하, 바람직하게는 0.6nm 이상 0.8nm 이하다. 또한, 예컨대, 펠릿(5100)의 폭은 1nm 이상 3nm 이하, 바람직하게는 1.2nm 이상 2.5nm 이하다. 펠릿(5100)은 도 47의 (1)의 설명에서의 초기 핵에 상당한다. 예를 들어, In-Ga-Zn 산화물을 포함하는 타깃(5130)에 이온(5101)이 충돌하는 경우, 도 49의 (B)에 나타낸 바와 같이 Ga-Zn-O층, In-O층, 및 Ga-Zn-O층의 3층을 포함하는 펠릿(5100)이 분리된다. 또한, 도 49의 (C)는 c축에 평행한 방향으로부터 관찰한 펠릿(5100)의 구조를 나타낸 것이다. 따라서 펠릿(5100)은 2개의 Ga-Zn-O층(빵)과 In-O층(속재료)을 포함하는 나노미터 크기의 샌드위치 구조를 갖는다.
펠릿(5100)은, 플라스마를 통과할 때에 전하를 받아, 그 측면이 음 또는 양으로 대전될 수 있다. 펠릿(5100)은 측면에 산소 원자를 포함하고 이 산소 원자가 음으로 대전될 수 있다. 이와 같이 측면들이 동일한 극성으로 대전되면 전하들이 서로 반발하기 때문에, 펠릿(5100)이 평판 형상을 유지할 수 있게 된다. CAAC-OS가 In-Ga-Zn 산화물인 경우, 인듐 원자에 결합된 산소 원자가 음으로 대전될 가능성이 있다. 인듐 원자, 갈륨 원자, 또는 아연 원자에 결합된 산소 원자가 음으로 대전될 가능성도 있다. 또한 펠릿(5100)은, 플라스마를 통과할 때에 인듐 원자, 갈륨 원자, 아연 원자, 산소 원자 등에 결합됨으로써 성장할 수 있다. 도 47의 (2)와 (1) 사이의 사이즈의 차이는 플라스마에서의 성장의 양에 상당한다. 여기서, 기판(5120)의 온도가 실온 정도인 경우, 펠릿(5100)은 더 이상 성장하지 않기 때문에 nc-OS가 형성된다(도 48의 (B) 참조). nc-OS의 퇴적은 실온 정도의 온도에서 행해지기 때문에, 기판(5120)이 큰 사이즈일 때에 nc-OS를 퇴적할 수 있다. 또한, 펠릿(5100)을 플라스마에서 성장시키기 위해서는, 스퍼터링에서의 퇴적 전력을 증가시키는 것이 효과적이다. 퇴적 전력을 높게 함으로써 펠릿(5100)의 구조를 안정화할 수 있다.
도 48의 (A) 및 (B)에 나타낸 바와 같이, 펠릿(5100)은 플라스마에서 연과 같이 날아, 기판(5120)까지 훨훨 날아오른다. 펠릿(5100)은 대전되기 때문에, 펠릿(5100)이, 또 다른 펠릿(5100)이 이미 퇴적된 영역에 가까워지면 반발이 일어난다. 여기서, 기판(5120) 위에서 기판(5120)의 상면에 평행한 방향의 자기장(수평 자기장이라고도 함)이 발생된다. 기판(5120)과 타깃(5130) 사이에 전위차가 주어지고, 이에 따라 기판(5120)으로부터 타깃(5130)을 향하여 전류가 흐른다. 따라서, 펠릿(5100)은 기판(5120) 상면에서 자기장 및 전류의 효과에 의하여 힘(로런츠 힘(Lorentz force))을 받는다. 이것은, 플레밍의 왼손 법칙에 의하여 설명할 수 있다.
펠릿(5100)의 질량은 원자의 질량보다 크다. 따라서, 펠릿(5100)이 기판(5120)의 상면 위를 이동하게 하기 위해서는 펠릿(5100)에 외부로부터 어떠한 힘을 가하는 것이 중요하다. 그 힘의 한 종은 자기장 및 전류의 작용에 의하여 발생되는 힘일 수 있다. 펠릿(5100)에 인가되는 힘을 증가시키기 위하여, 이 상면에, 기판(5120)의 상면에 평행한 방향의 자기장이 10G 이상, 바람직하게는 20G 이상, 더 바람직하게는 30G 이상, 더욱 바람직하게는 50G 이상인 영역을 제공하는 것이 바람직하다. 또는 이 상면에, 기판(5120)의 상면에 평행한 방향의 자기장이 기판(5120)의 상면에 수직인 방향의 자기장의 1.5배 이상, 바람직하게는 2배 이상, 더 바람직하게는 3배 이상, 더욱 바람직하게는 5배 이상인 영역을 제공하는 것이 바람직하다.
이때, 마그넷과 기판(5120)이 상대적으로 이동하거나 또는 회전함으로써, 기판(5120)의 상면에서의 수평 자기장 방향이 계속해서 변화한다. 따라서, 다양한 방향의 힘을 받음으로써, 펠릿(5100)은 기판(5120)의 상면에서 다양한 방향으로 이동할 수 있다.
또한, 도 48의 (A)에 나타낸 바와 같이 기판(5120)이 가열될 때, 마찰 등으로 인한 펠릿(5100)과 기판(5120) 사이의 저항이 낮다. 결과적으로, 펠릿(5100)은 기판(5120)의 상면 위를 활공한다. 펠릿(5100)의 활공은 평평한 평면이 기판(5120)에 면하는 상태에서 일어난다. 그리고 펠릿(5100)이, 이미 퇴적되어 있는 또 다른 펠릿(5100)의 측면에 도달하면, 펠릿(5100)의 측면들이 결합한다. 이때, 펠릿(5100)의 측면 상의 산소 원자가 방출된다. 방출된 산소 원자에 의하여, CAAC-OS에서의 산소 빈자리가 채워지는 경우가 있기 때문에, CAAC-OS가 낮은 결함 상태의 밀도를 갖는다. 또한, 기판(5120)의 상면의 온도는 예컨대 100℃ 이상 500℃ 미만, 150℃ 이상 450℃ 미만, 또는 170℃ 이상 400℃ 미만이다. 따라서, 기판(5120)이 큰 사이즈인 경우에도 CAAC-OS를 퇴적할 수 있다.
또한, 기판(5120) 상에서 펠릿(5100)이 가열됨으로써 원자가 재배열되어, 이온(5101)의 충돌에 의하여 발생된 구조 왜곡이 감소될 수 있다. 구조 왜곡이 감소된 펠릿(5100)은, 실질적으로 단결정이다. 펠릿들(5100)이 결합되고 나서 가열되더라도 펠릿(5100)이 실질적으로 단결정으로 되는 것으로 인한, 펠릿(5100) 자체의 팽창 및 축소는 거의 일어나지 않는다. 따라서, 펠릿들(5100) 사이의 간격의 팽창으로 인한 결정립계 등의 결함의 형성을 방지할 수 있어, 크레바스의 생성을 방지할 수 있다.
CAAC-OS는, 단결정 산화물 반도체의 판(板)과 같은 구조를 갖는 것이 아니라, 펠릿(5100)(나노결정)의 집합이 벽돌 또는 블록이 쌓인 듯한 배열을 갖는다. 또한, 펠릿들 사이에 결정립계가 존재하지 않는다. 따라서, 퇴적 중의 가열, 퇴적 후의 가열 또는 휨으로 인하여 CAAC-OS에 수축 등의 변형이 생겨도, 국부 응력을 완화하거나 또는 왜곡을 풀어주는 것이 가능하다. 따라서, 이 구조는 플렉시블 반도체 장치에 적합하다. 또한, nc-OS는 펠릿(5100)(나노결정)이 무질서하게 쌓인 배열을 갖는다.
타깃이 이온으로 스퍼터링될 때에, 펠릿에 더하여 산화 아연 등이 분리될 수 있다. 산화 아연은 펠릿보다 가볍기 때문에, 펠릿보다 먼저 기판(5120) 상면에 도달한다. 결과적으로, 산화 아연이 0.1nm 이상 10nm 이하, 0.2nm 이상 5nm 이하, 또는 0.5nm 이상 2nm 이하의 두께를 갖는 산화 아연층(5102)을 형성한다. 도 50의 (A) 내지 (D)는 단면 개략도다.
도 50의 (A)에 도시된 바와 같이, 산화 아연층(5102) 위에 펠릿(5105a) 및 펠릿(5105b)이 퇴적된다. 여기서, 펠릿(5105a) 및 펠릿(5105b)의 측면들이 서로 접촉된다. 또한, 펠릿(5105c)이 펠릿(5105b) 위에 퇴적되어 펠릿(5105b) 위를 활공한다. 또한, 산화 아연과 함께 타깃으로부터 분리된 복수의 입자(5103)가, 기판(5120)의 열에 의하여 결정화되어, 펠릿(5105a)의 또 다른 측면에 영역(5105a1)을 형성한다. 또한, 복수의 입자(5103)는 산소, 아연, 인듐, 갈륨 등을 포함할 수 있다.
그리고, 도 50의 (B)에 도시된 바와 같이, 영역(5105a1)이 펠릿(5105a)의 일부로 성장하여 펠릿(5105a2)을 형성한다. 또한, 펠릿(5105c)의 측면은 펠릿(5105b)의 또 다른 측면과 접촉된다.
다음에, 도 50의 (C)에 도시된 바와 같이 펠릿(5105d)이 펠릿(5105a2) 및 펠릿(5105b) 위에 퇴적되고 나서, 펠릿(5105a2) 및 펠릿(5105b) 위를 활공한다. 또한, 펠릿(5105c)의 또 다른 측면을 향하여, 펠릿(5105e)이 산화 아연층(5102) 위에 활공한다.
그리고, 도 50의 (D)에 도시된 바와 같이, 펠릿(5105d)의 측면이 펠릿(5105a2)의 측면과 접촉되도록 펠릿(5105d)이 배치된다. 또한, 펠릿(5105e)의 측면은 펠릿(5105c)의 또 다른 측면과 접촉된다. 산화 아연과 함께 타깃으로부터 분리된 복수의 입자(5103)가, 기판(5120)의 열에 의하여 결정화되어, 펠릿(5105d)의 또 다른 측면에 영역(5105d1)을 형성한다.
상술한 바와 같이, 퇴적된 펠릿들이 서로 접촉되도록 배치되고 나서, 펠릿의 측면들에서 성장이 일어남으로써, 기판(5120) 위에 CAAC-OS가 형성된다. 따라서, CAAC-OS의 각 펠릿은 nc-OS보다 크다. 도 47의 (3)과 (2) 사이의 사이즈의 차이는 퇴적 후의 성장량에 상당한다.
펠릿들(5100) 사이의 간격이 매우 작으면, 펠릿들이 큰 펠릿을 형성할 수 있다. 큰 펠릿은 단결정 구조를 갖는다. 예를 들어, 큰 펠릿의 사이즈는 위에서 봤을 때 10nm 이상 200nm 이하, 15nm 이상 100nm 이하, 또는 20nm 이상 50nm 이하일 수 있다. 따라서, 트랜지스터의 채널 형성 영역이 큰 펠릿보다 작으면 단결정 구조를 갖는 영역을 채널 형성 영역으로서 사용할 수 있다. 또한, 펠릿의 사이즈가 증가되면, 단결정 구조를 갖는 영역을 트랜지스터의 채널 형성 영역, 소스 영역, 및 드레인 영역으로서 사용할 수 있다.
이와 같이 하여, 트랜지스터의 채널 형성 영역 등이 단결정 구조를 갖는 영역에 형성되면, 트랜지스터의 주파수 특성이 증가될 수 있는 경우가 있다.
이러한 모델에 나타낸 바와 같이 펠릿(5100)이 기판(5120) 상에 퇴적되는 것으로 생각된다. 따라서, 형성면이 결정 구조를 갖지 않더라도 CAAC-OS를 퇴적할 수 있어, 이것은 에피택셜 성장에 의한 막 퇴적과는 상이하다. 예를 들어, 기판(5120)의 상면(형성면)이 비정질 구조를 갖더라도(예컨대 상면이 비정질 산화 실리콘으로 형성되더라도), CAAC-OS를 형성할 수 있다.
또한 CAAC-OS의 형성에서, 형성면이 요철을 갖더라도, 펠릿(5100)은 형성면인 기판(5120)의 상면 형상에 따라 배열되는 것을 찾아냈다. 예를 들어, 기판(5120) 상면이 원자 레벨로 평탄한 경우, 펠릿(5100)은 a-b면에 평행한 평평한 면이 아래를 향하도록 배열된다. 펠릿(5100)의 두께가 균일한 경우, 두께가 균일하고 평탄하며 높은 결정성을 갖는 층이 형성된다. n개의 층(n은 자연수)을 적층함으로써, CAAC-OS를 얻을 수 있다.
기판(5120) 상면이 요철을 갖는 경우, 각각에서 펠릿(5100)이 요철을 따라 배열된 n개의 층(n은 자연수)이 적층된 CAAC-OS가 형성된다. 기판(5120)이 요철을 갖기 때문에, CAAC-OS에서 펠릿들(5100) 사이에 틈이 생기기 쉬운 경우가 있다. 또한, 분자간 힘에 의하여, 펠릿들(5100)은 요철 표면에도 펠릿들 사이의 틈이 가능한 한 작아지도록 배열된다. 따라서, 형성면이 요철을 갖더라도 결정성이 높은 CAAC-OS를 얻을 수 있다.
결과적으로, 레이저 결정화가 CAAC-OS의 형성에 필요하지 않고, 균일한 막을 큰 사이즈의 유리 기판 등 위에조차 형성할 수 있다.
이러한 모델에 따라 CAAC-OS가 퇴적되기 때문에, 스퍼터링 입자는 두께가 얇은 펠릿 형상을 갖는 것이 바람직하다. 또한, 스퍼터링 입자가 두께가 두꺼운 주사위 형상을 가질 때, 기판(5120)에 면하는 평면이 변동되기 때문에 두께 및 결정의 배향이 균일할 수 없는 경우가 있다.
상술한 퇴적 모델에 따라, 결정성이 높은 CAAC-OS를 비정질 구조를 갖는 형성면에조차 형성할 수 있다.
본 실시형태에서 설명하는 구조를 다른 실시형태에서 설명하는 구조 중 어느 것과 적절히 조합하여 사용할 수 있다.
(실시형태 6)
본 실시형태에서, 상술한 실시형태에서 설명한 기억 장치를 포함하는 CPU를 설명한다.
도 37은 상술한 실시형태에서 설명한 트랜지스터 중 어느 것을 구성요소로서 적어도 부분적으로 포함하는 CPU의 구성예를 도시한 블록도다.
도 37에 도시된 CPU는 기판(1190) 위에, ALU(arithmetic logic unit)(1191), ALU 컨트롤러(1192), 인스트럭션 디코더(1193), 인터럽트 컨트롤러(1194), 타이밍 컨트롤러(1195), 레지스터(1196), 레지스터 컨트롤러(1197), 버스 인터페이스(BUS I/F)(1198), 재기록 가능한 ROM(1199), 및 ROM 인터페이스(ROM I/F)(1189)를 포함한다. 반도체 기판, SOI 기판, 유리 기판 등은 기판(1190)으로서 사용된다. ROM(1199) 및 ROM 인터페이스(1189)는 별개의 칩 위에 제공되어도 좋다. 도 37에서의 CPU는 구성을 간략화한 예에 불과하고 실제의 CPU는 용도에 따라 다양한 구성을 가져도 좋은 것은 말할 나위 없다. 예를 들어, CPU는 도 37에 도시된 CPU 또는 연산 회로를 포함하는 구조를 하나의 코어로 생각하고, 복수의 상기 코어가 포함되고, 코어들은 병렬로 동작하는 구성을 가져도 좋다. CPU가 내부 연산 회로 또는 데이터 버스에서 처리할 수 있는 비트 수는, 예컨대 8, 16, 32, 또는 64일 수 있다.
버스 인터페이스(1198)를 통하여 CPU에 입력되는 명령은 인스트럭션 디코더(1193)에 입력되고 디코드된 후, ALU 컨트롤러(1192), 인터럽트 컨트롤러(1194), 레지스터 컨트롤러(1197), 및 타이밍 컨트롤러(1195)에 입력된다.
ALU 컨트롤러(1192), 인터럽트 컨트롤러(1194), 레지스터 컨트롤러(1197), 및 타이밍 컨트롤러(1195)는 디코드된 명령에 따라 다양한 제어를 수행한다. 구체적으로 ALU 컨트롤러(1192)는 ALU(1191)의 동작을 제어하기 위한 신호를 생성한다. CPU가 프로그램을 실행하는 동안, 인터럽트 컨트롤러(1194)는 우선도 또는 마스크 상태에 기초하여 외부 입출력 장치 또는 주변 회로로부터의 인터럽트 요구를 판별하고, 이 요구를 처리한다. 레지스터 컨트롤러(1197)는, 레지스터(1196)의 어드레스를 생성하고, CPU의 상태에 따라 레지스터(1196)로부터 데이터를 판독하고 레지스터(1196)로 데이터를 기록한다.
타이밍 컨트롤러(1195)는 ALU(1191), ALU 컨트롤러(1192), 인스트럭션 디코더(1193), 인터럽트 컨트롤러(1194), 및 레지스터 컨트롤러(1197)의 동작 타이밍을 제어하기 위한 신호를 생성한다. 예를 들어, 타이밍 컨트롤러(1195)는 기준 클록 신호(CLK1)를 기초로, 내부 클록 신호(CLK2)를 생성하기 위한 내부 클록 생성기를 포함하며, 내부 클록 신호(CLK2)를 상술한 회로에 공급한다.
도 37에 도시된 CPU에서, 메모리 셀을 레지스터(1196)에 제공한다. 레지스터(1196)의 메모리 셀에, 상술한 실시형태에서 설명한 트랜지스터 중 어느 것을 사용할 수 있다.
도 37에 도시된 CPU에서, 레지스터 컨트롤러(1197)는 ALU(1191)로부터의 명령에 따라, 레지스터(1196)에서 데이터를 유지하는 동작을 선택한다. 즉, 레지스터 컨트롤러(1197)는 레지스터(1196)에 포함되는 메모리 셀에서 플립플롭에 의하여 또는 커패시터에 의하여 데이터를 유지할지를 선택한다. 플립플롭에 의한 데이터 유지가 선택되면, 레지스터(1196)에서의 메모리 셀에 전원 전압이 공급된다. 커패시터에 의한 데이터 유지가 선택되면, 데이터는 커패시터에서 재기록되고, 레지스터(1196)에서의 메모리 셀에 대한 전원 전압의 공급을 정지할 수 있다.
도 38은 레지스터(1196)에 사용될 수 있는 기억 소자의 회로도의 예다. 기억 소자(1200)는 전원이 정지되면 저장된 데이터가 휘발되는 회로(1201), 전원이 정지되더라도 저장된 데이터가 휘발되지 않는 회로(1202), 스위치(1203), 스위치(1204), 논리 소자(1206), 커패시터(1207), 및 선택 기능을 갖는 회로(1220)를 포함한다. 회로(1202)는 커패시터(1208), 트랜지스터(1209), 및 트랜지스터(1210)를 포함한다. 또한, 기억 소자(1200)는 필요에 따라 다이오드, 레지스터, 또는 인덕터 등의 또 다른 소자를 더 포함하여도 좋다.
여기서, 회로(1202)로서 상술한 실시형태에서 설명한 기억 장치를 사용할 수 있다. 기억 소자(1200)에 대한 전원 전압의 공급이 정지될 때, 대지 전위(0V) 또는 회로(1202)에서의 트랜지스터(1209)가 오프되는 전위가 트랜지스터(1209)의 제 1 게이트에 계속 입력된다. 예를 들어, 트랜지스터(1209)의 제 1 게이트는 레지스터 등의 부하를 통하여 접지된다.
스위치(1203)가, 하나의 도전형을 갖는 트랜지스터(1213)(예컨대 n채널 트랜지스터)이고 스위치(1204)가, 상기 하나의 도전형과 반대의 도전형을 갖는 트랜지스터(1214)(예컨대 p채널 트랜지스터)인 예를 여기서 나타낸다. 스위치(1203)의 제 1 단자는 트랜지스터(1213)의 소스 및 드레인 중 한쪽에 상당하고, 스위치(1203)의 제 2 단자는 트랜지스터(1213)의 소스 및 드레인 중 다른 쪽에 상당하며, 스위치(1203)의 제 1 단자와 제 2 단자 사이의 도통 또는 비도통(즉 트랜지스터(1213)의 온/오프 상태)이 트랜지스터(1213)의 게이트에 입력되는 제어 신호(RD)에 의하여 선택된다. 스위치(1204)의 제 1 단자는 트랜지스터(1214)의 소스 및 드레인 중 한쪽에 상당하고, 스위치(1204)의 제 2 단자는 트랜지스터(1214)의 소스 및 드레인 중 다른 쪽에 상당하며, 스위치(1204)의 제 1 단자와 제 2 단자 사이의 도통 또는 비도통(즉 트랜지스터(1214)의 온/오프 상태)이 트랜지스터(1214)의 게이트에 입력되는 제어 신호(RD)에 의하여 선택된다.
트랜지스터(1209)의 소스 및 드레인 중 한쪽은 커패시터(1208)의 한 쌍의 전극 중 한쪽과 트랜지스터(1210)의 게이트에 전기적으로 접속된다. 여기서, 접속부를 노드(M2)로 한다. 트랜지스터(1210)의 소스 및 드레인 중 한쪽은 저전원 전위를 공급할 수 있는 선(예컨대 GND선)에 전기적으로 접속되고, 다른 쪽은 스위치(1203)의 제 1 단자(트랜지스터(1213)의 소스 및 드레인 중 한쪽)에 전기적으로 접속된다. 스위치(1203)의 제 2 단자(트랜지스터(1213)의 소스 및 드레인 중 다른 쪽)는 스위치(1204)의 제 1 단자(트랜지스터(1214)의 소스 및 드레인 중 한쪽)에 전기적으로 접속된다. 스위치(1204)의 제 2 단자(트랜지스터(1214)의 소스 및 드레인 중 다른 쪽)는 전원 전위(VDD)를 공급할 수 있는 선에 전기적으로 접속된다. 스위치(1203)의 제 2 단자(트랜지스터(1213)의 소스 및 드레인 중 다른 쪽), 스위치(1204)의 제 1 단자(트랜지스터(1214)의 소스 및 드레인 중 한쪽), 논리 소자(1206)의 입력 단자, 및 커패시터(1207)의 한 쌍의 전극 중 한쪽은 서로 전기적으로 접속된다. 여기서, 접속부를 노드(M1)로 한다. 커패시터(1207)의 한 쌍의 전극 중 다른 쪽에는 일정한 전위가 공급될 수 있다. 예를 들어, 커패시터(1207)의 한 쌍의 전극 중 다른 쪽에는 저전원 전위(예컨대 GND) 또는 고전원 전위(예컨대 VDD)가 공급될 수 있다. 커패시터(1207)의 한 쌍의 전극 중 다른 쪽은 저전원 전위를 공급할 수 있는 선(예컨대 GND선)에 전기적으로 접속된다. 커패시터(1208)의 한 쌍의 전극 중 다른 쪽에는 일정한 전위가 공급될 수 있다. 예를 들어, 커패시터(1208)의 한 쌍의 전극 중 다른 쪽에는 저전원 전위(예컨대 GND) 또는 고전원 전위(예컨대 VDD)가 공급될 수 있다. 커패시터(1208)의 한 쌍의 전극 중 다른 쪽은 저전원 전위를 공급할 수 있는 선(예컨대 GND선)에 전기적으로 접속된다.
트랜지스터, 배선 등의 기생 용량을 적극적으로 이용하기만 하면, 커패시터(1207) 및 커패시터(1208)를 반드시 공급할 필요는 없다.
트랜지스터(1209)의 제 1 게이트(제 1 게이트 전극)에는 제어 신호(WE)가 입력된다. 스위치(1203) 및 스위치(1204) 각각에 대하여 말하자면, 제어 신호(WE)와는 상이한 제어 신호(RD)에 의하여 제 1 단자와 제 2 단자 사이의 도통 상태 또는 비도통 상태가 선택된다. 스위치들 중 한쪽의 제 1 단자와 제 2 단자가 도통 상태에 있을 때 스위치들 중 다른 쪽의 제 1 단자와 제 2 단자는 비도통 상태에 있다.
또한 도 38에서의 트랜지스터(1209)는 제 2 게이트(제 2 게이트 전극; 백게이트)를 갖는 구조를 갖는다. 제어 신호(WE)는 제 1 게이트에 입력될 수 있고 제어 신호(WE2)는 제 2 게이트에 입력될 수 있다. 제어 신호(WE2)는 정전위를 갖는 신호다. 상기 정전위로서, 예컨대 대지 전위(GND) 또는 트랜지스터(1209)의 소스 전위보다 낮은 전위가 선택된다. 제어 신호(WE2)는 트랜지스터(1209)의 문턱 전압을 제어하기 위한 전위 신호이고, 트랜지스터(1209)의 Icut를 더 저감할 수 있다. 제어 신호(WE2)는 제어 신호(WE)와 같은 전위를 갖는 신호이라도 좋다. 또한 트랜지스터(1209)로서, 제 2 게이트가 없는 트랜지스터가 사용되어도 좋다.
트랜지스터(1209)의 소스 및 드레인 중 다른 쪽에는 회로(1201)에 유지된 데이터에 상당하는 신호가 입력된다. 도 38은 회로(1201)로부터 출력된 신호가 트랜지스터(1209)의 소스 및 드레인 중 다른 쪽에 입력되는 예를 도시한 것이다. 스위치(1203)의 제 2 단자(트랜지스터(1213)의 소스 및 드레인 중 다른 쪽)로부터 출력되는 신호의 논리값은 논리 소자(1206)에 의하여 반전되고, 반전된 신호가 회로(1220)를 통하여 회로(1201)에 입력된다.
도 38의 예에서, 스위치(1203)의 제 2 단자(트랜지스터(1213)의 소스 및 드레인 중 다른 쪽)로부터 출력되는 신호는 논리 소자(1206) 및 회로(1220)를 통하여 회로(1201)에 입력되지만, 본 발명의 일 형태는 이에 한정되지 않는다. 스위치(1203)의 제 2 단자(트랜지스터(1213)의 소스 및 드레인 중 다른 쪽)로부터 출력되는 신호는 논리값이 반전되지 않고 회로(1201)에 입력되어도 좋다. 예를 들어, 회로(1201)가, 입력 단자로부터 입력된 신호의 논리값이 반전됨으로써 얻어진 신호가 유지되는 노드를 포함하는 경우에, 스위치(1203)의 제 2 단자(트랜지스터(1213)의 소스 및 드레인 중 다른 쪽)로부터 출력되는 신호를 상기 노드에 입력할 수 있다.
도 38에서, 트랜지스터(1209)를 뺀, 기억 소자(1200)에 포함되는 트랜지스터들 각각은, 산화물 반도체 이외의 반도체를 사용하여 형성되는 층 또는 기판(1190)에 채널이 형성되는 트랜지스터일 수 있다. 예를 들어, 상기 트랜지스터는 실리콘층 또는 실리콘 기판에 채널이 형성되는 트랜지스터일 수 있다. 또는, 기억 소자(1200)에서의 모든 트랜지스터는 채널이 산화물 반도체층에 형성되는 트랜지스터일 수 있다. 또는, 기억 소자(1200)에서, 트랜지스터(1209) 외에도, 채널이 산화물 반도체층에 형성되는 트랜지스터를 포함할 수도 있고, 나머지 트랜지스터에 산화물 반도체 외의 반도체를 포함하는 층 또는 기판(1190)에 채널이 형성되는 트랜지스터를 사용할 수도 있다.
도 38에서의 회로(1201)로서, 예컨대 플립플롭 회로를 사용할 수 있다. 논리 소자(1206)로서, 예컨대 인버터 또는 클록드 인버터를 사용할 수 있다.
본 발명의 일 형태의 반도체 장치는, 기억 소자(1200)에 전원 전압이 공급되지 않는 기간 동안에, 회로(1201)에 저장된 데이터를 회로(1202)에 제공된 커패시터(1208)에 의하여 유지할 수 있다.
채널이 산화물 반도체층에 형성되는 트랜지스터의 오프 상태 전류는 매우 낮다. 예를 들어, 산화물 반도체층에 채널이 형성되는 트랜지스터의 오프 상태 전류는 채널이 결정성을 갖는 실리콘에 형성되는 트랜지스터보다 굉장히 낮다. 따라서, 이 트랜지스터를 트랜지스터(1209)로서 사용하면, 기억 소자(1200)에 전원 전압이 공급되지 않는 기간 동안에도 커패시터(1208)에 유지된 신호가 오랫동안 유지된다. 따라서, 기억 소자(1200)는 전원 전압의 공급이 정지되는 기간 동안에도 저장된 내용(데이터)을 유지할 수 있다.
상술한 기억 소자는 스위치(1203) 및 스위치(1204)에 의하여 프리차지 동작을 수행하기 때문에, 전원 전압의 공급이 재개된 후에 회로(1201)가 원래의 데이터를 다시 유지하기에 필요한 시간을 짧게 할 수 있다.
회로(1202)에서, 커패시터(1208)에 의하여 유지된 신호는 트랜지스터(1210)의 게이트에 입력된다. 따라서, 기억 소자(1200)에 대한 전원 전압의 공급이 재개된 후에, 커패시터(1208)에 의하여 유지된 신호를 트랜지스터(1210)의 상태(온 상태 또는 오프 상태)에 상당하는 것으로 변환하여, 회로(1202)로부터 판독할 수 있다. 따라서, 커패시터(1208)에 의하여 유지된 신호에 상당하는 전위가 약간 변동되더라도 원래의 신호를 정확하게 판독할 수 있다.
프로세서에 포함되는 레지스터 또는 캐쉬 메모리 등의 기억 장치에 상술한 기억 소자(1200)를 적용함으로써, 전원 전압의 공급 정지로 인하여 기억 장치 내의 데이터가 소실되는 것을 방지할 수 있다. 또한, 전원 전압의 공급이 재개된 직후, 기억 장치는 전원이 정지되기 전과 같은 상태로 돌아갈 수 있다. 따라서, 프로세서, 또는 프로세서에 포함되는 하나 또는 복수의 논리 회로에서 짧은 시간이라도 전원을 정지할 수 있어, 소비 전력을 낮게 한다.
본 실시형태에서 기억 소자(1200)를 CPU에 사용하지만, 기억 소자(1200)는 DSP(Digital Signal Processor), 커스텀 LSI, 또는 PLD(Programmable Logic Device) 등의 LSI, 및 RF-ID(Radio Frequency Identification)에 사용될 수도 있다.
본 실시형태는 본 명세서에서의 다른 실시형태들 중 어느 것과 적절히 조합할 수 있다.
(실시형태 7)
본 발명의 일 형태의 반도체 장치는, 표시 장치, 퍼스널 컴퓨터, 또는 기록 매체가 제공된 영상 재생 장치(대표적으로는 DVD(digital versatile disc) 등의 기록 매체의 내용을 재생하고, 재생된 영상을 표시하기 위한 디스플레이를 갖는 장치)에 사용될 수 있다. 본 발명의 일 형태의 반도체 장치를 갖출 수 있는 전자 장치의 다른 예는 휴대 전화, 휴대형 게임기를 포함하는 게임기, 휴대형 데이터 장치, 전자 서적 리더, 비디오 카메라 및 디지털 스틸 카메라 등의 카메라, 고글형 디스플레이(헤드 마운트 디스플레이), 내비게이션 시스템, 음향 재생 장치(예컨대 카 오디오 시스템 및 디지털 오디오 플레이어), 복사기, 팩시밀리, 프린터, 복합기, 현금 자동 입출금기(ATM), 및 자동 판매기다. 도 39의 (A) 내지 (F)는 이들 전자 장치의 구체적인 예를 도시한 것이다.
도 39의 (A)는 하우징(901), 하우징(902), 표시부(903), 표시부(904), 마이크로폰(905), 스피커(906), 조작 키(907), 스타일러스(stylus)(908) 등을 포함하는 휴대형 게임기를 도시한 것이다. 도 39의 (A)의 휴대형 게임기는 2개의 표시부(903 및 904)를 갖지만, 휴대형 게임기에 포함되는 표시부의 개수는 이에 한정되지 않는다.
도 39의 (B)는 제 1 하우징(911), 표시부(912), 카메라(919) 등을 포함하는 휴대형 데이터 단말을 도시한 것이다. 표시부(912)의 터치 패널 기능은 정보의 입력을 가능하게 한다.
도 39의 (C)는 하우징(921), 표시부(922), 키보드(923), 포인팅 디바이스(924) 등을 포함하는 랩톱 개인용 컴퓨터를 도시한 것이다.
도 39의 (D)는 하우징(931), 표시부(932), 리스트밴드(933) 등을 포함하는 손목 시계형 정보 단말을 도시한 것이다. 표시부(932)는 터치 패널이라도 좋다.
도 39의 (E)는 제 1 하우징(941), 제 2 하우징(942), 표시부(943), 조작 키(944), 렌즈(945), 연결부(946) 등을 포함하는 비디오 카메라를 도시한 것이다. 조작 키(944) 및 렌즈(945)는 제 1 하우징(941)에 제공되고, 표시부(943)는 제 2 하우징(942)에 제공된다. 제 1 하우징(941)과 제 2 하우징(942)은 연결부(946)에 의하여 서로 접속되고, 제 1 하우징(941)과 제 2 하우징(942) 사이의 각도는 연결부(946)에 의하여 변화할 수 있다. 표시부(943)에 표시되는 영상은 제 1 하우징(941)과 제 2 하우징(942) 사이의 연결부(946)에서의 각도에 따라 전환되어도 좋다.
도 39의 (F)는 차체(951), 차륜(952), 대시보드(953), 라이트(954) 등을 포함하는 일반 차량을 도시한 것이다.
본 실시형태에서 설명하는 구조를 다른 실시형태에서 설명하는 구조 중 어느 것과 적절히 조합하여 사용할 수 있다.
20: 개구, 21: 콘택트 홀, 22: 콘택트 홀, 23: 콘택트 홀, 24: 콘택트 홀, 25: 콘택트 홀, 32: 소스 전극층, 33: 드레인 전극층, 40: 실리콘 기판, 51: 트랜지스터, 52: 트랜지스터, 53: 트랜지스터, 54: 트랜지스터, 55: 커패시터, 61: 콘택트 플러그, 62: 콘택트 플러그, 63: 콘택트 플러그, 64: 콘택트 플러그, 65: 콘택트 플러그, 66: 콘택트 플러그, 71: 배선, 72: 배선, 73: 배선, 75: 배선, 76: 배선, 77: 배선, 78: 배선, 79: 배선, 81: 절연층, 82: 절연층, 83: 절연층, 84: 절연층, 85: 절연층, 86: 절연층, 87: 절연층, 90: 인버터회로, 91: 회로, 101: 트랜지스터, 102: 트랜지스터, 103: 트랜지스터, 104: 트랜지스터, 105: 트랜지스터, 106: 트랜지스터, 107: 트랜지스터, 108: 트랜지스터, 109: 트랜지스터, 110: 트랜지스터, 111: 트랜지스터, 112: 트랜지스터, 115: 기판, 120: 절연층, 130: 산화물 반도체층, 130a: 산화물 반도체층, 130A: 산화물 반도체막, 130b: 산화물 반도체층, 130B: 산화물 반도체막, 130c: 산화물 반도체층, 130C: 산화물 반도체막, 140: 도전층, 141: 도전층, 141a: 도전층, 142: 도전층, 150: 도전층, 151: 도전층, 152: 도전층, 156: 레지스트 마스크, 160: 절연층, 160A: 절연막, 170: 도전층, 171: 도전층, 171A: 도전막, 172: 도전층, 172A: 도전막, 173: 도전층, 175: 절연층, 180: 절연층, 190: 절연층, 231: 영역, 232: 영역, 233: 영역, 331: 영역, 332: 영역, 333: 영역, 334: 영역, 335: 영역, 901: 하우징, 902: 하우징, 903: 표시부, 904: 표시부, 905: 마이크로폰, 906: 스피커, 907: 조작 키, 908: 스타일러스, 911: 하우징, 912: 표시부, 919: 카메라, 921: 하우징, 922: 표시부, 923: 키보드, 924: 포인팅 디바이스, 931: 하우징, 932: 표시부, 933: 리스트밴드, 941: 하우징, 942: 하우징, 943: 표시부, 944: 조작 키, 945: 렌즈, 946: 연결부, 951: 차체, 952: 차륜, 953: 대시보드, 954: 라이트, 1189: ROM 인터페이스, 1190: 기판, 1191: ALU, 1192: ALU 컨트롤러, 1193: 인스트럭션 디코더, 1194: 인터럽트 컨트롤러, 1195: 타이밍 컨트롤러, 1196: 레지스터, 1197: 레지스터 컨트롤러, 1198: 버스 인터페이스, 1199: ROM, 1200: 기억 소자, 1201: 회로, 1202: 회로, 1203: 스위치, 1204: 스위치, 1206: 논리 소자, 1207: 커패시터, 1208: 커패시터, 1209: 트랜지스터, 1210: 트랜지스터, 1213: 트랜지스터, 1214: 트랜지스터, 1220: 회로, 5100: 펠릿, 5100a: 펠릿, 5100b: 펠릿, 5101: 이온, 5102: 산화 아연층, 5103: 입자, 5105a: 펠릿, 5105a1: 영역, 5105a2: 펠릿, 5105b: 펠릿, 5105c: 펠릿, 5105d: 펠릿, 5105d1: 영역, 5105e: 펠릿, 5120: 기판, 5130: 타깃, 5161: 영역.
본 출원은 2014년 5월 30일에 일본 특허청에 출원된 일련 번호 2014-112744의 일본 특허 출원에 기초하고, 본 명세서에 그 전문이 참조로 통합된다.

Claims (13)

  1. 반도체 장치에 있어서,
    제 1 트랜지스터;
    상기 제 1 트랜지스터 위의 제 1 절연층;
    상기 제 1 절연층 위에 있고, 소스 전극 및 드레인 전극 및 산화물 반도체층을 포함하는 제 2 트랜지스터;
    상기 제 2 트랜지스터 위의 제 2 절연층; 및
    상기 제 1 절연층 및 상기 제 2 절연층을 통하여 상기 제 1 트랜지스터에 도달하도록 상기 제 2 트랜지스터의 소스 전극 및 드레인 전극 중 한쪽 및 상기 산화물 반도체층을 관통하는 콘택트 플러그를 포함하고,
    상기 제 1 트랜지스터와 상기 제 2 트랜지스터의 소스 전극 및 드레인 전극 중 상기 한쪽은 서로 중첩되고,
    상기 제 2 절연층에서의 상기 콘택트 플러그의 제 1 부분의 반경은 상기 제 1 절연층에서의 상기 콘택트 플러그의 제 2 부분의 반경보다 크고,
    상기 제 2 트랜지스터의 소스 전극 및 드레인 전극은 상기 제 1 절연층과 접하지 않는, 반도체 장치.
  2. 제 1 항에 있어서,
    상기 제 1 트랜지스터의 채널 형성 영역은 실리콘을 포함하는, 반도체 장치.
  3. 제 1 항에 있어서,
    상기 제 1 트랜지스터는 게이트, 소스, 및 드레인을 더 포함하고,
    상기 제 2 트랜지스터의 소스 전극 및 드레인 전극 중 상기 한쪽 및 상기 제 1 트랜지스터의 소스 및 드레인 중 한쪽은 서로 중첩되고,
    상기 콘택트 플러그는 상기 제 1 트랜지스터의 소스 및 드레인 중 상기 한쪽 및 상기 제 2 트랜지스터의 소스 전극 및 드레인 전극 중 상기 한쪽에 전기적으로 접속되는, 반도체 장치.
  4. 제 1 항에 있어서,
    상기 제 1 트랜지스터는 게이트, 소스, 및 드레인을 더 포함하고,
    상기 제 2 트랜지스터의 소스 전극 및 드레인 전극 중 상기 한쪽과 상기 제 1 트랜지스터의 게이트는 서로 중첩되고,
    상기 콘택트 플러그는 상기 제 2 트랜지스터의 소스 전극 및 드레인 전극 중 상기 한쪽 및 상기 제 1 트랜지스터의 게이트에 전기적으로 접속되는, 반도체 장치.
  5. 제 1 항에 있어서,
    상기 제 2 절연층으로부터 상기 제 1 절연층으로의 깊이 방향에서, 상기 콘택트 플러그의 직경은 상기 제 2 트랜지스터의 소스 전극 및 드레인 전극 중 상기 한쪽과 상기 제 2 절연층 사이의 계면에서 더 작은 값으로 변화하는, 반도체 장치.
  6. 반도체 장치를 제조하기 위한 방법에 있어서,
    제 1 트랜지스터를 형성하는 단계;
    상기 제 1 트랜지스터 위에 제 1 절연층을 형성하는 단계;
    상기 제 1 절연층 위에 제 2 트랜지스터의 산화물 반도체층을 형성하는 단계;
    상기 산화물 반도체층 위에 도전막을 형성하는 단계;
    상기 도전막을 선택적으로 에칭하여, 상기 제 2 트랜지스터의 소스 전극 및 드레인 전극과, 상기 제 2 트랜지스터의 소스 전극 및 드레인 전극 중 한쪽 및 상기 산화물 반도체층을 관통하는 제 1 개구를 형성하는 단계;
    상기 제 1 개구를 덮도록 상기 제 2 트랜지스터 위에 제 2 절연층을 형성하는 단계; 및
    상기 제 1 절연층을 선택적으로 에칭하여 상기 제 1 트랜지스터에 도달하는 제 2 개구를 형성하고, 상기 제 1 개구에서 상기 제 2 절연층을 선택적으로 에칭하여 제 3 개구를 형성하는 단계를 포함하고,
    상기 제 1 개구, 상기 제 2 개구, 및 상기 제 3 개구는 서로 중첩되고,
    상기 제 3 개구의 반경은 상기 제 2 개구의 반경 이상이고,
    상기 제 2 트랜지스터의 소스 전극 및 드레인 전극은 상기 제 1 절연층과 접하지 않는, 반도체 장치를 제조하기 위한 방법.
  7. 제 6 항에 있어서,
    상기 제 1 개구, 상기 제 2 개구, 및 상기 제 3 개구에 있고, 상기 제 2 트랜지스터의 소스 전극 및 드레인 전극 중 상기 한쪽에 전기적으로 접속되는 콘택트 플러그를 형성하는 단계를 더 포함하는, 반도체 장치를 제조하기 위한 방법.
  8. 제 6 항에 있어서,
    상기 제 2 절연층을 선택적으로 에칭하는 상기 단계에서 상기 제 2 트랜지스터의 게이트 전극에 도달하도록 상기 제 2 절연층에 제 4 개구를 형성하는, 반도체 장치를 제조하기 위한 방법.
  9. 제 6 항에 있어서,
    상기 제 1 트랜지스터의 반도체층은 실리콘을 포함하는, 반도체 장치를 제조하기 위한 방법.
  10. 제 6 항에 있어서,
    상기 제 1 트랜지스터는 게이트, 소스, 및 드레인을 포함하고,
    상기 제 2 트랜지스터의 소스 전극 및 드레인 전극 중 상기 한쪽과 상기 제 1 트랜지스터의 소스 및 드레인 중 한쪽은 서로 중첩되고,
    상기 제 2 개구는 상기 제 1 트랜지스터의 소스 및 드레인 중 상기 한쪽에 도달하는, 반도체 장치를 제조하기 위한 방법.
  11. 제 6 항에 있어서,
    상기 제 1 트랜지스터는 게이트, 소스, 및 드레인을 포함하고,
    상기 제 2 트랜지스터의 소스 전극 및 드레인 전극 중 상기 한쪽과 상기 제 1 트랜지스터의 게이트는 서로 중첩되고,
    상기 제 2 개구는 상기 제 1 트랜지스터의 게이트에 도달하는, 반도체 장치를 제조하기 위한 방법.
  12. 제 6 항에 있어서,
    상기 제 2 트랜지스터의 소스 전극 및 드레인 전극 중 상기 한쪽 및 상기 산화물 반도체층을 마스크로서 사용하여 상기 제 1 절연층을 선택적으로 에칭하는 단계를 더 포함하는, 반도체 장치를 제조하기 위한 방법.
  13. 제 6 항에 있어서,
    상기 산화물 반도체층 위에 게이트 절연층을 형성하는 단계; 및
    상기 게이트 절연층 위에 있고, 상기 산화물 반도체층과 중첩되는 게이트 전극을 형성하는 단계를 더 포함하는, 반도체 장치를 제조하기 위한 방법.
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