TW202336942A - 半導體裝置 - Google Patents

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Abstract

本發明提供一種不易產生由侵入至貫通元件形成層與絕緣層並到達絕緣構件之貫通孔內的蝕刻劑等所引起之缺陷的半導體裝置。 於絕緣構件之表面配置包含氧化矽的第1絕緣層。於第1絕緣層之一部分區域上配置電晶體。第2絕緣層覆蓋第1絕緣層及電晶體。於第2絕緣層之上配置第1配線。設置有自第1配線的下表面貫通第2絕緣層及第1絕緣層並到達絕緣構件的貫通孔。於俯視時，貫通孔之外緣的至少一部分與第1配線重疊。第1配線包含與第2絕緣層接觸的下部層，下部層由Ta、W、Ta化合物或W化合物所形成。

Description

半導體裝置
本發明係關於半導體裝置。
於使用SOI(Silicon On Insulator：矽在絕緣體上)基板的晶圓製程中，為了避免由矽構成的支承基板之電位成為浮游狀態，而有設置貫通埋入式氧化物層並到達支承基板的貫通孔，且在該貫通孔內配置接觸電極的情形。 [現有技術文獻] [專利文獻]
[專利文獻1]美國專利申請公開第2004/0217421號說明書
[發明所欲解決之問題]
在使用了SOI基板的半導體元件中，於形成電晶體等的半導體層與支承基板之間將產生寄生電容。因該寄生電容，而有半導體元件的高頻特性降低的情形。而藉由在半導體層上形成多層配線層後去除支承基板，可以減少起因於支承基板的寄生電容。
在SOI基板中形成有貫通埋入式氧化物層的接觸電極的情形時，去除支承基板之後，露出接觸電極的端面。在將支承基板以蝕刻去除時，若蝕刻劑通過配置有接觸電極的貫通孔並侵入至半導體層或多層配線層時，則有產生缺陷的情形。本發明的目的在於提供不易產生由侵入至貫通孔內的蝕刻劑等所引起之缺陷的半導體裝置。 [解決問題之手段]
根據本發明之一觀點，提供一種半導體裝置，具備： 絕緣構件； 第1絕緣層，包含配置於上述絕緣構件之表面的氧化矽； 電晶體，配置於上述第1絕緣層之一部分區域上； 第2絕緣層，覆蓋上述第1絕緣層及上述電晶體；以及 第1配線，配置於上述第2絕緣層之上； 自上述第1配線的下表面貫通上述第2絕緣層及上述第1絕緣層並到達上述絕緣構件設有貫通孔，上述貫通孔於俯視時其外緣的至少一部分與上述第1配線重疊； 上述第1配線包含與上述第2絕緣層接觸的下部層，上述下部層由Ta、W、Ta化合物或W化合物所形成。
根據本發明之其他觀點，提供一種半導體裝置，具備： 絕緣構件； 第1絕緣層，包含配置於上述絕緣構件之表面的氧化矽； 電晶體，配置於上述第1絕緣層之一部分區域上； 第2絕緣層，覆蓋上述第1絕緣層及上述電晶體； 第1配線，配置於上述第2絕緣層之上；以及 第1接觸電極，自上述第1配線的下表面貫通上述第2絕緣層及上述第1絕緣層並到達上述絕緣構件； 上述第1接觸電極包含導電性的第1主部、及配置於較上述第1主部更靠上述絕緣構件側的底部，且 上述底部由Ta、W、Ta化合物或W化合物所形成。 [發明效果]
當蝕刻劑等通過貫通孔內而浸入時，第1配線的下部層作為阻止蝕刻劑的進一步侵入的障壁層而發揮功能。此外，由於第1接觸電極的底部作為障壁層而發揮功能，因此抑制蝕刻劑往配置有電晶體的區域的侵入。因此，能夠抑制起因於蝕刻劑的侵入所造成之缺陷。
[第1實施例] 以下參照圖1至圖5的圖式，說明第1實施例之半導體裝置。 圖1為表示第1實施例之半導體裝置的剖面圖。在絕緣構件20的表面接合有包含氧化矽的第1絕緣層21。此處的「包含」係指第1絕緣層21「主要包含」氧化矽的意思。例如，第1絕緣層21亦可係以包含有不影響作為絕緣膜之功能及蝕刻特性之程度的不純物之氧化矽來形成。絕緣構件20例如是由絕緣性的聚合物（高分子化合物）形成。絕緣構件20，利用例如聚合物之黏著性而接合於第1絕緣層21。或者，可於絕緣構件20與第1絕緣層21的界面配置黏著層而將兩者接合。將接合至第1絕緣層21的絕緣構件20的表面所朝向的方向定義為上方。亦即，第1絕緣層21配置於絕緣構件20之上。
第1絕緣層21的一部分區域上配置有複數個電晶體23。複數個電晶體23的各個例如是包含源極區域23S、汲極區域23D、以及閘極電極23G的場效電晶體(FET)。源極區域23S、汲極區域23D、以及兩者之間的通路區域，形成於配置在第1絕緣層21之上的元件形成層22內。元件形成層22中未配置有電晶體23的區域，為絕緣性的元件分離區域。
第2絕緣層30以覆蓋第1絕緣層21、元件形成層22、以及電晶體23的方式配置。第2絕緣層30由在基底表面以保角（conformal）方式堆積的下部絕緣層30A、與上表面被平坦化的上部絕緣層30B這兩層構成。
設置有貫通孔90，該貫通孔90從第2絕緣層30的上表面貫通第2絕緣層30、元件形成層22的元件分離區域、以及第1絕緣層21而抵達至絕緣構件20。貫通孔90內配置有第1接觸電極91。第1接觸電極91例如以W或W化合物形成。
在貫通孔90的側面與第1接觸電極91之間設置有間隙95。此外，第1接觸電極91的下端，位於較第1絕緣層21的下表面略微上方的位置。於圖1中，雖顯示為在第1接觸電極91與絕緣構件20之間形成有間隙，但因絕緣構件20的可撓性而也有絕緣構件20與第1接觸電極91的下端接觸的情況。
設置有貫通孔33，該貫通孔33從第2絕緣層30的上表面分別抵達至電晶體23的源極區域23S及汲極區域23D，且於該貫通孔33內填充有第2接觸電極31。第2接觸電極31的各個與源極區域23S及汲極區域23D連接。雖於圖1所示的剖面中未顯示，但第2接觸電極31亦與閘極電極23G連接。
第2接觸電極31包含覆蓋貫通孔33的側面及底面（貫通孔33內露出的汲極區域23D的上表面）的導體皮膜31B、與填充至其餘空間的主部31A。主部31A例如以W或W化合物形成。導體皮膜31B例如以Ti或Ti化合物（例如TiN）形成。
於第2絕緣層30的上方配置有第3絕緣層40。於設置於第3絕緣層40的複數個配線溝槽內，分別填充有第1配線41及複數個第2配線42。第1配線41配置在俯視觀察時包含貫通孔90的位置，且與第1接觸電極91連接。複數個第2配線42分別經由第2接觸電極31而連接於源極區域23S及汲極區域23D。所謂的「俯視觀察時」係指與配置有第1絕緣層21的絕緣構件20的表面相對向，並以與第1絕緣層21及第2絕緣層30的積層方向平行的視線觀察。在「第1配線41於俯視觀察時包含貫通孔90」的構成中，包含俯視觀察時第1配線41的外緣配置於貫通孔90的外緣之外側之構成，以及俯視觀察時第1配線41的外緣與貫通孔90的外緣一致之構成。
第1配線41包含覆蓋配線溝槽的側面及底面的第1配線41的下部層41B，以及配置於下部層41B之上，且填充於配線溝槽中其餘區域的第1配線41的主部41A。第1配線41中，尤其是下部層41B配置在俯視觀察時包含貫通孔90的位置。同樣地，第2配線42包含第2配線42的下部層42B與第2配線42的主部42A。第1配線41的下部層41B及第2配線42的下部層42B，由Ta、W、Ta化合物（例如TaN、TaSi），或者W化合物（例如WN、WSi）形成。第1配線41的主部41A及第2配線42的主部42A，例如由Cu、Cu合金，或者Al形成。
在第3絕緣層40、第1配線41、以及第2配線42之上配置有多層配線層。多層配線層包含從下方依序積層的第4絕緣層50、第5絕緣層60、第6絕緣層70、以及第7絕緣層80。在第4絕緣層50設置有複數個通孔（via hole），而在該些通孔中填充有通孔導體51。在第5絕緣層60設置有複數個配線溝槽，而在該些配線溝槽填充有第3配線61。在第6絕緣層70設置有複數個通孔，而在該些通孔中填充有通孔導體71。在第7絕緣層80設置有複數個配線溝槽，而在該些配線溝槽填充有第4配線81。通孔導體51、通孔導體71、第3配線61以及第4配線81，也與第1配線41及第2配線42同樣地包含主部與下部層。
接著，參照圖2至圖5的圖式，對第1實施例的半導體裝置的製造方法進行說明。圖2、圖3、圖4以及圖5為第1實施例的半導體裝置的製造中途階段的剖面圖。
如圖2所示，準備SOI基板101。SOI基板101包含由單晶矽構成的暫時的支承基板100、由氧化矽構成的第1絕緣層21、以及由單晶矽構成的元件形成層22。第1絕緣層21有被稱為埋入式氧化物層（BOX層）的情形。在元件形成層22形成絕緣性的元件分離區域22I，並劃定由元件分離區域包圍的複數個活性區域。元件分離區域22I的形成，適用例如淺槽隔離(Shallow Trench Isolation, STI)方式。
在元件形成層22的複數個活性區域內以及其上，分別使用一般的晶圓製程來形成複數個電晶體23。電晶體23為包含源極區域23S、汲極區域23D、閘極絕緣膜23I、以及閘極電極23G的場效電晶體(FET)。在源極區域23S、汲極區域23D、以及閘極電極23G的表面形成Ni、Co等的矽化物膜（未圖示）。
以覆蓋元件形成層22及電晶體23的方式形成第2絕緣層30。第2絕緣層30包含將基底表面以保角的方式覆蓋的下部絕緣層30A、及堆積於其上的上部絕緣層30B。下部絕緣層30A可使用例如氧化矽、氮化矽等無機絕緣材料，而上部絕緣層30B則可使用無機或有機的低介電係數材料（Low-k材料）。上部絕緣層30B例如以旋塗式玻璃(Spin On Glass, SOG)方式等形成，且其上表面成為大致平坦。
如圖3所示，形成貫通第2絕緣層30、元件形成層22的元件分離區域、以及第1絕緣層21並抵達暫時的支承基板100的貫通孔90，以及貫通第2絕緣層30並抵達電晶體23的源極區域23S及汲極區域23D的複數個貫通孔33。在貫通孔90內形成第1接觸電極91，在複數個貫通孔33內分別形成第2接觸電極31。第1接觸電極91及第2接觸電極31的形成，適用例如鑲嵌法。
貫通孔33各自的側面及底面以導體皮膜31B覆蓋，在貫通孔33內的其餘空間填充有主部31A。而同樣地亦於貫通孔90的側面及底面以導電構件92覆蓋。第1接觸電極91填充於貫通孔90內的其餘空間。複數個第2接觸電極31分別電性連接到源極區域23S或汲極區域23D。第1接觸電極91電性連接到暫時的支承基板100。
第2接觸電極31的主部31A、及第1接觸電極91，例如以W或W化合物（例如WN）形成。貫通孔90內的導電構件92、及第2接觸電極31的導體皮膜31B，例如以Ti或TiN形成。另外，亦可將導電構件92及導體皮膜31B設為Ti膜與TiN膜的積層構造。
如圖4所示，在第2絕緣層30之上，形成從配置了第1配線41及第2配線42的第1層配線層至配置了第4配線81的第3層的配線層的多層配線層。另外，亦可根據需要而形成4層以上的多層配線層。多層配線層的絕緣層，使用例如氧化矽、氮化矽、氮氧化矽、Low-k材料等。多層配線層的形成，使用鑲嵌法或雙鑲嵌法。另外，亦可使用消去(Subtractive)法。
第1配線41包含覆蓋配線溝槽的側面及底面的下部層41B，以及填充於配線溝槽內的主部41A。第2配線42包含覆蓋配線溝槽的側面及底面的下部層42B，以及填充於配線溝槽內的主部42A。下部層41B、42B可使用例如Ta、W、Ta化合物（例如TaN、TaSi）、W化合物（例如WN、WSi）等。另外，亦可將下部層41B、42B設為由該些材料構成的膜的積層構造。主部41A、42A可使用例如Cu、Al，或者含Cu的合金。
如圖5所示，利用酸或鹼系的蝕刻劑將暫時的支承基板100（圖4）蝕刻去除。在蝕刻暫時的支承基板100時，在多層配線層的上表面貼附有黏著膠帶、保護板等。透過該蝕刻，形成於貫通孔90內的導電構件92亦被蝕刻，而在貫通孔90的側面與第1接觸電極91之間產生間隙95。第1接觸電極91幾乎未被蝕刻。第1接觸電極91的下端，配置在比第1絕緣層21的表面高出與導電構件92（圖4）的厚度相當的位置。另外，在形成圖3所示的貫通孔90的步驟中因為過蝕刻，而暫時的支承基板100的表層部被削除時，也有第1接觸電極91的下端成為比第1絕緣層21的表面低的位置（從表面突出的狀態）的情況。
在去除暫時的支承基板100之後，藉由在第1絕緣層21的露出的表面上貼附絕緣構件20，能夠得到圖1所示的半導體裝置。絕緣構件20可使用氧化鋁、氮化矽等的陶瓷，或者聚合物。
以下將說明第1實施例的優異效果。 在第1實施例，由於以矽構成的暫時的支承基板100（圖4）被去除，取而代之地接合絕緣構件20（圖1），因此可抑制起因於暫時的支承基板100的電阻成分或電容成分導致的高頻特性的下降。
貫通孔90內的導電構件92（圖3）可使用與第2接觸電極31的導體皮膜31B相同的材料，導體皮膜31B則可使用可獲得與源極區域23S及汲極區域23D的表面的Ni矽化物或Co矽化物等良好的歐姆接觸的材料。例如，第2接觸電極31的導體皮膜31B可使用Ti、TiN等。此外，第2接觸電極31的主部31A可使用與導體皮膜31B相異的導電材料，例如W、W化合物等。
可獲得與源極區域23S及汲極區域23D的表面的Ni矽化物或Co矽化物等良好的歐姆接觸的習知材料，對酸或鹼系的蝕刻劑並不具有充分高的蝕刻耐性。所以，在去除暫時的支承基板100時，很難避免貫通孔90內的導電構件92受到蝕刻。因此，在暫時的支承基板100的蝕刻步驟（圖5）中，導電構件92也會被去除。
在第1實施例中，在容許蝕刻劑侵入至第1配線41的底面的條件下，藉由將第1配線41的下部層41B的材料適當化，來防止蝕刻劑的侵入。例如，使用在第1配線41的下部層41B的Ta、W、Ta化合物、W化合物等，與使用在導電構件92的Ti、TiN等相比，對酸或鹼系的蝕刻劑具有較高的蝕刻耐性。在蝕刻劑侵入間隙95（圖5）內且抵達至第1配線41的情形時，下部層41B作為防止蝕刻劑的進一步侵入的障壁層而發揮功能。因此，可抑制第1配線41等被蝕刻等之類的缺陷的產生。
另外，第2配線42不接觸源極區域23S及汲極區域23D的表面的矽化物，而與由金屬構成的第2接觸電極31接觸。因此，即便以與第1配線41的下部層41B相同的材料形成第2配線42的下部層42B，亦能獲得第2配線42與第2接觸電極31之間的良好的歐姆接觸。
此外，第1配線41的下部層41B因具有導電性，因此在晶圓製程中的電漿處理時，蓄積在多層配線層等中的電荷通過第1接觸電極91而放電至暫時的支承基板100（圖4）。因此，可抑制肇因於電漿處理時的充電(Charge Up)造成的配線或電晶體23的損壞。
以下將說明第1實施例的變形例。 在第1實施例中，雖在製造中途階段覆蓋第1接觸電極91的側面與底面的導電構件92（圖4）以及第2接觸電極31的導體皮膜31B使用Ti或TiN，在第1配線41的下部層41B使用Ta、W、Ta化合物、或W化合物，但亦可使用其他材料。但是，第1配線41的下部層41B較佳為使用對酸或鹼系蝕刻劑的蝕刻耐性高的材料。例如，作為第1配線41的下部層41B的材料，選擇使用對酸或鹼系蝕刻劑的蝕刻耐性比第2接觸電極31的導體皮膜31B的蝕刻耐性高者佳。
此外，在第1實施例中，對於暫時的支承基板100（圖4）的蝕刻，採用使用了酸或鹼系的蝕刻劑的濕式蝕刻。作為其他方法，亦可採用乾式蝕刻。這種情形下，作為第1配線41的下部層41B的材料，選擇對乾式蝕刻環境氣氛的蝕刻耐性比第2接觸電極31的導體皮膜31B的蝕刻耐性高者佳。另外，亦可使用化學機械研磨(CMP)研磨至暫時的支承基板100的中途，之後採用濕式蝕刻或乾式蝕刻。
在第1實施例中，貫通孔90的側面與第1接觸電極91之間的間隙95雖維持殘留空洞，但在該間隙95的一部分亦可填充將絕緣構件20與第1絕緣層21接合的黏著劑。當黏著劑浸入至間隙95的一部分時，黏著面積擴大，而能得到絕緣構件20相對於第1絕緣層21的黏著力提升之優異效果。
在第1實施例中，第1配線41的下部層41B雖被配置在俯視觀察時包含貫通孔90的位置，但也可設成為在俯視觀察時貫通孔90的外緣的一部分與下部層41B重疊。換言之，亦可設成為俯視觀察時貫通孔90的外緣的一部分通過下部層41B內。於此種構成中，可以抑制蝕刻劑從與下部層41B重疊的貫通孔90的外緣侵入。
接著，參照圖6對第1實施例的其他變形例進行說明。圖6是第1實施例的其他變形例之半導體裝置的剖面圖。在第1實施例中，於蝕刻去除暫時的支承基板100（圖4）的步驟（圖5）中，第1接觸電極91周圍的導電構件92（圖4）也全部被去除。相對於此在本變形例中，導電構件92殘留在間隙95內的一部分中。藉由控制蝕刻暫時的支承基板100的步驟的時間，能夠殘留導電構件92的一部分。而殘留下來的導電構件92與第1配線41接觸。像這樣，並不一定要將導電構件92全部蝕刻。藉由殘留導電構件92的一部分，可以獲得貫通孔90內的第1接觸電極91之位置穩定的優異效果。
[第2實施例] 接著，參照圖7對第2實施例的半導體裝置進行說明。以下，將省略說明與參照圖1至圖5的圖式所說明的第1實施例的半導體裝置共通的構成。
圖7是第2實施例之半導體裝置的剖面圖。在第1實施例（圖1）中，貫通孔90的側面與第1接觸電極91之間產生有間隙95。相對於此在第2實施例中，第1接觸電極91與貫通孔90的側面密接。第1接觸電極91以對蝕刻暫時的支承基板100（圖4）的酸或鹼系蝕刻劑具有高的蝕刻耐性的導電材料，例如W、WN等形成。
接著，對第2實施例的半導體裝置的第1接觸電極91的形成方法進行說明。在第1實施例中，於圖3所示的步驟中，同時進行貫通孔90內的導電構件92及第1接觸電極91的形成、與貫通孔33內的第2接觸電極31的導體皮膜31B及主部31A的形成。相對於此在第2實施例中，分開進行形成貫通孔33及第2接觸電極31的步驟、與形成貫通孔90及第1接觸電極91的步驟。在形成貫通孔90之後，不堆積導電構件92而在貫通孔90內埋入第1接觸電極91。
接著，說明第2實施例的優異效果。 在第2實施例中，貫通孔90內並未配置以酸或鹼系的蝕刻劑蝕刻的材料。因此，蝕刻劑難以侵入至貫通孔90內。但是，在第1接觸電極91與第1絕緣層21的密接性不夠充分的情形時，會有蝕刻劑侵入第1接觸電極91與第1絕緣層21、元件形成層22、以及第2絕緣層之界面而抵達第1配線41的狀況。在第2實施例中與第1實施例相同地，由於第1配線41含有由對酸或鹼系蝕刻劑具有高的蝕刻耐性的材料形成的下部層41B，因此能抑制肇因於蝕刻劑的侵入所導致的缺陷的產生。
[第3實施例] 接著，參照圖8A及圖8B對第3實施例的半導體裝置進行說明。以下，將省略說明與參照圖1至圖5的圖式所說明的第1實施例的半導體裝置共通的構成。
圖8A是第3實施例的半導體裝置之從絕緣構件20至第3絕緣層40的部分剖面圖，圖8B是顯示貫通孔90、第1接觸電極91、以及第1配線41於俯視觀察時的位置關係的示意圖。在第3實施例中，第1配線41在下部層41B的下方，進一步包含其他的下部層41C。於俯視觀察時下部層41C比貫通孔90還大，包含了貫通孔90。貫通孔90的側面與第1接觸電極91之間產生有間隙95。第1配線41的下部層41C與第1實施例的半導體裝置的下部層41B（圖1）同樣地，對酸或鹼系蝕刻劑具有高的蝕刻耐性。在圖8B中，雖將貫通孔90、第1接觸電極91的俯視觀察時的形狀設為四方形，但它們的形狀亦可為圓角四方形、橢圓形、圓形等。
接著，對第3實施例的半導體裝置的製造方法進行說明。在堆積第3絕緣層40之前，先形成第1配線41的下部層41C。在第2絕緣層30及下部層41B之上堆積第3絕緣層40，形成配線溝槽，並形成第1配線41及第2配線42。
接著，說明第3實施例的優異效果。 在第3實施例中，第1配線41的最底下的下部層41C，作為蝕刻暫時的支承基板100（圖4）時的防止蝕刻劑侵入的障壁層而發揮功能。因此，與第1實施例同樣地，可抑制肇因於蝕刻劑的侵入而導致的缺陷的產生。
在第1實施例中，為了使第1配線41的下部層41B作為障壁層發揮功能，而用對酸或鹼系的蝕刻劑具有高的蝕刻耐性的導電材料來形成。而在第3實施例中，第2層的下部層41B無須作為障壁層發揮功能，故提高了下部層41B的材料的選擇自由度。由於第2配線42的下部層42B是以與第1配線41的下部層41B相同的材料形成，故第2配線42的材料的選擇自由度亦提高。例如，作為下部層41B、42B的材料，可考慮電性特性、與第3絕緣層40的密接性等而選擇最適當的材料。
在第3實施例中，由於最底下的下部層41C作為障壁層而發揮功能，因此第1配線41的主部41A及下部層41B只要電性連接於下部層41C即可。因此，於俯視觀察時第1配線41的主部41A及下部層41B無須包含貫通孔90。因此，可獲得第1配線41的配置自由度提高之優異效果。
接著，說明第3實施例的變形例。 在第3實施例中，由於下部層41C作為障壁層而發揮功能，因此亦可不配置與第1配線41的主部41A的側面及底面密接的下部層41B。
[第4實施例] 接著，參照圖9對第4實施例的半導體裝置進行說明。以下，將省略說明與參照圖1至圖5的圖式所說明的第1實施例的半導體裝置共通的構成。
圖9是第4實施例的半導體裝置的剖面圖。在第1實施例（圖1）中，在貫通孔90內配置有第1接觸電極91。相對於此在第4實施例中，貫通孔90內為空洞。
接著，對第4實施例的半導體裝置的製造方法進行說明。在第1實施例中，雖是用對酸或鹼系的蝕刻劑具有高的蝕刻耐性的材料來形成第1接觸電極91（圖1），但在第4實施例中，則是用容易被酸或鹼系的蝕刻劑蝕刻的導電材料，例如多晶矽來形成第1接觸電極91。因此，在蝕刻暫時的支承基板100（圖4）的步驟（圖5）中，第1接觸電極91也被蝕刻，而在貫通孔90內形成空洞。
接著，說明第4實施例的優異效果。 第4實施例中亦與第1實施例相同地，第1配線41的下部層41B作為防止蝕刻劑侵入的障壁層而發揮功能。因此，能夠抑制肇因於蝕刻劑的侵入導致的缺陷的產生。若在電晶體23的附近配置與電晶體23的動作無關的具導電性的第1接觸電極91，則會有電晶體23的高頻特性受到電晶體23與第1接觸電極91之間的寄生電容的影響而下降的情況。在第4實施例中，由於在貫通孔90內未配置導電性的材料，故可抑制肇因於貫通孔90內的導電性材料導致的電晶體23的高頻特性的下降。
接著，參照圖10對第4實施例之變形例的半導體裝置進行說明。圖10是第4實施例之變形例的半導體裝置的剖面圖。在第4實施例（圖9）中，貫通孔90內為空洞。相對於此在本變形例中，作為用來接合於絕緣構件20與第1絕緣層21的黏著劑而發揮功能的樹脂構件93被填充於貫通孔90內。於本變形例中，由於第1絕緣層21與樹脂構件93的黏著面積變廣，故可獲得絕緣構件20對第1絕緣層21的黏著力提升的優異效果。
[第5實施例] 接著，參照圖11對第5實施例的半導體裝置進行說明。以下，將省略說明與參照圖1至圖5的圖式所說明的第1實施例的半導體裝置共通的構成。
圖11是第5實施例的半導體裝置的剖面圖。在第1實施例（圖1）中，連接至第1接觸電極91的第1配線41配置在第2絕緣層30之上的第1層的配線層。相對於此在第5實施例中，連接至第1接觸電極91的第1配線41配置在第4絕緣層50之上的第2層的配線層。第1配線41與第1實施例的半導體裝置的第1配線41（圖1）同樣地，由主部41A與下部層41B所構成。下部層41B對酸或鹼系的蝕刻劑具有高的蝕刻耐性。
貫通孔90貫通第4絕緣層50、第3絕緣層40、第2絕緣層30、元件形成層22的元件分離區域、以及第1絕緣層21並抵達至絕緣構件20。在貫通孔90內，與第1實施例同樣地配置有第1接觸電極91。
接著，說明第5實施例的半導體裝置的製造方法。第1實施例（圖3）中，在形成第2接觸電極31用的貫通孔33的步驟中，形成貫通孔90。相對於此在第5實施例中，在第4絕緣層50形成通孔導體51用的通孔的步驟中，形成貫通孔90。另外，亦可與形成通孔的步驟分開地形成貫通孔90。
接著，說明第5實施例的優異效果。於第5實施例中亦與第1實施例同樣地，第1配線41的下部層41B作為障壁層發揮功能。因此，能夠抑制肇因於蝕刻劑的侵入導致的缺陷的產生。在第1層的配線層不具有配置第1配線41的充分空間的情形時，可採用第5實施例的構成。
[第6實施例] 接著，參照圖12、圖13A、以及圖13B對第6實施例的半導體裝置進行說明。以下，將省略說明與參照圖1至圖5的圖式所說明的第1實施例的半導體裝置共通的構成。
圖12是第6實施例的半導體裝置的剖面圖。在第1實施例（圖1）中，配置在貫通孔90內的第1接觸電極91與貫通孔90的側面之間、以及第1接觸電極91與絕緣構件20之間確保有間隙95。相對於此在第6實施例中，第1接觸電極91與貫通孔90的側面及絕緣構件20接觸。
第1接觸電極91從第1配線41的下表面貫通第2絕緣層30、元件形成層22的元件分離區域22I、以及第1絕緣層21並抵達至絕緣構件20。第1接觸電極91電性連接於第1配線41。
第1接觸電極91包含導電性的第1主部91A、配置在比第1主部91A更靠絕緣構件20之一側的底部91B、以及配置在第1主部91A之側面的側部91C。在底部91B及側部91C，使用與第2接觸電極31的導體皮膜31B的材料不同的材料。在底部91B與側部91C，使用比導體皮膜31B的材料更不易被酸或鹼系的蝕刻劑蝕刻的材料。例如，底部91B及側部91C以Ta、W、Ta化合物或W化合物來形成。另外，由於Ta相較於W更不易被酸或鹼系的蝕刻劑蝕刻，故較佳為作為第1主部91A的材料使用W或W化合物，作為底部91B及側部91C的材料使用Ta或Ta化合物（例如TaN）。另外，亦可在第1主部91A與底部91B之間，以及第1主部91A與側部91C之間設置與導體皮膜31B相同材料的皮膜。
接著，參照圖13A及圖13B對第6實施例的半導體裝置的製造方法進行說明。圖13A及圖13B是第6實施例的半導體裝置的製造中途階段的剖面圖。在第1實施例（圖3）中，在同一步驟中同時形成第1接觸電極91及第2接觸電極31，但在第6實施例中，則是在不同步驟分別形成第1接觸電極91及第2接觸電極31。
如圖13A所示，形成從第2絕緣層30的上表面抵達至暫時的支承基板100的貫通孔90。在此貫通孔90內填充第1接觸電極91。第1接觸電極91的形成，例如可運用鑲嵌法。底部91B及側部91C的堆積，例如可使用濺鍍或化學氣相沉積(CVD)。第1主部91A的堆積，例如可使用化學氣相沉積(CVD)。
接著，如圖13B所示，形成從第2絕緣層30的上表面分別抵達電晶體23的汲極電極23D及源極電極23S的複數個貫通孔33。在複數個貫通孔33內，填充第2接觸電極31。第2接觸電極31的形成，例如可運用鑲嵌法。使用於第2接觸電極31的主部31A及導體皮膜31B的材料，與使用於第1實施例（圖1）的第2接觸電極31的主部31A及導體皮膜31B的材料相同。
之後，與參照第1實施例的圖4及圖5說明的步驟順序相同地，形成多層配線層，去除暫時的支承基板100，並貼附絕緣構件20（圖12）。
接著，說明第6實施例的優異效果。 於第6實施例亦與第1實施例同樣地，由於導電性的暫時的支承基板100（圖4）被去除，取而代之地貼附絕緣構件20，故能夠謀求高頻特性的改善。
於第6實施例中，在使用酸或鹼系的蝕刻劑來蝕刻暫時的支承基板100（圖4）時，第1接觸電極91的底部91B作為蝕刻障壁（etching barrier）發揮功能。因此，能夠抑制肇因於蝕刻劑的侵入導致的缺陷的產生。為了提高防止蝕刻劑侵入的效果，較佳為第1接觸電極91的底部91B的外周部與第1絕緣層21接觸，且在兩者之間不產生縫隙的構成。
接著，說明第6實施例的變形例。 在第6實施例中，在第1接觸電極91的第1主部91A的側面配置有側部91C，但亦可為不配置側部91C，而第1主部91A與貫通孔90的側面接觸的構成。此構成在底部91B的堆積時，可使用異向性強的濺鍍，例如長擲濺鍍(Long Throw Sputtering)、準直濺鍍(Collimated Sputtering)等。於此構成中，因底部91B作為蝕刻障壁發揮功能，故能夠抑制肇因於蝕刻劑的侵入導致的缺陷的產生。
[第7實施例] 接著，參照圖14對第7實施例的半導體裝置進行說明。以下，將省略說明與參照圖12、圖13A、以及圖13B所說明的第6實施例的半導體裝置共通的構成。
圖14是第7實施例的半導體裝置的剖面圖。第7實施例中亦與第6實施例同樣地，第1接觸電極91包含第1主部91A、底部91B、以及側部91C。第7實施例的半導體裝置中，底部91B的厚度比側部91C的厚度厚。底部91B比側部91C還厚的構成，可透過於形成底部91B及側部91C時，藉由使用具有指向性的濺鍍等來形成。
接著，說明第7實施例的優異效果。 第7實施例中亦與第1實施例同樣地，由於導電性的暫時的支承基板100（圖4）被去除，取而代之地貼附絕緣構件20，故能夠謀求高頻特性的改善。進一步地，在第7實施例中，由於第1接觸電極91的底部91B比側部91C還厚，因此能夠提高去除暫時的支承基板100（圖4）時的蝕刻障壁功能。此外，由於側部91C相對較薄，因此能夠確保第1接觸電極91的充分的導電性。
[第8實施例] 接著，參照圖15對第8實施例的半導體裝置進行說明。以下，將省略說明與參照圖12、圖13A、以及圖13B所說明的第6實施例的半導體裝置共通的構成。
圖15是第8實施例的半導體裝置的剖面圖。第8實施例的半導體裝置中，第1接觸電極91的構成與第6實施例的半導體裝置的第1接觸電極91的構成不同。第8實施例的半導體裝置的第1接觸電極91，包含第1主部91A與底部91B。底部91B配置於第1主部91A與絕緣構件20之間。
第1主部91A，包含第1主柱91A1與主柱皮膜91A2。主柱皮膜91A2，配置為覆蓋底部91B的上表面及貫通孔90的側面。第1主柱91A1，填充於貫通孔90的其餘空間。主柱皮膜91A2的材料與第2接觸電極31的導體皮膜31B的材料相同，第1主柱91A1的材料與第2接觸電極31的主部31A的材料相同。底部91B的材料與第6實施例的半導體裝置的第1接觸電極91的底部91B的材料相同。
底部91B的形成，例如可使用指向性強的濺鍍。另外，亦有在底部91B的形成時，底部91B的材料堆積於貫通孔90的側面的情況。在這種情況，只要於堆積在貫通孔90的側面的與底部91B相同的材料之上，堆積主柱皮膜91A2即可。主柱皮膜91A2及第1主柱91A1，於與形成第2接觸電極31的導體皮膜31B及主部31A的鑲嵌步驟相同的步驟中形成。
接著，說明第8實施例的優異效果。 第8實施例中亦與第1實施例同樣地，由於導電性的暫時的支承基板100（圖4）被去除，取而代之地貼附絕緣構件20，故能夠謀求高頻特性的改善。此外，第8實施例中亦與第6實施例同樣地，由於在蝕刻暫時的支承基板100（圖4）時，第1接觸電極91的底部91B作為蝕刻障壁發揮功能，因此能夠抑制肇因於蝕刻劑的侵入導致的缺陷的產生。進一步地，在第8實施例中，由於可在共通的鑲嵌步驟中進行第1接觸電極91的第1主柱91A1及主柱皮膜91A2的形成、與第2接觸電極31的主部31A及導體皮膜31B的形成，因此能夠謀求製造步驟的簡略化。
根據本說明書所記載的上述實施例，揭露以下的發明。 〈1〉 一種半導體裝置，具備： 絕緣構件； 第1絕緣層，包含配置於上述絕緣構件之表面的氧化矽； 電晶體，配置於上述第1絕緣層之一部分區域上； 第2絕緣層，覆蓋上述第1絕緣層以及上述電晶體；以及 第1配線，配置於上述第2絕緣層之上； 自上述第1配線的下表面貫通上述第2絕緣層及上述第1絕緣層並到達上述絕緣構件設有貫通孔，上述貫通孔於俯視時其外緣的至少一部分與上述第1配線重疊； 上述第1配線包含與上述第2絕緣層接觸的下部層，上述下部層由Ta、W、Ta化合物或W化合物所形成。
〈2〉 如〈1〉所述的半導體裝置，其進一步具備： 第1接觸電極，配置於上述貫通孔內，且由W或W化合物所形成，並與上述第1配線接觸。
〈3〉 如〈2〉所述的半導體裝置，其進一步具備： 第2接觸電極，貫通上述第2絕緣層，並連接於上述電晶體； 上述第2接觸電極包含導電性的主部、及覆蓋上述主部之側面及底面的導體皮膜，且 上述導體皮膜的材料與上述第1接觸電極的材料不同。
〈4〉 如〈3〉所述的半導體裝置，其中，上述導體皮膜包含Ti或Ti化合物。
〈5〉 如〈3〉或〈4〉所述的半導體裝置，其中， 上述第1接觸電極係從上述貫通孔的側面隔著間隔配置，且於上述第1接觸電極與上述貫通孔的側面之間的空間中至少一部分配置有由與上述導體皮膜相同的材料構成的導電構件。
〈6〉 如〈1〉所述的半導體裝置，其中，上述貫通孔的內部為空洞。
〈7〉 如〈1〉所述的半導體裝置，其進一步具備：樹脂構件，配置於上述貫通孔的內部。
〈8〉 如〈1〉至〈7〉中任一所述的半導體裝置，其中，上述絕緣構件由絕緣性聚合物所形成。
〈9〉 如〈1〉至〈8〉中任一所述的半導體裝置，其中，於俯視時，上述貫通孔的至少一部分與上述下部層重疊。
〈10〉 一種半導體裝置，具備： 絕緣構件； 第1絕緣層，包含配置於上述絕緣構件之表面的氧化矽； 電晶體，配置於上述第1絕緣層之一部分區域上； 第2絕緣層，覆蓋上述第1絕緣層及上述電晶體； 第1配線，配置於上述第2絕緣層之上；以及 第1接觸電極，自上述第1配線的下表面貫通上述第2絕緣層及上述第1絕緣層並到達上述絕緣構件； 上述第1接觸電極包含導電性的第1主部、及配置於較上述第1主部更靠上述絕緣構件側的底部，且 上述底部由Ta、W、Ta化合物或W化合物所形成。
〈11〉 如〈10〉所述的半導體裝置，其中，上述第1主部由W或W化合物所形成，上述底部由Ta或Ta化合物所形成。
〈12〉 如〈10〉或〈11〉所述的半導體裝置，其進一步具備： 第2接觸電極，貫通上述第2絕緣層，並連接於上述電晶體； 上述第2接觸電極包含導電性的第2主部、及覆蓋上述第2主部之側面及底面的導體皮膜，且 上述導體皮膜的材料與上述底部的材料不同。
〈13〉 如〈12〉所述的半導體裝置，其中，上述導體皮膜包含Ti或Ti化合物。
〈14〉 如請求項〈10〉至〈13〉任一所述的半導體裝置，其中， 上述第1接觸電極進一步包含與上述第1主部之側面接觸的側部； 上述側部由Ta、W、Ta化合物或W化合物所形成。
〈15〉 如〈14〉所述的半導體裝置，其中，上述底部的厚度比上述側部的厚度還厚。
〈16〉 如〈12〉所述的半導體裝置，其中， 上述第1主部包含第1主柱、及覆蓋上述第1主柱之側面及底面的主柱皮膜； 上述主柱皮膜的材料與上述第2接觸電極的上述導體皮膜的材料相同。
上述的各個實施例僅為例示，當然能夠將不同實施例所揭示的構成做部分置換或組合。關於複數個實施例中由相同的構成所產生的相同的作用效果則不依照實施例逐一說明。進一步地，本發明並不受上述實施例限制。例如，可進行各種變更、改良、組合等為本發明所屬技術領域中具有通常知識者所顯而易知。
20:絕緣構件 21:第1絕緣層 22:元件形成層 22I:元件分離區域 23:電晶體 23D:汲極區域 23G:閘極電極 23I:閘極絕緣膜 23S:源極區域 30:第2絕緣層 30A:下部絕緣層 30B:上部絕緣層 31:第2接觸電極 31A:主部 31B:導體皮膜 33:貫通孔 40:第3絕緣層 41:第1配線 41A:第1配線的主部 41B、41C:第1配線的下部層 42:第2配線 42A:第2配線的主部 42B:第2配線的下部層 50:第4絕緣層 51:通孔導體 60:第5絕緣層 61:第3配線 70:第6絕緣層 71:通孔導體 80:第7絕緣層 81:第4配線 90:貫通孔 91:第1接觸電極 91A:第1主部 91A1:第1主柱 91A2:主柱皮膜 91B:底部 91C:側部 92:導電構件 93:樹脂構件 95:間隙 100:暫時的支承基板 101:SOI基板
[圖1]為表示第1實施例之半導體裝置的剖面圖。 [圖2]為表示第1實施例之半導體裝置之製造中途階段的剖面圖。 [圖3]為表示第1實施例之半導體裝置之製造中途階段的剖面圖。 [圖4]為表示第1實施例之半導體裝置之製造中途階段的剖面圖。 [圖5]為表示第1實施例之半導體裝置之製造中途階段的剖面圖。 [圖6]為表示第1實施例之變形例之半導體裝置的剖面圖。 [圖7]為表示第2實施例之半導體裝置的剖面圖。 [圖8]圖8A為表示第3實施例之半導體裝置的自絕緣構件至第3絕緣層的部分剖面圖；圖8B為表示貫通孔、第1接觸電極、以及第1配線於俯視時的位置關係的示意圖。 [圖9]為表示第4實施例之半導體裝置的剖面圖。 [圖10]為表示第4實施例之變形例之半導體裝置的剖面圖。 [圖11]為表示第5實施例之半導體裝置的剖面圖。 [圖12]為表示第6實施例之半導體裝置的剖面圖。 [圖13]圖13A與圖13B為表示第6實施例之半導體裝置之製造中途階段的剖面圖。 [圖14]為表示第7實施例之半導體裝置的剖面圖。 [圖15]為表示第8實施例之半導體裝置的剖面圖。
20:絕緣構件
21:第1絕緣層
22:元件形成層
23:電晶體
23D:汲極區域
23G:閘極電極
23S:源極區域
30:第2絕緣層
30A:下部絕緣層
30B:上部絕緣層
31:第2接觸電極
31A:主部
31B:導體皮膜
33:貫通孔
40:第3絕緣層
41:第1配線
41A:第1配線的主部
41B:第1配線的下部層
42:第2配線
42A:第2配線的主部
42B:第2配線的下部層
50:第4絕緣層
51:通孔導體
60:第5絕緣層
61:第3配線
70:第6絕緣層
71:通孔導體
80:第7絕緣層
81:第4配線
90:貫通孔
91:第1接觸電極
95:間隙

Claims (16)

  1. 一種半導體裝置，具備： 絕緣構件； 第1絕緣層，包含配置於上述絕緣構件之表面的氧化矽； 電晶體，配置於上述第1絕緣層之一部分區域上； 第2絕緣層，覆蓋上述第1絕緣層及上述電晶體；以及 第1配線，配置於上述第2絕緣層之上； 自上述第1配線的下表面貫通上述第2絕緣層及上述第1絕緣層並到達上述絕緣構件設有貫通孔，上述貫通孔於俯視時其外緣的至少一部分與上述第1配線重疊； 上述第1配線包含與上述第2絕緣層接觸的下部層，上述下部層由Ta、W、Ta化合物或W化合物所形成。
  2. 如請求項1所述的半導體裝置，其進一步具備： 第1接觸電極，配置於上述貫通孔內，且由W或是W化合物所形成，並與上述第1配線接觸。
  3. 如請求項2所述的半導體裝置，其進一步具備： 第2接觸電極，貫通上述第2絕緣層，並連接於上述電晶體； 上述第2接觸電極包含導電性的主部、及覆蓋上述主部之側面及底面的導體皮膜，且 上述導體皮膜的材料與上述第1接觸電極的材料不同。
  4. 如請求項3所述的半導體裝置，其中， 上述導體皮膜包含Ti或Ti化合物。
  5. 如請求項3或4所述的半導體裝置，其中， 上述第1接觸電極係從上述貫通孔的側面隔著間隔配置，且於上述第1接觸電極與上述貫通孔的側面之間的空間中至少一部分配置有由與上述導體皮膜相同的材料構成的導電構件。
  6. 如請求項1所述的半導體裝置，其中， 上述貫通孔的內部為空洞。
  7. 如請求項1所述的半導體裝置，其進一步具備： 樹脂構件，配置於上述貫通孔的內部。
  8. 如請求項1至4中任一項所述的半導體裝置，其中， 上述絕緣構件由絕緣性聚合物所形成。
  9. 如請求項1至4中任一項所述的半導體裝置，其中， 於俯視時，上述貫通孔的至少一部分與上述下部層重疊。
  10. 一種半導體裝置，具備： 絕緣構件； 第1絕緣層，包含配置於上述絕緣構件之表面的氧化矽； 電晶體，配置於上述第1絕緣層之一部分區域上； 第2絕緣層，覆蓋上述第1絕緣層及上述電晶體； 第1配線，配置於上述第2絕緣層之上；以及 第1接觸電極，自上述第1配線的下表面貫通上述第2絕緣層及上述第1絕緣層並到達上述絕緣構件； 上述第1接觸電極包含導電性的第1主部、及配置於較上述第1主部更靠上述絕緣構件側的底部，且 上述底部由Ta、W、Ta化合物或W化合物所形成。
  11. 如請求項10所述的半導體裝置，其中， 上述第1主部由W或W化合物所形成，上述底部由Ta或Ta化合物所形成。
  12. 如請求項10或11所述的半導體裝置，其進一步具備： 第2接觸電極，貫通上述第2絕緣層，並連接於上述電晶體； 上述第2接觸電極包含導電性的第2主部、及覆蓋上述第2主部之側面及底面的導體皮膜，且 上述導體皮膜的材料與上述底部的材料不同。
  13. 如請求項12所述的半導體裝置，其中， 上述導體皮膜包含Ti或Ti化合物。
  14. 如請求項10或11所述的半導體裝置，其中， 上述第1接觸電極進一步包含與上述第1主部之側面接觸的側部； 上述側部由Ta、W、Ta化合物或W化合物所形成。
  15. 如請求項14所述的半導體裝置，其中， 上述底部的厚度比上述側部的厚度還厚。
  16. 如請求項12所述的半導體裝置，其中， 上述第1主部包含第1主柱、及覆蓋上述第1主柱之側面及底面的主柱皮膜； 上述主柱皮膜的材料與上述第2接觸電極的上述導體皮膜的材料相同。
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