CN104733033B - 半导体器件 - Google Patents

半导体器件 Download PDF

Info

Publication number
CN104733033B
CN104733033B CN201510157961.8A CN201510157961A CN104733033B CN 104733033 B CN104733033 B CN 104733033B CN 201510157961 A CN201510157961 A CN 201510157961A CN 104733033 B CN104733033 B CN 104733033B
Authority
CN
China
Prior art keywords
transistor
electrode
oxide semiconductor
semiconductor devices
semiconductor layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201510157961.8A
Other languages
English (en)
Other versions
CN104733033A (zh
Inventor
山崎舜平
今井馨太郎
小山润
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
Publication of CN104733033A publication Critical patent/CN104733033A/zh
Application granted granted Critical
Publication of CN104733033B publication Critical patent/CN104733033B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/20—DRAM devices comprising floating-body transistors, e.g. floating-body cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/403—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh
    • G11C11/404—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh with one charge-transfer gate, e.g. MOS transistor, per cell
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/403—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh
    • G11C11/405—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh with three charge-transfer gates, e.g. MOS transistors, per cell
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/8258—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using a combination of technologies covered by H01L21/8206, H01L21/8213, H01L21/822, H01L21/8252, H01L21/8254 or H01L21/8256
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0688—Integrated circuits having a three-dimensional layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/70—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates the floating gate being an electrode shared by two or more components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0922—Combination of complementary transistors having a different structure, e.g. stacked CMOS, high-voltage and low-voltage CMOS

Abstract

半导体器件包括：具有氧化物半导体层的晶体管；以及使用除氧化物半导体外的半导体材料所形成的逻辑电路。晶体管的源电极和漏电极之一电连接到逻辑电路的至少一个输入，并且至少一个输入信号通过晶体管施加到逻辑电路。晶体管的截止电流优选为小于或等于1×10‑13A。

Description

半导体器件
本申请是申请日为2010年9月29日的、申请号为“201080049798.9”的、发明名称为“半导体器件”的发明专利申请的分案申请。
技术领域
所公开的发明涉及使用半导体元件的半导体器件、以及用于制造半导体器件的方法。
背景技术
使用半导体元件的存储元件被宽泛地分成两类：当停止供电时丢失存储数据的易失性元件、以及即使在不供电时也保存存储数据的非易失性元件。
易失性存储元件的典型示例是DRAM(动态随机存取存储器)。DRAM以选择存储元件中所包括的晶体管并且将电荷存储在电容器中的方式存储数据。
当从DRAM读取数据时，电容器中的电荷根据上述原理丢失；由此，每当读出数据时就必需另一写入操作。此外，存储元件中所包括的晶体管具有漏电流，并且电荷即使在不选择晶体管时也流入或流出电容器，以使数据保持时间较短。为此，另一写入操作(刷新操作)按预定间隔进行是必要的，并且难以充分地降低功耗。此外，由于存储数据在停止供电时丢失，因此为了使数据保持较长时间，需要使用磁性材料或光学材料的附加存储元件。
易失性存储元件的另一示例是SRAM(静态随机存取存储器)。SRAM通过使用诸如触发器之类的电路来保存存储数据，并且由此不需要刷新操作。这意味着SRAM具有优于DRAM的优点。然而，由于使用诸如触发器之类的电路，每存储容量的成本增大。此外，与DRAM中一样，SRAM中的存储数据在停止供电时丢失。
非易失性存储元件的典型示例是闪存。闪存包括晶体管中的栅电极和沟道形成区之间的浮动栅，并且通过将电荷保持在浮动栅中来存储数据。因此，闪存的优点在于，数据保持时间极长(几乎是永久的)，并且不需要在易失性存储元件中是必要的刷新操作(例如，参见专利文献1)。
然而，存储元件中所包括的栅绝缘层因写入时所生成的隧穿电流而劣化，从而存储元件在预定次数的写入操作之后停止其功能。为了减少该问题的不利影响，例如，采用了均衡对存储元件的写入操作的次数的方法。然而，需要复杂的外围电路来实现该方法。此外，采用这种方法不解决寿命的根本问题。换句话说，闪存不适合于其中频繁地重新写入数据的应用。
另外，高电压对于将电荷保持在浮动栅中或去除电荷是必要的。此外，要花费相对较长的时间来保持或去除电荷，并且不容易以高速进行写入和擦除。
[参考文献]
[专利文献1]日本公开专利申请No.S57-105889
发明内容
在输入信号需要保持在逻辑电路等中的情况下，上述存储元件被添加到逻辑电路等。
然而，数据在上述易失性存储元件中保持短时间段，并且问题在于，易失性存储元件不适合于使输入信号保持长时间段。此外，在停止向半导体器件供电、并且随后重新开始继续该操作的情况下，信号需要再次输入到逻辑电路等。
非易失性存储元件适合于使信号保持长时间段，但是如果其用于其中频繁地重新写入数据的半导体器件(诸如逻辑电路)则在操作速度和元件使用期方面存在问题。
鉴于以上内容，本发明的一个实施例的目的在于，提供具有其中可保持输入信号的新结构的半导体器件。
本发明的一个实施例是其中使用氧化物半导体而形成的晶体管、以及使用非氧化物半导体的材料而形成的晶体管相堆叠的半导体器件。例如，半导体器件可具有以下结构。
本发明的一个实施例是半导体器件，该半导体器件包括：具有氧化物半导体层的晶体管；以及使用除氧化物半导体外的半导体材料而形成的逻辑电路。晶体管的源电极和漏电极之一电连接到逻辑电路的至少一个输入，并且至少一个输入信号通过晶体管施加到逻辑电路。
晶体管的截止电流优选小于或等于1×10-13A。
本发明的另一实施例是半导体器件，该半导体器件包括：具有第一栅电极、第一源电极和第一漏电极的第一晶体管；具有第二栅电极、第二源电极和第二漏电极的第二晶体管；以及具有第三栅电极、第三源电极和第三漏电极的第三晶体管。第一晶体管和第二晶体管使用包含除氧化物半导体外的半导体材料的衬底来形成；第三晶体管包括氧化物半导体层；第一漏电极和第二漏电极彼此电连接；并且第三源电极和第三漏电极之一、第一栅电极以及第二栅电极彼此电连接。
在以上结构中，电容器优选被设置成电连接到第三源电极和第三漏电极之一、第一栅电极以及第二栅电极。同样，优选第一晶体管是p沟道晶体管，而第二晶体管是n沟道晶体管。
本发明的另一实施例是半导体器件，该半导体器件包括：具有第一栅电极、第一源电极和第一漏电极的第一晶体管；具有第二栅电极、第二源电极和第二漏电极的第二晶体管；以及具有第三栅电极、第三源电极和第三漏电极的第三晶体管。第一晶体管和第二晶体管使用包含除氧化物半导体外的半导体材料的衬底来形成；第三晶体管包括氧化物半导体层；第一漏电极和第二漏电极彼此电连接；第一源电极和第一栅电极彼此电连接；并且第三源电极和第三漏电极之一以及第二栅电极彼此电连接。
在以上结构中，电容器优选被设置成电连接到第三源电极和第三漏电极之一以及第二栅电极。同样，优选第一晶体管是n沟道晶体管，并且第二晶体管是n沟道晶体管。
同样在以上结构中，优选第三源电极和第三漏电极中的另一个电连接到信号输入布线，第一漏电极和第二漏电极电连接到信号输出布线，第三栅电极电连接到栅极信号输入布线，第一源电极电连接到用于施加第一电位的布线，并且第二源电极电连接到用于施加第二电位的布线。
第一晶体管优选包括：在包含除氧化物半导体外的半导体材料的衬底中形成的第一沟道形成区；设置成夹持第一沟道形成区的第一杂质区；第一沟道形成区上的第一栅绝缘层；第一栅绝缘层上的第一栅电极；以及电连接到第一杂质区的第一源电极和第一漏电极。第二晶体管优选包括：在包含除氧化物半导体外的半导体材料的衬底中形成的第二沟道形成区；设置成夹持第二沟道形成区的第二杂质区；第二沟道形成区上的第二栅绝缘层；第二栅绝缘层上的第二栅电极；以及电连接到第二杂质区的第二源电极和第二漏电极。第三晶体管优选包括：在包含除氧化物半导体外的半导体材料的衬底上的第三栅电极；第三栅电极上的第三栅绝缘层；第三栅绝缘层上的氧化物半导体层；以及电连接到氧化物半导体层的第三源电极和第三漏电极。
在以上结构中，第三晶体管的截止电流优选小于或等于1×10-13A。
在以上结构中，包含除氧化物半导体外的半导体材料的衬底优选是单晶半导体衬底或SOI衬底。同样，优选使用硅作为除氧化物半导体外的半导体材料。
在以上结构中，氧化物半导体层优选含有In-Ga-Zn-O基氧化物半导体材料。另外，氧化物半导体层优选包含In2Ga2ZnO7晶体。
在以上结构中，氧化物半导体层中的氢浓度优选小于或等于5×1019原子/cm3。
在以上结构中，第三晶体管可设置在与第一晶体管或第二晶体管重叠的区域中。
注意，在本说明书等中，诸如“上”或“下”之类的术语不一定是指组件直接置于另一组件之上或直接置于另一组件之下。例如，表达“第一栅绝缘层上的第一栅电极”不排除有组件置于栅绝缘层和栅电极之间的情况。此外，诸如“上”和“下”之类的术语只是为了方便描述，并且可包括颠倒组件的关系的情况，除非另外指明。
另外，在本说明书等中，诸如“电极”和“布线”之类的术语不限制组件的功能。另外，诸如“电极”或“布线”之类的术语可彼此替代。此外，“电极”有时被用作“布线”的一部分，反之亦然。
例如，当使用相反极性的晶体管时、或当在电路操作中改变电流流向时，“源极”和“漏极”的功能有时可彼此替代。因此，在本说明书中，术语“源极”和“漏极”可彼此替代。
注意，在本说明书中，术语“电连接”包括组件通过具有任何电功能的物体连接的情况。只要可在通过该物体连接的组件之间发射和接收电信号，对具有任何电功能的物体就没有具体限制。
具有任何电功能的物体的示例是诸如晶体管之类的开关元件、电阻器、电感器、电容器、以及具有各种功能的元件以及电极和布线。
一般而言，术语“SOI衬底”是指其中硅半导体层设置在绝缘表面上的衬底。在本说明书等中，术语“SOI衬底”在其范畴内还包括其中使用除硅以外的材料而形成的半导体层设置在绝缘表面上的衬底。即，“SOI衬底”中所包括的半导体层不限于硅半导体层。“SOI衬底”中的衬底不限于诸如硅晶片之类的半导体衬底，并且可以是诸如玻璃衬底、石英衬底、兰宝石衬底、或金属衬底之类的非半导体衬底。换句话说，“SOI衬底”在其范畴内还包括具有绝缘表面的导电衬底或设置有半导体材料形成的层的绝缘衬底。另外，在本说明书等中，术语“半导体衬底”不仅指只使用半导体材料而形成的衬底，而且指包含半导体材料的所有衬底。即，在本说明书等中，“SOI衬底”也被包括在“半导体衬底”的范畴内。
本发明的一个实施例提供一种半导体器件，其中包含除氧化物半导体以外的材料的晶体管置于下部，而包含氧化物半导体的晶体管置于上部。
由于包含氧化物半导体的晶体管的截止电流极低，因此存储数据可通过使用该晶体管来保存极长的时间段。通过使用该性质，有可能提供具有其中可保持输入信号的新结构的半导体器件。
注意，根据所公开发明的一个实施例，输入信号通过设置一个晶体管来保持，该晶体管与使用触发器的等效电路相比防止电路配置复杂化。
此外，与使用易失性存储元件的电路相比，功耗可充分地降低，因为刷新操作变得不必要，或者刷新操作的频率可能极低。此外，即使在不供电(即，断电)时也保存存储数据。
还有可能解决非易失性存储元件的劣化问题、因写入或擦除造成的操作速度问题等。
以此方式，具有新颖特征的半导体器件可通过包括包含除氧化物半导体以外的材料的晶体管、以及包含氧化物半导体的晶体管两者来实现。
附图说明
在附图中：
图1A和1B是各自示出半导体器件的电路图；
图2A至2D是各自示出半导体器件的电路图；
图3A和3B分别是示出半导体器件的截面图和俯视图；
图4A至4H是示出半导体器件的制造工艺的截面图；
图5A至5G是示出半导体器件的制造工艺的截面图；
图6A至6D是示出半导体器件的制造工艺的截面图；
图7是示出半导体器件的截面图；
图8A和8B是各自示出半导体器件的截面图；
图9A和9B是各自示出半导体器件的截面图；
图10A和10B是各自示出半导体器件的截面图；
图11A至11F是各自示出使用半导体器件的电子设备的示图；
图12是使用氧化物半导体的倒交错晶体管的纵向截面图；
图13A和13B是沿图12的A-A′截面的能带图(示意图)；
图14A示出向栅极(GE1)施加正电位(VG＞0)的状态，而图14B示出向栅极(GE1)施加负电位(VG＜0)的状态；以及
图15是示出真空能级、金属的功函数以及氧化物半导体的电子亲和性(χ)之间的关系的示图。
具体实施方式
在下文中将参考附图描述本发明的各个实施例。注意，本发明不限于以下描述，并且对本领域技术人员显而易见的是，可以各种方式修改模式和细节，而不背离本发明的精神和范围。因此，本发明不应被解释为限于以下给出的各个实施例的描述。
注意，为了容易理解起见，附图等所示的每一结构的位置、尺寸、范围等在一些情况下未准确地表示。因此，所公开的发明不一定限于附图等所公开的这种位置、尺寸、范围等。
注意，在本说明书等中，为了避免组件之间的混淆使用诸如“第一”、“第二”和“第三”之类的序号，而这些术语并不意味着对组件数量的限制。
(实施例1)
在本实施例中，将参考图1A和1B、图2A至2D、图3A和3B、图4A至4H、图5A至5G、以及图6A至6D来描述根据本发明一个实施例的半导体器件的结构和制造工艺。注意，所公开发明的一个实施例可应用于其中需要保持输入信号的任何半导体器件。所公开发明的一个实施例可应用于例如逻辑电路(诸如NOT电路、OR电路、AND电路、或NOR电路)，从而可保持输入信号。
<半导体器件的示意性结构>
首先，将参考图1A和1B来描述半导体器件的示意性结构。
图1A示出其中使用氧化物半导体的晶体管180电连接到逻辑电路190的输入的半导体器件。在该半导体器件中，输入信号通过晶体管180施加到逻辑电路190。
由于使用氧化物半导体的晶体管180具有低截止电流，因此可通过截止晶体管180来保持数据。在此，晶体管180的源电极和漏电极之一电连接到逻辑电路的输入；由此，可通过截止晶体管180来保持逻辑电路的输入信号。注意，逻辑电路190具有一个输入。
图1B示出其中使用氧化物半导体的晶体管182电连接到逻辑电路192的输入的半导体器件。当使用氧化物半导体的晶体管电连接到其中需要保持信号的输入端子时，可保持必要数据。虽然在图1B中逻辑电路192具有两个输入，但是所公开发明的一个实施例不限于此。另外，晶体管可电连接到逻辑电路的每一输入，或者晶体管可电连接到逻辑电路的一个或多个输入。
<半导体器件的电路配置>
图2A至2D示出半导体器件的电路配置的特定示例。半导体器件包括各自使用除氧化物半导体以外的材料的第一晶体管和第二晶体管、以及使用氧化物半导体的第三晶体管。注意，在以下所述的半导体器件中，逆变器电路被用作其中保持输入信号的电路的示例；然而，如上所述，所公开发明的一个实施例可应用于其中需要保持输入信号的任何电路。
图2A示出半导体器件的电路配置的第一示例。图2A的半导体器件包括各自使用除氧化物半导体以外的材料的第一晶体管160和第二晶体管162、以及使用氧化物半导体的第三晶体管164。
第一晶体管160的漏电极电连接到第二晶体管162的漏电极。此外，第一晶体管160的栅电极和第二晶体管162的栅电极电连接到第三晶体管164的源电极和漏电极之一。注意，第一晶体管160和第二晶体管162之一优选是p沟道晶体管，而另一个优选是n沟道晶体管。在此，第一晶体管160是p沟道晶体管，而第二晶体管162是n沟道晶体管。
这些晶体管的电极可电连接到各个布线。另外，优选第三晶体管164的源电极和漏电极中的另一个电连接到信号输入布线，而第一晶体管160的漏电极和第二晶体管162的漏电极电连接到信号输出布线。此外，优选第一晶体管160的源电极电连接到用于施加第一电位(例如，电源电位：VDD)的布线，而第二晶体管162的源电极电连接到用于施加第二电位(例如，地电位：GND)的布线。同样，优选第三晶体管164的栅电极电连接到栅极信号输入布线。
上述半导体器件以如下方式操作。
向第一晶体管160的源电极施加第一电位，而向第二晶体管162的源电极施加第二电位。在此状态中，向第三晶体管164的源电极和漏电极中的另一个施加输入信号，而向第三晶体管164的栅电极施加导通第三晶体管164的电位，由此向第一晶体管的栅电极和第二晶体管的栅电极施加上述输入信号。根据施加到第一晶体管的栅电极和第二晶体管的栅电极的输入信号，第一电位或第二电位从半导体器件输出。
当信号被输入到第三晶体管164的源电极和漏电极中的另一个时，第三晶体管164截止。然后，第一晶体管160的栅电极和第二晶体管162的栅电极保持为最后一个输入信号的电位。换句话说，当第三晶体管164处于截止状态时，即使输入信号改变时输出信号也不改变。
这种操作通过将氧化物半导体用于第三晶体管164来实现。即，使用氧化物半导体有可能充分地减小第三晶体管164的截止电流，从而第一晶体管160的栅电极和第二晶体管162的栅电极的电位可保持长时间段。以此方式，根据所公开发明的一个实施例，可提供具有保持输入信号的功能的半导体器件(在此为逆变器电路)。
图2B示出半导体器件的电路配置的第二示例。图2B的半导体器件具有其中电容器166被添加到图2A的半导体器件的结构。电容器166电连接到第三晶体管164的源电极和漏电极之一、第一晶体管160的栅电极以及第二晶体管162的栅电极。由此通过提供电容器166，可更容易地保持第一晶体管160的栅电极和第二晶体管162的栅电极的电位。
图2C示出半导体器件的电路配置的第三示例。图2C的半导体器件具有其中设置有二极管接法的晶体管168来代替图2A的半导体器件中的第一晶体管160的结构。即，晶体管168的源电极和栅电极彼此电连接。注意，在此情况下，晶体管168和第二晶体管162都是n沟道晶体管。替换地，晶体管168和第二晶体管162可以都是p沟道晶体管。
图2D示出半导体器件的电路配置的第四示例。图2D的半导体器件具有其中设置二极管接法的晶体管168来代替图2B的半导体器件中的第一晶体管160的结构。即，晶体管168的源电极和栅电极彼此电连接。同样，在此情况下，晶体管168和第二晶体管162两者都是n沟道晶体管或p沟道晶体管。
如上所述，当使用氧化物半导体形成的晶体管被添加到施加有输入信号的电极时，可保持该输入信号。因此，有可能实现具有其中可保持输入信号的新结构的半导体器件(诸如各种逻辑电路)。
<半导体器件的顶部结构和截面结构>
图3A和3B示出图2A所示的半导体器件的结构的示例。图3A示出半导体器件的截面，而图3B示出半导体器件的俯视图。在此，图3A对应于沿图3B中的线A1-A2和线B1-B2的截面。图3A和3B所示的半导体器件在下部中包括使用除氧化物半导体外的材料的晶体管160和晶体管162，而在上部中包括使用氧化物半导体的晶体管164。注意，由于晶体管160和162具有类似的基本结构，因此在下文中将主要描述晶体管160。
晶体管160包括设置在包含半导体材料的衬底100中的沟道形成区116、设置成夹持沟道形成区116的杂质区114和高浓度杂质区120(这些区域可简单地统称为杂质区)、设置在沟道形成区116上的栅绝缘层108a、设置在栅绝缘层108a上的栅电极110a、以及电连接到杂质区114的源电极或漏电极130a和源电极或漏电极130b。
侧壁绝缘层118设置在栅电极110a的侧面上。在俯视图中观察时高浓度杂质区120置于衬底100的不与侧壁绝缘层118重叠的区域中。金属化合物区124置于高浓度杂质区120上。元件隔离绝缘层106设置在衬底106上以包围晶体管160。层间绝缘层126和层间绝缘层128被设置成覆盖晶体管160。源电极或漏电极130a以及源电极或漏电极130b各自通过在层间绝缘层126和128中形成的开口电连接到金属化合物区124。即，源电极或漏电极130a和130b各自通过金属化合物区124电连接到高浓度杂质区120和杂质区114。以类似于源电极或漏电极130a和130b的方式而形成的电极130c电连接到栅电极110a。
晶体管164包括设置在层间绝缘层128上的栅电极136d、设置在栅电极136d上的栅绝缘层138、设置在栅绝缘层138上的氧化物半导体层140、以及设置在氧化物半导体层140上且电连接到氧化物半导体层140的源电极或漏电极142a和源电极或漏电极142b。
在此，栅电极136d被设置成嵌入在层间绝缘层128上形成的绝缘层132。类似于栅电极136d，电极136a、电极136b、以及电极136c形成为分别与源电极或漏电极130a、源电极或漏电极130b、以及电极130c接触。
保护绝缘层144设置在晶体管164上，从而与氧化物半导体层140的一部分接触。层间绝缘层146设置在保护绝缘层144上。在保护绝缘层144和层间绝缘层146中形成到达源电极或漏电极142a以及源电极或漏电极142b的开口。电极150d和电极150e形成为分别通过相应开口与源电极或漏电极142a以及源电极或漏电极142b接触。类似于电极150d和电极150e，电极150a、电极150b、以及电极150c形成为分别通过设置在栅绝缘层138、保护绝缘层144、以及层间绝缘层146中的开口与电极136a、电极136b、以及电极136c接触。
在此，氧化物半导体层140优选是充分去除杂质(诸如氢)的高度提纯的氧化物半导体层。具体地，氧化物半导体层140中的氢浓度小于或等于5×1019原子/cm3、优选小于或等于5×1018原子/cm3、更优选小于或等于5×1017原子/cm3。可通过使用通过氢浓度的充分降低而高度提纯的这种氧化物半导体层140来获取具有良好截止电流特性的晶体管164。例如，当漏电压Vd为+1V或+10V而栅电压Vg在-5V至-20V的范围内时，截止电流小于或等于1×10-13。当使用通过氢浓度的充分降低而高度提纯的氧化物半导体层140以使晶体管164的截止电流减小时，可实现具有新结构的半导体器件。注意，氧化物半导体层140中的氢浓度通过二次离子质谱法(SIMS)来测量。
绝缘层152设置在层间绝缘层146上。电极154a、电极154b、电极154c、以及电极154d被设置成嵌入绝缘层152。电极154a与电极150a接触。电极154b与电极150b接触。电极154c与电极150c和电极150d接触。电极154d与电极150e接触。
即，在图3A和3B所示的半导体器件中，晶体管160(和晶体管162)的栅电极110以及晶体管164的源电极或漏电极142a通过电极130c、136c、150c、154c、以及150d电连接。
<用于制造半导体器件的方法>
接着，将描述用于制造上述半导体器件的方法的示例。首先，在下文中将参考图4A至4H来描述用于制造下部中的晶体管160的方法，并且随后将参考图5A至5G以及图6A至6D来描述用于制造上部中的晶体管164的方法。
<用于制造下部中的晶体管的方法>
首先，制备包含半导体材料的衬底100(参见图4A)。可使用由硅、碳化硅等制成的单晶半导体衬底或多晶半导体衬底、由硅锗等制成的化合物半导体衬底、SOI衬底等作为包含半导体材料的衬底100。在此，描述其中使用单晶硅衬底作为包含半导体材料的衬底100的示例。注意，一般而言，术语“SOI衬底”是指其中硅半导体层设置在绝缘表面上的衬底。在本说明书等中，术语“SOI衬底”在其范畴内还包括其中使用除硅以外的材料而形成的半导体层设置在绝缘表面上的衬底。即，“SOI衬底”中所包括的半导体层不限于硅半导体层。此外，SOI衬底可以是具有其中半导体层隔着绝缘层设置在诸如玻璃衬底的绝缘衬底上的结构的衬底。
在衬底100上形成保护层102，用作用于形成元件隔离绝缘层的掩模(参见图4A)。例如，可使用使用氧化硅、氮化硅、氮氧化硅等所形成的绝缘层作为保护层102。注意，在该步骤之前或之后，可将赋予n-型导电性的杂质元素、或者赋予p-型导电性的杂质元素添加到衬底110以控制半导体器件的阈值电压。当衬底100中所包含的半导体材料是硅时，可使用磷、砷等作为赋予n-型导电性的杂质。可使用硼、铝、镓等作为赋予p-型导电性的杂质。
接着，通过使用保护层102作为掩模来蚀刻，去除衬底100在未用保护层102覆盖的区域(即，露出区域)中的部分。由此，形成隔离的半导体区104(参见图4B)。作为蚀刻，优选进行干法蚀刻，但是可进行湿法蚀刻。可根据要蚀刻的层的材料来适当地选择蚀刻气体和蚀刻剂。
然后，绝缘层被形成为覆盖半导体区104，并且选择性地去除与半导体区104重叠的区域中的绝缘层，从而形成元件隔离绝缘层106(参见图4B)。该绝缘层使用氧化硅、氮化硅、氮氧化硅等来形成。可采用蚀刻处理和抛光处理(诸如CMP)中的任一种作为用于去除绝缘层的方法。注意，在形成半导体区104之后、或者在形成元件隔离绝缘层106之后去除保护层102。
接着，在半导体区104上形成绝缘层，并且在该绝缘层上形成包含导电材料的层。
由于绝缘层后来用作栅绝缘层，因此绝缘层优选具有使用通过CVD法、溅射法等所形成的包含氧化硅、氮氧化硅、氮化硅、氧化铪、氧化铝、氧化钽等的膜的单层结构或分层结构。替换地，绝缘层可以通过高密度等离子体处理或热氧化处理来氧化或氮化半导体区104的表面的方式形成。例如，可使用诸如He、Ar、Kr、或Xe之类的稀有气体、以及诸如氧、氧化氮、氨、氮、或氢之类的气体的混合气体来进行高密度等离子体处理。对绝缘层的厚度没有具体限制；例如，绝缘层的厚度可以是1nm至100nm。
可使用诸如铝、铜、钛、钽、或钨之类的金属材料来形成包含导电材料的层。可使用半导体材料(诸如包含导电材料的多晶硅)来形成包含导电材料的层。对用于形成包含导电材料的层的方法没有具体限制，并且可采用各种膜形成方法，诸如蒸镀法、CVD法、溅射法、或旋涂法。注意，本实施例示出其中使用金属材料来形成包含导电材料的层的情况的示例。
此后，选择性地蚀刻绝缘层以及包含导电材料的层，从而形成栅绝缘层108和栅电极110a(参见图4C)。
接着，形成覆盖栅电极110a的绝缘层112(参见图4C)。然后，通过将硼(B)、铝(Al)等添加到半导体区104来形成具有浅结深度的杂质区114(参见图4C)。注意，在此添加硼或铝来形成p沟道晶体管；然而，在形成n沟道晶体管的情况下(例如，在形成晶体管162的情况下)添加诸如磷(P)或砷(As)之类的杂质元素。在形成杂质区114的情况下，在栅绝缘层108a下的半导体区104中形成沟道形成区116(参见图4C)。在此，可适当地设置所添加杂质的浓度；该浓度优选在半导体元件的尺寸极大地减小时增加。在此采用其中在形成绝缘层112之后形成杂质区114的步骤；替换地，可在形成杂质区114之后形成绝缘层112。
接着，形成侧壁绝缘层118(参见图4D)。当绝缘层被形成为覆盖绝缘层112、并且随后进行高度各向异性的蚀刻时，侧壁绝缘层118可以自对准方式形成。此时，优选部分地蚀刻绝缘层112，以使露出栅电极110a的顶面和杂质区114的顶面。
接着，绝缘层被形成为覆盖栅电极110a、杂质区114、侧壁绝缘层118等。接着，硼(B)、铝(Al)等被添加到与杂质区114接触的区域，从而形成高浓度杂质区120(参见图4E)。如上所述，在形成n沟道晶体管的情况下，可添加诸如磷(P)或砷(As)之类的杂质元素。此后，去除绝缘层，并且金属层122被形成为覆盖栅电极110a、侧壁绝缘层118、高浓度杂质区120等(参见图4E)。可采用诸如真空蒸镀法、溅射法、或旋涂法之类的各种膜形成方法来形成金属层122。优选使用与半导体区104中所包括的半导体材料反应以成为低电阻金属化合物的金属材料来形成金属层122。这种金属材料的示例是钛、钽、钨、镍、钴、以及铂。
接着，进行热处理以使金属层122与半导体材料反应。由此，形成与高浓度杂质区120接触的金属化合物区124(参见图4F)。注意，当使用多晶硅等来形成栅电极110a时，同样在栅电极110a与金属层122相接触的区域中形成金属化合物区。
例如，可采用用闪光灯的辐射来作为热处理。虽然毋庸赘言可使用另一种热处理方法，但是优选使用可实现极短时间的热处理的方法来改进在形成金属化合物时的化学反应的可控性。注意，金属化合物区通过金属材料和半导体材料反应而形成，并且具有足够高的导电性。形成金属化合物区可适当地减小电阻，并且改进元件特性。注意，在形成金属化合物区124之后去除金属层122。
然后，层间绝缘层126和层间绝缘层128被形成为覆盖在以上步骤中形成的组件(参见图4G)。可使用诸如氧化硅、氮氧化硅、氮化硅、氧化铪、氧化铝、或氧化钽之类无机绝缘材料来形成层间绝缘层126和128。此外，可使用诸如聚酰亚胺或丙烯酸之类的有机绝缘材料来形成层间绝缘层126和128。注意，在此采用层间绝缘层126和层间绝缘层128的双层结构；然而，层间绝缘层的结构不限于该结构。在形成层间绝缘层128之后，层间绝缘层128的表面优选通过CMP、蚀刻等来平面化。
然后，在层间绝缘层中形成到达金属化合物区124的开口，并且在这些开口中形成源电极或漏电极130a以及源电极或漏电极130b(参见图4H)。源电极或漏电极130a和130b可以例如在包括开口的区域中通过PVD法、CVD法等形成导电层、并且随后通过蚀刻、CMP等来去除导电层的一部分的方式形成。
注意，在通过去除导电层的一部分来形成源电极或漏电极130a和130b的情况下，优选执行该工艺以使表面平面化。例如，当在包括开口的区域中形成钛薄膜或氮化钛薄膜、并且随后钨膜被形成为嵌入开口时，去除过量的钨、钛、氮化钛等，并且可通过后续的CMP来改进薄膜的平面度。当包括源电极或漏电极130a和130b的表面以此方式平面化时，可在后来的步骤中顺利地形成电极、布线、绝缘层、半导体层等。
注意，在此示出与金属化合物区124接触的源电极或漏电极130a和130b；然而，也可在该步骤中形成与栅电极110a(例如，图3A中的电极130c)等接触的电极。对用于源电极或漏电极130a和130b的材料没有具体限制，并且可使用各种导电材料。例如，可使用诸如钼、钛、铬、钽、钨、铝、铜、钕、或钪之类的导电材料。
通过以上步骤，形成包含半导体材料的衬底100的晶体管160(和晶体管162)。注意，也可在以上步骤之后形成电极、布线、绝缘层等。当布线具有包括层间绝缘层和导电层的分层结构的多层结构时，可提供高度集成的半导体器件。
<用于制造上部中的晶体管的方法>
接着，将参考图5A至5G以及图6A至6D来描述用于制造层间绝缘层128上的晶体管164的步骤。注意，图5A至5G以及图6A至6D示出用于制造层间绝缘层128上的电极、晶体管164等的步骤；因此，省略置于晶体管164下的晶体管160等。
首先，在层间绝缘层128、源电极或漏电极130a和130b、以及电极130c上形成绝缘层132(参见图5A)。绝缘层132可通过PVD法、CVD法等形成。可使用诸如氧化硅、氮氧化硅、氮化硅、氧化铪、氧化铝、或氧化钽之类无机绝缘材料来形成绝缘层132。
接着，在绝缘层132中形成到达源电极或漏电极130a和130b以及电极130c的开口。此时，同样在后来要形成栅电极136d的区域中形成开口。然后，导电层134被形成为嵌入这些开口(参见图5B)。这些开口可通过诸如使用掩模的蚀刻之类的方法来形成。该掩模可通过诸如使用光掩模的曝光之类的方法来形成。湿法蚀刻或干法蚀刻可被用作该蚀刻；干法蚀刻优选在微型制造方面使用。可通过诸如PVD法或CVD法之类的膜形成方法来形成导电层134。例如，可使用诸如钼、钛、铬、钽、钨、铝、铜、钕、或钪、或者这些材料中的任一种的合金或化合物(例如，氮化物)之类的导电材料来形成导电层134。
具体地，有可能采用例如其中在包括开口的区域中通过PVD法形成钛薄膜且通过CVD法形成氮化钛薄膜、并且随后钨膜被形成为嵌入开口的方法。在此，通过PVD法形成的钛膜具有在与绝缘层132的界面处减小氧化膜以减小与下电极(在此，源电极或漏电极130a和130b、电极130c等)的接触电阻的功能。在形成钛膜之后形成的氮化钛膜具有防止导电材料扩散的阻挡功能。在形成钛、氮化钛等的阻挡膜之后，可通过电镀法来形成铜膜。
在形成导电层134之后，通过蚀刻、CMP等去除导电层134的一部分，从而露出绝缘层132，并且形成电极136a、136b和136c、以及栅电极136d(参见图5C)。注意，当通过去除导电层134的一部分来形成电极136a、136b和136c、以及栅电极136d时，优选执行该工艺以使这些表面平面化。当绝缘层132，电极136a、136b和136c，以及栅电极136d以此方式平面化时，可在后来的步骤中顺利地形成电极、布线、绝缘层、半导体层等。
接着，栅绝缘层138被形成为覆盖绝缘层132，电极136a、136b和136c，以及栅电极136d(参见图5D)。栅绝缘层138可通过CVD法、溅射法等形成。优选使用氧化硅、氮化硅、氧氮化硅、氮氧化硅、氧化铝、氧化铪、氧化钽等来形成栅绝缘层138。注意，栅绝缘层138可具有单层结构或分层结构。例如，可通过使用硅烷(SiH4)、氧气、以及氮气作为源气的等离子体CVD法来形成由氧氮化硅制成的栅绝缘层138。对栅绝缘层138的厚度没有具体限制；例如，栅绝缘层138的厚度可以是10nm至500nm。在采用分层结构的情况下，例如，栅绝缘层138优选是厚度为50nm至200nm的第一栅绝缘层、以及厚度为5nm至300nm的第二栅绝缘层的叠层。
注意，通过去除杂质而变成本征或基本本征的氧化物半导体(高度提纯的氧化物半导体)相当易受界面能级和界面电荷的影响；因此，当这种氧化物半导体用于氧化物半导体层时，与栅绝缘层的界面是重要的。换句话说，与高度纯化的氧化物半导体层接触的栅绝缘层138需要具有高质量。
例如，优选通过使用微波(2.45GHz)的高密度等离子体CVD法来形成栅绝缘层138，因为栅绝缘层238可以是致密的，并且具有高耐压和高质量。当高度提纯的氧化物半导体层和高质量的栅绝缘层彼此紧密地接触时，可降低界面能级，并且可获取良好的界面特性。
毋庸赘言，即使当使用高度纯化的氧化物半导体层时，也可采用诸如溅射法或等离子体CVD法之类的另一种方法，只要高质量的绝缘层可被形成为栅绝缘层即可。此外，有可能使用其质量和界面特性通过在形成绝缘层之后进行的热处理而得以改进的绝缘层。在任何情况下，作为绝缘层138具有良好的膜质量且可用氧化物半导体层减小界面能级密度以形成良好界面的绝缘层被形成为栅绝缘层138。
在85℃以及2×106V/cm下进行12小时的栅极偏置温度应力测试(BT测试)时，如果杂质被添加到氧化物半导体，则可通过高电场(B：偏置)和高温(T：温度)来切断杂质和氧化物半导体的主要组分之间的键合(bond)，所生成的悬空键导致阈值电压(Vth)的偏移。
相反，当如上所述氧化物半导体的杂质(尤其是氢和水)减小到最小值、且使氧化物半导体和栅绝缘层之间的界面特性成为良好时，可获取通过BT测试而稳定的晶体管。
接着，氧化物半导体层在栅绝缘层138上形成，并且通过诸如使用掩模的蚀刻之类的方法来处理，从而形成岛状氧化物半导体层140(参见图5E)。
优选使用In-Ga-Zn-O基氧化物半导体层、In-Sn-Zn-O基氧化物半导体层、In-Al-Zn-O基氧化物半导体层、Sn-Ga-Zn-O基氧化物半导体层、Al-Ga-Zn-O基氧化物半导体层、Sn-Al-Zn-O基氧化物半导体层、In-Zn-O基氧化物半导体层、Sn-Zn-O基氧化物半导体层、Al-Zn-O基氧化物半导体层、In-O基氧化物半导体层、Sn-O基氧化物半导体层、或Zn-O基氧化物半导体层作为该氧化物半导体层，其尤其优选为非晶的。在本实施例中，通过将靶用于沉积In-Ga-Zn-O基氧化物半导体的溅射法来形成非晶氧化物半导体层作为该氧化物半导体层。注意，由于可通过将硅添加到非晶氧化物半导体层来抑制非晶氧化物半导体层的结晶，因此例如可使用包含2wt％至10wt％的SiO2的靶以包含阻止结晶的SiOx(X＞0)来形成氧化物半导体层。
例如，可使用包含氧化锌等作为其主要组分的金属氧化物靶来作为用于通过溅射法形成氧化物半导体层的靶。此外，例如，可使用用于沉积包含In、Ga、以及Zn的氧化物半导体的靶(组分比In2O3:Ga2O3:ZnO＝1:1:1[摩尔比])。此外，也可使用具有组分比In2O3:Ga2O3:ZnO＝1:1:2(摩尔比)的靶、或者具有组分比In2O3:Ga2O3:ZnO＝1:1:4(摩尔比)的靶来作为用于沉积包含In、Ga、以及Zn的氧化物半导体的靶。用于沉积氧化物半导体的靶的填充率为90％至100％、优选大于或等于95％(例如，99.9％)。通过将靶用于沉积具有高填充率的氧化物半导体来形成致密的氧化物半导体层。
其中形成氧化物半导体层的气氛优选是稀有气体(通常是氩气)气氛、氧气气氛、或者包含稀有气体(通常是氩)和氧气的混合气氛。具体地，优选使用例如将诸如氢、水、羟基、或氢化物之类的杂质去除到几ppm(优选，几ppb)的浓度的高纯度气体。
在形成氧化物半导体层时，将衬底保持在维持于减小的压力且衬底温度被示为100℃至600℃、优选为200℃至400℃的处理室中。氧化物半导体层在加热衬底时形成，从而可降低氧化物半导体层的杂质浓度。此外，减少因溅射造成的损坏。然后，在去除处理室中剩余的水分时将去除了氢和水的溅射气体引入处理室，并且使用金属氧化物作为靶来形成该氧化物半导体层。优选使用捕集真空泵来去除处理室中剩余的水分。例如，可使用低温泵、离子泵、或钛升华泵。排出单元可以是设置有冷阱的涡轮泵。在用低温泵排空的沉积室中，去除氢原子、诸如水(H2O)之类的包含氢原子的化合物(并且还优选包含碳原子的化合物)等，由此可降低在沉积室中形成的氧化物半导体层中的杂质浓度。
氧化物半导体层可在以下条件下形成，例如：衬底和靶之间的距离为100mm；压力为0.6Pa；直流(DC)电源为0.5kW；以及气氛是氧气(氧气的流速比为100％)。注意，优选使用脉冲直流(DC)电源，因为可减少在膜沉积时生成的粉末物质(也称为颗粒或灰尘)，并且厚度分布是均匀的。氧化物半导体层的厚度优选为2nm至200nm、优选为5nm至30nm。注意，适当的厚度根据氧化物半导体材料而不同，并且厚度根据要使用的材料适当地设置。
注意，在通过溅射法形成氧化物半导体层之前，优选地通过引入氩气并生成等离子体的反溅射来去除栅绝缘层138的表面上的灰尘。在此，不同于离子与溅射靶碰撞的正常溅射，反溅射是离子与要处理的表面碰撞以使该表面改性的方法。用于使离子与要处理的表面碰撞的方法的示例是在氩气气氛中将高频电压施加到该表面、从而在衬底附加生成等离子体的方法。注意，可使用氮气、氦气、氧气等气氛来代替氩气气氛。
可采用干法蚀刻或湿法蚀刻作为氧化物半导体层的蚀刻方法。毋庸赘言，干法蚀刻和湿法蚀刻可组合使用。蚀刻条件(例如，蚀刻气体或蚀刻溶液、蚀刻时间、以及温度)根据材料适当地设置，从而可将氧化物半导体层蚀刻成期望形状。
用于干法蚀刻的蚀刻气体的示例是含氯的气体(诸如氯气(Cl2)、氯化硼(BCl3)、氯化硅(SiCl4)、或四氯化碳(CCl4)之类的氯基气体)。此外，可使用含氟的气体(诸如四氟化碳(CF4)、氟化硫(SF6)、氟化氮(NF3)、或三氟甲烷(CHF3)之类的氟基气体)、溴化氢(HBr)、氧气(O2)、添加有诸如氦气(He)或氩气(Ar)之类的稀有气体的这些气体中的任一种等。
可使用平行板RIE(反应离子蚀刻)法或ICP(感应耦合等离子体)蚀刻法作为干法蚀刻法。为了将氧化物半导体层蚀刻成期望形状，适当地设置蚀刻条件(例如，施加到线圈状(coiled)电极的电功率量、施加到衬底侧上的电极的电功率量、以及衬底侧上的电极温度)。
可使用磷酸、醋酸、以及硝酸的混合溶液等作为用于湿法蚀刻的蚀刻剂。还可使用诸如ITO07N(由KANTO化学公司(KANTO CHEMICAL CO.,INC.)生产)之类的蚀刻剂。
然后，优选对氧化物半导体层进行第一热处理。可用第一热处理来对氧化物半导体层进行脱水或脱氢。第一热处理的温度高于或等于300℃且低于或等于750℃、优选高于或等于400℃且低于衬底的应变点。例如，衬底被引入其中使用电阻加热元件等的电炉，并且氧化物半导体层140在450℃下在氮气气氛中进行热处理达1小时。氧化物半导体层140在热处理期间不暴露于空气，从而可防止水和氢进入。
热处理装置不限于电炉，并且可以是用于通过来自诸如经加热气体之类的介质的热传导或热辐射对物体加热的装置。例如，可使用诸如气体快速热退火(GRTA)装置或灯快速热退火(LRTA)装置之类的快速热退火(RTA)装置。LRTA装置是用于通过从诸如卤素灯、卤化金属灯、氙弧灯、碳弧灯、高压钠灯、或高压汞灯之类的灯发射的光(电磁波)辐射来对要处理的物体加热的装置。GRTA装置是用于使用高温气体来进行热处理的装置。可使用通过热处理不与物体反应的惰性气体(例如，氮气或诸如氩气之类的稀有气体)作为该气体。
例如，作为第一热处理，GRTA工艺可如下地进行。将衬底放在已加热到650℃至700℃高温的惰性气体中，加热几分钟，并从惰性气体中取出。GRTA工艺实现短时间的高温热处理。此外，即使当温度超过衬底的应变点时也可采用GRTA工艺，因为它是短时间的热处理。
注意，第一热处理优选在包含氮气或稀有气体(例如，氦气、氖气、或氩气)作为其主要成分且不包含水、氢等的气氛中进行。例如，被引入热处理装置的氮气、或者诸如氦气、氖气、或氩气之类的稀有气体的纯度大于或等于6N(99.9999％)、优选大于或等于7N(99.99999％)(即，杂质浓度小于或等于1ppm、优选小于或等于0.1ppm)。
根据第一热处理的条件或氧化物半导体层的材料，有时使氧化物半导体层结晶成微晶或多晶。例如，氧化物半导体层有时变成结晶度大于或等于90％、或者大于或等于80％的微晶氧化物半导体层。此外，根据第一热处理的条件或氧化物半导体层的材料，氧化物半导体层可以是不含结晶组分的非晶氧化物半导体层。
此外，氧化物半导体层有时变成其中将微米晶(其颗粒尺寸为1nm至20nm、通常为2nm至4nm)混合到非晶氧化物半导体(例如，氧化物半导体层的表面)中的层。
可通过在非晶半导体中对齐微米晶来改变氧化物半导体层的电特性。例如，当通过将靶用于沉积In-Ga-Zn-O基氧化物半导体来形成氧化物半导体层时，可通过形成其中使具有电各向异性的In2Ga2ZnO7的晶粒对齐的微晶部分来改变氧化物半导体层的电特性。
更具体地，例如，当晶粒被排列成In2Ga2ZnO7的c轴与氧化物半导体层的表面垂直时，可改进在与氧化物半导体层的表面平行的方向上的导电性，并且可改进在与氧化物半导体层的表面垂直的方向上的绝缘性质。此外，这种微晶部分具有抑制诸如水或氢之类的杂质进入氧化物半导体层的功能。
注意，可通过GRTA工艺对氧化物半导体层的表面加热来形成包括微晶部分的氧化物半导体层。此外，氧化物半导体层可以更优选的方式通过使用其中Zn的量小于In或Ga的量的溅射靶来形成。
可对尚未处理成岛状氧化物半导体层140的氧化物半导体层进行氧化物半导体层140的第一热处理。在此情况下，在第一热处理之后，从热处理装置中取出衬底，并且执行光刻步骤。
注意，上述第一热处理可因其对氧化物半导体层140的脱水或脱氢效果而被称为脱水处理、脱氢处理等。例如，可在形成氧化物半导体层之后、在氧化物半导体层140上堆叠源电极或漏电极之后、或者在源电极或漏电极上形成保护绝缘层之后进行这种脱水处理或脱氢处理。这种脱水处理或脱氢处理可进行一次或多次。
接着，源电极或漏电极142a、以及源电极或漏电极142b被形成为与氧化物半导体层140接触(参见图5F)。源电极或漏电极142a和142b可以导电层被形成为覆盖氧化物半导体层140、并且随后被选择性地蚀刻的方式形成。
导电层可通过诸如溅射法之类的PVD法、或者诸如等离子体CVD法之类的CVD法形成。作为导电层的材料，可使用从铝、铬、铜、钽、钛、钼、以及钨中选择的元素；包含这些元素中的任一种作为组分的合金等。此外，可使用从锰、镁、锆、铍、以及钍中选择的一种或多种材料。还有可能使用与从钛、钽、钨、钼、铬、钕、以及钪中选择的一种或多种元素组合的铝。导电层可具有单层结构、或者包含两层或更多层的分层结构。例如，导电层可具有含硅铝膜的单层结构、其中在铝膜上堆叠钛膜的双层结构、或者其中钛膜、铝膜、以及钛膜按该次序堆叠的三层结构。
在此，紫外光、KrF激光、或ArF激光优选被用于在形成用于蚀刻的掩模时的曝光。
晶体管的沟道长度(L)根据源电极或漏电极142a的下端部与源电极或漏电极142b的下端部之间的距离来确定。注意，在沟道长度(L)小于25nm的情况下，用其波长极短(几纳米至几百纳米)的远紫外线来进行用于形成掩模的曝光。用远紫外线曝光的分辨率较高，并且聚焦的深度较大。出于这些原因，后来形成的晶体管的沟道长度(L)可以在10nm至1000nm的范围内，并且该电路可以更高的速度操作。此外，截止状态电流极低，这防止功耗增加。
适当地调节导电层和氧化物半导体层140的材料和蚀刻条件，从而在蚀刻导电层时不去除氧化物半导体层140。注意，在一些情况下，氧化物半导体层140根据材料和蚀刻条件在蚀刻步骤中部分地蚀刻，并且由此具有凹槽部分(凹陷部分)。
可在氧化物半导体层140与源电极或漏电极142a之间、或者在氧化物半导体层140与源电极或漏电极142b之间形成氧化物导电层。可连续地形成氧化物导电层、以及用于形成源电极和漏电极142a和142b的金属层。氧化物导电层可用作源区或漏区。这种氧化物导电层的放置可减小源区或漏区的电阻，从而晶体管可以高速操作。
为了减少所使用的掩模的数量和减少步骤的数量，蚀刻步骤可使用通过使用多色调掩模而形成的抗蚀剂掩模来执行，该多色调掩模是透射光以使其具有多个强度的曝光掩模。通过使用多色调掩模而形成的抗蚀剂掩模具有多个厚度(具有阶梯式的形状)，并且还可通过灰化来改变形状；因此，抗蚀剂掩模可在用于处理成不同图案的多个蚀刻步骤中使用。即，可通过使用多色调掩模来形成与至少两种不同的图案相对应的抗蚀剂掩模。由此，可减少曝光掩模的数量，并且还可减少相应的光刻步骤的数量，由此可简化工艺。
注意，优选在以上步骤之后通过使用诸如N2O、N2、或Ar之类的气体来进行等离子体处理。该等离子体处理去除了附着到氧化物半导体层的露出表面的水等。可使用氧气和氩气的混合气体来进行等离子体处理。
接着，保护绝缘层144被形成为与氧化物半导体层140的一部分接触，而不暴露于空气(参见图5G)。
保护绝缘层144可通过诸如适当地防止水和氢之类的杂质混合到保护绝缘层144的溅射法之类的方法形成。保护绝缘层144的厚度为至少1nm。可使用氧化硅、氮化硅、氧氮化硅、氮氧化硅等来形成保护绝缘层144。保护绝缘层144可具有单层结构或分层结构。形成保护绝缘层144时的衬底温度优选高于或等于室温且低于或等于300℃。用于形成保护绝缘层144的气氛优选是稀有气体(通常是氩气)气氛、氧气气氛、或者包含稀有气体(通常是氩气)和氧气的混合气氛。
如果保护绝缘层144中含氢，则氢可进入氧化物半导体层或提取氧化物半导体层中的氧，由此可减小背沟道侧上的氧化物半导体层的电阻，并且可形成寄生沟道。因此，重要的是在形成保护绝缘层144时不使用氢以使氧化物绝缘层144包含尽可能少的氢。
此外，为了在氧化物半导体层140和保护绝缘层144中不包含氢、羟基、或水分，优选在去除留在处理室中的水时形成保护绝缘层144。
优选使用捕集真空泵来去除处理室中剩余的水分。例如，优选使用低温泵、离子泵、或钛升华泵。排出单元可以是设置有冷阱的涡轮泵。在用低温泵排空的沉积室中，例如，去除氢原子、以及诸如水(H2O)之类的包含氢原子的化合物；由此，可降低在沉积室中形成的保护绝缘层144中的杂质浓度。
优选使用将诸如氢、水、羟基、或氢化物之类的杂质去除到几ppm(优选，几ppb)的浓度的高纯度气体来作为用于形成保护绝缘层144的溅射气体。
接着，优选在惰性气体气氛或氧气气氛中(在200℃至400℃下，例如，在250℃至350℃下)进行第二热处理。例如，在氮气气氛中，在250℃下进行第二热处理达1小时。第二热处理可减少晶体管的电特性的变化。
此外，可在空气中，在100℃至200℃下进行热处理达1小时至30小时。该热处理可在固定加热温度下进行；替换地，加热温度的以下改变可重复进行多次：加热温度从室温上升到100℃到200℃的温度，并且随后下降到室温。在形成保护绝缘层之前，该热处理可在减小的压力下进行。在减小的压力下，可缩短热处理时间。例如，该热处理可代替第二热处理来进行，或者可在第二热处理之前或之后进行。
接着，在保护绝缘层144上形成层间绝缘层146(参见图6A)。层间绝缘层146可通过PVD法、CVD法等形成。可使用诸如氧化硅、氮氧化硅、氮化硅、氧化铪、氧化铝、或氧化钽之类无机绝缘材料来形成层间绝缘层146。在形成层间绝缘层146之后，层间绝缘层146的表面优选通过CMP、蚀刻等来平面化。
接着，在层间绝缘层146、保护绝缘层144、以及栅绝缘层138中形成到达电极136a、136b和136c、以及源电极或漏电极142a和142b的开口。然后，导电层148被形成为嵌入这些开口(参见图6B)。这些开口可通过诸如使用掩模的蚀刻之类的方法来形成。该掩模可通过诸如使用光掩模的曝光之类的方法来形成。湿法蚀刻或干法蚀刻可被用作该蚀刻；干法蚀刻优选在微型制造方面使用。可通过诸如PVD法或CVD法之类的膜形成方法来形成导电层148。例如，可使用诸如钼、钛、铬、钽、钨、铝、铜、钕、或钪、或者这些材料中的任一种的合金或化合物(例如，氮化物)之类的导电材料来形成导电层148。
具体地，有可能采用例如其中在包括开口的区域中通过PVD法形成钛薄膜且通过CVD法形成氮化钛薄膜、并且随后钨膜被形成为嵌入开口的方法。在此，通过PVD法而形成的钛膜具有减小在与层间绝缘层146的界面处的氧化膜以减小与下电极(在此，电极136a、136b和136c、以及源电极或漏电极142a和142b)的接触电阻的功能。在形成钛膜之后形成的氮化钛膜具有防止导电材料扩散的阻挡功能。在形成钛、氮化钛等的阻挡膜之后，可通过电镀法形成铜膜。
在形成导电层148之后，通过蚀刻、CMP等去除导电层148的一部分，从而露出层间绝缘层146，并且形成电极150a、150b、150c、150d和150e(参见图6C)。注意，当通过去除导电层148的一部分来形成电极150a、150b、150c、150d和150e时，优选执行该工艺以使这些表面平面化。当层间绝缘层146、以及电极150a、150b、150c、150d和150e的表面以此方式平面化时，可在后来的步骤中顺利地形成电极、布线、绝缘层、半导体层等。
然后，形成绝缘层152，并且在绝缘层152中形成到达电极150a、150b、150c、150d和150e的开口。在导电层被形成为嵌入开口之后，通过蚀刻、CMP等来去除导电层的一部分。由此，露出绝缘层152，并且形成电极154a、154b、154c和154d(参见图6D)。该步骤类似于形成电极150a等的步骤；因此，省略详细描述。
在晶体管164通过上述方法形成的情况下，氧化物半导体层140中的氢浓度小于或等于5×1019原子/cm3，而晶体管164的截止电流小于或等于1×10-13A。如上所述，可通过施加通过氢浓度的充分降低而高度提纯的氧化物半导体层140来获取具有良好特性的晶体管164。此外，有可能制造具有良好特性、且包括使用除下部中的氧化物半导体以外的材料而形成的晶体管160和162、以及使用上部中的氧化物半导体而形成的晶体管164的半导体器件。
注意，在此描述图2A所示的半导体器件的制造步骤。图2B、2C和2D所示的半导体器件还可以类似于图2A所示的半导体器件的方式制造。
注意，给出碳化硅(例如，4H-SiC)作为可与氧化物半导体比拟的半导体材料。氧化物半导体和4H-SiC具有一些共性。载流子密度是这些共性之一。根据费米-狄拉克分布，氧化物半导体的载流子密度被估计为约10-7/cm3。载流子密度的该值类似于4H-SiC中的载流子密度极小，为6.7×10-11/cm3。当氧化物半导体的载流子密度与硅的本征载流子密度(约1.4×1010/cm3)比较时，可容易地理解氧化物半导体的载流子密度相当地低。
此外，氧化物半导体的能带隙为3.0eV至3.5eV，而4H-SiC的能带隙为3.26eV。由此，氧化物半导体和碳化硅的相似之处在于，它们都是宽带隙半导体。
另一方面，氧化物半导体和碳化硅之间存在一主要的差异，即，处理温度。由于碳化硅一般需要在1500℃至2000℃进行热处理，因此难以形成碳化硅、以及使用除碳化硅以外的半导体材料而形成的半导体元件的叠层。这是因为在这些高温下损坏了半导体衬底、半导体元件等。同时，氧化物半导体可通过在300℃至500℃(小于或等于玻璃转变温度；高达700℃)的热处理来形成；因此，有可能通过使用除氧化物半导体层以外的半导体材料来形成集成电路，并且随后形成包括氧化物半导体的半导体元件。
另外，与碳化硅相比，氧化物半导体是有利的，因为可使用诸如玻璃衬底之类的低耐热性衬底。此外，氧化物半导体不需要在高温下进行热处理，从而与碳化硅相比可充分地降低能量成本，这是另一优点。
虽然对诸如态密度(DOS)之类的氧化物半导体性质已进行了大量研究，但是它们不包括充分减小DOS本身的思路。根据所公开发明的一个实施例，通过去除可影响DOS的水或氢来形成高度提纯的氧化物半导体。这是基于充分减小DOS本身的思路。这种高度提纯的氧化物半导体允许制造非常优良的工业产品。
此外，很有可能通过将氧供应到通过氧空位而生成的金属的悬空键、以及减小因氧空位造成的DOS来形成更加高度提纯(i型)的氧化物半导体。例如，包含过量氧的氧化膜被形成为与沟道形成区紧密接触，并且随后将氧从氧化膜供应到沟道形成区，从而可减小因氧空位造成的DOS。
据说，氧化物半导体的缺陷归因于因过量氢造成的导带下的浅能级、因缺氧造成的深能级等。作为技术思想，彻底地去除氢、以及充分地供应氧用于消除这种缺陷可能是正确的。
氧化物半导体一般被认为是n型半导体；然而，根据所公开发明的一个实施例，i型半导体通过去除杂质(尤其是水和氢)来实现。在这个方面，可以说，所公开发明的一个实施例包括新颖的技术思路，因为它与诸如添加有杂质的硅之类的i型半导体不同。
<包括氧化物半导体的晶体管的导电机制>
将参考图12、图13A和13b、图14A和14b、以及图15来描述包括氧化物半导体的晶体管的导电机制。注意，以下描述只是一种考虑，而不否定本发明的有效性。
图12是包含氧化物半导体的倒交错晶体管(薄膜晶体管)的截面图。氧化物半导体层(OS)隔着栅绝缘层(GI)设置在栅电极(GE1)上，并且源电极(S)和漏电极(D)设置在该氧化物半导体层上。此外，背栅(GE2)隔着绝缘层设置在源电极和漏电极上。
图13A和13B是图12中的截面A-A’的能带图(示意图)。图13A示出源极和漏极之间的电位差为0(源极和漏极具有相同的电位，VD＝0V)的情况。图13B示出漏极的电位高于源极的电位(VD>0)的情况。
图14A和14B是沿图12中的B-B’的能带图(示意图)。图14A示出向栅极(GE1)施加正电压(VG＞0)的状态，即，载流子(电子)在源极和漏极之间流动的导通状态。图14B示出向栅极(GE1)施加负电压(VG＜0)的状态，即，截止状态(其中少数载流子不流动)。
图15示出真空能级、金属的功函数以及氧化物半导体的电子亲和性(χ)之间的关系。
金属简并，并且费米能级存在于导带中。同时，常规的氧化物半导体是n型，并且费米能级(Ef)远离带隙中心的本征费米能级(Ei)并位于导带附近。已知氧化物半导体中的氢部分地变成施主，并且是产生n型氧化物半导体的原因之一。
相反，根据所公开发明的一个实施例的氧化物半导体以如下方式变成本征(i型)或接近本征的氧化物半导体：为了高度提纯从氧化物半导体去除作为产生n型氧化物半导体的原因的氢，以使氧化物半导体尽可能少地包括除氧化物半导体的主要组分以外的元素(杂质元素)。即，本发明的一个实施例的特征在于，不是通过添加杂质元素而是通过消除诸如氢和水之类的杂质来使得氧化物半导体成为或接近高度提纯的i型(本征)半导体。由此，费米能级(Ef)可与本征费米能级(Ei)相当。
在氧化物半导体的带隙(Eg)为3.15eV的情况下，其电子亲和性(χ)为4.3eV。源电极或漏电极中所包含的钛(Ti)的功函数基本上等于氧化物半导体的电子亲和性(χ)。在此情况下，在金属和氧化物半导体之间的界面处不形成对电子的肖特基势垒。
即，在金属的功函数等于氧化物半导体的电子亲和性(χ)的情况下，当金属和氧化物半导体彼此接触时示出图13A中的这种能带图(示意图)。
在图13B中，黑点(·)表示电子。图13B示出向漏极施加一正电压(VD＞0)而不向栅极施加一电压(VG＝0)的情况(由虚线示出)、以及向漏极施加一正电压(VD＞0)且向栅极施加一正电压(VG＞0)的情况(由实线示出)。当向栅极供应一正电位(VD＞0)且向漏极施加一正电位时，电子跨过要注入氧化物半导体的势垒(h)，并且流向漏极。势垒(h)的高度取决于栅电压和漏电压。当向栅极供应一正电压(VG＞0)且施加一正的漏电压时，势垒(h)的高度低于图13A中未施加电压的势垒的高度，即，带隙(Eg)的一半。在不向栅极施加一电压的情况下，由于高电位势垒，载流子(电子)未从电极注入氧化物半导体侧，从而电流不流动，这意味着截止状态。另一方面，当向栅极施加正电压时，电位垒势减小，并且由此电流流动，这意味着导通状态。
此时，如图14A所示，电子在栅绝缘层和高度提纯的氧化物半导体之间的界面附近(其中氧化物半导体在能量方面是稳定的底部)行进。
如图14B所示，当向栅电极(GE1)供应负电位时，作为少数载流子的空穴基本上不存在。由此，等离子基本上接近于0。
以此方式，通过高度提纯以尽可能少地包含除其主要元素以外的元素(即，杂质元素)，氧化物半导体层变成本征的(i型半导体)或基本本征的。由此，氧化物半导体和栅绝缘层之间的界面的特性变得明显。为此，栅绝缘层需要形成良好的与氧化物半导体的界面。具体地，优选使用以下绝缘层，例如：通过使用用在VHF带至微波带的范围内的电源频率生成的高密度等离子体的CVD法而形成的绝缘层，或者通过溅射法而形成的绝缘层。
当氧化物半导体和栅绝缘层之间的界面在高度提纯氧化物半导体时变为良好时，在晶体管具有1×104μm的沟道宽度W和3μm的沟道长度L的情况下，例如，有可能实现小于或等于10-13A的截止电流、以及0.1V/dec的子阈值摆动(S值)(具有100nm厚的栅绝缘层)。
当如上所述高度提纯氧化物半导体层以尽可能少地包含除其主要元素以外的元素(即，杂质元素)时，薄膜晶体管可以良好的方式操作。
<变体示例>
图7、图8A和8B、图9A和9B、以及图10A和10B示出半导体器件的结构的变体示例。注意，作为变体示例，在下文中将描述包括不同于以上所述的结构的晶体管164的半导体器件。即，晶体管160和晶体管162的结构与以上结构相同。
图7示出包括晶体管164的半导体器件的示例，在该晶体管164中栅电极136d置于氧化物半导体层140下，而源电极或漏电极142a和142b与氧化物半导体层140的底面接触。注意，顶部结构可适当地改变以对应于截面；因此，在此只示出截面。
图7中的结构和图3A中的结构之间的重大差异在于，氧化物半导体层140连接到源电极或漏电极142a和142b的位置。即，氧化物半导体层140的顶面与图3A的结构中的源电极或漏电极142a和142b接触，而氧化物半导体层140的底面与图7的结构中的源电极或漏电极142a和142b接触。此外，接触位置的不同导致其他电极、绝缘层等的不同排列。每一组件的细节与图3A和3B的细节相同。
具体地，图7所示的半导体器件包括设置在层间绝缘层128上的栅电极136d、设置在栅电极136d上的栅绝缘层138、设置在栅绝缘层138上的源电极或漏电极142a和142b、以及与源电极或漏电极142a和142b的顶面接触的氧化物半导体层140。
在此，栅电极136d被设置成嵌入在层间绝缘层128上形成的绝缘层132。类似于栅电极136d，电极136a、电极136b、以及电极136c被形成为分别与源电极或漏电极130a、源电极或漏电极130b、以及电极130c接触。
保护绝缘层144设置在晶体管164上，从而与氧化物半导体层140的一部分接触。层间绝缘层146设置在保护绝缘层144上。在保护绝缘层144和层间绝缘层146中形成到达源电极或漏电极142a以及源电极或漏电极142b的开口。电极150d和电极150e被形成为分别通过相应开口与源电极或漏电极142a以及源电极或漏电极142b接触。类似于电极150d和150e，电极150a、150b和150c被形成为分别通过设置在栅绝缘层138、保护绝缘层144、以及层间绝缘层146中的开口与电极136a、136b和136c接触。
绝缘层152设置在层间绝缘层146上。电极154a、154b、154c和154d被设置成嵌入绝缘层152。电极154a与电极150a接触。电极154b与电极150b接触。电极154c与电极150c和电极150d接触。电极154d与电极150e接触。
图8A和8B各自示出其中栅电极136d置于氧化物半导体层140上的半导体器件的结构的示例。图8A示出其中源电极或漏电极142a和142b与氧化物半导体层140的底面接触的结构的示例。图8B示出其中源电极或漏电极142a和142b与氧化物半导体层140的顶面接触的结构的示例。
图8A和8B中的结构与图3A和图7中的结构之间的重大差异在于，栅电极136d置于氧化物半导体层140上。此外，图8A中的结构和图8B中的结构的重大差异在于，源电极或漏电极142a和142b与氧化物半导体层140的底面或顶面接触。此外，这些差异导致其他电极、绝缘层等的不同排列。每一组件的细节与图3A和3B等的细节相同。
具体地，图8A所示的半导体器件包括设置在层间绝缘层128上的源电极或漏电极142a和142b、与源电极或漏电极142a和142b的顶面接触的氧化物半导体层140、设置在氧化物半导体层140上的栅绝缘层138、以及在与氧化物半导体层140重叠的区域中设置在栅绝缘层138上的栅电极136d。
图8B中的半导体器件包括设置在层间绝缘层128上的氧化物半导体层140、设置成与氧化物半导体层140的顶面接触的源电极或漏电极142a和142b、设置在氧化物半导体层140以及源电极或漏电极142a和142b上的栅绝缘层138、以及在与氧化物半导体层140重叠的区域中设置在栅绝缘层138上的栅电极136d。
注意，在图8A和8B中的结构中，有时从图3A和3B等中的结构中省略组件(例如，电极150a或电极154a)。在此情况下，可获取诸如简化制造工艺之类的辅助效果。毋庸赘言，在图3A和3B等中的结构中，可省略不重要的组件。
图9A和9B各自示出其中元件的尺寸相对较大且栅电极136d置于氧化物半导体层140下的情况的示例。在此情况下，对表面的平面度和覆盖率的要求相对适中，从而不一定形成嵌入绝缘层的布线、电极等。例如，可在形成导电层之后通过溅射来形成栅电极136d等。注意，虽然在此未示出，但是晶体管160和晶体管162可以类似的方式形成。
图9A中的结构和图9B中的结构的重大差异在于，源电极或漏电极142a和142b与氧化物半导体层140的底面或顶面接触。此外，该差异导致其他电极、绝缘层等以不同的方式排列。每一组件的细节与图3A和3B等的细节相同。
具体地，图9A中的半导体器件包括设置在层间绝缘层128上的栅电极136d、设置在栅电极136d上的栅绝缘层138、设置在栅绝缘层138上的源电极或漏电极142a和142b、以及与源电极或漏电极142a和142b的顶面接触的氧化物半导体层140。
图9B中的半导体器件包括设置在层间绝缘层128上的栅电极136d、设置在栅电极136d上的栅绝缘层138、设置在栅绝缘层138上以与栅电极136d重叠的氧化物半导体层140、以及设置成与氧化物半导体层140的顶面接触的源电极或漏电极142a和142b。
注意，同样在图9A和9B中的结构中，有时从图3A和3B中的结构中省略组件。同样在此情况下，可获取诸如简化制造工艺之类的辅助效果。
图10A和10B各自示出其中元件的尺寸相对较大且栅电极136d置于氧化物半导体层140上的情况的示例。同样在此情况下，对表面的平面度和覆盖率的要求相对适中，从而不一定需要形成嵌入绝缘层的布线、电极等。例如，可在形成导电层之后通过溅射来形成栅电极136d等。注意，虽然在此未示出，但是晶体管160和晶体管162可以类似的方式形成。
图10A中的结构和图10B中的结构的重大差异在于，源电极或漏电极142a和142b与氧化物半导体层140的底面或顶面接触。此外，该差异导致其他电极、绝缘层等以不同的方式排列。每一组件的细节与图3A和3B等的细节相同。
具体地，图10A中的半导体器件包括设置在层间绝缘层128上的源电极或漏电极142a和142b、与源电极或漏电极142a和142b的顶面接触的氧化物半导体层140、设置在源电极或漏电极142a和142b以及氧化物半导体层140上的栅绝缘层138、以及在与氧化物半导体层140重叠的区域中设置在栅绝缘层138上的栅电极136d。
图10B中的半导体器件包括设置在层间绝缘层128上的氧化物半导体层140、设置成与氧化物半导体层140的顶面接触的源电极或漏电极142a和142b、设置在源电极或漏电极142a和142b以及氧化物半导体层140上的栅绝缘层138、以及在与氧化物半导体层140重叠的区域中设置在栅绝缘层138上的栅电极136d。
注意，同样在图10A和10B中的结构中，有时从图3A和3B中的结构中省略组件。同样在此情况下，可获取诸如简化制造工艺之类的辅助效果。
如上所述，可根据所公开发明的一个实施例来实现具有新颖结构的半导体器件。在本实施例中，描述其中晶体管164堆叠在晶体管160和晶体管162上的半导体器件的示例；然而，半导体器件的结构不限于该结构。此外，本实施例示出其中晶体管164的沟道长度方向与晶体管160和162的沟道长度方向垂直的示例；然而，晶体管160、162和164之间的位置关系不限于该示例。另外，晶体管160和晶体管162可被设置成与晶体管164重叠。
在本实施例中，为了简单起见描述具有最小存储单元的半导体器件；然而，半导体器件的结构不限于此。可通过适当地连接多个半导体器件来形成更高级的半导体器件。布线配置不限于图1A和1B以及图2A至2D中的布线配置，并且可适当地改变。
在根据本实施例的半导体器件中，由于晶体管164具有低截止电流，因此输入信号可保持长时间段。因此，可提供其中可保持输入信号的半导体器件(例如，逆变器电路)。
本实施例中所描述的结构和方法可与其他实施例中所描述的任一种结构和方法适当地组合。
(实施例2)
在本实施例中，将参考图11A至11F来描述配备有以上实施例中所获取的半导体器件的电子设备的示例。在以上实施例中所获取的半导体器件中，即使在不供电时也可保持数据。另外，半导体器件在写入或擦除输入信号的情况下不劣化。此外，半导体器件以高速操作。由此，通过使用半导体器件，可提供具有新颖结构的电子设备。注意，集成根据以上实施例的半导体器件以安装在电路板等上，并且由此将其嵌入每一电子设备中。
图11A示出包括根据以上实施例的半导体器件的膝上型个人计算机。膝上型个人计算机包括主体301、外壳302、显示部分303、键盘304等。
图11B示出包括根据以上实施例的半导体器件的便携式数字助理(PDA)。主体311包括显示部分313、外部接口315、操作键314等。此外，指示笔312被设置为用于操作的附件。
图11C示出电子书320作为包括根据以上实施例的半导体器件的电子纸的示例。电子书320包括两个外壳：外壳321和外壳323。外壳321通过铰链337与外壳323组合，从而可以铰链337为轴来打开和关闭电子书320。这种结构允许电子书320被用作纸书。
外壳321包括显示部分325，而外壳323包括显示部分327。显示部分325和显示部分327可显示连续图像或不同图像。用于显示不同图像的结构允许文本在右显示部分(图11C中的显示部分325)上显示、并且允许图像在左显示部分(图11C中的显示部分327)上显示。
图11C示出外壳321包括操作部分等的情况的示例。例如，外壳321包括电源按钮331、控制键333、扬声器335等。控制键333允许翻页。注意，还可在设置有显示部分的外壳的表面上设置键盘、定点设备等。此外，外部连接端子(耳机端子、USB端子、可连接到诸如AC适配器和USB电缆之类的各种电缆的端子等)、记录介质插入部分等可设置在外壳的背面或侧面上。电子书320还可用作电子词典。
另外，电子书320可具有能够无线地发送和接收数据的结构。通过无线通信，可从电子书服务器购买和下载期望的图书数据等。
注意，可在任何领域中使用电子书，只要显示数据即可。例如，可将电子纸应用于海报、诸如火车等车辆中的广告、诸如信用卡之类的各种卡、以及电子书。
图11D示出包括根据以上实施例的半导体器件的蜂窝电话。该蜂窝电话包括两个外壳：外壳340和外壳341。外壳341包括显示面板342、扬声器343、话筒344、定点设备346、相机镜头347、外部连接端子348等。外壳340包括用于对该蜂窝电话充电的太阳能电池349、外部存储槽350等。天线被嵌入外壳341中。
显示面板342包括触摸面板。在图11D中，用虚线示出被显示为图像的多个控制键345。注意，该蜂窝电话包括用于将从太阳能电池349输出的电压增加到每一个电路所需的电压的升压电路。除了以上结构以外，非接触式IC芯片、小的记录设备等可被嵌入该蜂窝电话中。
显示面板342的显示取向根据应用模式而适当地变化。此外，相机镜头347设置在与显示面板342相同的表面上，从而该蜂窝电话可被用作视频电话。扬声器343和话筒344可被用于视频电话呼叫、记录、播放声音等、以及语音呼叫。此外，在图11D中被示为未折叠的外壳340和341可通过滑动彼此重叠。由此，该蜂窝电话可处于便携使用的合适尺寸。
外部连接端子348可连接到AC适配器、以及诸如USB电缆之类的各种电缆，该外部连接端子348允许对蜂窝电话的充电、以及数据通信。另外，可通过将记录介质插入外部存储器槽350来保存和移动更大量的数据。除了以上功能以外，可提供红外通信功能、电视接收功能等。
图11E示出包括根据以上实施例的半导体器件的数码相机。该数码相机包括主体361、显示部分A 367、目镜部分363、操作开关364、显示部分B 365、电池366等。
图11F示出包括根据以上实施例的半导体器件的电视机。电视机370包括设置有显示部分373的外壳371。可在显示部分373上显示图像。在此，外壳371由支架375支承。
可通过外壳370中所包括的操作开关、或者通过单独提供的遥控器380来操作电视机370。可通过遥控器380中所包括的控制键379来控制频道和音量，并且由此可控制显示部分373上所显示的图像。此外，遥控器380可设置有用于显示从遥控器380输出的数据的显示部分377。
注意，电视机370优选包括接收器、调制解调器等。利用该接收器，可接收一般的电视广播。此外，当电视机370经由调制解调器通过有线或无线连接而连接到通信网络时，可进行单向(从发射器到接收器)或双向(在发射器与接收器之间、接收器之间等)数据通信。
本实施例中所描述的结构和方法可与其他实施例中所描述的任一种结构和方法适当地组合。
本申请基于2009年10月29日向日本专利局提交的日本专利申请S/N.2009-249328，该申请的全部内容通过引用结合于此。

Claims (13)

1.一种半导体器件，包括：
位于衬底上的第一晶体管，所述第一晶体管具有包括氧化物半导体层的第一沟道形成区；以及
位于所述衬底上的具有第二晶体管的逻辑电路，所述第二晶体管具有包括半导体材料的第二沟道形成区，
其中，所述逻辑电路具有一个输入端子，
其中，所述第一晶体管的源电极和漏电极之一电连接到所述逻辑电路的所述输入端子，
其中，输入信号通过所述第一晶体管被施加到所述逻辑电路的所述输入端子，并且
其中，所述第一晶体管设置在所述第二晶体管上方。
2.一种半导体器件，包括：
位于衬底上的第一晶体管，所述第一晶体管具有包括氧化物半导体层的第一沟道形成区；以及
位于所述衬底上的具有第二晶体管的逻辑电路，所述第二晶体管具有包括半导体材料的第二沟道形成区，
其中，所述逻辑电路具有一个输入端子，
其中，所述第一晶体管的源电极和漏电极之一电连接到所述逻辑电路的所述输入端子，
其中，所述第一晶体管被配置为当使该第一晶体管截止时保持要被施加到所述逻辑电路的所述输入端子的输入信号，
其中，所述第一晶体管设置在所述第二晶体管上方，并且
其中，所述氧化物半导体层包括In、Ga和Zn。
3.如权利要求1或2所述的半导体器件，其特征在于，所述第一晶体管的截止电流为1×10-13A或更小。
4.一种半导体器件，包括：
位于衬底上的第一晶体管，所述第一晶体管包括第一沟道形成区、第一栅电极、第一源电极和第一漏电极；
位于所述衬底上的第二晶体管，所述第二晶体管包括第二沟道形成区、第二栅电极、第二源电极和第二漏电极；以及
位于所述衬底上的第三晶体管，所述第三晶体管包括第三沟道形成区、第三栅电极、第三源电极和第三漏电极，
其中，所述第一沟道形成区和所述第二沟道形成区设置在包括半导体材料的相同层中，
其中，所述第三沟道形成区包括氧化物半导体层，
其中，所述第一源电极和所述第一漏电极中的一个电连接至所述第二源电极和所述第二漏电极中的一个，且
其中，所述第一栅电极、所述第二栅电极以及所述第三源电极和所述第三漏电极中的一个彼此电连接。
5.一种半导体器件，包括：
位于衬底上的第一晶体管，所述第一晶体管包括第一沟道形成区、第一栅电极、第一源电极和第一漏电极；
位于所述衬底上的第二晶体管，所述第二晶体管包括第二沟道形成区、第二栅电极、第二源电极和第二漏电极；以及
位于所述衬底上的第三晶体管，所述第三晶体管包括第三沟道形成区、第三栅电极、第三源电极和第三漏电极，
其中，所述第一沟道形成区和所述第二沟道形成区包括半导体材料，
其中，所述第三沟道形成区包括氧化物半导体层，
其中，所述第一源电极和所述第一漏电极中的一个电连接至所述第二源电极和所述第二漏电极中的一个，
其中，所述第一源电极电连接至所述第一栅电极，且
其中，所述第二栅电极电连接至所述第三源电极和所述第三漏电极之一。
6.如权利要求4或5所述的半导体器件，其特征在于，还包括电连接到所述第一栅电极、所述第二栅电极、以及所述第三源电极和所述第三漏电极之一的电容器。
7.如权利要求4或5所述的半导体器件，其特征在于，所述第一晶体管是p沟道晶体管，并且所述第二晶体管是n沟道晶体管。
8.如权利要求4或5所述的半导体器件，其特征在于，所述第三晶体管设置在所述第一晶体管和所述第二晶体管上方。
9.如权利要求4或5所述的半导体器件，其特征在于，所述氧化物半导体层包括In、Ga和Zn。
10.如权利要求1、2、4和5中任一项所述的半导体器件，其特征在于，所述半导体材料是硅。
11.如权利要求1、2、4和5中任一项所述的半导体器件，其特征在于，所述半导体材料是晶体硅。
12.如权利要求1、2、4和5中任一项所述的半导体器件，其特征在于，所述氧化物半导体层中的氢浓度为5×1019原子/cm3或更少。
13.如权利要求1、2、4和5中任一项所述的半导体器件，其特征在于，所述氧化物半导体层具有晶体，该晶体的c轴垂直于所述氧化物半导体层的表面。
CN201510157961.8A 2009-10-29 2010-09-29 半导体器件 Active CN104733033B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2009-249328 2009-10-29
JP2009249328 2009-10-29
CN201080049798.9A CN102598247B (zh) 2009-10-29 2010-09-29 半导体器件

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
CN201080049798.9A Division CN102598247B (zh) 2009-10-29 2010-09-29 半导体器件

Publications (2)

Publication Number Publication Date
CN104733033A CN104733033A (zh) 2015-06-24
CN104733033B true CN104733033B (zh) 2018-03-02

Family

ID=43921778

Family Applications (2)

Application Number Title Priority Date Filing Date
CN201080049798.9A Active CN102598247B (zh) 2009-10-29 2010-09-29 半导体器件
CN201510157961.8A Active CN104733033B (zh) 2009-10-29 2010-09-29 半导体器件

Family Applications Before (1)

Application Number Title Priority Date Filing Date
CN201080049798.9A Active CN102598247B (zh) 2009-10-29 2010-09-29 半导体器件

Country Status (9)

Country Link
US (3) US9202546B2 (zh)
EP (1) EP2494594B1 (zh)
JP (4) JP5611762B2 (zh)
KR (3) KR101969279B1 (zh)
CN (2) CN102598247B (zh)
MY (1) MY164205A (zh)
SG (1) SG10201406934WA (zh)
TW (2) TWI555171B (zh)
WO (1) WO2011052351A1 (zh)

Families Citing this family (93)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
SG10201910510UA (en) 2009-10-29 2020-01-30 Semiconductor Energy Lab Semiconductor device
EP2494599B1 (en) 2009-10-30 2020-10-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
EP2494597A4 (en) 2009-10-30 2015-03-18 Semiconductor Energy Lab SEMICONDUCTOR COMPONENT
KR20190124813A (ko) 2009-11-20 2019-11-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
CN102668063B (zh) 2009-11-20 2015-02-18 株式会社半导体能源研究所 半导体装置
WO2011065183A1 (en) 2009-11-24 2011-06-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including memory cell
KR101913111B1 (ko) 2009-12-18 2018-10-31 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
CN104716139B (zh) 2009-12-25 2018-03-30 株式会社半导体能源研究所 半导体装置
WO2011077946A1 (en) * 2009-12-25 2011-06-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US8780629B2 (en) 2010-01-15 2014-07-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and driving method thereof
US8415731B2 (en) 2010-01-20 2013-04-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor storage device with integrated capacitor and having transistor overlapping sections
US8664658B2 (en) 2010-05-14 2014-03-04 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
WO2012002186A1 (en) 2010-07-02 2012-01-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR101859361B1 (ko) 2010-07-16 2018-05-21 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
JP2013009285A (ja) 2010-08-26 2013-01-10 Semiconductor Energy Lab Co Ltd 信号処理回路及びその駆動方法
JP2012256821A (ja) 2010-09-13 2012-12-27 Semiconductor Energy Lab Co Ltd 記憶装置
TWI543158B (zh) 2010-10-25 2016-07-21 半導體能源研究所股份有限公司 半導體儲存裝置及其驅動方法
US9443984B2 (en) * 2010-12-28 2016-09-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US9048142B2 (en) 2010-12-28 2015-06-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US8681533B2 (en) 2011-04-28 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Memory circuit, signal processing circuit, and electronic device
US8476927B2 (en) 2011-04-29 2013-07-02 Semiconductor Energy Laboratory Co., Ltd. Programmable logic device
US8446171B2 (en) 2011-04-29 2013-05-21 Semiconductor Energy Laboratory Co., Ltd. Signal processing unit
US8709922B2 (en) * 2011-05-06 2014-04-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR101874144B1 (ko) 2011-05-06 2018-07-03 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 기억 장치
TWI568181B (zh) 2011-05-06 2017-01-21 半導體能源研究所股份有限公司 邏輯電路及半導體裝置
TWI541978B (zh) * 2011-05-11 2016-07-11 半導體能源研究所股份有限公司 半導體裝置及半導體裝置之驅動方法
TWI536502B (zh) 2011-05-13 2016-06-01 半導體能源研究所股份有限公司 記憶體電路及電子裝置
KR101957315B1 (ko) * 2011-05-13 2019-03-12 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
WO2012157472A1 (en) 2011-05-13 2012-11-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
TWI570891B (zh) * 2011-05-17 2017-02-11 半導體能源研究所股份有限公司 半導體裝置
TWI614995B (zh) * 2011-05-20 2018-02-11 半導體能源研究所股份有限公司 鎖相迴路及使用此鎖相迴路之半導體裝置
JP5947099B2 (ja) 2011-05-20 2016-07-06 株式会社半導体エネルギー研究所 半導体装置
US8508256B2 (en) 2011-05-20 2013-08-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor integrated circuit
TWI616873B (zh) * 2011-05-20 2018-03-01 半導體能源研究所股份有限公司 儲存裝置及信號處理電路
JP5951351B2 (ja) 2011-05-20 2016-07-13 株式会社半導体エネルギー研究所 加算器及び全加算器
TWI573136B (zh) 2011-05-20 2017-03-01 半導體能源研究所股份有限公司 儲存裝置及信號處理電路
WO2012161059A1 (en) 2011-05-20 2012-11-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for driving the same
US8669781B2 (en) * 2011-05-31 2014-03-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9166055B2 (en) * 2011-06-17 2015-10-20 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US8952377B2 (en) * 2011-07-08 2015-02-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP6013685B2 (ja) 2011-07-22 2016-10-25 株式会社半導体エネルギー研究所 半導体装置
CN103022012B (zh) 2011-09-21 2017-03-01 株式会社半导体能源研究所 半导体存储装置
US9117916B2 (en) 2011-10-13 2015-08-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising oxide semiconductor film
US8981367B2 (en) 2011-12-01 2015-03-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9076505B2 (en) 2011-12-09 2015-07-07 Semiconductor Energy Laboratory Co., Ltd. Memory device
JP2013161878A (ja) * 2012-02-02 2013-08-19 Renesas Electronics Corp 半導体装置、および半導体装置の製造方法
US9208849B2 (en) 2012-04-12 2015-12-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for driving semiconductor device, and electronic device
US9285848B2 (en) 2012-04-27 2016-03-15 Semiconductor Energy Laboratory Co., Ltd. Power reception control device, power reception device, power transmission and reception system, and electronic device
JP6173007B2 (ja) * 2012-04-27 2017-08-02 株式会社半導体エネルギー研究所 半導体集積回路
JP6126419B2 (ja) 2012-04-30 2017-05-10 株式会社半導体エネルギー研究所 半導体装置、電子機器
JP6377317B2 (ja) 2012-05-30 2018-08-22 株式会社半導体エネルギー研究所 プログラマブルロジックデバイス
US9135182B2 (en) 2012-06-01 2015-09-15 Semiconductor Energy Laboratory Co., Ltd. Central processing unit and driving method thereof
US9312390B2 (en) * 2012-07-05 2016-04-12 Semiconductor Energy Laboratory Co., Ltd. Remote control system
KR102227591B1 (ko) * 2012-10-17 2021-03-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
JP6223198B2 (ja) 2013-01-24 2017-11-01 株式会社半導体エネルギー研究所 半導体装置
JP2014195241A (ja) 2013-02-28 2014-10-09 Semiconductor Energy Lab Co Ltd 半導体装置
JP2014195243A (ja) 2013-02-28 2014-10-09 Semiconductor Energy Lab Co Ltd 半導体装置
US9612795B2 (en) 2013-03-14 2017-04-04 Semiconductor Energy Laboratory Co., Ltd. Data processing device, data processing method, and computer program
JP6396671B2 (ja) 2013-04-26 2018-09-26 株式会社半導体エネルギー研究所 半導体装置
TWI631711B (zh) 2013-05-01 2018-08-01 半導體能源研究所股份有限公司 半導體裝置
KR102282108B1 (ko) 2013-06-13 2021-07-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US9343288B2 (en) * 2013-07-31 2016-05-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP6570817B2 (ja) 2013-09-23 2019-09-04 株式会社半導体エネルギー研究所 半導体装置
JP2015084418A (ja) 2013-09-23 2015-04-30 株式会社半導体エネルギー研究所 半導体装置
WO2015052991A1 (ja) * 2013-10-09 2015-04-16 シャープ株式会社 半導体装置およびその製造方法
US9349418B2 (en) 2013-12-27 2016-05-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for driving the same
US9691799B2 (en) 2014-02-24 2017-06-27 Lg Display Co., Ltd. Thin film transistor substrate and display using the same
US9881986B2 (en) 2014-02-24 2018-01-30 Lg Display Co., Ltd. Thin film transistor substrate and display using the same
US10186528B2 (en) 2014-02-24 2019-01-22 Lg Display Co., Ltd. Thin film transistor substrate and display using the same
EP2911202B1 (en) 2014-02-24 2019-02-20 LG Display Co., Ltd. Thin film transistor substrate and display using the same
US9214508B2 (en) 2014-02-24 2015-12-15 Lg Display Co., Ltd. Thin film transistor substrate with intermediate insulating layer and display using the same
US10985196B2 (en) 2014-02-24 2021-04-20 Lg Display Co., Ltd. Thin film transistor substrate with intermediate insulating layer and display using the same
US10325937B2 (en) 2014-02-24 2019-06-18 Lg Display Co., Ltd. Thin film transistor substrate with intermediate insulating layer and display using the same
EP2911195B1 (en) 2014-02-24 2020-05-27 LG Display Co., Ltd. Thin film transistor substrate and display using the same
JP6635670B2 (ja) 2014-04-11 2020-01-29 株式会社半導体エネルギー研究所 半導体装置
JP6580863B2 (ja) 2014-05-22 2019-09-25 株式会社半導体エネルギー研究所 半導体装置、健康管理システム
KR102582740B1 (ko) * 2014-05-30 2023-09-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 이의 제조 방법, 및 전자 장치
US10204898B2 (en) 2014-08-08 2019-02-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic device
JP2016111677A (ja) 2014-09-26 2016-06-20 株式会社半導体エネルギー研究所 半導体装置、無線センサ、及び電子機器
JP6615565B2 (ja) 2014-10-24 2019-12-04 株式会社半導体エネルギー研究所 半導体装置
JP6689062B2 (ja) 2014-12-10 2020-04-28 株式会社半導体エネルギー研究所 半導体装置
JP6717604B2 (ja) 2015-02-09 2020-07-01 株式会社半導体エネルギー研究所 半導体装置、中央処理装置及び電子機器
JP2016225613A (ja) * 2015-05-26 2016-12-28 株式会社半導体エネルギー研究所 半導体装置及び半導体装置の駆動方法
US9773787B2 (en) 2015-11-03 2017-09-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, memory device, electronic device, or method for driving the semiconductor device
US10334196B2 (en) 2016-01-25 2019-06-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
CN116782639A (zh) 2016-02-12 2023-09-19 株式会社半导体能源研究所 半导体装置及其制造方法
US10008502B2 (en) 2016-05-04 2018-06-26 Semiconductor Energy Laboratory Co., Ltd. Memory device
KR102458660B1 (ko) 2016-08-03 2022-10-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치 및 전자 기기
DE112018002779T5 (de) 2017-06-02 2020-04-02 Semiconductor Energy Laboratory Co., Ltd. Halbleitervorrichtung, elektronische Komponente und elektronisches Gerät
US11152366B2 (en) 2017-06-08 2021-10-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for driving semiconductor device
US10593693B2 (en) 2017-06-16 2020-03-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
US11682667B2 (en) 2017-06-27 2023-06-20 Semiconductor Energy Laboratory Co., Ltd. Memory cell including cell transistor including control gate and charge accumulation layer
US10665604B2 (en) 2017-07-21 2020-05-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, semiconductor wafer, memory device, and electronic device

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1219770A (zh) * 1997-12-08 1999-06-16 国际商业机器公司 结合薄膜和体Si晶体管的合并逻辑和存储器
CN1779979A (zh) * 2004-08-04 2006-05-31 三星电子株式会社 半导体存储器器件及其布置和制造方法

Family Cites Families (184)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS4716085Y1 (zh) 1968-05-17 1972-06-07
JPS51708Y2 (zh) 1971-03-24 1976-01-10
JPS56762B2 (zh) 1973-04-25 1981-01-09
DE3171836D1 (en) * 1980-12-08 1985-09-19 Toshiba Kk Semiconductor memory device
JPS6034199B2 (ja) 1980-12-20 1985-08-07 株式会社東芝 半導体記憶装置
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPS617725A (ja) * 1984-06-22 1986-01-14 Toshiba Corp Ｃｍｏｓ集積回路装置及びその駆動方法
JPS60121820A (ja) 1984-08-27 1985-06-29 Hitachi Ltd 半導体集積回路装置
JPH0612799B2 (ja) * 1986-03-03 1994-02-16 三菱電機株式会社 積層型半導体装置およびその製造方法
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS6479862A (en) * 1987-09-21 1989-03-24 Agency Ind Science Techn Semiconductor integrated circuit device
EP0469215B1 (en) * 1990-07-31 1995-11-22 International Business Machines Corporation Method of forming stacked tungsten gate PFET devices and structures resulting therefrom
JPH0536911A (ja) 1991-07-31 1993-02-12 Nippon Sheet Glass Co Ltd ３次元回路素子およびその製造方法
US5930608A (en) * 1992-02-21 1999-07-27 Semiconductor Energy Laboratory Co., Ltd. Method of fabricating a thin film transistor in which the channel region of the transistor consists of two portions of differing crystallinity
JPH04326767A (ja) 1991-04-26 1992-11-16 Kawasaki Steel Corp パストランジスタ
JPH05110392A (ja) * 1991-10-16 1993-04-30 Hitachi Ltd 状態保持回路を具備する集積回路
JP2775040B2 (ja) 1991-10-29 1998-07-09 株式会社 半導体エネルギー研究所 電気光学表示装置およびその駆動方法
JP3112047B2 (ja) 1991-11-08 2000-11-27 株式会社日立製作所 半導体集積回路
KR100254134B1 (ko) 1991-11-08 2000-04-15 나시모토 류우조오 대기시 전류저감회로를 가진 반도체 집적회로
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JPH08186180A (ja) 1994-12-28 1996-07-16 Oki Electric Ind Co Ltd Ｃｍｉｓ型集積回路装置及びその製造方法
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
DE69635107D1 (de) * 1995-08-03 2005-09-29 Koninkl Philips Electronics Nv Halbleiteranordnung mit einem transparenten schaltungselement
JP3625598B2 (ja) * 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
TW333671B (en) * 1996-03-25 1998-06-11 Sanyo Electric Co The semiconductor device and its producing method
WO1997038444A1 (en) 1996-04-08 1997-10-16 Hitachi, Ltd. Semiconductor integrated circuit device
JP2008085348A (ja) 1996-04-08 2008-04-10 Renesas Technology Corp 半導体集積回路装置
JPH103796A (ja) * 1996-06-14 1998-01-06 Nec Corp センスアンプ回路
JPH10224206A (ja) 1997-02-10 1998-08-21 Sharp Corp 半導体集積回路及びその製造方法
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) * 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
JP3174852B2 (ja) * 1999-03-05 2001-06-11 東京大学長 しきい値電圧を制御しうるｍｏｓトランジスタを有する回路及びしきい値電圧制御方法
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
US6825488B2 (en) 2000-01-26 2004-11-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP3735855B2 (ja) * 2000-02-17 2006-01-18 日本電気株式会社 半導体集積回路装置およびその駆動方法
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
JP3749101B2 (ja) 2000-09-14 2006-02-22 株式会社ルネサステクノロジ 半導体装置
KR20020038482A (ko) * 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP4501048B2 (ja) 2000-12-28 2010-07-14 カシオ計算機株式会社 シフトレジスタ回路及びその駆動制御方法並びに表示駆動装置、読取駆動装置
JP2002207460A (ja) * 2001-01-10 2002-07-26 Toshiba Corp 表示装置
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP2002368226A (ja) 2001-06-11 2002-12-20 Sharp Corp 半導体装置、半導体記憶装置及びその製造方法、並びに携帯情報機器
JP2003060060A (ja) 2001-08-21 2003-02-28 Fujitsu Ltd 半導体集積回路装置
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP2003101407A (ja) * 2001-09-21 2003-04-04 Sharp Corp 半導体集積回路
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
US7061014B2 (en) * 2001-11-05 2006-06-13 Japan Science And Technology Agency Natural-superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4493905B2 (ja) 2001-11-09 2010-06-30 株式会社半導体エネルギー研究所 発光装置及びその作製方法
US7042024B2 (en) 2001-11-09 2006-05-09 Semiconductor Energy Laboratory Co., Ltd. Light emitting apparatus and method for manufacturing the same
JP4083486B2 (ja) * 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
CN1445821A (zh) * 2002-03-15 2003-10-01 三洋电机株式会社 ZnO膜和ZnO半导体层的形成方法、半导体元件及其制造方法
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) * 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7064018B2 (en) * 2002-07-08 2006-06-20 Viciciv Technology Methods for fabricating three dimensional integrated circuits
JP4141767B2 (ja) 2002-08-27 2008-08-27 富士通株式会社 強誘電体キャパシタを使用した不揮発性データ記憶回路
US7067843B2 (en) * 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
WO2004059838A1 (ja) 2002-12-25 2004-07-15 Matsushita Electric Industrial Co., Ltd. 不揮発性ラッチ回路及びその駆動方法
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) * 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
JP2005079360A (ja) * 2003-09-01 2005-03-24 Renesas Technology Corp 半導体集積回路
US7176716B2 (en) * 2003-12-24 2007-02-13 Viciciv Technology Look-up table structure with embedded carry logic
KR100746220B1 (ko) 2004-01-12 2007-08-03 삼성전자주식회사 적층된 노드 콘택 구조체들과 적층된 박막 트랜지스터들을채택하는 반도체 집적회로들 및 그 제조방법들
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
CN102856390B (zh) 2004-03-12 2015-11-25 独立行政法人科学技术振兴机构 包含薄膜晶体管的lcd或有机el显示器的转换组件
US7282782B2 (en) * 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7242039B2 (en) * 2004-03-12 2007-07-10 Hewlett-Packard Development Company, L.P. Semiconductor device
US7336103B1 (en) 2004-06-08 2008-02-26 Transmeta Corporation Stacked inverter delay chain
US7211825B2 (en) * 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP4660124B2 (ja) * 2004-06-17 2011-03-30 カシオ計算機株式会社 薄膜トランジスタの製造方法
US7315466B2 (en) 2004-08-04 2008-01-01 Samsung Electronics Co., Ltd. Semiconductor memory device and method for arranging and manufacturing the same
US7635882B2 (en) * 2004-08-11 2009-12-22 Taiwan Semiconductor Manufacturing Company, Ltd. Logic switch and circuits utilizing the switch
JP2006100760A (ja) * 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) * 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) * 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
US7453065B2 (en) * 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
US7863611B2 (en) * 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
JP5053537B2 (ja) 2004-11-10 2012-10-17 キヤノン株式会社 非晶質酸化物を利用した半導体デバイス
US7829444B2 (en) * 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
BRPI0517560B8 (pt) * 2004-11-10 2018-12-11 Canon Kk transistor de efeito de campo
EP1812969B1 (en) * 2004-11-10 2015-05-06 Canon Kabushiki Kaisha Field effect transistor comprising an amorphous oxide
WO2006051994A2 (en) * 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Light-emitting device
US7791072B2 (en) * 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
US7579224B2 (en) * 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI472037B (zh) * 2005-01-28 2015-02-01 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
TWI569441B (zh) * 2005-01-28 2017-02-01 半導體能源研究所股份有限公司 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) * 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) * 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
US7544967B2 (en) 2005-03-28 2009-06-09 Massachusetts Institute Of Technology Low voltage flexible organic/transparent transistor for selective gas sensing, photodetecting and CMOS device applications
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
US7483013B2 (en) 2005-05-20 2009-01-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor circuit, display device, and electronic appliance therewith
JP5057696B2 (ja) * 2005-05-20 2012-10-24 株式会社半導体エネルギー研究所 半導体回路及び表示装置
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7402506B2 (en) * 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) * 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
US7978561B2 (en) 2005-07-28 2011-07-12 Samsung Electronics Co., Ltd. Semiconductor memory devices having vertically-stacked transistors therein
US20090224330A1 (en) 2005-07-28 2009-09-10 Hong Chang Min Semiconductor Memory Device and Method for Arranging and Manufacturing the Same
JP2007059128A (ja) * 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP4560502B2 (ja) * 2005-09-06 2010-10-13 キヤノン株式会社 電界効果型トランジスタ
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP4280736B2 (ja) * 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP5116225B2 (ja) * 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP2007073705A (ja) * 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
EP1770788A3 (en) * 2005-09-29 2011-09-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method thereof
JP5064747B2 (ja) 2005-09-29 2012-10-31 株式会社半導体エネルギー研究所 半導体装置、電気泳動表示装置、表示モジュール、電子機器、及び半導体装置の作製方法
JP5037808B2 (ja) * 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
KR101112655B1 (ko) * 2005-11-15 2012-02-16 가부시키가이샤 한도오따이 에네루기 켄큐쇼 액티브 매트릭스 디스플레이 장치 및 텔레비전 수신기
TWI292281B (en) * 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) * 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) * 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) * 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) * 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
JP5110803B2 (ja) 2006-03-17 2012-12-26 キヤノン株式会社 酸化物膜をチャネルに用いた電界効果型トランジスタ及びその製造方法
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
JP2007286150A (ja) * 2006-04-13 2007-11-01 Idemitsu Kosan Co Ltd 電気光学装置、並びに、電流制御用ｔｆｔ基板及びその製造方法
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) * 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4999400B2 (ja) * 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP5128792B2 (ja) 2006-08-31 2013-01-23 財団法人高知県産業振興センター 薄膜トランジスタの製法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP5164357B2 (ja) * 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
JP4274219B2 (ja) * 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
US7622371B2 (en) * 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
KR100829570B1 (ko) 2006-10-20 2008-05-14 삼성전자주식회사 크로스 포인트 메모리용 박막 트랜지스터 및 그 제조 방법
US7772021B2 (en) * 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) * 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
JP5105842B2 (ja) 2006-12-05 2012-12-26 キヤノン株式会社 酸化物半導体を用いた表示装置及びその製造方法
KR101303578B1 (ko) * 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) * 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
JP2008269751A (ja) 2007-04-25 2008-11-06 Semiconductor Energy Lab Co Ltd 半導体記憶装置及び当該半導体記憶装置を具備する電子機器
WO2008133345A1 (en) * 2007-04-25 2008-11-06 Canon Kabushiki Kaisha Oxynitride semiconductor
JP5542296B2 (ja) * 2007-05-17 2014-07-09 株式会社半導体エネルギー研究所 液晶表示装置、表示モジュール及び電子機器
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
US20080296567A1 (en) 2007-06-04 2008-12-04 Irving Lyn M Method of making thin film transistors comprising zinc-oxide-based semiconductor materials
KR20090002841A (ko) 2007-07-04 2009-01-09 삼성전자주식회사 산화물 반도체, 이를 포함하는 박막 트랜지스터 및 그 제조방법
KR100889688B1 (ko) 2007-07-16 2009-03-19 삼성모바일디스플레이주식회사 반도체 활성층 제조 방법, 그를 이용한 박막 트랜지스터의제조 방법 및 반도체 활성층을 구비하는 박막 트랜지스터
JP4537434B2 (ja) 2007-08-31 2010-09-01 株式会社日立製作所 酸化亜鉛薄膜、及びそれを用いた透明導電膜、及び表示素子
US7982250B2 (en) * 2007-09-21 2011-07-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP5143514B2 (ja) 2007-09-21 2013-02-13 株式会社ジャパンディスプレイウェスト 表示装置及び表示装置の製造方法
US7851380B2 (en) 2007-09-26 2010-12-14 Eastman Kodak Company Process for atomic layer deposition
TW200921226A (en) * 2007-11-06 2009-05-16 Wintek Corp Panel structure and manufacture method thereof
JP5430846B2 (ja) * 2007-12-03 2014-03-05 株式会社半導体エネルギー研究所 半導体装置の作製方法
US8384077B2 (en) * 2007-12-13 2013-02-26 Idemitsu Kosan Co., Ltd Field effect transistor using oxide semicondutor and method for manufacturing the same
JP5215158B2 (ja) 2007-12-17 2013-06-19 富士フイルム株式会社 無機結晶性配向膜及びその製造方法、半導体デバイス
KR100936874B1 (ko) * 2007-12-18 2010-01-14 삼성모바일디스플레이주식회사 박막 트랜지스터의 제조 방법 및 박막 트랜지스터를구비하는 유기전계발광 표시 장치의 제조 방법
JP5213458B2 (ja) 2008-01-08 2013-06-19 キヤノン株式会社 アモルファス酸化物及び電界効果型トランジスタ
JP2009206508A (ja) * 2008-01-31 2009-09-10 Canon Inc 薄膜トランジスタ及び表示装置
JP5305696B2 (ja) 2008-03-06 2013-10-02 キヤノン株式会社 半導体素子の処理方法
JP5467728B2 (ja) 2008-03-14 2014-04-09 富士フイルム株式会社 薄膜電界効果型トランジスタおよびその製造方法
KR101490112B1 (ko) 2008-03-28 2015-02-05 삼성전자주식회사 인버터 및 그를 포함하는 논리회로
JP5475260B2 (ja) * 2008-04-18 2014-04-16 株式会社神戸製鋼所 配線構造、薄膜トランジスタ基板およびその製造方法、並びに表示装置
JP5202094B2 (ja) 2008-05-12 2013-06-05 キヤノン株式会社 半導体装置
JP5305731B2 (ja) 2008-05-12 2013-10-02 キヤノン株式会社 半導体素子の閾値電圧の制御方法
JP2010003910A (ja) 2008-06-20 2010-01-07 Toshiba Mobile Display Co Ltd 表示素子
JP4623179B2 (ja) * 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5451280B2 (ja) * 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
CN103794612B (zh) * 2009-10-21 2018-09-07 株式会社半导体能源研究所 半导体装置
SG10201910510UA (en) * 2009-10-29 2020-01-30 Semiconductor Energy Lab Semiconductor device
WO2011058913A1 (en) * 2009-11-13 2011-05-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US9048142B2 (en) * 2010-12-28 2015-06-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP7100522B2 (ja) 2018-07-26 2022-07-13 ゲート工業株式会社 伸縮型テントにおける屋根用シートの取り付け構造

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1219770A (zh) * 1997-12-08 1999-06-16 国际商业机器公司 结合薄膜和体Si晶体管的合并逻辑和存储器
CN1779979A (zh) * 2004-08-04 2006-05-31 三星电子株式会社 半导体存储器器件及其布置和制造方法

Also Published As

Publication number Publication date
KR20180016637A (ko) 2018-02-14
JP6345825B2 (ja) 2018-06-20
EP2494594B1 (en) 2020-02-19
JP2016106419A (ja) 2016-06-16
MY164205A (en) 2017-11-30
JP2015019096A (ja) 2015-01-29
KR101969279B1 (ko) 2019-04-15
CN102598247B (zh) 2015-05-06
TW201135909A (en) 2011-10-16
US9806079B2 (en) 2017-10-31
TWI555171B (zh) 2016-10-21
CN104733033A (zh) 2015-06-24
US20180047730A1 (en) 2018-02-15
US20110101332A1 (en) 2011-05-05
KR20120103566A (ko) 2012-09-19
EP2494594A1 (en) 2012-09-05
US9202546B2 (en) 2015-12-01
KR101829074B1 (ko) 2018-02-13
CN102598247A (zh) 2012-07-18
JP2017108180A (ja) 2017-06-15
KR20180135107A (ko) 2018-12-19
SG10201406934WA (en) 2014-11-27
US20160079245A1 (en) 2016-03-17
KR101930682B1 (ko) 2018-12-18
JP6109977B2 (ja) 2017-04-05
TW201545312A (zh) 2015-12-01
WO2011052351A1 (en) 2011-05-05
US10720433B2 (en) 2020-07-21
TWI634641B (zh) 2018-09-01
JP2011119672A (ja) 2011-06-16
EP2494594A4 (en) 2014-05-28
JP5611762B2 (ja) 2014-10-22

Similar Documents

Publication Publication Date Title
CN104733033B (zh) 半导体器件
CN104282691B (zh) 半导体装置
CN104332177B (zh) 非易失性锁存电路和逻辑电路，以及使用其的半导体器件
KR101662359B1 (ko) 메모리 셀을 포함하는 반도체 장치
CN105070717B (zh) 半导体装置
CN104700890B (zh) 非易失性锁存电路和逻辑电路以及使用它们的半导体器件
CN102598246B (zh) 半导体器件
CN102598266B (zh) 半导体装置

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant