JPS617725A - Ｃｍｏｓ集積回路装置及びその駆動方法 - Google Patents
Ｃｍｏｓ集積回路装置及びその駆動方法Info
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- JPS617725A JPS617725A JP59128868A JP12886884A JPS617725A JP S617725 A JPS617725 A JP S617725A JP 59128868 A JP59128868 A JP 59128868A JP 12886884 A JP12886884 A JP 12886884A JP S617725 A JPS617725 A JP S617725A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/096—Synchronous circuits, i.e. using clock signals
- H03K19/0963—Synchronous circuits, i.e. using clock signals using transistors of complementary type
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明はＣＭＯＳ集積回路装置及びその駆動方法に関し
、特に１相クロツクで構成されるシステムを実現するの
に適した装置に使用される。
、特に１相クロツクで構成されるシステムを実現するの
に適した装置に使用される。
（発明の技術的背噴）
従来の１相クロツクで構成されるシステムでは、クロッ
クφで制御される伝送ゲートを介してデータを入力し、
クロックφで制御される伝送ゲートを介してデータを出
力していた。′以下添付図面の第３０図乃至第３５図を
参照して従来装置を説明する。なお、以下の図面の説明
において同一要素は同一符号で示１゜ 第３０図は従来￥ｉ置の一例の構成図である。入力デー
タＩ’ＮはＮチャンネルＭＯＳトランジスタ（以下ｒＮ
ｔＮｔ−ランラスタいう）ＴＩを介して論理回路１に入
力される。論理回路１は入力データＩＮに対して所定の
論理演算を実行し、出力データＯＬＪ ＴをＮトランジ
スタ１２を介して出力する。ここで、ＮトランジスタＴ
１．１２のゲート端子にはそれぞれ位相の反転したクロ
ックφ、φが与えられており、それらはデータ人、出力
用の伝送ゲートとして様能ηる。
クφで制御される伝送ゲートを介してデータを入力し、
クロックφで制御される伝送ゲートを介してデータを出
力していた。′以下添付図面の第３０図乃至第３５図を
参照して従来装置を説明する。なお、以下の図面の説明
において同一要素は同一符号で示１゜ 第３０図は従来￥ｉ置の一例の構成図である。入力デー
タＩ’ＮはＮチャンネルＭＯＳトランジスタ（以下ｒＮ
ｔＮｔ−ランラスタいう）ＴＩを介して論理回路１に入
力される。論理回路１は入力データＩＮに対して所定の
論理演算を実行し、出力データＯＬＪ ＴをＮトランジ
スタ１２を介して出力する。ここで、ＮトランジスタＴ
１．１２のゲート端子にはそれぞれ位相の反転したクロ
ックφ、φが与えられており、それらはデータ人、出力
用の伝送ゲートとして様能ηる。
第３１図は第３０図に示す構成例の論理回路１をインバ
ータで置き換えてシフトレジスタを構成したときの回路
図である。入力データＩＮはＮ！−ランジスタＴ１を介
してインバータＧ１に与えられ、インバータＧ１の出力
はＮトランジスタＴ２を介して波形整形用のインバータ
Ｇ２に与えられる。なお、ここでも伝送ゲートとしての
ＮトランジスタＴ１．Ｔ’２のゲート端子には、それぞ
れ位相の反転したクロックφ、φが与えられている。
ータで置き換えてシフトレジスタを構成したときの回路
図である。入力データＩＮはＮ！−ランジスタＴ１を介
してインバータＧ１に与えられ、インバータＧ１の出力
はＮトランジスタＴ２を介して波形整形用のインバータ
Ｇ２に与えられる。なお、ここでも伝送ゲートとしての
ＮトランジスタＴ１．Ｔ’２のゲート端子には、それぞ
れ位相の反転したクロックφ、φが与えられている。
第３２図は従来装置の他の例の構成図である。
この構成例では伝送ゲートとしてクロックドインバータ
Ｇ３．Ｇ４が用いられており、これらは各々クロックφ
、φで制御される。
Ｇ３．Ｇ４が用いられており、これらは各々クロックφ
、φで制御される。
第３３図は第３２図に示す構成例をシフトレジスタとし
て具体化した回路図である。図示の如く２個のインバー
タＧ５．Ｇ６を備えている。なお、ここで６伝送ゲート
としてのクロックドインバータＧ３．Ｇ４には位相の反
転したクロックφ、φが与えられている。
て具体化した回路図である。図示の如く２個のインバー
タＧ５．Ｇ６を備えている。なお、ここで６伝送ゲート
としてのクロックドインバータＧ３．Ｇ４には位相の反
転したクロックφ、φが与えられている。
上記の如〈従来装置′では、データの人、出力に係る伝
送ゲート、クロックドインバータ等には、制御信号とし
て位相の反転したクロックφ、φが与えられているため
、クロックφ、φの立上りもしくは立上りにＲ量的な不
一致が生じると正しく動作しなくなることがあった。そ
の事情を第３４図を参照して説明する。
送ゲート、クロックドインバータ等には、制御信号とし
て位相の反転したクロックφ、φが与えられているため
、クロックφ、φの立上りもしくは立上りにＲ量的な不
一致が生じると正しく動作しなくなることがあった。そ
の事情を第３４図を参照して説明する。
第３！＋図は第３０図に示す構成例の動作のタイミング
図であり、第３２図に示す構成例でも同様である。位相
が逆のクロックφ、φの立上りおよび立下りが完全に一
致することは理想であるが、実際の回路ではクロックφ
、φは図示の如く時間△ｔのずれを伴うことが多い。こ
こで、伝送ゲートどしてのＮトランジスタＴＩ、Ｔ２あ
るいはり［１ツクドインバータＧ３．Ｇ４は、タロツク
φ。
図であり、第３２図に示す構成例でも同様である。位相
が逆のクロックφ、φの立上りおよび立下りが完全に一
致することは理想であるが、実際の回路ではクロックφ
、φは図示の如く時間△ｔのずれを伴うことが多い。こ
こで、伝送ゲートどしてのＮトランジスタＴＩ、Ｔ２あ
るいはり［１ツクドインバータＧ３．Ｇ４は、タロツク
φ。
φがハイレベル（以下” Ｈ”という）のどきにオンに
なり、ローレベル（以下゛Ｌ ＋＋という）のときにオ
フになる。−従って瞬間的な時間であるにＵに、時間△
ｔにおいてＮ ？−ランジスタＴｌ、Ｔ２あるいはクロ
ックドインバータＧ３．Ｇ４が共にオンになることがあ
る。このとき、第３０図乃至第３３図の点線で囲んだ回
路部分の動作速度がΔを時間に追従できるようなもので
あるときは、いわゆるレーシングと呼ばれる誤動作をお
こす。
なり、ローレベル（以下゛Ｌ ＋＋という）のときにオ
フになる。−従って瞬間的な時間であるにＵに、時間△
ｔにおいてＮ ？−ランジスタＴｌ、Ｔ２あるいはクロ
ックドインバータＧ３．Ｇ４が共にオンになることがあ
る。このとき、第３０図乃至第３３図の点線で囲んだ回
路部分の動作速度がΔを時間に追従できるようなもので
あるときは、いわゆるレーシングと呼ばれる誤動作をお
こす。
すなわち正常動作のとぎには、時間ｔ２において入力側
ゲートがオンし出力側ゲートがオフするので、データΔ
は論理回路１に入力されて論理演算結果ｆ （Ａ）が出
力される。そして、時間ｔ３において入力側ゲートがオ
フし出力側ゲートがオンするので、論理演算結果ｆ （
Ａ）は外部に出力される。
ゲートがオンし出力側ゲートがオフするので、データΔ
は論理回路１に入力されて論理演算結果ｆ （Ａ）が出
力される。そして、時間ｔ３において入力側ゲートがオ
フし出力側ゲートがオンするので、論理演算結果ｆ （
Ａ）は外部に出力される。
ところが誤動作のときには、時間ｔ２の最初のΔｔにお
いて人、出力側ゲートは共にオンになっているので、デ
ータΔが入力側ゲートを介して入力される動作と、論理
演算結果ｆ （Ａ＞が出力ｍリゲートを介して出力され
る動作が同時になされる（似し、回路の動作速度がΔｔ
に追従することが前提）。
いて人、出力側ゲートは共にオンになっているので、デ
ータΔが入力側ゲートを介して入力される動作と、論理
演算結果ｆ （Ａ＞が出力ｍリゲートを介して出力され
る動作が同時になされる（似し、回路の動作速度がΔｔ
に追従することが前提）。
上記の如きレーシングを回避する手段として、クロック
φ、φの間にいわゆるブランキングを設（Ｊるものがあ
る。すなわち、第３５図に示ずようにクロックφ、φの
立上りタイミングと立下りタイミングの間にブランキン
グ１Ｂを設することによって、人、出力側ゲートが同時
にオンになることがないようにしたものである。このよ
うにすると上記のレーシングは回避することができるが
、ブランキングｌ：８が必要になるため回路を高速で動
作さ「る（クロックを高周波にする）ことができなくな
るという欠員がある。また、クロックを生成するだめの
回路が複雑になるという欠点もある。
φ、φの間にいわゆるブランキングを設（Ｊるものがあ
る。すなわち、第３５図に示ずようにクロックφ、φの
立上りタイミングと立下りタイミングの間にブランキン
グ１Ｂを設することによって、人、出力側ゲートが同時
にオンになることがないようにしたものである。このよ
うにすると上記のレーシングは回避することができるが
、ブランキングｌ：８が必要になるため回路を高速で動
作さ「る（クロックを高周波にする）ことができなくな
るという欠員がある。また、クロックを生成するだめの
回路が複雑になるという欠点もある。
本発明は上記の如き従来技術の欠点を克服するためにな
されたもので、レーシングと呼ばれる誤動作を生じるこ
とがないようにしたＣＭＯＳ集積回路装置及びイの駆動
方法を提供することを目的どする。
されたもので、レーシングと呼ばれる誤動作を生じるこ
とがないようにしたＣＭＯＳ集積回路装置及びイの駆動
方法を提供することを目的どする。
〔発明の概要）
上記の目的を達成するため本発明は、入力側および出力
側のゲートをそれぞれ導電型の異なるＭＯＳ トランジ
スタで構成し、このＭＯＳ トランジスタのゲートへに
同一の信号をりえることによってオン、オフさせるよう
にしたＣＭＯＳ集積回路装置及びその駆動方法を提供す
るものである。
側のゲートをそれぞれ導電型の異なるＭＯＳ トランジ
スタで構成し、このＭＯＳ トランジスタのゲートへに
同一の信号をりえることによってオン、オフさせるよう
にしたＣＭＯＳ集積回路装置及びその駆動方法を提供す
るものである。
（発明の実施例）
以下添付図面を参照しそ本発明のいくつかの実施例を説
明する。第１図は本発明に係る回路の第１の基本例の構
成図である。論理回路１への入力用伝送ゲートはＮトラ
ンジスタＴ１１で構成され、出力用伝送ゲートはＰトラ
ンジスタＴＩ２で構成される。またトランジスタＴ１’
、１．Ｔ１２の各々のゲート端子には１相のクロックφ
ｈ〈共通に与えられている。論理回路１はＮトランジス
タＴ１１がオンになったときくこのときＰ１〜ランジス
タＴ１２はオフになっている）に入力される入力データ
ＩＮ１と、別途外部から入力される入力データＩＮ２，
１Ｎ３にもとづいて所定の論理演算を実行し、演算結果
を出力データ０ＵＴ１としてＰトランジスタＴ１２がオ
ンになったとぎ（このときＮトランジスタ］−１１はオ
フになっている）に外部へ出力すると共に、出力データ
０ＵＴ２として別途外部へ出力する。
明する。第１図は本発明に係る回路の第１の基本例の構
成図である。論理回路１への入力用伝送ゲートはＮトラ
ンジスタＴ１１で構成され、出力用伝送ゲートはＰトラ
ンジスタＴＩ２で構成される。またトランジスタＴ１’
、１．Ｔ１２の各々のゲート端子には１相のクロックφ
ｈ〈共通に与えられている。論理回路１はＮトランジス
タＴ１１がオンになったときくこのときＰ１〜ランジス
タＴ１２はオフになっている）に入力される入力データ
ＩＮ１と、別途外部から入力される入力データＩＮ２，
１Ｎ３にもとづいて所定の論理演算を実行し、演算結果
を出力データ０ＵＴ１としてＰトランジスタＴ１２がオ
ンになったとぎ（このときＮトランジスタ］−１１はオ
フになっている）に外部へ出力すると共に、出力データ
０ＵＴ２として別途外部へ出力する。
このように人、出力の伝送ゲートは同一のクロックφで
制御されるので、立上りおよび立下りのタイミングがず
れてレーシングを起こすということはなくなる。なお、
入力側のゲートをＰトランジスタどし出力側のゲートを
Ｎトランジスタとしてもよく、クロックφを反転させた
φのみによって制御するようにしてもよいことはもちろ
んである。
制御されるので、立上りおよび立下りのタイミングがず
れてレーシングを起こすということはなくなる。なお、
入力側のゲートをＰトランジスタどし出力側のゲートを
Ｎトランジスタとしてもよく、クロックφを反転させた
φのみによって制御するようにしてもよいことはもちろ
んである。
第２図は第１図に示す第１の基本例を変形させた回路の
構成図である。ＰトランジスタＴ１２を介して出力され
る出力データ０ＵＴ１はインバータＧ１１で反転され、
かつ波形整形される。これによって回路の出力抵抗は下
げられる。
構成図である。ＰトランジスタＴ１２を介して出力され
る出力データ０ＵＴ１はインバータＧ１１で反転され、
かつ波形整形される。これによって回路の出力抵抗は下
げられる。
第３図は本発明に係る回路の第２の基本例の構成図であ
る。入力側のＮトランジスタボ１１と論理回路１の間に
は正帰還回路２が挿入され、出力側のＰトランジスタＴ
Ｉ２には正帰還回路３が直列接続される。
る。入力側のＮトランジスタボ１１と論理回路１の間に
は正帰還回路２が挿入され、出力側のＰトランジスタＴ
Ｉ２には正帰還回路３が直列接続される。
この正帰還回路２，３はデータをスタティックに保持す
るだめのものである。すなわち第１図に示１回路（第１
の基本例）では、ＮトランジスタＴ１１を伝送された入
力データおよびＰトランジスタＴＩ２を伝送された出力
データは各々回路の寄生容量によってダイナミックに保
持されるが、回路の動作がある程度低速になると寄生容
量の電荷が時間の経過と共に放出されるためデータの保
持ができなくなる。そこで正帰還回路２，３を設（）（
データをスタティックに保持づ゛ることにより、高速動
作にも低速動作にも適した装置どすることができる。
るだめのものである。すなわち第１図に示１回路（第１
の基本例）では、ＮトランジスタＴ１１を伝送された入
力データおよびＰトランジスタＴＩ２を伝送された出力
データは各々回路の寄生容量によってダイナミックに保
持されるが、回路の動作がある程度低速になると寄生容
量の電荷が時間の経過と共に放出されるためデータの保
持ができなくなる。そこで正帰還回路２，３を設（）（
データをスタティックに保持づ゛ることにより、高速動
作にも低速動作にも適した装置どすることができる。
第３図に示す回路の動作は次のようになる。まず入力デ
ータＩＮ１はクロックφの立上りに同期してオンになる
ＮトランジスタＴ１１を介して入力され、正帰還回路２
にスタディツクに保持される。次いでデータは論理回路
１に取り込まれ、別途外部から入力されるデータＩＮ２
．ＩＮ３と共に所定の論理演算が実行される。次いで演
算結果（よりロックφの立下りに同期してオンになるＰ
トランジスタＴ１２を介して出力され、正帰還回路３に
スタティックに保持され、外部に出力される。
ータＩＮ１はクロックφの立上りに同期してオンになる
ＮトランジスタＴ１１を介して入力され、正帰還回路２
にスタディツクに保持される。次いでデータは論理回路
１に取り込まれ、別途外部から入力されるデータＩＮ２
．ＩＮ３と共に所定の論理演算が実行される。次いで演
算結果（よりロックφの立下りに同期してオンになるＰ
トランジスタＴ１２を介して出力され、正帰還回路３に
スタティックに保持され、外部に出力される。
このようにトランジスタＴ１１．Ｔ１２が同時にＡンす
ること（よないので、レーシングを起こすことがない。
ること（よないので、レーシングを起こすことがない。
第４図は第３図に示す第２図の基本例の正帰還回路を具
体化した一変形例の構成図である。正帰還回路２を互い
に逆並列に接続したインバータＧ１２．Ｇ１３で構成し
、正帰還回路３を逆並列に接続されたインバータＧ１４
、Ｇ１５で構成する。このようにすると伝送されたデー
タはそれぞれスタディツクに保持される。なおこのよう
に正帰還回路をインバータで構成する場合には、スタテ
ィックに保持しているデータを新たなデータで確実に書
き換えるために、伝送ゲートのデータ受信側のデータを
受【］る論理回路□の相互コンダクタンス’ ７ｎを大
きくし、データの帰還回路部分のｇｌを小さくする必要
がある。
体化した一変形例の構成図である。正帰還回路２を互い
に逆並列に接続したインバータＧ１２．Ｇ１３で構成し
、正帰還回路３を逆並列に接続されたインバータＧ１４
、Ｇ１５で構成する。このようにすると伝送されたデー
タはそれぞれスタディツクに保持される。なおこのよう
に正帰還回路をインバータで構成する場合には、スタテ
ィックに保持しているデータを新たなデータで確実に書
き換えるために、伝送ゲートのデータ受信側のデータを
受【］る論理回路□の相互コンダクタンス’ ７ｎを大
きくし、データの帰還回路部分のｇｌを小さくする必要
がある。
第５図眸第３図に示す第２の基本例の正帰還回路２を具
体化した他の変形例の構成図である。正帰還回路２を逆
並列に接続されたインバータＧ１２とクロックドインバ
ータＧ２３で構成し、正帰還回路３を逆並列に接続され
たインバータＧ１４とクロックドインバータＧ２５で構
成する。
体化した他の変形例の構成図である。正帰還回路２を逆
並列に接続されたインバータＧ１２とクロックドインバ
ータＧ２３で構成し、正帰還回路３を逆並列に接続され
たインバータＧ１４とクロックドインバータＧ２５で構
成する。
このようにすると伝送されたデータはそれぞれスタディ
ツクに保持される。なお、クロックドインバータＧ２３
はクロックφで制御し、クロックドインバータＧ２５は
り［１ツクφで制御するようにする。
ツクに保持される。なお、クロックドインバータＧ２３
はクロックφで制御し、クロックドインバータＧ２５は
り［１ツクφで制御するようにする。
第６図は第３図に示す第２の基本例の正帰還回路を具体
化したさらに他の変形例の構成図である。
化したさらに他の変形例の構成図である。
正帰還回路２を逆並列に接続されたインバータＧ１２．
Ｇ１３と、インバータＧ １３の出力側に直列に接続さ
れたＰトランジスタＴ１３どで構成づ°る。また正帰還
回路３を逆並列に接続されたインバータＧ１４．Ｇ１５
と、インバータＧ１５の出力側に直列に接続されたＮ１
〜う・レジスタＴ１４とで構成する。なお、トランジス
タＴ１３゜ＴＩ／ｌのゲート端子に【よりロックφを与
えるようにする。このようにすると伝送されたデータは
それぞれスタティックに保持される。
Ｇ１３と、インバータＧ １３の出力側に直列に接続さ
れたＰトランジスタＴ１３どで構成づ°る。また正帰還
回路３を逆並列に接続されたインバータＧ１４．Ｇ１５
と、インバータＧ１５の出力側に直列に接続されたＮ１
〜う・レジスタＴ１４とで構成する。なお、トランジス
タＴ１３゜ＴＩ／ｌのゲート端子に【よりロックφを与
えるようにする。このようにすると伝送されたデータは
それぞれスタティックに保持される。
第７図は第３図に示す第２の基本例の正１ｌｌｉ）運回
路を具体化したざらに他の変形例の構成図である。
路を具体化したざらに他の変形例の構成図である。
第６図の構成図と対比して異なる点は、入力側の正帰還
回路を構成するｌ・ランジスタＴ２３がＮチャンネルで
あり、出力側の正帰還回路を構成するトランジスタＴ２
’４がＰチレンネルどなっていることである。なお、こ
れらトランジスタＴ２３゜■−２４のゲート端子にはク
ロックφが与えられるので、クロックφを生成する回路
を設【プる必要があるが、トランジスタ１−１１ 、
’１” １２のオン、オフのタイミングに時間的なずれ
は無いので、レーシングを起こずようなことはない。
回路を構成するｌ・ランジスタＴ２３がＮチャンネルで
あり、出力側の正帰還回路を構成するトランジスタＴ２
’４がＰチレンネルどなっていることである。なお、こ
れらトランジスタＴ２３゜■−２４のゲート端子にはク
ロックφが与えられるので、クロックφを生成する回路
を設【プる必要があるが、トランジスタ１−１１ 、
’１” １２のオン、オフのタイミングに時間的なずれ
は無いので、レーシングを起こずようなことはない。
第８図は第１図に示づ第１の基本構成を具体化し／ｊ−
実施例の回路図である。図示の如く入力側のＮトランジ
スタＴ１１と出力側のＰトランジスタＴＩ２の間にイン
バータＧ３１を接続し、ＰトランジスタＴＩ２の出力側
にはインバータＧ３２を接続してシフトレジスタを構成
している。
実施例の回路図である。図示の如く入力側のＮトランジ
スタＴ１１と出力側のＰトランジスタＴＩ２の間にイン
バータＧ３１を接続し、ＰトランジスタＴＩ２の出力側
にはインバータＧ３２を接続してシフトレジスタを構成
している。
入力データＩＮはＮトランジス９丁１１がクロックφの
立上りに同期してオンになったとき（このときＰ ｈラ
ンラスタＴ１２はオフになる）に伝送され、回路に附随
する寄生容ＭＣ１にダイナミックに保持される。寄生容
量Ｃ１に保持されたデータはインバータＧ３１により反
転され、ＰトランジスタＴＩ２がクロックφの立下りに
同期してオンになったときくこのときＮトランジスタＴ
１．１ ＋、！オフになる）に伝送され、寄生容ｆｆ１
ｃ２にダイナミックに保持される。そして、波形整形用
のインバータＧ３２を介して出力ｆ−夕０ＬＩＴとして
外部に出力される。このように第８図の回路ｔｉ＋ダイ
ナミックシフトレジスタとして動作させることができる
。、なお、奇生容量０１．Ｃ２の電荷は時間の経過と共
に放出されるので、比較的高速で動作さけるのに適して
いる。
立上りに同期してオンになったとき（このときＰ ｈラ
ンラスタＴ１２はオフになる）に伝送され、回路に附随
する寄生容ＭＣ１にダイナミックに保持される。寄生容
量Ｃ１に保持されたデータはインバータＧ３１により反
転され、ＰトランジスタＴＩ２がクロックφの立下りに
同期してオンになったときくこのときＮトランジスタＴ
１．１ ＋、！オフになる）に伝送され、寄生容ｆｆ１
ｃ２にダイナミックに保持される。そして、波形整形用
のインバータＧ３２を介して出力ｆ−夕０ＬＩＴとして
外部に出力される。このように第８図の回路ｔｉ＋ダイ
ナミックシフトレジスタとして動作させることができる
。、なお、奇生容量０１．Ｃ２の電荷は時間の経過と共
に放出されるので、比較的高速で動作さけるのに適して
いる。
第９図は第３図に示す第２の基本構成を具体化した一実
施例の回路図である。図示の如く入力側のＮ］−ランジ
スタＴ１１と出力側のＰトランジスター「１２の間にイ
ンバータＧ３３．Ｇ３４を逆並列に接続し、Ｐトランジ
スタＴＩ２の出力側にはインバータＧ３５．Ｇ３６を逆
並列に接続してシフトレジスタを構成している。
施例の回路図である。図示の如く入力側のＮ］−ランジ
スタＴ１１と出力側のＰトランジスター「１２の間にイ
ンバータＧ３３．Ｇ３４を逆並列に接続し、Ｐトランジ
スタＴＩ２の出力側にはインバータＧ３５．Ｇ３６を逆
並列に接続してシフトレジスタを構成している。
入力データＩＮはＮトランジスタＴ１１がクロックφの
立上りに同期してオンになったとき（このときＰトラン
ジスタＴＩ２はオフになる）に伝送され、逆並列Ｗｉ統
されたインバータＧ３３゜Ｇ３４にスタティックに保持
される。そして、ＰトランジスタＴ１２がり［Ｉツクφ
の立下りに同期してオンになったとぎ（このときＮトラ
ンジスタＴ１１はオフになる）に伝送され、逆並列接続
されたインバータＧ３５．Ｇ３６にスタティックに保持
される。このように第９図の回路はスタティックシフト
レジスタとして動作させることができる。第８図のダイ
ナミックシフトレジスタと比べてデータが安定的に保持
されるので低速動作にも適している。
立上りに同期してオンになったとき（このときＰトラン
ジスタＴＩ２はオフになる）に伝送され、逆並列Ｗｉ統
されたインバータＧ３３゜Ｇ３４にスタティックに保持
される。そして、ＰトランジスタＴ１２がり［Ｉツクφ
の立下りに同期してオンになったとぎ（このときＮトラ
ンジスタＴ１１はオフになる）に伝送され、逆並列接続
されたインバータＧ３５．Ｇ３６にスタティックに保持
される。このように第９図の回路はスタティックシフト
レジスタとして動作させることができる。第８図のダイ
ナミックシフトレジスタと比べてデータが安定的に保持
されるので低速動作にも適している。
第１０図は第３図に示す第２の基本構成を具体化した他
の実施例の回路図である。第９図の回路と異なるのは、
逆方向に接続されたインバータがクロックドインバータ
Ｇ３７．Ｇ３８で置き換えられているという点である。
の実施例の回路図である。第９図の回路と異なるのは、
逆方向に接続されたインバータがクロックドインバータ
Ｇ３７．Ｇ３８で置き換えられているという点である。
このようにクロックドインバータを正帰還回路に用いる
と、データの伝送および保持が容易になるという利点が
ある。すなわち、伝送ゲートへであるトランジスタＴ１
１．Ｔ１２が各々オンになっているときは、対応するク
ロックドインバータＧ３７．Ｇ３８は各々高インピーダ
ンスになる。
と、データの伝送および保持が容易になるという利点が
ある。すなわち、伝送ゲートへであるトランジスタＴ１
１．Ｔ１２が各々オンになっているときは、対応するク
ロックドインバータＧ３７．Ｇ３８は各々高インピーダ
ンスになる。
このため、正帰還のループが切断されるのでデータの伝
送が容易になる。これに対し伝送ゲートであるトランジ
スタ１１１．ＴＴ２が各々オフになっているどきは、正
帰還ループが動作してデータのスタディツクな保持が容
易になる。なお、この点についてはすでに説明した第５
図の実施例等においても同様である。
送が容易になる。これに対し伝送ゲートであるトランジ
スタ１１１．ＴＴ２が各々オフになっているどきは、正
帰還ループが動作してデータのスタディツクな保持が容
易になる。なお、この点についてはすでに説明した第５
図の実施例等においても同様である。
第１１図は第３図に示す第２の基本構成を具体化したさ
らに他の実施例の回路図である。第９図の回路と異なる
のは、逆方向に接続されたインバータＧ３４．Ｇ３６と
直列にそれぞれＰトランジスタＴ３１．Ｎトランジスタ
Ｔ３２が接続されている点である。
らに他の実施例の回路図である。第９図の回路と異なる
のは、逆方向に接続されたインバータＧ３４．Ｇ３６と
直列にそれぞれＰトランジスタＴ３１．Ｎトランジスタ
Ｔ３２が接続されている点である。
このようにクロックφで制御されるトランジスタＴ３１
．Ｔ３２を正帰還回路に用いると、データの伝送および
保持が容易になるという利点がある。ずなわら、伝送ゲ
ートであるトランジスタＴ１１．ＴＴ２が各々オンにな
っているときは、ｉＥ帰還回路の対応するトランジスタ
Ｔ３１゜１３２は各々高インピーダンスになる。このた
め、正帰還のループが切断されるのぐデ′−夕の伝送が
容易になる。これに対し伝送ゲートである１−ランジス
タ丁１１．王１２が各々Ａフになっているときは、対応
する正帰還回路のトランジスタＴ３１゜Ｔ３２は各々低
インピーダンスになるので、正帰還ループが動作しデー
タのスタティックな保持が容易になる。なおこの点につ
いでは、第６図に示す実施例等においても同様に６つこ
とができる。
．Ｔ３２を正帰還回路に用いると、データの伝送および
保持が容易になるという利点がある。ずなわら、伝送ゲ
ートであるトランジスタＴ１１．ＴＴ２が各々オンにな
っているときは、ｉＥ帰還回路の対応するトランジスタ
Ｔ３１゜１３２は各々高インピーダンスになる。このた
め、正帰還のループが切断されるのぐデ′−夕の伝送が
容易になる。これに対し伝送ゲートである１−ランジス
タ丁１１．王１２が各々Ａフになっているときは、対応
する正帰還回路のトランジスタＴ３１゜Ｔ３２は各々低
インピーダンスになるので、正帰還ループが動作しデー
タのスタティックな保持が容易になる。なおこの点につ
いでは、第６図に示す実施例等においても同様に６つこ
とができる。
なお、正帰還回路の１−ランジスタの′４Ｊ電型を逆に
してクロックφで制御するようにしてもよいことはもち
ろ／υである。
してクロックφで制御するようにしてもよいことはもち
ろ／υである。
第１２図は第８図に示す実施例の一変形例の回路図であ
りセット機能を付加したものである。第８図のインバー
タＧ３１．Ｇ３２をＮＯＲ回路Ｇ４．１、ＮＡＮＤ回路
Ｇ４２で置き換える。そして、ＮＯＲ回路Ｇ４１にはセ
ット信号Ｓを直接入力し、ＮＡＮＤ回路Ｇ４２にはセッ
ト信号ＳをインバータＧ４３を介して入力する。セット
信号Ｓが’ ｌ−（”のときはＮＯＲ回路Ｇ４１がＬ″
、ＮＡＮＤ回路Ｇ４２がＨ″どなりセットされる。
りセット機能を付加したものである。第８図のインバー
タＧ３１．Ｇ３２をＮＯＲ回路Ｇ４．１、ＮＡＮＤ回路
Ｇ４２で置き換える。そして、ＮＯＲ回路Ｇ４１にはセ
ット信号Ｓを直接入力し、ＮＡＮＤ回路Ｇ４２にはセッ
ト信号ＳをインバータＧ４３を介して入力する。セット
信号Ｓが’ ｌ−（”のときはＮＯＲ回路Ｇ４１がＬ″
、ＮＡＮＤ回路Ｇ４２がＨ″どなりセットされる。
このようにして、レット機能付のダイブミツクシ７１−
レジスタを構成することができる。
レジスタを構成することができる。
第１３図は１８図に示す実施例の他変形例の回路図であ
り、リセッｌ−ｔｉ１Ｍ能を付加したものである。
り、リセッｌ−ｔｉ１Ｍ能を付加したものである。
第８図のインバータＧ３１．Ｇ３２をＮＡＮＤ回路Ｇ４
４、ＮＯＲ回路Ｇ４５で置き換える。そしＴ、ＮＯＲ回
路Ｇ４５にはリセット信号Ｒを直接入力し、ＮＡＮＤ回
路Ｇ４４にはリセット信号ＲをインバータＧ４６を介し
て入力する。リセット信号Ｒが” １」”のときはＮＯ
Ｒ回路Ｇ４５が゛Ｌ′−ＮＡＮＤ回路Ｇ４４がＨ″どな
ってリセットされる。このＪ：うにして、リセット機能
ｆ」のダイ犬ミックシフトレジスタを構成することがで
きる。
４、ＮＯＲ回路Ｇ４５で置き換える。そしＴ、ＮＯＲ回
路Ｇ４５にはリセット信号Ｒを直接入力し、ＮＡＮＤ回
路Ｇ４４にはリセット信号ＲをインバータＧ４６を介し
て入力する。リセット信号Ｒが” １」”のときはＮＯ
Ｒ回路Ｇ４５が゛Ｌ′−ＮＡＮＤ回路Ｇ４４がＨ″どな
ってリセットされる。このＪ：うにして、リセット機能
ｆ」のダイ犬ミックシフトレジスタを構成することがで
きる。
第１／１図は第１２図に示す変形例にセット優先のりセ
ット機能を付加した回路図である。すなわら第１２図の
ＮＯＲ回路Ｇ４１の入力側にＡＮＤ回路Ｇ４８を設けｒ
ＡＮＤＮＯＲ回路とし、これにインバータＧ４６を介し
てリセツｌ−信＠Ｒを与えるようにする。またＮＡＮＤ
回路Ｇ４２の入力側にＯＲ回路Ｇ４７を設けてＯＲＮΔ
ＮＤ回路とし、これにリセット信号Ｒを直接に与えるよ
うにする。
ット機能を付加した回路図である。すなわら第１２図の
ＮＯＲ回路Ｇ４１の入力側にＡＮＤ回路Ｇ４８を設けｒ
ＡＮＤＮＯＲ回路とし、これにインバータＧ４６を介し
てリセツｌ−信＠Ｒを与えるようにする。またＮＡＮＤ
回路Ｇ４２の入力側にＯＲ回路Ｇ４７を設けてＯＲＮΔ
ＮＤ回路とし、これにリセット信号Ｒを直接に与えるよ
うにする。
セット信号Ｓが“１１″のときはリセット信号Ｒとは無
関係にＡＮＤＮＯＲ出力はｒｒ Ｌ ＋１になり、０Ｒ
ＮＡＮＤ出力は” ｌ−１”になってゼットされる。
関係にＡＮＤＮＯＲ出力はｒｒ Ｌ ＋１になり、０Ｒ
ＮＡＮＤ出力は” ｌ−１”になってゼットされる。
セット信号ＳがＩ Ｌ Ｉ＋のどきはリセット信号Ｒが
１１ Ａ ＴＴになるとΔＮＤＮＯＲ出力は” ｌ−１
′になり、０ＲＮＡＮＤ出力はＬ″になってリセットさ
れる。
１１ Ａ ＴＴになるとΔＮＤＮＯＲ出力は” ｌ−１
′になり、０ＲＮＡＮＤ出力はＬ″になってリセットさ
れる。
第１５図は第１３図に示す変形例にリヒッ］〜優先のセ
ット機能を付加した回路図である。すなわち第１３図の
ＮＯＲ回路Ｇ４５の入力側にＡＮＤ回路Ｇ５０を設けて
ＡＮＤＮＯＲ回路とし、これにインバータＧ４３を介し
てセット信号Ｓを与えるようにする。またＮ Ａ Ｎ
＋）回路Ｇ ４４の入力側にＯＲ回路Ｇ４９を設けて０
ＲＮＡＮＤ回路とし、これにセット信号Ｓを直接に与え
るようにする。
ット機能を付加した回路図である。すなわち第１３図の
ＮＯＲ回路Ｇ４５の入力側にＡＮＤ回路Ｇ５０を設けて
ＡＮＤＮＯＲ回路とし、これにインバータＧ４３を介し
てセット信号Ｓを与えるようにする。またＮ Ａ Ｎ
＋）回路Ｇ ４４の入力側にＯＲ回路Ｇ４９を設けて０
ＲＮＡＮＤ回路とし、これにセット信号Ｓを直接に与え
るようにする。
リセット信号ＲがＨ″のどきはセット信号Ｓとは無関係
にΔＮＤＮＯＲ出力は” ｌ−”になり、０ＲＮＡＮＤ
出力は’ １」”になってリセットされる。リセツｌ〜
信号ＲがＩ Ｌ Ｉ＋のときはセット信号Ｓが’Ｉ＋”
になると△ＮＤＮＯＲ出力はｌ Ｈｌ”になり、０ＲＮ
ＡＮＤ出力は１１＋１になってセットされる。
にΔＮＤＮＯＲ出力は” ｌ−”になり、０ＲＮＡＮＤ
出力は’ １」”になってリセットされる。リセツｌ〜
信号ＲがＩ Ｌ Ｉ＋のときはセット信号Ｓが’Ｉ＋”
になると△ＮＤＮＯＲ出力はｌ Ｈｌ”になり、０ＲＮ
ＡＮＤ出力は１１＋１になってセットされる。
第１６図は第９図に示づ実施例の一変形例の回路図であ
り、セット機能を付加したものである。
り、セット機能を付加したものである。
この回路は第１２図に示すセット機能付ダイナミックジ
ノ１〜レジスタに対応しており、Ｎ Ｏ’ＲゲートＧ４
１ 、ＮＡＮＤゲートＧ４２に各々逆並列にインバータ
Ｇ３４．Ｇ３Ｃ５が接続されている点が異っている。
ノ１〜レジスタに対応しており、Ｎ Ｏ’ＲゲートＧ４
１ 、ＮＡＮＤゲートＧ４２に各々逆並列にインバータ
Ｇ３４．Ｇ３Ｃ５が接続されている点が異っている。
データの保持がスタティックになされる点を除【づば、
データの伝送、セット動作等は第１２図で説明したのと
同様になる。このようにしてセット機能イ」メタアイツ
クシフ１〜レジスタが構成ぐきる。
データの伝送、セット動作等は第１２図で説明したのと
同様になる。このようにしてセット機能イ」メタアイツ
クシフ１〜レジスタが構成ぐきる。
第１７図は第９図に示Ｊ実施例の他の変形例の回路図で
あり、リセット機能を付加したものである。この回路は
第１３図に示すリセットの機能付ダイナミックシフトレ
ジスタに対応しており、ＮＡＮＤ回路Ｇ４４、ＮＯＲＯ
Ｒ回路１５に各々逆並列にインバータＧ３４．Ｇ３６が
接続されている点が異つＣいる。
あり、リセット機能を付加したものである。この回路は
第１３図に示すリセットの機能付ダイナミックシフトレ
ジスタに対応しており、ＮＡＮＤ回路Ｇ４４、ＮＯＲＯ
Ｒ回路１５に各々逆並列にインバータＧ３４．Ｇ３６が
接続されている点が異つＣいる。
データの保持がスタティックになされる点を除けば、デ
ータの伝送、リセット動作などは第１３図で説明したの
と同様になる。このようにしてリセット機能付スタティ
ックジノ］−レジスタが構成できる。
ータの伝送、リセット動作などは第１３図で説明したの
と同様になる。このようにしてリセット機能付スタティ
ックジノ］−レジスタが構成できる。
第１８図は第９図に示す実施例のさらに他の変形例の回
路図であり、セット優先リセット機能をイ」加したもの
である。この回路は第１４図に示づセット優先リセッｌ
−１能付ダイナミツクシフトレジスタに対応しており、
ＡＮＤＮＯＲ（Ｇ４７゜４１）および０ＲＮＡＮＤ （
Ｇ４．８．４２）に各々逆並列にインバータＧ３４．Ｇ
３６が接続さねでいる点が異っている。
路図であり、セット優先リセット機能をイ」加したもの
である。この回路は第１４図に示づセット優先リセッｌ
−１能付ダイナミツクシフトレジスタに対応しており、
ＡＮＤＮＯＲ（Ｇ４７゜４１）および０ＲＮＡＮＤ （
Ｇ４．８．４２）に各々逆並列にインバータＧ３４．Ｇ
３６が接続さねでいる点が異っている。
データの保持がスタティックになされる点を除けば、デ
ータの伝送、セットあるいはリセット動作は第１４図で
説明したのと同様になる。このようにしてセット優先リ
セット機能付スタティックシフトレジスタが構成できる
。
ータの伝送、セットあるいはリセット動作は第１４図で
説明したのと同様になる。このようにしてセット優先リ
セット機能付スタティックシフトレジスタが構成できる
。
第１９図は第９図に示す実施例のさらに他の変形例の回
路図であり、リセツ１〜優先セ・ン１−機能を（＝Ｊ加
したちのである。この回路は第１５図に示１リセツ１〜
鰯先ヒツト機能付ダイナミックシフトレジスタに対応し
−Ｃおり、０ＲＮＡＮＤ（Ｇ４９゜４４）およびＡＮＤ
ＮＯＲ（Ｇ５０．４５）に各々逆並列にインバータＧ３
４．Ｇ３６が接続されている点が異っている。
路図であり、リセツ１〜優先セ・ン１−機能を（＝Ｊ加
したちのである。この回路は第１５図に示１リセツ１〜
鰯先ヒツト機能付ダイナミックシフトレジスタに対応し
−Ｃおり、０ＲＮＡＮＤ（Ｇ４９゜４４）およびＡＮＤ
ＮＯＲ（Ｇ５０．４５）に各々逆並列にインバータＧ３
４．Ｇ３６が接続されている点が異っている。
データの保持がスタディツクになされる点を除（づば、
データの伝送、セットあるいはリセット動作は第１５図
で説明したのと同様になる。このようにしてリセツ１−
優先セット機能付スタティックシフトレジスタが構成で
きる。
データの伝送、セットあるいはリセット動作は第１５図
で説明したのと同様になる。このようにしてリセツ１−
優先セット機能付スタティックシフトレジスタが構成で
きる。
第２０図は第１０図に示す実施例の−・変形例の回路図
であり、セット機能を付加したものである。
であり、セット機能を付加したものである。
この回路は第１６図に示すセット機能付スタティックシ
フトレジスタに対応しており、逆方向に接続されるイン
バータがクロックドインバータ ・Ｇ３７．Ｇ３８に置
き換えられている点が異なる。
フトレジスタに対応しており、逆方向に接続されるイン
バータがクロックドインバータ ・Ｇ３７．Ｇ３８に置
き換えられている点が異なる。
このようにすると、すでに第１０図を参照して説明した
にうに第１６図の回路に比べてデータの伝送おＪ：び保
持が容易になる。
にうに第１６図の回路に比べてデータの伝送おＪ：び保
持が容易になる。
第２１図は第１０図に示す実施例の他の変形例の回路図
であり、リセット機能を４１加したものである。この回
路は第１７図に示すリセット機能付スタティックシフト
レジスタに対応しており、逆方向に接続されるインバー
タがクロックドインバータＧ３７．Ｇ３８に置き換えら
れている点が異なる。このようにすると、すでに第１０
図を参照して説明したように第１７図の回路に比べてデ
ータの伝送および保持が容易になる。
であり、リセット機能を４１加したものである。この回
路は第１７図に示すリセット機能付スタティックシフト
レジスタに対応しており、逆方向に接続されるインバー
タがクロックドインバータＧ３７．Ｇ３８に置き換えら
れている点が異なる。このようにすると、すでに第１０
図を参照して説明したように第１７図の回路に比べてデ
ータの伝送および保持が容易になる。
第２２図は第１０図に示づ実施例のさらに他の変形例の
回路図であり、セット優先リセット機能を付加したもの
である。この回路は第１８図に示すセット優先リセット
機能付スタディツクシフトレジスタに対応しており、逆
方向に接続されるインバータがクロックドインバータＧ
３７．Ｇ３８に置き換えられている点が異なる。このよ
うにＪ“ると、すでに第１０図を参照して説明したよう
に第１８図の回路に比べてデータの伝送および保持が容
易になる。
回路図であり、セット優先リセット機能を付加したもの
である。この回路は第１８図に示すセット優先リセット
機能付スタディツクシフトレジスタに対応しており、逆
方向に接続されるインバータがクロックドインバータＧ
３７．Ｇ３８に置き換えられている点が異なる。このよ
うにＪ“ると、すでに第１０図を参照して説明したよう
に第１８図の回路に比べてデータの伝送および保持が容
易になる。
第２３図は第１０図に示す実施例のさらに他の変形例の
回路図であり、リセット筒先セット機能を付加したもの
である。この回路は第１９図に示づリセッｌ−１先セッ
ト機能付スタティックシフトレジスタに対応しており、
逆方向に接続されるインバータがタロックドインバータ
Ｇ３７．Ｇ３８にｌき換えられている点が異なる。この
ようにすると、すでに第１０図を参照して説明したよう
に第１９図の回路に仕べてデータの伝送および保持が容
易になる。
回路図であり、リセット筒先セット機能を付加したもの
である。この回路は第１９図に示づリセッｌ−１先セッ
ト機能付スタティックシフトレジスタに対応しており、
逆方向に接続されるインバータがタロックドインバータ
Ｇ３７．Ｇ３８にｌき換えられている点が異なる。この
ようにすると、すでに第１０図を参照して説明したよう
に第１９図の回路に仕べてデータの伝送および保持が容
易になる。
第２４図は第１１図に示す実施例の一変形例の回路図で
あり、セット機能を付加したしのである。
あり、セット機能を付加したしのである。
この回路は第１６図に示づヒツト機能付スタティックジ
ノミーレジスタに対応しており、帰還ループがそれぞれ
直列接続されたインバータＧ ３４とＰトランジスタＴ
３１、インバータＧ３６とＮトランジスタＴ３２で構成
されている点が異なる。
ノミーレジスタに対応しており、帰還ループがそれぞれ
直列接続されたインバータＧ ３４とＰトランジスタＴ
３１、インバータＧ３６とＮトランジスタＴ３２で構成
されている点が異なる。
このようにすると、すでに第１１図を参照して説明した
ように、第１６図の回路と比べてデータの伝送および保
持が容易になる。
ように、第１６図の回路と比べてデータの伝送および保
持が容易になる。
なお、正帰還回路の１−ランジスタの導電型を逆にして
り１コツクφで制御するようにしてもよいことはもちろ
んである。
り１コツクφで制御するようにしてもよいことはもちろ
んである。
第２５図は第１１図に示す実施例の他の変形例の回路図
であり、リセッ１へ機能を付加したものである。この回
路は第１７図に示プリセット機能ト１スタティックシフ
トレジスタに対応しており、帰還ループがそれぞれ直列
接続されたインバータＧ３４とＰトランジスタＴ３１、
インバータＧ３６どＮトランジスタＴ３２で構成されて
いる点が異なる。このようにすると、すでに第１１図を
参照して説明したように、第１７図の回路ど比べてデー
タの伝送および保持が容易になる。
であり、リセッ１へ機能を付加したものである。この回
路は第１７図に示プリセット機能ト１スタティックシフ
トレジスタに対応しており、帰還ループがそれぞれ直列
接続されたインバータＧ３４とＰトランジスタＴ３１、
インバータＧ３６どＮトランジスタＴ３２で構成されて
いる点が異なる。このようにすると、すでに第１１図を
参照して説明したように、第１７図の回路ど比べてデー
タの伝送および保持が容易になる。
なお、正帰還回路のトランジスタの導電型を逆にしてク
ロックφで制御するようにしてもよいことはもちろんで
ある。
ロックφで制御するようにしてもよいことはもちろんで
ある。
第２６図は第１１図に示す実施例の他の変形例の回路図
であり、セット優先リセット機能をイ１加したものであ
る。この回路は第１８図に示すセット優先リセットＩ能
イ１スタティックシフトレジスタに対応（）ており、帰
還ループがそれぞれ直列接続されたインバータＧ３４と
ＰトランジスタＴ３１、インバータＧ３６とＮトランジ
スタＴ３２で構成されている点が異なる。このようにす
ると、すでに第１１図を参照して説明したように、第１
８図の回路と比べてデータの伝送および保持が容易にな
る。
であり、セット優先リセット機能をイ１加したものであ
る。この回路は第１８図に示すセット優先リセットＩ能
イ１スタティックシフトレジスタに対応（）ており、帰
還ループがそれぞれ直列接続されたインバータＧ３４と
ＰトランジスタＴ３１、インバータＧ３６とＮトランジ
スタＴ３２で構成されている点が異なる。このようにす
ると、すでに第１１図を参照して説明したように、第１
８図の回路と比べてデータの伝送および保持が容易にな
る。
なお、正帰還回路のトランジスタの導電型を逆にしてク
ロックＪで制御するようにしてもよいこと（よもちろん
である。
ロックＪで制御するようにしてもよいこと（よもちろん
である。
第２７図は第１１図に示す実施例の他の変形例の回路図
で−あり、リセット優先セット機能を付加したものであ
る。この回路は第１９図に示すリセット優先セット機能
付スタフインクシフトレジスタに対応しており、帰還ル
ープがそれぞれ直列接続されたインバータＧ３４とＰ
トランジスタＴ３１、インバータＧ３６とＮ１−ランジ
スタＴ３２で構成されている点が異なる。このようにす
ると、１でに第１１図を参照しで説明したように、第１
９図の回路と比べてデータの伝送および保持が容易にイ
５る。
で−あり、リセット優先セット機能を付加したものであ
る。この回路は第１９図に示すリセット優先セット機能
付スタフインクシフトレジスタに対応しており、帰還ル
ープがそれぞれ直列接続されたインバータＧ３４とＰ
トランジスタＴ３１、インバータＧ３６とＮ１−ランジ
スタＴ３２で構成されている点が異なる。このようにす
ると、１でに第１１図を参照しで説明したように、第１
９図の回路と比べてデータの伝送および保持が容易にイ
５る。
なお、正帰還回路のトランジスタの導電型を逆にしてク
ロックφで制御するようにしてもよいことはもちろんで
ある。
ロックφで制御するようにしてもよいことはもちろんで
ある。
以上図面を参照して説明した実施例は、データを寄生容
量等でダイナミックに保持するタイプのものと、正帰還
ループを設けてスタティックに保持するタイプのものに
分類できる。これら２つのタイプのものは消費電流が互
いに異なっており、以下これを第２８図および第２９図
を参照して説明Ｊる。
量等でダイナミックに保持するタイプのものと、正帰還
ループを設けてスタティックに保持するタイプのものに
分類できる。これら２つのタイプのものは消費電流が互
いに異なっており、以下これを第２８図および第２９図
を参照して説明Ｊる。
第１図で代表されるようなデータをダイナミックに保持
するタイプの回路では、一般に消費電流はスタティック
に保持するタイプのものに比べて多くなる。第２８図は
第８図に示す回路の信号の波形図である。図示の如くデ
ータ入力側のＮトランジスタＴ１１による’ ＋１”の
信号受信レベル（インバータＧ３１入力）と、データ出
力側のＰトランジスタＴＩ２によりＩＩ Ｌ ＩＩの信
号受信レベル（インバータＧ３２入力）とは、いずれも
電源電圧レベルから伝送ゲートのＶｔｈ分だけレベルの
降下したものとなる。このためこのレベルを受【プるＣ
ＭＯＳ論理回路部分で貫通電流が生じ、第２８図に示ず
ように比較的大ぎな電流が消費される。なお、第２′８
図は第８図に示す回路について説明したものであるが、
他の回路においても同様のことが言える。
するタイプの回路では、一般に消費電流はスタティック
に保持するタイプのものに比べて多くなる。第２８図は
第８図に示す回路の信号の波形図である。図示の如くデ
ータ入力側のＮトランジスタＴ１１による’ ＋１”の
信号受信レベル（インバータＧ３１入力）と、データ出
力側のＰトランジスタＴＩ２によりＩＩ Ｌ ＩＩの信
号受信レベル（インバータＧ３２入力）とは、いずれも
電源電圧レベルから伝送ゲートのＶｔｈ分だけレベルの
降下したものとなる。このためこのレベルを受【プるＣ
ＭＯＳ論理回路部分で貫通電流が生じ、第２８図に示ず
ように比較的大ぎな電流が消費される。なお、第２′８
図は第８図に示す回路について説明したものであるが、
他の回路においても同様のことが言える。
これに対して第３図で代表されるようなデータをスタテ
ィックに保持するタイプの回路では、一般に消費電流は
少なく抑えることができる。第２９図は第９図に示す回
路の信号波形図である。
ィックに保持するタイプの回路では、一般に消費電流は
少なく抑えることができる。第２９図は第９図に示す回
路の信号波形図である。
第９図の如く帰還ループをインバータ２個で構成したと
きには、伝送ゲート（トランジスタＴ１１゜Ｔ１２）が
オンになってその受信側の電位レベル（インバータＧ３
３，３５入力）がそれを受けるＣＭＯＳ論理回路の回路
■ｔｈに達すると、その後に伝送ゲートが閉じても正帰
還ループの働きによって受信レベルのＹｔｈＲＴ；がな
くなる。このため第２９図のように貫通電流はほとんど
なくなるので、消費電流を少なく抑えることができる。
きには、伝送ゲート（トランジスタＴ１１゜Ｔ１２）が
オンになってその受信側の電位レベル（インバータＧ３
３，３５入力）がそれを受けるＣＭＯＳ論理回路の回路
■ｔｈに達すると、その後に伝送ゲートが閉じても正帰
還ループの働きによって受信レベルのＹｔｈＲＴ；がな
くなる。このため第２９図のように貫通電流はほとんど
なくなるので、消費電流を少なく抑えることができる。
また例えば第１０図に示すように正帰還ループをインバ
ータとクロックドインバータで構成した場合には、クロ
ックドインバータが高インピーダンスとなっている期間
を除いて受信レベルの■ｔｈ降下がなくなる。このため
、貫通電流の一部をなくして消費電流を少なく抑えるこ
とができる。
ータとクロックドインバータで構成した場合には、クロ
ックドインバータが高インピーダンスとなっている期間
を除いて受信レベルの■ｔｈ降下がなくなる。このため
、貫通電流の一部をなくして消費電流を少なく抑えるこ
とができる。
また例えば第１１図に示すように正帰還ループにトラン
ジスタを挿入した場合には、伝送ゲートの送信側のレベ
ルによって伝送ゲートの受信信号レベルは、伝送ゲート
がオンのときまたは、帰還ループの伝送ゲートがオンの
ときのどちらか一方において■ｔｈ降下をなくすことが
できる。このため、貫通電流の一部をなくして消費電流
を少なく抑えることができる。
ジスタを挿入した場合には、伝送ゲートの送信側のレベ
ルによって伝送ゲートの受信信号レベルは、伝送ゲート
がオンのときまたは、帰還ループの伝送ゲートがオンの
ときのどちらか一方において■ｔｈ降下をなくすことが
できる。このため、貫通電流の一部をなくして消費電流
を少なく抑えることができる。
なお、以上の実施例の説明では入力側のゲートをＮトラ
ンジスタとし、出力側のゲートをＰトランジスタとし、
これらをクロックφで制御Ｉするようにしたが、１〜ラ
ンジスタの導電型（チャンネル）を逆にしてクロックφ
で制御するようにしてもよい。
ンジスタとし、出力側のゲートをＰトランジスタとし、
これらをクロックφで制御Ｉするようにしたが、１〜ラ
ンジスタの導電型（チャンネル）を逆にしてクロックφ
で制御するようにしてもよい。
上記の如く本発明によれば、入力側および出力側のゲー
トへをそれぞれ導電型の異なるＭＯＳトランジスタで構
成し、このＭＯＳ トランジスタのゲートに同一の信号
を勾えることによってオン、オフさゼるようにしたので
、レーシングと呼ばれる誤動作を生じることがないよう
にしたＣＭＯＳ集積回路装置およびその駆動方法を得る
ことができる。
トへをそれぞれ導電型の異なるＭＯＳトランジスタで構
成し、このＭＯＳ トランジスタのゲートに同一の信号
を勾えることによってオン、オフさゼるようにしたので
、レーシングと呼ばれる誤動作を生じることがないよう
にしたＣＭＯＳ集積回路装置およびその駆動方法を得る
ことができる。
また、逆極性のクロックφを必要としないため、クロッ
ク生成回路が簡単になり、またクロックφを伝送する信
号線が不要になるためチップ面積が縮少できるという効
果がある。
ク生成回路が簡単になり、またクロックφを伝送する信
号線が不要になるためチップ面積が縮少できるという効
果がある。
第１図は本発明に係る回路の第１の基本例の構成図、第
２図は第１図に示す第１の基本例の変形例の構成図、第
３図は本発明に係る回路の第２の基本例の構成図、第４
図乃至第７図は各々第３図に示す第２の基本例の変形例
の構成図、第８図は第１図に示す第１の基本例を具体化
した一実施例の回路図、第９図乃至第１１図は各々第３
図に示す第２の基本例を具体化した実施例の回路図、第
１２図乃至第１５図は各々第８図に示す実施例の変形例
の回路図、第１６図乃至第１９図は各々第９図に示す実
施例の変形例の回路図、第２０図乃至第２３図は各々第
１０図に示す実施例の変形例の回路図、第２４図乃至第
２７図は・各々第１１図に示す実施例の変形例の回路図
、第２８図および第２９図は各々第８図および第９図に
示す実施例にお覧プる信号の波形の一例の説明図、第３
０図は従来装置の一例の構成図、第３１図は第３０図に
示す構成例を具体化した回路図、第３２図は従来装置の
他の例の構成図、第３３図は第３２図に示す構成例を具
体化した回路図、第３４図は第３０図に示す構成例の動
作のタイミング図、第３５図は従来のレーシング回避手
段の一例の説明図である。 ＴＩ、−ｒｌ １．Ｔ１４．Ｔ２３．Ｔ３２・・・Ｎチ
ャンネルＭＯ８トランジスタ、Ｔ２．ＴＩ ２゜Ｔ１３
．Ｔ２４．Ｔ３１・・・ＰチャンネルＭＯＳトランジス
タ、ＩＮ・・・入力データ、ＯＵ［・・・出力データ。
２図は第１図に示す第１の基本例の変形例の構成図、第
３図は本発明に係る回路の第２の基本例の構成図、第４
図乃至第７図は各々第３図に示す第２の基本例の変形例
の構成図、第８図は第１図に示す第１の基本例を具体化
した一実施例の回路図、第９図乃至第１１図は各々第３
図に示す第２の基本例を具体化した実施例の回路図、第
１２図乃至第１５図は各々第８図に示す実施例の変形例
の回路図、第１６図乃至第１９図は各々第９図に示す実
施例の変形例の回路図、第２０図乃至第２３図は各々第
１０図に示す実施例の変形例の回路図、第２４図乃至第
２７図は・各々第１１図に示す実施例の変形例の回路図
、第２８図および第２９図は各々第８図および第９図に
示す実施例にお覧プる信号の波形の一例の説明図、第３
０図は従来装置の一例の構成図、第３１図は第３０図に
示す構成例を具体化した回路図、第３２図は従来装置の
他の例の構成図、第３３図は第３２図に示す構成例を具
体化した回路図、第３４図は第３０図に示す構成例の動
作のタイミング図、第３５図は従来のレーシング回避手
段の一例の説明図である。 ＴＩ、−ｒｌ １．Ｔ１４．Ｔ２３．Ｔ３２・・・Ｎチ
ャンネルＭＯ８トランジスタ、Ｔ２．ＴＩ ２゜Ｔ１３
．Ｔ２４．Ｔ３１・・・ＰチャンネルＭＯＳトランジス
タ、ＩＮ・・・入力データ、ＯＵ［・・・出力データ。
Claims (1)
- 【特許請求の範囲】 １、入力データの一部もしくは全部を伝送する第１導電
型のＭＯＳトランジスタと、この第１導電型のＭＯＳト
ランジスタからの前記入力データを論理演算する論理回
路と、この論理回路の出力データの一部もしくは全部を
伝送する第２導電型のＭＯＳトランジスタと、前記第１
、第２導電型のＭＯＳトランジスタの各々のゲート端子
に同一のゲート信号を入力するゲート信号入力手段とを
備えるＣＭＯＳ集積回路装置。 ２、入力データの一部もしくは全部を伝送する第１導電
型のＭＯＳトランジスタと、この第１導電型のＭＯＳト
ランジスタからの前記入力データを論理演算する論理回
路と、この論理回路の出力データの一部もしくは全部を
伝送する第２導電型のＭＯＳトランジスタと、この第２
導電型のＭＯＳトランジスタを介して取り出された前記
出力データを波形整形し出力抵抗を下げるインバータと
、前記第１、第２導電型のＭＯＳトランジスタの各々の
ゲート端子に同一のゲート信号を入力するゲート信号入
力手段とを備えるＣＭＯＳ集積回路装置。 ３、入力データの一部もしくは全部を伝送する第１導電
型のＭＯＳトランジスタと、この第１導電型のＭＯＳト
ランジスタからの前記入力データをスタティックに保持
する第１の正帰還回路と、この第１の正帰還回路からの
前記入力データを論理演算する論理回路と、この論理回
路の出力データの一部もしくは全部を伝送する第２導電
型のＭＯＳトランジスタと、この第２導電型のＭＯＳト
ランジスタからの前記出力データをスタティックに保持
する第２の正帰還回路と、前記第１、第２導電型のＭＯ
Ｓトランジスタの各々のゲート端子に同一のゲート信号
を入力する信号入力手段とを備えるＣＭＯＳ集積回路装
置。 ４、前記第１、第２の正帰還回路はそれぞれ互いに逆並
列接続された２個のインバータを有する特許請求の範囲
第３項記載のＣＭＯＳ集積回路。 ５、前記逆並列接続された２個のインバータのうち一方
はクロックドインバータである特許請求の範囲第４項記
載のＣＭＯＳ集積回路装置。 ６、前記第１、第２の正帰還回路は各々互いに逆並列接
続された２個のインバータと、帰還ループに挿入され少
くとも前記第１導電型のＭＯＳトランジスタの受信側信
号レベルが遷移している期間はオフになるＭＯＳトラン
ジスタとを有する特許請求の範囲第３項記載のＣＭＯＳ
集積回路装置。 ７、前記第１の正帰還回路は互いに逆並列接続された２
個のインバータと、帰還ループに直列に挿入され前記ゲ
ート信号によりオン、オフさせられる第２導電型のＭＯ
Ｓトランジスタとを有し、前記第２の正帰還回路は互い
に逆並列接続された２個のインバータと、帰還ループに
直列に挿入され前記ゲート信号によりオン、オフさせら
れる第１導電型のＭＯＳトランジスタを有する特許請求
の範囲第３項記載のＣＭＯＳ集積回路。 ８、入力データの一部もしくは全部を伝送する第１導電
型のＭＯＳトランジスタと、この第１導電型のＭＯＳト
ランジスタからの前記入力データを保持する第１の保持
手段と、この第１の保持手段の保持内容を出力データと
して伝送する第２導電型のＭＯＳトランジスタと、この
第２導電型のＭＯＳトランジスタからの出力データを保
持する第２の保持手段と、前記第１、第２導電型のＭＯ
Ｓトランジスタの各々のゲート端子に同一のゲート信号
を入力するゲート信号入力手段とを備えるＣＭＯＳ集積
回路装置。 ９、前記第１、第２導電型のＭＯＳトランジスタにおけ
る前記入力データ、出力データの伝送は直接または論理
ゲートを介して行なわれる特許請求の範囲第８項記載の
ＣＭＯＳ集積回路装置。 １０、前記第１、第２の保持手段はそれぞれ前記入力デ
ータ、出力データをダイナミックに保持する特許請求の
範囲第８項記載のＣＭＯＳ集積回路装置。 １１、前記第１、第２の保持手段はそれぞれ前記入力デ
ータ、出力データをスタティックに保持する特許請求の
範囲第８項記載のＣＭＯＳ集積回路装置。 １２、前記第１、第２の保持手段は互いに逆並列接続さ
れた２個のインバータを各々有する特許請求の範囲第１
１項記載のＣＭＯＳ集積回路装置。 １３、前記逆並列接続された各々２個のインバータのう
ちの各々の一方はクロックドインバータである特許請求
の範囲第１２項記載のＣＭＯＳ集積回路装置。 １４、前記第１、第２の保持手段は各々互いに逆並列接
続された２個のインバータと、帰還ループに挿入され少
くとも前記第１導電型のＭＯＳトランジスタの受信側信
号レベルが遷移している期間はオフになるＭＯＳトラン
ジスタとを有する特許請求の範囲第８項もしくは第１１
項に記載のＣＭＯＳ集積回路装置。 １５、前記第１の保持手段は互いに逆並列接続された２
個のインバータと、帰還ループに直列に挿入され前記ゲ
ート信号によりオン、オフさせられる第２導電型のＭＯ
Ｓトランジスタとを有し、前記第２の保持手段は互いに
逆並列接続された２個のインバータと、帰還ループに直
列に挿入され前記ゲート信号によりオン、オフさせられ
る第１導電型のＭＯＳトランジスタとを有する特許請求
の範囲第８項記載のＣＭＯＳ集積回路。 １６、入力データの一部もしくは全部を伝送する第１導
電型のＭＯＳトランジスタと、この第１導電型のＭＯＳ
トランジスタからの前記入力データを保持する第１の保
持手段と、この第１の保持手段の保持内容を出力データ
として伝送する第２導電型のＭＯＳトランジスタと、こ
の第２導電型のＭＯＳトランジスタからの出力データを
保持する第２の保持手段と、前記第１、第２導電型のＭ
ＯＳトランジスタの各々のゲートへ端子に同一のゲート
信号を入力するゲート信号入力手段と、回路の初期状態
を設定する設定手段とを備えるＣＭＯＳ集積回路装置。 １７、前記第１、第２導電型のＭＯＳトランジスタにお
ける前記入力データ、出力データの伝送は直接または論
理ゲートを介して行なわれる特許請求の範囲第１６項記
載のＣＭＯＳ集積回路装置。 １８、前記第１、第２の保持手段はそれぞれ前記入力デ
ータ、出力データをダイナミックに保持する特許請求の
範囲第１６項記載のＣＭＯＳ集積回路装置。 １９、前記第１、第２の保持手段はそれぞれ前記入力デ
ータ、出力データをスタティックに保持する特許請求の
範囲第１６項記載のＣＭＯＳ集積回路装置。 ２０、前記設定手段は回路をセット状態にするセット手
段を有する特許請求の範囲第１６項乃至第１９項のいず
れかに記載のＣＭＯＳ集積回路装置。 ２１、前記設定手段は回路をリセット状態にするリセッ
ト手段を有する特許請求の範囲第１６項乃至第１９項の
いずれかに記載のＣＭＯＳ集積回路装置。 ２２、前記設定手段は回路をセット状態にするセット手
段と、回路をリセット状態にするリセット手段とを有す
る特許請求の範囲第１６項乃至第１９項のいずれかに記
載のＣＭＯＳ集積回路装置。 ２３、前記セット手段は前記リセット手段に優先して機
能するようにした特許請求の範囲第２２項記載のＣＭＯ
Ｓ集積回路装置。 ２４、前記リセット手段は前記セット手段に優先して機
能するようにした特許請求の範囲第２２項記載のＣＭＯ
Ｓ集積回路装置。 ２５、入力データの一部もしくは全部を伝送する第１導
電型のＭＯＳトランジスタをゲート信号でオン、オフ制
御し、前記第１導電型のＭＯＳトランジスタからの入力
データを論理回路にて所定の手順で処理し、前記論理回
路からの出力データの一部もしくは全部を伝送する第２
導電型のＭＯＳトランジスタを前記ゲート信号でオン、
オフ制御し、前記第１導電型のＭＯＳトランジスタがオ
ンのときは前記第２導電型のＭＯＳトランジスタをオフ
させ、前記第１導電型のＭＯＳトラントランジスタがオ
フのときは前記第２導電型のＭＯＳトランジスタをオン
させるＣＭＯＳ集積回路装置の駆動方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59128868A JPS617725A (ja) | 1984-06-22 | 1984-06-22 | Ｃｍｏｓ集積回路装置及びその駆動方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59128868A JPS617725A (ja) | 1984-06-22 | 1984-06-22 | Ｃｍｏｓ集積回路装置及びその駆動方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS617725A true JPS617725A (ja) | 1986-01-14 |
Family
ID=14995344
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59128868A Pending JPS617725A (ja) | 1984-06-22 | 1984-06-22 | Ｃｍｏｓ集積回路装置及びその駆動方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS617725A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011119672A (ja) * | 2009-10-29 | 2011-06-16 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
-
1984
- 1984-06-22 JP JP59128868A patent/JPS617725A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011119672A (ja) * | 2009-10-29 | 2011-06-16 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| US9202546B2 (en) | 2009-10-29 | 2015-12-01 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| JP2017108180A (ja) * | 2009-10-29 | 2017-06-15 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| US9806079B2 (en) | 2009-10-29 | 2017-10-31 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| KR20180135107A (ko) * | 2009-10-29 | 2018-12-19 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 |
| US10720433B2 (en) | 2009-10-29 | 2020-07-21 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
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