JPH0922592A - シンクロナスｄｒａｍ - Google Patents
シンクロナスｄｒａｍInfo
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- JPH0922592A JPH0922592A JP7167516A JP16751695A JPH0922592A JP H0922592 A JPH0922592 A JP H0922592A JP 7167516 A JP7167516 A JP 7167516A JP 16751695 A JP16751695 A JP 16751695A JP H0922592 A JPH0922592 A JP H0922592A
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- command
- data
- reference clock
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Abstract
(57)【要約】
【目的】 シンクロナスＤＲＡＭにおけるデータ転送の
高速化を目的とする。 【構成】 基準クロックCLK の立下がり／立上がりに同
期してＯＮ／ＯＦＦし、外部からのデータ又はコマンド
A,B,C を入力バッファB11,B12,B13 に転送する第１のス
イッチング素子Q11,Q12,Q13 と、データ又はコマンドA,
B,C のレベル変換をする入力バッファB11,B12,B13 と、
レベル変換されたデータ又はコマンドA,B,C をデコード
するデコーダCDと、基準クロックCLK の立上がり／立下
がりに同期してＯＮ／ＯＦＦし、デコーダCDによってデ
コードされたデータ又はコマンドA,B,C を内部回路に転
送する第２のスイッチング素子Q14,Q15,Q16 とを有する
こと。
高速化を目的とする。 【構成】 基準クロックCLK の立下がり／立上がりに同
期してＯＮ／ＯＦＦし、外部からのデータ又はコマンド
A,B,C を入力バッファB11,B12,B13 に転送する第１のス
イッチング素子Q11,Q12,Q13 と、データ又はコマンドA,
B,C のレベル変換をする入力バッファB11,B12,B13 と、
レベル変換されたデータ又はコマンドA,B,C をデコード
するデコーダCDと、基準クロックCLK の立上がり／立下
がりに同期してＯＮ／ＯＦＦし、デコーダCDによってデ
コードされたデータ又はコマンドA,B,C を内部回路に転
送する第２のスイッチング素子Q14,Q15,Q16 とを有する
こと。
Description
【０００１】
【産業上の利用分野】本発明はシンクロナスＤＲＡＭ
（Synchronous Dynamic Random Access Memory）に関
し、更に詳しく言えば、入力回路でのデータ転送の高速
化がなされたシンクロナスＤＲＡＭの提供を目的とす
る。
（Synchronous Dynamic Random Access Memory）に関
し、更に詳しく言えば、入力回路でのデータ転送の高速
化がなされたシンクロナスＤＲＡＭの提供を目的とす
る。
【０００２】
【従来の技術】以下で従来のシンクロナスＤＲＡＭにつ
いて図面を参照しながら説明する。従来のシンクロナス
ＤＲＡＭにおいて、外部からのデータやコマンドを入力
して当該シンクロナスＤＲＡＭの内部回路に転送する入
力回路は、図３に示すように、入力端子（Ｔ１，Ｔ２，
Ｔ３）に接続されたスイッチングトランジスタ（Ｑ１，
Ｑ２，Ｑ３）と、このスイッチングトランジスタ（Ｑ
１，Ｑ２，Ｑ３）にそれぞれ接続された入力バッファ
（Ｂ１，Ｂ２，Ｂ３）と、各入力バッファ（Ｂ１，Ｂ
２，Ｂ３）に接続されたコマンドデコーダ（ＣＤ）を有
し、スイッチングトランジスタ（Ｑ１，Ｑ２，Ｑ３）の
共通のゲートには、外部からの基準クロック（ＣＬＫ）
を取り込む端子（Ｔ０）が接続されてなる回路構成を有
する。
いて図面を参照しながら説明する。従来のシンクロナス
ＤＲＡＭにおいて、外部からのデータやコマンドを入力
して当該シンクロナスＤＲＡＭの内部回路に転送する入
力回路は、図３に示すように、入力端子（Ｔ１，Ｔ２，
Ｔ３）に接続されたスイッチングトランジスタ（Ｑ１，
Ｑ２，Ｑ３）と、このスイッチングトランジスタ（Ｑ
１，Ｑ２，Ｑ３）にそれぞれ接続された入力バッファ
（Ｂ１，Ｂ２，Ｂ３）と、各入力バッファ（Ｂ１，Ｂ
２，Ｂ３）に接続されたコマンドデコーダ（ＣＤ）を有
し、スイッチングトランジスタ（Ｑ１，Ｑ２，Ｑ３）の
共通のゲートには、外部からの基準クロック（ＣＬＫ）
を取り込む端子（Ｔ０）が接続されてなる回路構成を有
する。
【０００３】上記の入力回路において、データやコマン
ドを不図示の内部回路に入力する際の動作について以下
で図４のタイミングチャートを参照しながら説明する。
ここでは当該シンクロナスＤＲＡＭの制御に係るコマン
ドが入力された場合について説明する。まず、コマンド
（Ａ，Ｂ，Ｃ）が各入力端子（Ｔ１，Ｔ２，Ｔ３）に入
力される。
ドを不図示の内部回路に入力する際の動作について以下
で図４のタイミングチャートを参照しながら説明する。
ここでは当該シンクロナスＤＲＡＭの制御に係るコマン
ドが入力された場合について説明する。まず、コマンド
（Ａ，Ｂ，Ｃ）が各入力端子（Ｔ１，Ｔ２，Ｔ３）に入
力される。
【０００４】基準クロック（ＣＬＫ）がローレベル（以
下で“Ｌ”と称する）の期間では、スイッチングトラン
ジスタ（Ｑ１，Ｑ２，Ｑ３）がＯＦＦしているのでコマ
ンド（Ａ，Ｂ，Ｃ）は入力バッファ（Ｂ１，Ｂ２，Ｂ
３）に入力されない。次いで基準クロック（ＣＬＫ）が
立ち上がってハイレベル（以下で“Ｈ”と称する）にな
るとスイッチングトランジスタ（Ｑ１，Ｑ２，Ｑ３）の
ゲートに“Ｈ”の電圧が印加されるので、基準クロック
（ＣＬＫ）の立上がりに同期してスイッチングトランジ
スタ（Ｑ１，Ｑ２，Ｑ３）がＯＮして、図４に示すよう
にコマンド（Ａ，Ｂ，Ｃ）が入力バッファ（Ｂ１，Ｂ
２，Ｂ３）に入力される。
下で“Ｌ”と称する）の期間では、スイッチングトラン
ジスタ（Ｑ１，Ｑ２，Ｑ３）がＯＦＦしているのでコマ
ンド（Ａ，Ｂ，Ｃ）は入力バッファ（Ｂ１，Ｂ２，Ｂ
３）に入力されない。次いで基準クロック（ＣＬＫ）が
立ち上がってハイレベル（以下で“Ｈ”と称する）にな
るとスイッチングトランジスタ（Ｑ１，Ｑ２，Ｑ３）の
ゲートに“Ｈ”の電圧が印加されるので、基準クロック
（ＣＬＫ）の立上がりに同期してスイッチングトランジ
スタ（Ｑ１，Ｑ２，Ｑ３）がＯＮして、図４に示すよう
にコマンド（Ａ，Ｂ，Ｃ）が入力バッファ（Ｂ１，Ｂ
２，Ｂ３）に入力される。
【０００５】コマンド（Ａ，Ｂ，Ｃ）はそれぞれ入力先
の入力バッファ（Ｂ１，Ｂ２，Ｂ３）で内部回路の電圧
レベルにレベル変換されたのちに、図４に示すようにコ
マンドデコーダ（ＣＤ）に入力され、ここでデコードさ
れて不図示の内部回路に入力される。
の入力バッファ（Ｂ１，Ｂ２，Ｂ３）で内部回路の電圧
レベルにレベル変換されたのちに、図４に示すようにコ
マンドデコーダ（ＣＤ）に入力され、ここでデコードさ
れて不図示の内部回路に入力される。
【０００６】
【発明が解決しようとする課題】しかしながら、上記回
路では以下に示すような問題が生じる。コマンド（Ａ，
Ｂ，Ｃ）をシンクロナスＤＲＡＭに入力する際には、セ
ットアップタイム（Δｓｔ）と称する時間が必要であ
る。セットアップタイム（Δｓｔ）とは、基準クロック
（ＣＬＫ）の立上がりに対して、どの程度以前にデータ
や、コマンドを外部から入力させるかといった時間であ
って、当該シンクロナスＤＲＡＭを正常に動作させるた
めには常に必要な時間である。
路では以下に示すような問題が生じる。コマンド（Ａ，
Ｂ，Ｃ）をシンクロナスＤＲＡＭに入力する際には、セ
ットアップタイム（Δｓｔ）と称する時間が必要であ
る。セットアップタイム（Δｓｔ）とは、基準クロック
（ＣＬＫ）の立上がりに対して、どの程度以前にデータ
や、コマンドを外部から入力させるかといった時間であ
って、当該シンクロナスＤＲＡＭを正常に動作させるた
めには常に必要な時間である。
【０００７】したがって、コマンド（Ａ，Ｂ，Ｃ）は、
図４に示すように基準クロック（ＣＬＫ）が立ち上がる
以前にすでに外部から出力され、時点（ｔ′）で入力端
子（Ｔ１，Ｔ２，Ｔ３）には到達していることになる。
この時点（ｔ′）で入力端子（Ｔ１，Ｔ２，Ｔ３）には
コマンド（Ａ，Ｂ，Ｃ）が出力されているにも関らず、
基準クロック（ＣＬＫ）が立ち上がる時点（ｔ１）まで
の間、すなわちセットアップタイム（Δｓｔ）の期間
は、スイッチングトランジスタ（Ｑ１，Ｑ２，Ｑ３）が
ＯＦＦしているのでコマンド（Ａ，Ｂ，Ｃ）は入力バッ
ファ（Ｂ１，Ｂ２，Ｂ３）には入力されず、この間時間
のロスがあるので、当該シンクロナスＤＲＡＭのデータ
転送の高速化の妨げになっているという問題が生じてい
た。
図４に示すように基準クロック（ＣＬＫ）が立ち上がる
以前にすでに外部から出力され、時点（ｔ′）で入力端
子（Ｔ１，Ｔ２，Ｔ３）には到達していることになる。
この時点（ｔ′）で入力端子（Ｔ１，Ｔ２，Ｔ３）には
コマンド（Ａ，Ｂ，Ｃ）が出力されているにも関らず、
基準クロック（ＣＬＫ）が立ち上がる時点（ｔ１）まで
の間、すなわちセットアップタイム（Δｓｔ）の期間
は、スイッチングトランジスタ（Ｑ１，Ｑ２，Ｑ３）が
ＯＦＦしているのでコマンド（Ａ，Ｂ，Ｃ）は入力バッ
ファ（Ｂ１，Ｂ２，Ｂ３）には入力されず、この間時間
のロスがあるので、当該シンクロナスＤＲＡＭのデータ
転送の高速化の妨げになっているという問題が生じてい
た。
【０００８】
【課題を解決するための手段】本発明は上記従来の欠点
に鑑み成されたもので、図１に示すように、基準クロッ
クの立下がり／立上がりに同期してＯＮ／ＯＦＦし、外
部からのデータ又はコマンドを入力バッファに転送する
第１のスイッチング素子と、前記データ又はコマンドの
レベル変換をする入力バッファと、レベル変換された前
記データ又はコマンドをデコードするデコーダと、前記
基準クロックの立上がり／立下がりに同期してＯＮ／Ｏ
ＦＦし、前記デコーダによってデコードされた前記デー
タ又はコマンドを内部回路に転送する第２のスイッチン
グ素子とを有することにより、さらなるデータ転送の高
速化が可能になるシンクロナスＤＲＡＭを提供するもの
である。
に鑑み成されたもので、図１に示すように、基準クロッ
クの立下がり／立上がりに同期してＯＮ／ＯＦＦし、外
部からのデータ又はコマンドを入力バッファに転送する
第１のスイッチング素子と、前記データ又はコマンドの
レベル変換をする入力バッファと、レベル変換された前
記データ又はコマンドをデコードするデコーダと、前記
基準クロックの立上がり／立下がりに同期してＯＮ／Ｏ
ＦＦし、前記デコーダによってデコードされた前記デー
タ又はコマンドを内部回路に転送する第２のスイッチン
グ素子とを有することにより、さらなるデータ転送の高
速化が可能になるシンクロナスＤＲＡＭを提供するもの
である。
【０００９】
【作 用】本発明に係るシンクロナスＤＲＡＭによれ
ば、図１に例示するように、基準クロック（ＣＬＫ）の
立下がり／立上がりに同期してＯＮ／ＯＦＦし、入力端
子（Ｔ１１，Ｔ１２，Ｔ１３）からのデータ又はコマン
ド（Ａ，Ｂ，Ｃ）を入力バッファ（Ｂ１１，Ｂ１２，Ｂ
１３）に転送する第１のスイッチング素子（Ｑ１１，Ｑ
１２，Ｑ１３）と、基準クロック（ＣＬＫ）の立上がり
／立下がりに同期してＯＮ／ＯＦＦし、デコーダ（Ｃ
Ｄ）によってデコードされたデータ又はコマンド（Ａ，
Ｂ，Ｃ）を内部回路に転送する第２のスイッチング素子
（Ｑ１４，Ｑ１５，Ｑ１６）を有する。
ば、図１に例示するように、基準クロック（ＣＬＫ）の
立下がり／立上がりに同期してＯＮ／ＯＦＦし、入力端
子（Ｔ１１，Ｔ１２，Ｔ１３）からのデータ又はコマン
ド（Ａ，Ｂ，Ｃ）を入力バッファ（Ｂ１１，Ｂ１２，Ｂ
１３）に転送する第１のスイッチング素子（Ｑ１１，Ｑ
１２，Ｑ１３）と、基準クロック（ＣＬＫ）の立上がり
／立下がりに同期してＯＮ／ＯＦＦし、デコーダ（Ｃ
Ｄ）によってデコードされたデータ又はコマンド（Ａ，
Ｂ，Ｃ）を内部回路に転送する第２のスイッチング素子
（Ｑ１４，Ｑ１５，Ｑ１６）を有する。
【００１０】このため、図２に示すように、基準クロッ
ク（ＣＬＫ）の立上がりの時点（ｔ１）よりもセットア
ップタイム（Δｓｔ）の分だけ以前の時点（ｔ′）で、
データ又はコマンド（Ａ，Ｂ，Ｃ）が入力端子（Ｔ１
１，Ｔ１２，Ｔ１３）に入力されると、この期間では基
準クロック（ＣＬＫ）が“Ｌ”のため第１のスイッチン
グ素子（Ｑ１１，Ｑ１２，Ｑ１３）がＯＮしているの
で、データ又はコマンド（Ａ，Ｂ，Ｃ）は入力端子（Ｔ
１１，Ｔ１２，Ｔ１３）に入力された時点（ｔ′）で速
やかに入力バッファ（Ｂ１１，Ｂ１２，Ｂ１３）に入力
され、レベル変換されたのちにデコーダ（ＣＤ）に入力
され、デコードされる。
ク（ＣＬＫ）の立上がりの時点（ｔ１）よりもセットア
ップタイム（Δｓｔ）の分だけ以前の時点（ｔ′）で、
データ又はコマンド（Ａ，Ｂ，Ｃ）が入力端子（Ｔ１
１，Ｔ１２，Ｔ１３）に入力されると、この期間では基
準クロック（ＣＬＫ）が“Ｌ”のため第１のスイッチン
グ素子（Ｑ１１，Ｑ１２，Ｑ１３）がＯＮしているの
で、データ又はコマンド（Ａ，Ｂ，Ｃ）は入力端子（Ｔ
１１，Ｔ１２，Ｔ１３）に入力された時点（ｔ′）で速
やかに入力バッファ（Ｂ１１，Ｂ１２，Ｂ１３）に入力
され、レベル変換されたのちにデコーダ（ＣＤ）に入力
され、デコードされる。
【００１１】このようにして、本発明では上述のように
セットアップタイム（Δｓｔ）の期間にデータ又はコマ
ンド（Ａ，Ｂ，Ｃ）が入力バッファ（Ｂ１１，Ｂ１２，
Ｂ１３）にすでに入力されているので、図４に示すよう
にセットアップタイム（Δｓｔ）の期間はデータ又はコ
マンドが入力バッファには入力されない従来のシンクロ
ナスＤＲＡＭにおいて生じていた時間のロスがなくな
る。
セットアップタイム（Δｓｔ）の期間にデータ又はコマ
ンド（Ａ，Ｂ，Ｃ）が入力バッファ（Ｂ１１，Ｂ１２，
Ｂ１３）にすでに入力されているので、図４に示すよう
にセットアップタイム（Δｓｔ）の期間はデータ又はコ
マンドが入力バッファには入力されない従来のシンクロ
ナスＤＲＡＭにおいて生じていた時間のロスがなくな
る。
【００１２】その後、基準クロック（ＣＬＫ）の立ち上
りに同期して、デコーダ（ＣＤ）の後段の第２のスイッ
チング素子（Ｑ１４，Ｑ１５，Ｑ１６）がＯＮし、内部
回路にデータ又はコマンド（Ａ，Ｂ，Ｃ）が転送される
ので、結果的にデータ又はコマンドは、基準クロック
（ＣＬＫ）の立上がりに同期して内部回路に入力される
ことになり、かつ最終的に内部回路にデータが転送され
る時点は、図２に示すように従来回路に比してΔｔだけ
早まるので、その分従来に比して入力におけるデータ転
送の高速化が可能になる。
りに同期して、デコーダ（ＣＤ）の後段の第２のスイッ
チング素子（Ｑ１４，Ｑ１５，Ｑ１６）がＯＮし、内部
回路にデータ又はコマンド（Ａ，Ｂ，Ｃ）が転送される
ので、結果的にデータ又はコマンドは、基準クロック
（ＣＬＫ）の立上がりに同期して内部回路に入力される
ことになり、かつ最終的に内部回路にデータが転送され
る時点は、図２に示すように従来回路に比してΔｔだけ
早まるので、その分従来に比して入力におけるデータ転
送の高速化が可能になる。
【００１３】
【実施例】以下に本発明の実施例に係るシンクロナスＤ
ＲＡＭについて図面を参照しながら説明する。本実施例
に係るシンクロナスＤＲＡＭは、図１に示すように、入
力端子（Ｔ１０，Ｔ１１，Ｔ１２，Ｔ１３），スイッチ
ングトランジスタ（Ｑ１１，Ｑ１２，Ｑ１３），入力バ
ッファ（Ｂ１１，Ｂ１２，Ｂ１３）及びコマンドデコー
ダ（ＣＤ）を有する入力回路を備えている。なお、入力
バッファ（Ｂ１１，Ｂ１２，Ｂ１３）は、ラッチ回路を
含んで構成されている。
ＲＡＭについて図面を参照しながら説明する。本実施例
に係るシンクロナスＤＲＡＭは、図１に示すように、入
力端子（Ｔ１０，Ｔ１１，Ｔ１２，Ｔ１３），スイッチ
ングトランジスタ（Ｑ１１，Ｑ１２，Ｑ１３），入力バ
ッファ（Ｂ１１，Ｂ１２，Ｂ１３）及びコマンドデコー
ダ（ＣＤ）を有する入力回路を備えている。なお、入力
バッファ（Ｂ１１，Ｂ１２，Ｂ１３）は、ラッチ回路を
含んで構成されている。
【００１４】この入力回路を用いて、外部からのデータ
やコマンドを不図示の内部回路に転送している。本実施
例では当該シンクロナスＤＲＡＭの制御に係るコマンド
（Ａ，Ｂ，Ｃ）が入力される場合について説明する。入
力端子（Ｔ１１，Ｔ１２，Ｔ１３）はコマンド（Ａ，
Ｂ，Ｃ）を当該シンクロナスＤＲＡＭに取り込む端子で
ある。
やコマンドを不図示の内部回路に転送している。本実施
例では当該シンクロナスＤＲＡＭの制御に係るコマンド
（Ａ，Ｂ，Ｃ）が入力される場合について説明する。入
力端子（Ｔ１１，Ｔ１２，Ｔ１３）はコマンド（Ａ，
Ｂ，Ｃ）を当該シンクロナスＤＲＡＭに取り込む端子で
ある。
【００１５】第１のスイッチング素子（Ｑ１１，Ｑ１
２，Ｑ１３）は、共通のゲートが入力端子（Ｔ１０）に
接続され、この入力端子（Ｔ１０）から入力される基準
クロック（ＣＬＫ）の立ち下がりに同期してＯＮし、立
上がりに同期してＯＦＦし、コマンド（Ａ，Ｂ，Ｃ）を
入力バッファ（Ｂ１１，Ｂ１２，Ｂ１３）に転送するＭ
ＯＳ型トランジスタである。
２，Ｑ１３）は、共通のゲートが入力端子（Ｔ１０）に
接続され、この入力端子（Ｔ１０）から入力される基準
クロック（ＣＬＫ）の立ち下がりに同期してＯＮし、立
上がりに同期してＯＦＦし、コマンド（Ａ，Ｂ，Ｃ）を
入力バッファ（Ｂ１１，Ｂ１２，Ｂ１３）に転送するＭ
ＯＳ型トランジスタである。
【００１６】入力バッファ（Ｂ１１，Ｂ１２，Ｂ１３）
は、コマンド（Ａ，Ｂ，Ｃ）の電圧を、内部回路の電圧
レベルにレベル変換する回路である。コマンドデコーダ
（ＣＤ）は、レベル変換されたコマンド（Ａ，Ｂ，Ｃ）
をデコードする回路である。第２のスイッチング素子
（Ｑ１４，Ｑ１５，Ｑ１６）は、共通のゲートが入力端
子（Ｔ１０）に接続されており、この入力端子（Ｔ１
０）から入力される基準クロック（ＣＬＫ）の立上がり
に同期してＯＮし、立ち下がりに同期してＯＦＦし、コ
マンドデコーダ（ＣＤ）によってデコードされたコマン
ド（Ａ，Ｂ，Ｃ）を不図示の内部回路に転送するＭＯＳ
型トランジスタである。
は、コマンド（Ａ，Ｂ，Ｃ）の電圧を、内部回路の電圧
レベルにレベル変換する回路である。コマンドデコーダ
（ＣＤ）は、レベル変換されたコマンド（Ａ，Ｂ，Ｃ）
をデコードする回路である。第２のスイッチング素子
（Ｑ１４，Ｑ１５，Ｑ１６）は、共通のゲートが入力端
子（Ｔ１０）に接続されており、この入力端子（Ｔ１
０）から入力される基準クロック（ＣＬＫ）の立上がり
に同期してＯＮし、立ち下がりに同期してＯＦＦし、コ
マンドデコーダ（ＣＤ）によってデコードされたコマン
ド（Ａ，Ｂ，Ｃ）を不図示の内部回路に転送するＭＯＳ
型トランジスタである。
【００１７】当該シンクロナスＤＲＡＭの制御に係るコ
マンド（Ａ，Ｂ，Ｃ）を不図示の内部回路に入力する際
の動作について以下で図２のタイミングチャートを参照
しながら以下で説明する。まずコマンド（Ａ，Ｂ，Ｃ）
が、基準クロック（ＣＬＫ）の立上がり時点からセット
アップタイム（Δｓｔ）分だけ前の時点（ｔ′）に入力
端子（Ｔ１１，Ｔ１２，Ｔ１３）に入力される。この間
基準クロック（ＣＬＫ）は図２に示すように“Ｌ”であ
る。
マンド（Ａ，Ｂ，Ｃ）を不図示の内部回路に入力する際
の動作について以下で図２のタイミングチャートを参照
しながら以下で説明する。まずコマンド（Ａ，Ｂ，Ｃ）
が、基準クロック（ＣＬＫ）の立上がり時点からセット
アップタイム（Δｓｔ）分だけ前の時点（ｔ′）に入力
端子（Ｔ１１，Ｔ１２，Ｔ１３）に入力される。この間
基準クロック（ＣＬＫ）は図２に示すように“Ｌ”であ
る。
【００１８】本実施例の回路では基準クロック（ＣＬ
Ｋ）が“Ｌ”の期間には第１のスイッチングトランジス
タ（Ｑ１１，Ｑ１２，Ｑ１３）は既にＯＮしているの
で、図２に示すようにこのセットアップタイム（Δｓ
ｔ）の期間中に、コマンド（Ａ，Ｂ，Ｃ）が入力バッフ
ァ（Ｂ１１，Ｂ１２，Ｂ１３）に速やかに入力される。
このようにして、本実施例ではセットアップタイム（Δ
ｓｔ）の期間中にデータ又はコマンド（Ａ，Ｂ，Ｃ）が
入力バッファ（Ｂ１１，Ｂ１２，Ｂ１３）に速やかに入
力されているので、図４に示すようにセットアップタイ
ム（Δｓｔ）の期間にデータ又はコマンドが入力バッフ
ァには入力されない従来のシンクロナスＤＲＡＭにおい
て生じていた時間のロスはなくなる。
Ｋ）が“Ｌ”の期間には第１のスイッチングトランジス
タ（Ｑ１１，Ｑ１２，Ｑ１３）は既にＯＮしているの
で、図２に示すようにこのセットアップタイム（Δｓ
ｔ）の期間中に、コマンド（Ａ，Ｂ，Ｃ）が入力バッフ
ァ（Ｂ１１，Ｂ１２，Ｂ１３）に速やかに入力される。
このようにして、本実施例ではセットアップタイム（Δ
ｓｔ）の期間中にデータ又はコマンド（Ａ，Ｂ，Ｃ）が
入力バッファ（Ｂ１１，Ｂ１２，Ｂ１３）に速やかに入
力されているので、図４に示すようにセットアップタイ
ム（Δｓｔ）の期間にデータ又はコマンドが入力バッフ
ァには入力されない従来のシンクロナスＤＲＡＭにおい
て生じていた時間のロスはなくなる。
【００１９】次いで、コマンド（Ａ，Ｂ，Ｃ）はそれぞ
れ入力先の入力バッファ（Ｂ１１，Ｂ１２，Ｂ１３）で
内部回路の電圧レベルにレベル変換されたのちに、図２
に示すようにコマンドデコーダ（ＣＤ）に入力され、こ
こでデコードされる。デコードされたコマンド（Ａ，
Ｂ，Ｃ）は、基準クロック（ＣＬＫ）が“Ｌ”の期間は
不図示の内部回路に出力されず、その後基準クロック
（ＣＬＫ）の立上がりに同期して第２のスイッチングト
ランジスタ（Ｑ１４，Ｑ１５，Ｑ１６）がＯＮするとと
もに不図示の内部回路に出力される。
れ入力先の入力バッファ（Ｂ１１，Ｂ１２，Ｂ１３）で
内部回路の電圧レベルにレベル変換されたのちに、図２
に示すようにコマンドデコーダ（ＣＤ）に入力され、こ
こでデコードされる。デコードされたコマンド（Ａ，
Ｂ，Ｃ）は、基準クロック（ＣＬＫ）が“Ｌ”の期間は
不図示の内部回路に出力されず、その後基準クロック
（ＣＬＫ）の立上がりに同期して第２のスイッチングト
ランジスタ（Ｑ１４，Ｑ１５，Ｑ１６）がＯＮするとと
もに不図示の内部回路に出力される。
【００２０】以上により、結果的にデータ又はコマンド
は、第２のスイッチングトランジスタ（Ｑ１４，Ｑ１
５，Ｑ１６）によって基準クロック（ＣＬＫ）の立上が
りに同期して内部回路に入力されることになり、かつ最
終的に内部回路にデータが転送される時点は、図２に示
すように従来回路に比してΔｔだけ早まり、転送時間が
短縮できるので、その分従来に比して入力におけるデー
タ転送の高速化が可能になる。
は、第２のスイッチングトランジスタ（Ｑ１４，Ｑ１
５，Ｑ１６）によって基準クロック（ＣＬＫ）の立上が
りに同期して内部回路に入力されることになり、かつ最
終的に内部回路にデータが転送される時点は、図２に示
すように従来回路に比してΔｔだけ早まり、転送時間が
短縮できるので、その分従来に比して入力におけるデー
タ転送の高速化が可能になる。
【００２１】他の設計事項にもよるが、本実施例のシン
クロナスＤＲＡＭによれば、最大３〜４nsだけ転送時間
を短縮することが可能になる。ＣＰＵが１００ＭHzの場
合、データ転送には１０ns以内の転送時間が要求される
が、１０ns以内の転送時間において３〜４ns程度の転送
時間の短縮は、非常に有効であるといえる。なお、本実
施例では、当該シンクロナスＤＲＡＭの制御に係るコマ
ンド（Ａ，Ｂ，Ｃ）が入力され、最終的にコマンドデコ
ーダ（ＣＤ）でデコードされて内部回路に転送される場
合について説明しているが、本発明はこれに限らず、例
えばアドレスのようなデータが入力された場合でも同様
の効果を奏する。
クロナスＤＲＡＭによれば、最大３〜４nsだけ転送時間
を短縮することが可能になる。ＣＰＵが１００ＭHzの場
合、データ転送には１０ns以内の転送時間が要求される
が、１０ns以内の転送時間において３〜４ns程度の転送
時間の短縮は、非常に有効であるといえる。なお、本実
施例では、当該シンクロナスＤＲＡＭの制御に係るコマ
ンド（Ａ，Ｂ，Ｃ）が入力され、最終的にコマンドデコ
ーダ（ＣＤ）でデコードされて内部回路に転送される場
合について説明しているが、本発明はこれに限らず、例
えばアドレスのようなデータが入力された場合でも同様
の効果を奏する。
【００２２】
【発明の効果】以上説明したように本発明に係るシンク
ロナスＤＲＡＭによれば、基準クロックの立下がり／立
上がりに同期してＯＮ／ＯＦＦし、入力端子からのデー
タ又はコマンドを入力バッファに転送する第１のスイッ
チング素子と、基準クロックの立上がり／立下がりに同
期してＯＮ／ＯＦＦし、デコーダによってデコードされ
たデータ又はコマンドを内部回路に転送する第２のスイ
ッチング素子とを有する。
ロナスＤＲＡＭによれば、基準クロックの立下がり／立
上がりに同期してＯＮ／ＯＦＦし、入力端子からのデー
タ又はコマンドを入力バッファに転送する第１のスイッ
チング素子と、基準クロックの立上がり／立下がりに同
期してＯＮ／ＯＦＦし、デコーダによってデコードされ
たデータ又はコマンドを内部回路に転送する第２のスイ
ッチング素子とを有する。
【００２３】このため、セットアップタイムの期間に入
力バッファの前段の第１のスイッチング素子がＯＮして
いることで入力バッファに速やかに入力されて処理され
たのちに、デコーダの後段の第２のスイッチング素子で
基準クロックの立上がりに同期して内部回路に転送され
るので、従来に比してデータ転送の高速化が可能にな
る。
力バッファの前段の第１のスイッチング素子がＯＮして
いることで入力バッファに速やかに入力されて処理され
たのちに、デコーダの後段の第２のスイッチング素子で
基準クロックの立上がりに同期して内部回路に転送され
るので、従来に比してデータ転送の高速化が可能にな
る。
【図１】本発明の実施例に係るシンクロナスＤＲＡＭを
説明する回路図である。
説明する回路図である。
【図２】本発明の実施例に係るシンクロナスＤＲＡＭの
動作を説明するタイミングチャートである。
動作を説明するタイミングチャートである。
【図３】従来例に係るシンクロナスＤＲＡＭを説明する
回路図である。
回路図である。
【図４】従来例に係るシンクロナスＤＲＡＭの動作を説
明するタイミングチャートである。
明するタイミングチャートである。
Claims (1)
- 【請求項１】 基準クロックの立下がり／立上がりに同
期してＯＮ／ＯＦＦし、外部からのデータ又はコマンド
を入力バッファに転送する第１のスイッチング素子と、 前記データ又はコマンドのレベル変換をする入力バッフ
ァと、 レベル変換された前記データ又はコマンドをデコードす
るデコーダと、 前記基準クロックの立上がり／立下がりに同期してＯＮ
／ＯＦＦし、前記デコーダによってデコードされた前記
データ又はコマンドを内部回路に転送する第２のスイッ
チング素子とを有することを特徴とするシンクロナスＤ
ＲＡＭ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7167516A JPH0922592A (ja) | 1995-07-03 | 1995-07-03 | シンクロナスｄｒａｍ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7167516A JPH0922592A (ja) | 1995-07-03 | 1995-07-03 | シンクロナスｄｒａｍ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0922592A true JPH0922592A (ja) | 1997-01-21 |
Family
ID=15851144
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7167516A Pending JPH0922592A (ja) | 1995-07-03 | 1995-07-03 | シンクロナスｄｒａｍ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0922592A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5981444A (en) * | 1987-02-05 | 1999-11-09 | Sumitomo Electric Industries, Ltd. | Process for manufacturing a superconducting wire of compound oxide-type ceramics |
| KR100338967B1 (ko) * | 1998-11-27 | 2002-05-30 | 니시무로 타이죠 | 클럭 동기 시스템 |
| CN103108968A (zh) * | 2010-09-21 | 2013-05-15 | 联合材料公司 | 电触点材料 |
-
1995
- 1995-07-03 JP JP7167516A patent/JPH0922592A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5981444A (en) * | 1987-02-05 | 1999-11-09 | Sumitomo Electric Industries, Ltd. | Process for manufacturing a superconducting wire of compound oxide-type ceramics |
| KR100338967B1 (ko) * | 1998-11-27 | 2002-05-30 | 니시무로 타이죠 | 클럭 동기 시스템 |
| CN103108968A (zh) * | 2010-09-21 | 2013-05-15 | 联合材料公司 | 电触点材料 |
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