JP2015165654A - 半導体装置及び電子機器 - Google Patents

半導体装置及び電子機器 Download PDF

Info

Publication number
JP2015165654A
JP2015165654A JP2015019630A JP2015019630A JP2015165654A JP 2015165654 A JP2015165654 A JP 2015165654A JP 2015019630 A JP2015019630 A JP 2015019630A JP 2015019630 A JP2015019630 A JP 2015019630A JP 2015165654 A JP2015165654 A JP 2015165654A
Authority
JP
Japan
Prior art keywords
transistor
circuit
wiring
film
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2015019630A
Other languages
English (en)
Other versions
JP2015165654A5 (ja
JP6534530B2 (ja
Inventor
黒川　義元
Yoshimoto Kurokawa
義元 黒川
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
Priority to JP2015019630A priority Critical patent/JP6534530B2/ja
Publication of JP2015165654A publication Critical patent/JP2015165654A/ja
Publication of JP2015165654A5 publication Critical patent/JP2015165654A5/ja
Application granted granted Critical
Publication of JP6534530B2 publication Critical patent/JP6534530B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
    • H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
    • H03K19/17724—Structural details of logic blocks
    • H03K19/17728—Reconfigurable logic blocks, e.g. lookup tables
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/44—Arrangements for executing specific programs
    • G06F9/4401—Bootstrapping
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4072—Circuits for initialization, powering up or down, clearing memory or presetting
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
    • G11C11/418—Address circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
    • G11C11/419—Read-write [R-W] circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1075—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers for multiport memories each having random access ports and serial ports, e.g. video RAM
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/20—Memory cell initialisation circuits, e.g. when powering up or down, memory clear, latent image memory
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
    • H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
    • H03K19/1778—Structural details for adapting physical parameters
    • H03K19/17792—Structural details for adapting physical parameters for operating speed

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Mathematical Physics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Engineering & Computer Science (AREA)
  • Software Systems (AREA)
  • Computing Systems (AREA)
  • Theoretical Computer Science (AREA)
  • Computer Security & Cryptography (AREA)
  • General Physics & Mathematics (AREA)
  • Multimedia (AREA)
  • Thin Film Transistor (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Stored Programmes (AREA)
  • Logic Circuits (AREA)

Abstract

【課題】通常の動作時に不要となる回路の面積規模を縮小することができる半導体装置の提供。【解決手段】第１の回路を有する半導体装置であって、半導体装置は、第１の回路にスタートアップルーチンを格納させ、当該スタートアップルーチンを実行する機能と、スタートアップルーチンを実行した後、第１の回路を緩衝記憶装置として動作させることができる機能と、半導体装置の電源を遮断する前に外部から第１の回路にスタートアップルーチンをロードする機能と、を有する。【選択図】図９

Description

本発明の一態様は、記憶回路を有する半導体装置に関する。または、本発明の一態様は、記憶回路を有し、なおかつ、ハードウェアの構成を変更することができるプログラマブルロジックデバイスを用いた半導体装置に関する。
なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の一態様の技術分野は、物、方法、または、製造方法に関するものである。または、本発明の一態様は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関するものである。そのため、より具体的に本明細書で開示する本発明の一態様の技術分野としては、半導体装置、表示装置、液晶表示装置、発光装置、照明装置、蓄電装置、記憶装置、それらの駆動方法、または、それらの製造方法、を一例として挙げることができる。
プロセッサでは、起動時に、スタートアップルーチンと呼ばれるプログラムが実行される。プロセッサにおいてプログラムを実行させる環境にもよるが、スタートアップルーチンの処理内容には、各種レジスタの設定、プロセッサの外部の記憶装置からキャッシュメモリへの必要最低限のプログラムのコピー、キャッシュメモリの使用可能状態への設定など、メインルーチンを実行する前に必要な処理が含まれる。具体的に、各種レジスタの設定としては、主記憶装置であるＤＲＡＭのレイテンシの設定などの、プロセッサの外部に接続された周辺機器に合わせた設定が挙げられる。
スタートアップルーチンは、プロセッサの外部の不揮発性記憶装置に格納される場合が多い。通常は、マスクＲＯＭ、ＰＲＯＭ、ＥＰＲＯＭ、フラッシュメモリなどが、スタートアップルーチンを格納するための不揮発性記憶装置として用いられている。下記の特許文献１には、システムの電源オンか間欠動作時の電源オンかを判断する電源種別判断手段を設けることで、間欠動作の電源オンのときは初期値のテーブルデータの、ブートＲＯＭからの読み込み動作を不要とするプロセッサについて、開示されている。
特開２００３−１９６０９７号公報
プロセッサの起動時間は、スタートアップルーチンを格納する不揮発性メモリのデータの、読み出し速度に依存する。よって、スタートアップルーチンが格納された不揮発性メモリを、プロセッサと同一のチップに搭載する構成は、データの読み出し速度を高めることができるため、プロセッサの起動時間を短くするのに有効である。しかし、当該不揮発性メモリは、スタートアップルーチンが実行されるとき、すなわちプロセッサの起動時に、必要となるため、プロセッサが起動して通常動作を始めた後は不要となる。そのため、不揮発性メモリをプロセッサと同一のチップに搭載する構成では、当該チップの面積効率が悪くなり、チップコストの上昇を招く恐れがある。
上述したような技術的背景のもと、本発明の一態様は、通常の動作時に不要となる回路の面積規模を縮小することができる半導体装置の提供を、課題の一つとする。
なお、本発明の一態様は、新規な半導体装置などの提供を、課題の一つとする。なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、必ずしも、これらの課題の全てを解決する必要はない。なお、これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。
本発明の一態様は、第１の回路と、第２の回路と、第３の回路と、第４の回路と、第５の回路と、第６の回路と、第７の回路と、を有する半導体装置であって、第１の回路は、第１の期間において、プログラムを格納することができる機能と、第２の期間において、第２の回路のためのデータを記憶する緩衝記憶装置として動作することができる機能と、を有し、第２の回路は、第２の期間において、プログラムを実行することができる機能を有し、第１の期間は、第１の電力の供給が遮断される期間を有し、第２の期間は、第１の電力の供給が行われる期間を有し、第３の回路は、第１の期間の長さを計測することができる機能を有し、第４の回路は、第２の期間が開始されると、第２の回路への第１の電力の供給が開始されるように制御することができる機能を有し、第５の回路は、第３の回路によって計測された第１の期間の長さのデータを格納することができる機能を有し、第６の回路は、第１の回路が緩衝記憶装置として動作する際に、第２の回路から要求された前記プログラムまたは前記データが第１の回路に格納されているか否かを判断することができる機能を有し、第７の回路は、第４の回路及び第５の回路への第２の電力の供給を行うことができる機能を有し、第１の回路は、複数の第８の回路を有し、複数の第８の回路は、それぞれ、第１トランジスタと、第２トランジスタと、第９の回路と、第１０の回路と、を有し、第１トランジスタと第２トランジスタとは、直列接続で電気的に接続され、第１のトランジスタのゲートは、第９の回路の出力端子と電気的に接続され、第１のトランジスタのゲートは、第１０の回路の入力端子と電気的に接続され、第９の回路の入力端子は、第１０の回路の出力端子と電気的に接続され、第９の回路は、第３のトランジスタと第４のトランジスタとを有し、第１０の回路は、第５のトランジスタと第６のトランジスタとを有し、第１のトランジスタと、第２のトランジスタと、第３のトランジスタと、第５のトランジスタとは、第１の極性を有し、第４のトランジスタと、第６のトランジスタとは、第２の極性を有し、第１のトランジスタのチャネル部と、第２のトランジスタのチャネル部と、第３のトランジスタのチャネル部と、第５のトランジスタのチャネル部とは、第１の半導体材料と第１の結晶構造とを有し、第４のトランジスタのチャネル部と、第６のトランジスタのチャネル部は、第２の半導体材料と第２の結晶構造とを有することを特徴とする半導体装置である。
または、本発明の一態様は、第１の回路を有する半導体装置であって、半導体装置は、 第１の回路にスタートアップルーチンを格納させ、当該スタートアップルーチンを実行する機能と、スタートアップルーチンを実行した後、第１の回路を緩衝記憶装置として動作させることができる機能と、半導体装置の電源を遮断する前に外部から第１の回路にスタートアップルーチンをロードする機能と、を有し、第１の回路は、複数の第２の回路を有し、複数の第２の回路は、それぞれ、第１トランジスタと、第２トランジスタと、第３の回路と、第４の回路と、を有し、第１トランジスタと第２トランジスタとは、直列接続で電気的に接続され、第１のトランジスタのゲートは、第３の回路の出力端子と電気的に接続され、第１のトランジスタのゲートは、第４の回路の入力端子と電気的に接続され、第３の回路の入力端子は、第４の回路の出力端子と電気的に接続され、第３の回路は、第３のトランジスタと第４のトランジスタとを有し、第４の回路は、第５のトランジスタと第６のトランジスタとを有し、第１のトランジスタと、第２のトランジスタと、第３のトランジスタと、第５のトランジスタとは、第１の極性を有し、第４のトランジスタと、第６のトランジスタとは、第２の極性を有し、第１のトランジスタのチャネル部と、第２のトランジスタのチャネル部と、第３のトランジスタのチャネル部と、第５のトランジスタのチャネル部とは、第１の半導体材料と第１の結晶構造とを有し、第４のトランジスタのチャネル部と、第６のトランジスタのチャネル部は、第２の半導体材料と第２の結晶構造とを有することを特徴とする半導体装置である。
また、上記半導体装置において、電源の供給が遮断されていた期間を計測する機能と、電源投入後、電源の供給が遮断されていた期間の長さを設定期間と比較し、設定期間より長い場合、外部からスタートアップルーチンを第１の回路にロードしてから当該スタートアップルーチンを実行し、設定期間より短い場合、第１の回路に格納されたスタートアップルーチンを実行する機能と、を有していてもよい。
または、本発明の一態様は、上記構成において、第１の半導体材料は、シリコンであり、第２の半導体材料は、酸化物半導体であることを特徴とする半導体装置である。
または、本発明の一態様は、上記構成において、酸化物半導体は、Ｉｎと、Ｇａと、Ｚｎと、を有することを特徴とする半導体装置である。
または、本発明の一態様は、上記構成の半導体装置と、表示装置と、を有することを特徴とする電子機器である。
本発明の一態様により、通常の動作時に不要となる回路の面積規模を縮小することができる半導体装置を提供することができる。
なお、本発明の一態様により、新規な半導体装置などを提供することができる。なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一態様は、必ずしも、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の効果を抽出することが可能である。
半導体装置の構成を示す図。 半導体装置の動作の流れを示すフローチャート。 半導体装置の動作を示す図。 半導体装置の動作を示す図。 半導体装置の構成を示す図。 半導体装置の動作を示す図。 半導体装置の動作を示す図。 半導体装置の動作を示す図。 セルアレイの構成例。 記憶回路の構成例。 タイミングチャート。 セルアレイの構成例。 セルアレイの構成例。 論理回路の構成の一部を示す図。 回路の具体的な構成を示す図。 半導体装置の断面構造を示す図。 トランジスタの構造を示す図。 トランジスタの構造を示す図。 半導体装置の断面構造を示す図。 電子機器の図。 セルアレイの構成例。 セルアレイの構成例。 セルアレイの構成例。 セルアレイの構成例。 セルアレイの構成例。 セルアレイの構成例。 セルアレイの構成例。 セルアレイの構成例。 セルアレイの構成例。 セルアレイの構成例。
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は、以下に示す実施の形態の記載内容に限定して解釈されるものではない。
なお、本明細書において、トランジスタのソースとは、活性層として機能する半導体膜の一部であるソース領域、或いは上記半導体膜に接続されたソース電極を意味する。同様に、トランジスタのドレインとは、上記半導体膜の一部であるドレイン領域、或いは上記半導体膜に接続されたドレイン電極を意味する。また、ゲートはゲート電極を意味する。
トランジスタが有するソースとドレインは、トランジスタの導電型及び各端子に与えられる電位の高低によって、その呼び方が入れ替わる。一般的に、ｎチャネル型トランジスタでは、低い電位が与えられる端子がソースと呼ばれ、高い電位が与えられる端子がドレインと呼ばれる。また、ｐチャネル型トランジスタでは、低い電位が与えられる端子がドレインと呼ばれ、高い電位が与えられる端子がソースと呼ばれる。本明細書では、便宜上、ソースとドレインとが固定されているものと仮定して、トランジスタの接続関係を説明する場合があるが、実際には上記電位の関係に従ってソースとドレインの呼び方が入れ替わる。
〈半導体装置の構成例１〉
まず、本発明の一態様に係る半導体装置の構成例について説明する。図１に、本発明の一態様に係る半導体装置１０の構成を例示する。
図１に示す半導体装置１０は、プロセッサ１１と、記憶回路１２と、パワーマネージメントユニット（ＰＭＵ）１３と、レジスタ１４と、比較回路１５と、電源１６とを有する。
プロセッサ１１は、記憶回路１２、ＰＭＵ１３、レジスタ１４などの動作を統括的に制御することで、各種のプログラムを実行する機能を有する。記憶回路１２は、各種データを格納する機能を有する。そして、記憶回路１２は、格納されたデータを、記憶回路１２への電力の供給が遮断されている期間においても、保持することができる。記憶回路１２の具体的な構成とその動作については、後述する。本発明の一態様では、記憶回路１２に、プロセッサ１１の起動時に実行されるスタートアップルーチンをデータとして格納させることができる。また、本発明の一態様では、記憶回路１２を、プロセッサ１１の起動後において、プロセッサ１１の緩衝記憶装置（キャッシュメモリ）として機能させることができる。記憶回路１２を、プロセッサ１１の緩衝記憶装置として機能させる場合、記憶回路１２には、プロセッサ１１が実行する各種プログラム、プロセッサ１１において行われる各種演算処理に用いられるデータまたは各種演算処理により得られたデータなどを、格納させることができる。
なお、プロセッサ１１は、例えば、他の機能を有する場合や、一部の機能を有していない場合がある。そのため、プロセッサ１１を、単に、回路と呼ぶ場合や、第１の回路、第２の回路などと呼ぶ場合がある。
なお、記憶回路１２は、例えば、他の機能を有する場合や、一部の機能を有していない場合がある。そのため、記憶回路１２を、単に、回路と呼ぶ場合や、第１の回路、第２の回路などと呼ぶ場合がある。
比較回路１５は、記憶回路１２が緩衝記憶装置として機能する場合に、プロセッサ１１から要求されたデータが記憶回路１２に格納されているか否かを判断する機能を有する。
なお、比較回路１５は、例えば、他の機能を有する場合や、一部の機能を有していない場合がある。そのため、比較回路１５を、単に、回路と呼ぶ場合や、第１の回路、第２の回路などと呼ぶ場合がある。
ＰＭＵ１３は、半導体装置１０への外部からの電力の供給が開始されると、当該電力のプロセッサ１１及び記憶回路１２への供給が開始されるように制御する機能を有する。さらに、ＰＭＵ１３は、半導体装置１０への電力の供給が開始されると、プロセッサ１１または記憶回路１２の動作に必要なクロック信号などの各種駆動信号の、プロセッサ１１または記憶回路１２への供給が開始されるように制御する機能を有していても良い。
そして、ＰＭＵ１３はカウンタ１７を有する。カウンタ１７は、外部から半導体装置１０への電力の供給が遮断された場合に、その期間を計測する機能を有する。レジスタ１４は、計測された期間のデータを格納する機能を有する。なお、図１では、カウンタ１７がＰＭＵ１３の構成要素の一つである場合の半導体装置１０の構成を例示しているが、カウンタ１７は、ＰＭＵ１３から独立して半導体装置１０に設けられていても良い。また、図１では、レジスタ１４がＰＭＵ１３から独立して半導体装置１０に設けられている場合を例示しているが、レジスタ１４はＰＭＵ１３の構成要素の一つであって良い。
また、レジスタ１４には、上記期間のデータの他に、外部から半導体装置１０への電力の供給が再開されたときに、スタートアップルーチンを半導体装置１０の外部から記憶回路１２にロードするか否かを決めるためのデータが、格納されていても良い。
なお、ＰＭＵ１３は、例えば、他の機能を有する場合や、一部の機能を有していない場合がある。そのため、ＰＭＵ１３を、単に、回路と呼ぶ場合や、第１の回路、第２の回路などと呼ぶ場合がある。
なお、カウンタ１７は、例えば、他の機能を有する場合や、一部の機能を有していない場合がある。そのため、カウンタ１７を、単に、回路と呼ぶ場合や、第１の回路、第２の回路などと呼ぶ場合がある。
なお、レジスタ１４は、例えば、他の機能を有する場合や、一部の機能を有していない場合がある。そのため、レジスタ１４を、単に、回路と呼ぶ場合や、第１の回路、第２の回路などと呼ぶ場合がある。
電源１６は、外部から半導体装置１０への電力の供給が遮断されている期間において、ＰＭＵ１３、レジスタ１４に電力の供給を行う機能を有する。カウンタ１７がＰＭＵ１３から独立して半導体装置１０に設けられている場合は、電源１６は、外部から半導体装置１０への電力の供給が遮断されている期間において、ＰＭＵ１３及びレジスタ１４に加えて、カウンタ１７にも電力の供給を行う機能を有する。
電源１６として、具体的には、キャパシタまたは二次電池などの蓄電装置、一次電池などを用いることができる。二次電池として、例えば、鉛蓄電池、ニッケルカドミウム電池、ニッケル水素電池、リチウムイオン電池等を用いることができる。キャパシタとして、例えば、電気二重層キャパシタや、一対の電極のいずれか一方が電気二重層を構成し、他方が酸化還元反応を使用したハイブリッドキャパシタを用いることができる。ハイブリッドキャパシタには、例えば、正極が電気二重層を構成し、負極がリチウムイオン二次電池を構成している、リチウムイオンキャパシタが含まれる。キャパシタまたは二次電池などの蓄電装置を電源１６として用いる場合、蓄電装置の過充電または過放電を防ぐための充電制御回路を、半導体装置１０に設けても良い。
また、電源１６は、ＤＣ−ＤＣコンバータ、昇圧回路、降圧回路などの回路を有していてもよい。つまり、電源１６は、複数の電位を生成する機能を有していてもよい。よって、電源１６は、電源回路としての機能を有することもできる。
また、電源１６は、無線によって、電力を受け取ることができる機能を有していてもよい。つまり、磁界、電界、電磁界などを利用して、外部から電力が供給され、電源１６が充電されるような構成となっていてもよい。したがって、電源１６は、整流回路や平滑回路などを有していてもよい。または、電源１６は、ＡＣ−ＤＣコンバータなどを有していてもよい。
なお、電源１６は、必ずしも、半導体装置１０に設けられていなくてもよい。半導体装置１０の外部に電源１６が設けられていたり、半導体装置１０に電力を供給する電源と共有されていてもよい。つまり、ＰＭＵ１３、レジスタ１４に電力を供給する電源と、それら以外に電力を供給する電源とが、別々に設けられていてもよい。または、ＰＭＵ１３、レジスタ１４に電力の供給する電源と、それら以外に電力を供給する電源とが、同一の電源となっていて、どれに電力を供給するかを個別に制御できるようになっていてもよい。例えば、ＰＭＵ１３、レジスタ１４などにのみ電力を供給し、別のものには電力を供給しないように制御できるようになっていてもよい。
なお、電源１６は、例えば、他の機能を有する場合や、一部の機能を有していない場合がある。そのため、電源１６を、単に、回路と呼ぶ場合や、第１の回路、第２の回路などと呼ぶ場合がある。
〈半導体装置の動作例〉
次いで、図１に示した半導体装置１０の動作の一例について、図２に示すフローチャートを用いて説明する。
まず、図２に示すように、半導体装置１０への電力の供給が開始される（Ａ０１：電源投入）。半導体装置１０への電力の供給が開始されると、ＰＭＵ１３は、プロセッサ１１及び記憶回路１２への電力の供給が開始されるように制御する。また、ＰＭＵ１３は、プロセッサ１１及び記憶回路１２への駆動信号の供給が開始されるように制御しても良い。
次いで、ＰＭＵ１３は、半導体装置１０への電力の供給が遮断されていた期間が、設定期間よりも長いか短いかを確認する（Ａ０２：電源の遮断期間の確認）。設定期間は、記憶回路１２への電源の供給が遮断されてから、記憶回路１２において、格納されているスタートアップルーチンを保持可能な期間と同じか、それより短い長さに設定することが好ましい。
半導体装置１０への電力の供給が遮断されていた期間が、設定期間よりも長かった場合、スタートアップルーチンが記憶回路１２に格納されていない可能性が高い。よって、ＰＭＵ１３は、半導体装置１０の外部から、スタートアップルーチンを記憶回路１２にロードする（Ａ０３：外部から記憶回路への、スタートアップルーチンのロード）よう制御する。
また、半導体装置１０への電力の供給が遮断されていた期間が、設定期間よりも短かった場合、スタートアップルーチンが記憶回路１２に格納されている可能性が高い。よって、ＰＭＵ１３は、記憶回路１２に格納されたスタートアップルーチンをプロセッサ１１が実行するよう制御する。
なお、電力の供給が遮断される期間が正確に予測できる場合などは、電力の供給が再開された後において、半導体装置１０の外部から記憶回路１２に、スタートアップルーチンをロードするか否かを、電力の供給を遮断する前に予め定めることもできる。この場合、外部から記憶回路１２に、スタートアップルーチンをロードするか否かのデータ（以下、判断データ）を、レジスタ１４に記憶させておいても良い。上記判断データを用いることで、半導体装置１０への電力の供給が遮断されていた期間が、設定期間よりも長いか短いかを確認する（Ａ０２：電源の遮断期間の確認）ことなく、半導体装置１０の外部から記憶回路１２に、スタートアップルーチンをロードするか否かを、予め定めることができる。具体的に、ＰＭＵ１３は、レジスタ１４からの上記判断データに基づいて、半導体装置１０の外部から、スタートアップルーチンを記憶回路１２にロードする（Ａ０３：外部から記憶回路への、スタートアップルーチンのロード）動作が実行されるように制御することができる。
また、判断データをレジスタ１４に記憶させておく場合でも、半導体装置１０への電力の供給が遮断されていた期間が設定期間よりも長くなると、スタートアップルーチンが記憶回路１２に格納されていない可能性が高くなる。この場合、上記判断データが有効か無効かを示すバリッドビットを記憶回路１２に格納しておくことで、バリッドビットが無効であるときに、強制的にスタートアップルーチンを記憶回路１２にロードする（Ａ０３：外部から記憶回路への、スタートアップルーチンのロード）動作が選択されるようにすれば良い。例えば、有効であることを示す”１”の論理値を有するバリッドビットを、判断データと共に記憶回路１２に格納しておくと、判断データが消失するとともにバリッドビットが、有効であることを示す”１”の論理値から、無効であることを示す”０”の論理値に変化するので、判断データが無効であると判断することができる。
次いで、プロセッサ１１によりスタートアップルーチンが実行（Ａ０５：スタートアップルーチンの実行）される。スタートアップルーチンが実行されることで、プロセッサ１１が起動された状態、すなわちプロセッサ１１による各種のプログラムの実行が可能な状態となる。
次いで、半導体装置１０が通常の動作を開始する（Ａ０６：通常動作の開始）。本発明の一態様では、半導体装置１０が通常の動作を開始してから、記憶回路１２の機能を切り替える（Ａ０７：記憶回路の機能の切り替え）ことができる。具体的には、半導体装置１０が通常の動作を開始した後、記憶回路１２をプロセッサ１１の緩衝記憶装置として機能させることができる。そして、半導体装置１０に供給される電力の遮断が開始される（Ａ０８：電源遮断の開始）と、記憶回路１２の機能は、スタートアップルーチンを格納するという元の機能に切り替わる。
図３に、記憶回路１２をプロセッサ１１の緩衝記憶装置として機能させる場合の、半導体装置１０の動作を模式的に示す。図３に示すように、半導体装置１０では、プロセッサ１１と、記憶回路１２と、比較回路１５と、ＰＭＵ１３とが動作状態、すなわち、電力と駆動信号の供給が行われている状態、にある。カウンタ１７が、ＰＭＵ１３から独立して半導体装置１０に設けられている場合、カウンタ１７は必ずしも動作状態になくとも良い。そして、記憶回路１２をプロセッサ１１の緩衝記憶装置として機能させる場合、半導体装置１０には外部から電力の供給が行われているため、電源１６からＰＭＵ１３、レジスタ１４への電力の供給は行われていなくともよい。
例えば、プロセッサ１１から記憶回路１２にデータのアクセス要求があると、当該データのアドレスの下位ビットが記憶回路１２に、上位ビットが比較回路１５に、それぞれに送られる。記憶回路１２では、アクセス要求のあったアドレスの下位ビットに対応するラインに記憶されている、アドレスの上位ビット（タグデータとも呼ぶ）を、比較回路１５に送る。比較回路１５では、プロセッサ１１からアクセス要求のあったアドレスの上位ビットと、記憶回路１２から送られてきたアドレスの上位ビットとが、比較される。比較の結果、アドレスの上位ビットが一致したら、プロセッサ１１からアクセス要求のあったアドレスの下位ビットに対応するラインに、該当するデータが記憶されていることとなる。また、比較の結果、アドレスの上位ビットが一致しなかったら、アクセス要求があったデータが記憶回路１２に記憶されていないこととなる。該当するデータが記憶回路１２に記憶されている場合、上記データはプロセッサ１１に送られる。
次いで、半導体装置１０の外部からスタートアップルーチンをロードし、記憶回路１２に格納する（Ａ０９：外部から記憶回路への、スタートアップルーチンのロード）。そして、半導体装置１０への電力の供給が遮断される（Ａ１０：電源遮断）。
電力の供給が遮断される前に、スタートアップルーチンを記憶回路１２に格納することで、再度、半導体装置１０への電力の供給が開始され（Ａ０１：電源投入）、電力の供給が遮断されていた期間が設定期間よりも長いか短いかを確認し（Ａ０２：電源の遮断期間の確認）、短かったと判断された場合に、外部からスタートアップルーチンを記憶回路１２にロードする必要がなくなる。その結果、プロセッサ１１の起動に要する時間を短く抑えることができる。
図４に、記憶回路１２が、スタートアップルーチンを格納する機能を有する場合の、半導体装置１０の動作を模式的に示す。図４に示すように、半導体装置１０では、プロセッサ１１と、記憶回路１２と、ＰＭＵ１３と、レジスタ１４とが動作状態にある。カウンタ１７が、ＰＭＵ１３から独立して半導体装置１０に設けられている場合、カウンタ１７も動作状態にある。そして、記憶回路１２がスタートアップルーチンを格納する機能を有する場合は、半導体装置１０には外部から電力の供給が行われているときと、行われていないときとがある。半導体装置１０への電力の供給が行われているとき、電源１６からＰＭＵ１３、レジスタ１４への電力の供給は行われていなくともよい。半導体装置１０への電力の供給が行われていないとき、電源１６からＰＭＵ１３、レジスタ１４への電力の供給が行われる。
なお、再度、半導体装置１０への電力の供給が開始された（Ａ０１：電源投入）後、判断データに従ってスタートアップルーチンを外部からロードするか否かをあらかじめ定めておく場合、半導体装置１０に供給される電力の遮断が開始された（Ａ０８：電源遮断の開始）後、半導体装置１０への電力の供給が遮断される（Ａ１０：電源遮断）前に、上記判断データをレジスタ１４に格納しておけば良い。
判断データは、例えば、半導体装置１０に入力装置を設けておき、使用者が入力装置を介して半導体装置に入力する命令に従って、作成されるようにしても良い。入力装置として、キーボード、ポインティングデバイス、タッチパネル、センサなどを用いることができる。
また、電源１６として蓄電装置を用いている場合、半導体装置１０への電力の供給が行われる期間において、当該蓄電装置への電力の供給が行われても良い。
〈半導体装置の構成例２〉
次いで、本発明の一態様に係る半導体装置の、図１とは異なる構成例について説明する。図５に、本発明の一態様に係る半導体装置１０の構成を例示する。
図５に示す半導体装置１０は、図１に示す半導体装置１０と同様に、プロセッサ１１と、記憶回路１２と、パワーマネージメントユニット（ＰＭＵ）１３と、レジスタ１４と、比較回路１５と、電源１６とを有する。さらに、図５に示す半導体装置１０は、論理回路１８を有し、論理回路１８は複数の回路１９を有する。
図５に示す半導体装置１０では、図１に示す半導体装置１０と同様に、記憶回路１２に、プロセッサ１１の起動時に実行されるスタートアップルーチンをデータとして格納させることができる。また、図５に示す半導体装置１０では、図１に示す半導体装置１０と同様に、記憶回路１２を、プロセッサ１１の起動後において、プロセッサ１１の緩衝記憶装置として機能させることができる。さらに、図５に示す半導体装置１０では、記憶回路１２に、複数の回路１９間の導通状態を制御するためのデータ（以下、コンフィギュレーションデータと呼ぶ）を、格納させることができる。記憶回路１２に記憶されたコンフィギュレーションデータに従って、複数の回路１９間の導通状態が制御されることで、論理回路１８に、各種の順序回路や組み合わせ回路としての機能を付加することができる。
また、図５に示す半導体装置１０では、回路１９における論理演算の種類、具体的には、回路１９の入力信号の論理値に対する出力信号の論理値が、コンフィギュレーションデータによって定められる構成を有していても良い。複数の回路１９のそれぞれについて論理演算の種類を変更することで、論理回路１８に、より多くの種類の順序回路や組み合わせ回路としての機能を付加することができる。
また、図５に示す半導体装置１０では、記憶回路１２が、コンフィギュレーションデータを記憶する機能に加えて、上記コンフィギュレーションデータに従って複数の回路１９間の導通状態を制御するスイッチとしての機能を併せ持っていても良い。
図６に、記憶回路１２をプロセッサ１１の緩衝記憶装置として機能させる場合の、図５に示す半導体装置１０の動作を模式的に示す。図６に示すように、半導体装置１０では、プロセッサ１１と、記憶回路１２と、比較回路１５と、ＰＭＵ１３とが動作状態にある。カウンタ１７が、ＰＭＵ１３から独立して半導体装置１０に設けられている場合、カウンタ１７は必ずしも動作状態になくとも良い。そして、記憶回路１２をプロセッサ１１の緩衝記憶装置として機能させる場合、半導体装置１０には外部から電力の供給が行われているため、電源１６からＰＭＵ１３、レジスタ１４への電力の供給は行われていなくともよい。
図７に、記憶回路１２が、コンフィギュレーションデータを格納する機能を有する場合の、図５に示す半導体装置１０の動作を模式的に示す。図７に示すように、半導体装置１０では、プロセッサ１１と、記憶回路１２と、ＰＭＵ１３と、論理回路１８とが動作状態にある。カウンタ１７が、ＰＭＵ１３から独立して半導体装置１０に設けられている場合、カウンタ１７は必ずしも動作状態になくとも良い。そして、記憶回路１２が、コンフィギュレーションデータを格納する機能を有する場合、半導体装置１０には外部から電力の供給が行われているため、電源１６からＰＭＵ１３、レジスタ１４への電力の供給は行われていなくともよい。
図８に、記憶回路１２が、スタートアップルーチンを格納する機能を有する場合の、図５に示す半導体装置１０の動作を模式的に示す。図８に示すように、半導体装置１０では、プロセッサ１１と、記憶回路１２と、ＰＭＵ１３と、レジスタ１４とが動作状態にある。カウンタ１７が、ＰＭＵ１３から独立して半導体装置１０に設けられている場合、カウンタ１７も動作状態にある。そして、記憶回路１２がスタートアップルーチンを格納する機能を有する場合は、半導体装置１０には外部から電力の供給が行われているときと、行われていないときとがある。半導体装置１０への電力の供給が行われているとき、電源１６からＰＭＵ１３、レジスタ１４への電力の供給は行われていなくともよい。半導体装置１０への電力の供給が行われていないとき、電源１６からＰＭＵ１３、レジスタ１４への電力の供給が行われる。
なお、図６及び図７では、記憶回路１２をプロセッサ１１の緩衝記憶装置として機能させる場合と、記憶回路１２がコンフィギュレーションデータを格納する機能を有する場合とで切り分けて、その動作を模式的に示している。ただし、本発明の一態様では、記憶回路１２の一部をプロセッサ１１の緩衝記憶装置として機能させ、記憶回路１２の他の一部がコンフィギュレーションデータを格納する機能を有する構成としても良い。
〈セルアレイの構成例〉
次いで、記憶回路１２が有するセルアレイ２０の、具体的な構成の一例について説明する。
図９に示すセルアレイ２０は、配線ＷＢＬ−１乃至配線ＷＢＬ−ｎ（ｎは２以上の自然数）で示す複数の配線ＷＢＬと、配線ＲＢＬ−１乃至配線ＲＢＬ−ｎで示す複数の配線ＲＢＬと、配線ＳＬ−１乃至配線ＳＬ−ｎで示す複数の配線ＳＬと、配線ＷＷＬ−１乃至配線ＷＷＬ−ｍ（ｍは２以上の自然数）で示す複数の配線ＷＷＬと、配線ＲＷＬ−１乃至配線ＲＷＬ−ｍで示す複数の配線ＲＷＬとを有する。さらに、図９に示すセルアレイ２０は、ｎ×ｍ個の回路２１を有する。各回路２１は、トランジスタ２２と、トランジスタ２３と、トランジスタ２４と、回路６３と、回路６４とを、少なくとも有する。回路６３と回路６４とは、トランジスタ２３のゲートの電位を保持することができる機能を有している。
回路６３及び回路６４は、例えば、電位の極性を反転させる機能を有している。一例としては、インバータなどを用いることができる。具体的に、図９では、回路６３の入力端子と回路６４の出力端子とが、電気的に接続されている。回路６３の出力端子と回路６４の入力端子とが、電気的に接続されている。そして、トランジスタ２３のゲートは、回路６３の出力端子に電気的に接続されている。図９に示す回路２１では、上記構成により、トランジスタ２３のゲートの電位を、回路６３及び回路６４により保持することができる。
そして、ｎ×ｍ個の回路２１は、配線ＷＷＬ−ｊ及び配線ＲＷＬ−ｊ（ｊはｍ以下の自然数）に接続されているｎ個の回路２１で構成されている組２６を、ｍ個有する。図９では、ｍ個の組２６を、組２６−１乃至組２６−ｍとして図示する。
具体的に、ｊ行ｉ列目（ｉはｎ以下の自然数）の回路２１において、トランジスタ２２は、そのゲートが配線ＷＷＬ−ｊに電気的に接続されている。また、トランジスタ２２のソース及びドレインは、一方が配線ＷＢＬ−ｉに電気的に接続され、他方が回路６３の入力端子に電気的に接続されている。トランジスタ２３のゲートは、回路６３の出力端子に電気的に接続されている。トランジスタ２３のソース及びドレインは、一方が配線ＲＢＬ−ｉに電気的に接続され、他方がトランジスタ２４のソース及びドレインの一方に電気的に接続されている。トランジスタ２４のソース及びドレインの他方は、配線ＳＬ−ｉに電気的に接続されている。トランジスタ２４のゲートは、配線ＲＷＬ−ｊに電気的に接続されている。
なお、トランジスタ２３のゲートは、回路６３の入力端子に電気的に接続されていてもよい。その場合の例を図１２に示す。
なお、トランジスタ２３とトランジスタ２４とは、直列接続されていればよい。図９では、トランジスタ２４が、トランジスタ２３が有するソース及びドレインの他方と、配線ＳＬの間に、電気的に接続されている場合を例示している。つまり、配線ＳＬ、トランジスタ２４、トランジスタ２３、配線ＲＢＬの順で電気的に接続されている場合を例示している。ただし、本発明の一態様は、これに限定されない。例えば、トランジスタ２４は、トランジスタ２３が有するソース及びドレインの一方と、配線ＲＢＬの間に、電気的に接続されていても良い。つまり、配線ＳＬ、トランジスタ２３、トランジスタ２４、配線ＲＢＬの順で電気的に接続されていても良い。
回路２１は、必要に応じて、トランジスタ、ダイオード、抵抗素子、容量素子、インダクタなどのその他の回路素子を、さらに有していても良い。
図９に示すセルアレイ２０では、トランジスタ２２がオンのときに配線ＷＢＬにデータを含む信号が与えられると、トランジスタ２２及び回路６３を介してトランジスタ２３のゲートに上記信号が供給される。次いで、トランジスタ２２がオフになると、トランジスタ２３のゲートに与えられた上記信号が保持される。そして、トランジスタ２３は、信号が保持されているゲートの電位に従って、導通状態が選択される。
トランジスタ２４は、トランジスタ２３と直列に電気的に接続されているため、トランジスタ２３と共に、配線ＲＢＬと配線ＳＬとの間の導通状態（オンまたはオフ）を制御する機能を有する。具体的には、トランジスタ２３及びトランジスタ２４がオンであるとき、配線ＲＢＬと配線ＳＬとの間が導通状態となり、電流を流すことが可能となる。また、トランジスタ２３及びトランジスタ２４の少なくとも一つがオフであるとき、配線ＲＢＬと配線ＳＬとは電気的に分離した状態となる。すなわち、各回路２１に保持されたデータを含む信号の電位に従って、複数の配線ＲＢＬと複数の配線ＳＬとの間の導通状態が定められることとなる。
記憶回路１２を緩衝記憶装置として機能させる場合、或いは、記憶回路１２がコンフィギュレーションデータを格納する機能を有する場合、例えば、配線ＳＬに接地電位などの所定の電位を与えておく。そして、トランジスタ２４をオンにしたときに、当該電位がトランジスタ２３及びトランジスタ２４を介して配線ＲＢＬに与えられるか否かを読み取ることで、回路２１に保持されているデータを読み出すことができる。この場合、データの読み出しを行う前に、配線ＲＢＬに、配線ＳＬとは異なる電位を与えることで、配線ＲＢＬの電位を初期化しておく。
また、記憶回路１２が、記憶回路１２がコンフィギュレーションデータを格納する機能を有し、なおかつ、コンフィギュレーションデータに従って複数の回路１９間の導通状態を制御するスイッチとしての機能を有する場合、例えば、配線ＲＢＬには、図５に示した複数の回路１９のいずれか一つが接続されており、配線ＳＬには複数の回路１９の別のいずれか一つが接続されているものとする。上記構成により、セルアレイ２０の各回路２１に書き込まれたデータに従って、回路１９間の導通状態が制御されることとなる。
次に、回路６３および回路６４の中の回路構成について、具体的に示した場合について述べる。
図９において、回路６３および回路６４をＣＭＯＳのインバータで実現した場合の例を、図２１に示す。また、図１２において、回路６３および回路６４をＣＭＯＳのインバータで実現した場合の例を、図２２に示す。回路６３は、トランジスタ１００とトランジスタ１０２とを有する。例えば、トランジスタ１００の極性は、ｐチャネル型であり、トランジスタ１０２の極性は、ｎチャネル型である。トランジスタ１００のソースは、配線１０４Ａと電気的に接続されている。トランジスタ１０２のソースは、配線１０６Ａと電気的に接続されている。同様に、回路６４は、トランジスタ１０８とトランジスタ１１０とを有する。例えば、トランジスタ１０８の極性は、ｐチャネル型であり、トランジスタ１１０の極性は、ｎチャネル型である。トランジスタ１０８のソースは、配線１０４Ｂと電気的に接続されている。トランジスタ１１０のソースは、配線１０６Ｂと電気的に接続されている。
さらに、図２３および図２４では、ｐチャネル型のトランジスタが、チャネル部において、単結晶のシリコンや単結晶のゲルマニウムや単結晶のシリコンゲルマニウムを有し、ｎチャネル型のトランジスタが、チャネル部において、酸化物半導体を有する場合の例を示す。なお、チャネル部において、単結晶のシリコン、単結晶のゲルマニウム、単結晶のシリコンゲルマニウムなどを有する場合には、回路図において、Ｓｉと記載している。同様に、チャネル部において、酸化物半導体を有する場合には、回路図において、ＯＳと記載している。
ここで、トランジスタ２２、トランジスタ１０２、トランジスタ１１０は、オフ電流の著しく小さいトランジスタであることが望ましい。シリコンよりもバンドギャップが広く、真性キャリア密度がシリコンよりも低い半導体膜に、チャネル形成領域が形成されることを特徴とするトランジスタは、通常のシリコンやゲルマニウムなどの半導体で形成されたトランジスタに比べて、オフ電流を著しく小さくすることができるので、トランジスタ２２、トランジスタ１０２、トランジスタ１１０として用いるのに好適である。このような半導体としては、例えば、シリコンの２倍以上の大きなバンドギャップを有する、酸化物半導体、窒化ガリウムなどが挙げられる。よって、上記構成を有するトランジスタ２２を用いることで、回路２１に保持される信号から、電荷がリークするのを防ぐことができる。または、トランジスタ１０２のオフ電流が小さいため、定常状態において、配線１０４Ａから、トランジスタ１００とトランジスタ１０２を介して、配線１０６Ａへと流れる電流を小さくすることが出来る。同様に、トランジスタ１１０のオフ電流が小さいため、定常状態において、配線１０４Ｂから、トランジスタ１０８とトランジスタ１１０を介して、配線１０６Ｂへと流れる電流を小さくすることが出来る。
また、トランジスタ２３、トランジスタ２４、トランジスタ１００、トランジスタ１０８は、チャネル部において、単結晶のシリコン、単結晶のゲルマニウム、または、単結晶のシリコンゲルマニウムを有している。ただし、トランジスタ２３、トランジスタ２４、トランジスタ１００、トランジスタ１０８は、全て同じ極性であり、ｐチャネル型である。したがって、トランジスタ２２、トランジスタ１０２、トランジスタ１１０を酸化物半導体、窒化ガリウムなどを用いて形成した場合、回路２１内において、ｎチャネル型のトランジスタがトランジスタ２３、トランジスタ２４、トランジスタ１００、トランジスタ１０８と同じ層内に存在しない。よって、トランジスタ２３、トランジスタ２４、トランジスタ１００、トランジスタ１０８の間において素子分離などを行う必要がないため、小さい領域内に上記トランジスタを配置することができる。
そして、トランジスタ２２、トランジスタ１０２、トランジスタ１１０は、チャネル部において、酸化物半導体を有している場合、トランジスタ２３、トランジスタ２４、トランジスタ１００、トランジスタ１０８などの上に、積層して設けることができる。そのため、回路２１を小さいサイズで配置することができる。また、トランジスタ２２、トランジスタ１０２、トランジスタ１１０は、同じ極性であるため、プロセス工程も複雑にならないため、効率的に製造することができる。
なお、トランジスタ２２は、図１３に示すように、ｐチャネル型であっても構わない。その場合には、トランジスタ２２は、チャネル部において、単結晶のシリコン、単結晶のゲルマニウム、または、単結晶のシリコンゲルマニウムを有していることが望ましい。よって、トランジスタ２２は、トランジスタ２３、トランジスタ２４、トランジスタ１００、トランジスタ１０８と一緒に、形成されることとなる。その場合の例を、図２５、図２６に示す。
なお、トランジスタ２３とトランジスタ２４は、直列接続されていればよい。そのため、接続構成を入れ替えることが可能である。その場合の例を、図２７、図２８に示す。図２７、図２８の場合以外においても、同様に、トランジスタの接続構成を入れ替えることが可能である。
なお、配線１０４Ａ、配線１０４Ｂは、一例としては、高電位側の電源電圧を供給することができる機能を有する。なお、配線１０４Ａと、配線１０４Ｂとは、別々の配線として設けられていてもよいが、互いに接続して、１本の配線としてもよい。
また、配線１０６Ａ、配線１０６Ｂは、一例としては、低電位側の電源電圧を供給することができる機能を有する。なお、配線１０６Ａと、配線１０６Ｂとは、別々の配線として設けられていてもよいが、互いに接続して、１本の配線としてもよい。図２９に、それぞれの配線を１本の配線にまとめた場合の例を示す。なお、図２９の場合以外においても、同様に、配線１０４Ａと、配線１０４Ｂとを一本にまとめる、或いは配線１０６Ａと、配線１０６Ｂとを一本にまとめるようにしてもよい。
なお、回路６３や回路６４として、ＣＭＯＳ回路を用いた場合の例を示したが、本発明の一態様は、これに限定されない。回路６３や回路６４として、ＮＭＯＳ回路、または、ＰＭＯＳ回路で構成してもよい。回路６３及び回路６４としてＮＭＯＳ回路を適用した場合の例を、図３０に示す。なお、図３０の場合以外においても、同様に、回路６３や回路６４を、ＮＭＯＳ回路、または、ＰＭＯＳ回路で構成してもよい。
〈記憶回路の構成例〉
次いで、セルアレイ２０を有する記憶回路１２の、具体的な構成の一例について説明する。
図１０に示す記憶回路１２は、複数のセルアレイ２０を有するセルアレイ２７と、配線ＲＷＬへの電位の供給を制御することができる機能を有する駆動回路３０と、配線ＷＢＬへのデータを含む信号の供給を制御することができる機能を有する駆動回路３１と、配線ＷＷＬへの電位の供給を制御することができる機能を有する駆動回路３２とを有する。なお、セルアレイ２０は配線ＷＢＬの伸長方向にｓ個（ｓは複数の自然数）配置されている。
なお、駆動回路３０、駆動回路３１、駆動回路３２は、例えば、他の機能を有する場合や、一部の機能を有していない場合がある。そのため、駆動回路３０、駆動回路３１、駆動回路３２を、単に、回路と呼ぶ場合や、第１の回路、第２の回路などと呼ぶ場合がある。
駆動回路３１は、データを含む信号Ｓｉｇをサンプリングするタイミングを制御することができる機能を有する、シフトレジスタやデコーダなどを有する回路３３と、回路３３で定められたタイミングに従って、上記信号のサンプリングを行うことができる機能を有する回路３４と、サンプリングされた上記信号の、配線ＷＢＬへの供給をそれぞれ制御することができる機能を有する複数のスイッチ３５とを有する。図１０では、スイッチ３５として、信号ＷＥに従ってハイインピーダンスとなるスリーステートバッファを用いる場合を例示する。
具体的に、図１０では、信号ＷＥの電位がハイレベルのとき、スイッチ３５は、入力端子に入力された信号と同じ論理値を有する信号を、配線ＷＢＬに与える。また、信号ＷＥの電位がローレベルのとき、スイッチ３５はハイインピーダンスとなり、入力端子に入力された信号は、配線ＷＢＬに与えられない。
記憶回路１２を緩衝記憶装置として機能させる場合、或いは、記憶回路１２がコンフィギュレーションデータを格納する機能を有する場合には、図１０に示すように、駆動回路３１は、緩衝記憶装置のデータ幅に合わせて、並列にデータをセルアレイ２７に供給できる構成であることが好ましい。
また、駆動回路３０は、配線ＲＷＬの電位を制御することで、各セルアレイ２０が有する複数の組２６から、複数の配線ＲＢＬと複数の配線ＳＬとの間の導通状態を定める一の組２６を、選択する機能を有する。また、駆動回路３０は、配線ＲＷＬの電位を制御することで、各セルアレイ２０が有する複数の組２６から、データが読み出される一の組２６を、選択する機能を有する。
具体的に、図１０に示す駆動回路３０は、複数のセルアレイ２０から一のセルアレイ２０を選択するための信号を生成する機能を有する回路３６と、配線ＭＯＤＥ−１乃至配線ＭＯＤＥ−ｍに入力される信号に従って、選択されたセルアレイ２０から一の組２６を選択する機能を有する複数の回路３７とを有する。回路３６として、例えばデコーダを用いることができる。また、回路３７として、例えばＮＡＮＤ回路を用いることができる。
図１０に示す駆動回路３０において、回路構成を含むデータが記憶された各セルアレイ２０が有する複数の組２６のうち、一の組２６を選択するには、回路３６から出力される信号の電位を全てハイレベルにし、配線ＭＯＤＥ−１乃至配線ＭＯＤＥ−ｍのうち、選択される一の組２６に対応する配線ＭＯＤＥに供給する電位のみをハイレベルにすれば良い。なお、図１０では、回路３６から出力される信号の電位を全てハイレベルにするか否かの制御が、配線ＡＬＬＥＮから回路３６に供給される電位に従って行われる構成を例示している。
図１０に示す駆動回路３０において、配線ＲＡＤＲから供給される、アドレスを情報として含む信号を回路３６でデコードすることで、複数の組２６のうち、データが読み出される一の組２６が選択される。一の組２６が選択されることで、複数の配線ＲＢＬと複数の配線ＳＬとの間の導通状態が定められる。また、駆動回路３０により一の組２６が選択された状態で、配線ＳＬに接地電位などの所定の電位を供給することで、選択された組２６の各回路２１に格納されているデータを、配線ＲＢＬ−１乃至配線ＲＢＬ−ｎに出力することができる。
また、駆動回路３２は、配線ＷＷＬ−１乃至配線ＷＷＬ−ｓｍの電位を制御することで、各セルアレイ２０が有する複数の組２６から、データが書き込まれる一の組２６を選択する機能を有する。
具体的に、図１０に示す駆動回路３２は、複数のセルアレイ２０から一のセルアレイ２０を選択するための信号を生成する機能を有する回路３８と、配線ＭＯＤＥ−１乃至配線ＭＯＤＥ−ｍに入力される信号に従って、選択されたセルアレイ２０から一の組２６を選択する機能を有する複数の回路３９とを有する。回路３８として、例えばデコーダを用いることができる。また、回路３９として、例えばＡＮＤ回路を用いることができる。そして、図１０に示す駆動回路３２において、一のセルアレイ２０を選択するには、配線ＷＡＤＲから供給される、アドレスを情報として含む信号を回路３８でデコードすることで、データが書き込まれる一のセルアレイ２０が選択される。
〈記憶回路の動作例〉
次いで、図５に示す半導体装置１０が、図９及び図１０に示した記憶回路１２を有する場合を例に挙げ、記憶回路１２の動作の一例について、図１１に示すタイミングチャートを用いて説明する。
図１１に示すタイミングチャートにおいて、時刻Ｔ１乃至時刻Ｔ５は、セルアレイ２７にデータを格納する期間に相当する。具体的に上記期間は、記憶回路１２がスタートアップルーチンを格納する機能を有する場合において、半導体装置１０への電力の供給が遮断される前に、当該スタートアップルーチンに相当するデータを、セルアレイ２７に格納する期間に相当する。或いは、具体的に上記期間は、記憶回路１２を緩衝記憶装置として機能させる場合において、セルアレイ２７にデータを格納する期間に相当する。或いは、具体的に上記期間は、記憶回路１２が、コンフィギュレーションデータを記憶する機能に加えて、上記コンフィギュレーションデータに従って複数の回路１９間の導通状態を制御するスイッチとしての機能を併せ持っている場合において、コンフィギュレーションデータを格納する期間に相当する。
まず、時刻Ｔ１乃至時刻Ｔ２において、配線ＷＡＤＲに供給される、アドレスを情報として含む信号（以下、アドレス信号と呼ぶ）が、回路３８においてデコードされることで、複数の回路３９のうち、配線ＷＷＬ−１乃至配線ＷＷＬ−ｍに対応した回路３９に、回路３８からハイレベルの電位が供給されるものとする。さらに、時刻Ｔ１乃至時刻Ｔ２では、配線ＭＯＤＥ−１乃至配線ＭＯＤＥ−ｍのうち、配線ＭＯＤＥ−１にハイレベルの電位が供給され、配線ＭＯＤＥ−１以外の全ての配線ＭＯＤＥにローレベルの電位が供給される。上記動作により、配線ＷＷＬ−１にハイレベルの電位が供給され、配線ＷＷＬ−１に対応した組２６が選択される。そして、配線ＷＢＬ−１にハイレベルの電位、配線ＷＢＬ−ｎにローレベルの電位が供給されることにより、上記組２６において、１行１列目の回路２１にデータ”１”が書き込まれ、１行ｎ列目の回路２１にデータ”０”が書き込まれる。
次いで、時刻Ｔ２乃至時刻Ｔ３において、配線ＷＡＤＲに供給されるアドレス信号が、回路３８においてデコードされることで、複数の回路３９のうち、配線ＷＷＬ−１乃至配線ＷＷＬ−ｍに対応した回路３９に、回路３８からハイレベルの電位が供給されるものとする。さらに、時刻Ｔ２乃至時刻Ｔ３では、配線ＭＯＤＥ−１乃至配線ＭＯＤＥ−ｍのうち、配線ＭＯＤＥ−ｍにハイレベルの電位が供給され、配線ＭＯＤＥ−ｍ以外の全ての配線ＭＯＤＥにローレベルの電位が供給される。上記動作により、配線ＷＷＬ−ｍにハイレベルの電位が供給され、配線ＷＷＬ−ｍに対応した組２６が選択される。そして、配線ＷＢＬ−１にローレベルの電位、配線ＷＢＬ−ｎにローレベルの電位が供給されることにより、上記組２６において、ｍ行１列目の回路２１にデータ”０”が書き込まれ、ｍ行ｎ列目の回路２１にデータ”０”が書き込まれる。
次いで、時刻Ｔ３乃至時刻Ｔ４において、配線ＷＡＤＲに供給されるアドレス信号が、回路３８においてデコードされることで、複数の回路３９のうち、配線ＷＷＬ−（ｓ−１）ｍ＋１乃至配線ＷＷＬ−ｓｍに対応した回路３９に、回路３８からハイレベルの電位が供給されるものとする。さらに、時刻Ｔ３乃至時刻Ｔ４では、配線ＭＯＤＥ−１乃至配線ＭＯＤＥ−ｍのうち、配線ＭＯＤＥ−１にハイレベルの電位が供給され、配線ＭＯＤＥ−１以外の全ての配線ＭＯＤＥにローレベルの電位が供給される。上記動作により、配線ＷＷＬ−（ｓ−１）ｍ＋１にハイレベルの電位が供給され、配線ＷＷＬ−（ｓ−１）ｍ＋１に対応した組２６が選択される。そして、配線ＷＢＬ−１にローレベルの電位、配線ＷＢＬ−ｎにローレベルの電位が供給されることにより、上記組２６において、（ｓ−１）ｍ＋１行１列目の回路２１にデータ”０”が書き込まれ、（ｓ−１）ｍ＋１行ｎ列目の回路２１にデータ”０”が書き込まれる。
次いで、時刻Ｔ４乃至時刻Ｔ５において、配線ＷＡＤＲに供給されるアドレス信号が、回路３８においてデコードされることで、複数の回路３９のうち、配線ＷＷＬ−（ｓ−１）ｍ＋１乃至配線ＷＷＬ−ｓｍに対応した回路３９に、回路３８からハイレベルの電位が供給されるものとする。さらに、時刻Ｔ４乃至時刻Ｔ５では、配線ＭＯＤＥ−１乃至配線ＭＯＤＥ−ｍのうち、配線ＭＯＤＥ−ｍにハイレベルの電位が供給され、配線ＭＯＤＥ−ｍ以外の全ての配線ＭＯＤＥにローレベルの電位が供給される。上記動作により、配線ＷＷＬ−ｓｍにハイレベルの電位が供給され、配線ＷＷＬ−ｓｍに対応した組２６が選択される。そして、配線ＷＢＬ−１にローレベルの電位、配線ＷＢＬ−ｎにハイレベルの電位が供給されることにより、上記組２６において、ｓｍ行１列目の回路２１にデータ”０”が書き込まれ、ｓｍ行ｎ列目の回路２１にデータ”１”が書き込まれる。
また、図１１に示すタイミングチャートにおいて、時刻Ｔ６乃至時刻Ｔ８は、記憶回路１２が、複数の回路１９間の導通状態を制御するスイッチとしての機能を持っている場合に、コンフィギュレーションデータにしたがって、複数の回路１９が動作する期間に相当する。なお、以下の説明では、回路１９からの出力信号が配線ＲＢＬ−１乃至配線ＲＢＬ−ｎに供給され、配線ＳＬ−１乃至配線ＳＬ−ｎの電位が回路１９に入力信号として供給される場合を例に挙げている。
まず、時刻Ｔ６乃至時刻Ｔ７において、回路３６から全ての回路３７に、ハイレベルの電位が供給されるものとする。そして、配線ＭＯＤＥ−１乃至配線ＭＯＤＥ−ｍのうち、配線ＭＯＤＥ−１にハイレベルの電位が供給され、配線ＭＯＤＥ−１以外の全ての配線ＭＯＤＥにローレベルの電位が供給される。上記動作により、配線ＭＯＤＥ−１に対応した回路３７によって電位が制御される配線ＲＷＬに、ローレベルの電位が供給される。よって、配線ＲＷＬ−１、配線ＲＷＬ−ｍ＋１、配線ＲＷＬ−（ｓ−１）ｍ＋１などに対応した組２６が選択され、当該組２６の回路２１に格納されたコンフィギュレーションデータにしたがって、複数の回路１９は動作する。
次いで、時刻Ｔ７乃至時刻Ｔ８において、回路３６から全ての回路３７に、ハイレベルの電位が供給されるものとする。そして、配線ＭＯＤＥ−１乃至配線ＭＯＤＥ−ｍのうち、配線ＭＯＤＥ−ｍにハイレベルの電位が供給され、配線ＭＯＤＥ−ｍ以外の全ての配線ＭＯＤＥにローレベルの電位が供給される。上記動作により、配線ＭＯＤＥ−ｍに対応した回路３７によって電位が制御される配線ＲＷＬに、ローレベルの電位が供給される。よって、配線ＲＷＬ−ｍ、配線ＲＷＬ−２ｍ、配線ＲＷＬ−ｓｍなどに対応した組２６が選択され、当該組２６の回路２１に格納されたコンフィギュレーションデータにしたがって、複数の回路１９は動作する。
次いで、時刻Ｔ９乃至時刻Ｔ１３は、記憶回路１２がスタートアップルーチンを格納する機能を有する場合において、セルアレイ２７に格納したデータを読み出す期間に相当する。或いは、時刻Ｔ９乃至時刻Ｔ１３は、記憶回路１２を緩衝記憶装置として機能させる場合において、セルアレイ２７に格納したデータを読み出す期間に相当する。なお、いずれの場合も、時刻Ｔ５が終了した後、上述した時刻Ｔ６乃至時刻Ｔ８の動作は行わずに、時刻Ｔ９乃至時刻Ｔ１３の動作を行えばよい。また、いずれの場合も、時刻Ｔ９乃至時刻Ｔ１３において、配線ＳＬ−１乃至配線ＳＬ−ｎには、ローレベルの電位が供給されているものとする。
まず、時刻Ｔ９乃至時刻Ｔ１０において、配線ＳＬ−１乃至配線ＳＬ−ｎに供給される電位とは異なる電位、例えばハイレベルの電位を、配線ＲＢＬ−１乃至配線ＲＢＬ−ｎに供給することで、配線ＲＢＬ−１乃至配線ＲＢＬ−ｎの電位を初期化しておく。そして、配線ＲＡＤＲに供給されるアドレス信号が、回路３６においてデコードされることで、複数の回路３７のうち、配線ＲＷＬ−１乃至配線ＲＷＬ−ｍに対応した回路３７に、回路３６からローレベルの電位が供給されるものとする。さらに、時刻Ｔ９乃至時刻Ｔ１０では、配線ＭＯＤＥ−１乃至配線ＭＯＤＥ−ｍのうち、配線ＭＯＤＥ−１にハイレベルの電位が供給され、配線ＭＯＤＥ−１以外の全ての配線ＭＯＤＥにローレベルの電位が供給される。上記動作により、配線ＲＷＬ−１にローレベルの電位が供給され、配線ＲＷＬ−１に対応した組２６が選択される。そして、１行１列目の回路２１にはデータ”１”が、１行ｎ列目の回路２１にはデータ”０”が、時刻Ｔ１乃至時刻Ｔ２において書き込まれているので、配線ＲＷＬ−１に対応した組２６が選択されることで、配線ＲＢＬ−１には配線ＳＬ−１からローレベルの電位が与えられ、配線ＲＢＬ−ｎではハイレベルの電位が維持される。すなわち、回路２１に格納されているデータに応じて、配線ＲＢＬ−１及び配線ＲＢＬ−ｎの電位が定まるので、配線ＲＢＬ−１及び配線ＲＢＬ−ｎの電位から、配線ＲＷＬ−１に対応した組２６の回路２１に格納されているデータを読み取ることができる。
次いで、時刻Ｔ１０乃至時刻Ｔ１１において、配線ＳＬ−１乃至配線ＳＬ−ｎに供給される電位とは異なる電位、例えばハイレベルの電位を、配線ＲＢＬ−１乃至配線ＲＢＬ−ｎに供給することで、配線ＲＢＬ−１乃至配線ＲＢＬ−ｎの電位を初期化しておく。そして、配線ＲＡＤＲに供給されるアドレス信号が、回路３６においてデコードされることで、複数の回路３７のうち、配線ＲＷＬ−１乃至配線ＲＷＬ−ｍに対応した回路３７に、回路３６からローレベルの電位が供給されるものとする。さらに、時刻Ｔ１０乃至時刻Ｔ１１では、配線ＭＯＤＥ−１乃至配線ＭＯＤＥ−ｍのうち、配線ＭＯＤＥ−ｍにハイレベルの電位が供給され、配線ＭＯＤＥ−ｍ以外の全ての配線ＭＯＤＥにローレベルの電位が供給される。上記動作により、配線ＲＷＬ−ｍにローレベルの電位が供給され、配線ＲＷＬ−ｍに対応した組２６が選択される。そして、ｍ行１列目の回路２１にはデータ”０”が、ｍ行ｎ列目の回路２１にはデータ”０”が、時刻Ｔ２乃至時刻Ｔ３において書き込まれているので、配線ＲＷＬ−ｍに対応した組２６が選択されることで、配線ＲＢＬ−１及び配線ＲＢＬ−ｎではハイレベルの電位が維持される。すなわち、回路２１に格納されているデータに応じて、配線ＲＢＬ−１及び配線ＲＢＬ−ｎの電位が定まるので、配線ＲＢＬ−１及び配線ＲＢＬ−ｎの電位から、配線ＲＷＬ−ｍに対応した組２６の回路２１に格納されているデータを読み取ることができる。
次いで、時刻Ｔ１１乃至時刻Ｔ１２において、配線ＳＬ−１乃至配線ＳＬ−ｎに供給される電位とは異なる電位、例えばハイレベルの電位を、配線ＲＢＬ−１乃至配線ＲＢＬ−ｎに供給することで、配線ＲＢＬ−１乃至配線ＲＢＬ−ｎの電位を初期化しておく。そして、配線ＲＡＤＲに供給されるアドレス信号が、回路３６においてデコードされることで、複数の回路３７のうち、配線ＲＷＬ−（ｓ−１）ｍ＋１乃至配線ＲＷＬ−ｓｍに対応した回路３７に、回路３６からハイレベルの電位が供給されるものとする。さらに、時刻Ｔ１１乃至時刻Ｔ１２では、配線ＭＯＤＥ−１乃至配線ＭＯＤＥ−ｍのうち、配線ＭＯＤＥ−１にハイレベルの電位が供給され、配線ＭＯＤＥ−１以外の全ての配線ＭＯＤＥにローレベルの電位が供給される。上記動作により、配線ＲＷＬ−（ｓ−１）ｍ＋１にローレベルの電位が供給され、配線ＲＷＬ−（ｓ−１）ｍ＋１に対応した組２６が選択される。そして、（ｓ−１）ｍ＋１行１列目の回路２１にはデータ”０”が、（ｓ−１）ｍ＋１行ｎ列目の回路２１にはデータ”０”が、時刻Ｔ３乃至時刻Ｔ４において書き込まれているので、配線ＲＷＬ−（ｓ−１）ｍ＋１に対応した組２６が選択されることで、配線ＲＢＬ−１及び配線ＲＢＬ−ｎではハイレベルの電位が維持される。すなわち、回路２１に格納されているデータに応じて、配線ＲＢＬ−１及び配線ＲＢＬ−ｎの電位が定まるので、配線ＲＢＬ−１及び配線ＲＢＬ−ｎの電位から、配線ＲＷＬ−（ｓ−１）ｍ＋１に対応した組２６の回路２１に格納されているデータを読み取ることができる。
次いで、時刻Ｔ１２乃至時刻Ｔ１３において、配線ＳＬ−１乃至配線ＳＬ−ｎに供給される電位とは異なる電位、例えばハイレベルの電位を、配線ＲＢＬ−１乃至配線ＲＢＬ−ｎに供給することで、配線ＲＢＬ−１乃至配線ＲＢＬ−ｎの電位を初期化しておく。そして、配線ＲＡＤＲに供給されるアドレス信号が、回路３６においてデコードされることで、複数の回路３７のうち、配線ＲＷＬ−（ｓ−１）ｍ＋１乃至配線ＲＷＬ−ｓｍに対応した回路３７に、回路３６からハイレベルの電位が供給されるものとする。さらに、時刻Ｔ１２乃至時刻Ｔ１３では、配線ＭＯＤＥ−１乃至配線ＭＯＤＥ−ｍのうち、配線ＭＯＤＥ−ｍにハイレベルの電位が供給され、配線ＭＯＤＥ−ｍ以外の全ての配線ＭＯＤＥにローレベルの電位が供給される。上記動作により、配線ＲＷＬ−ｓｍにローレベルの電位が供給され、配線ＲＷＬ−ｓｍに対応した組２６が選択される。そして、ｓｍ行１列目の回路２１にはデータ”０”が、ｓｍ行ｎ列目の回路２１にはデータ”１”が、時刻Ｔ４乃至時刻Ｔ５において書き込まれているので、配線ＲＷＬ−ｓｍに対応した組２６が選択されることで、配線ＲＢＬ−１ではハイレベルの電位が維持され、配線ＲＢＬ−ｎには配線ＳＬ−ｎからローレベルの電位が与えられる。すなわち、回路２１に格納されているデータに応じて、配線ＲＢＬ−１及び配線ＲＢＬ−ｎの電位が定まるので、配線ＲＢＬ−１及び配線ＲＢＬ−ｎの電位から、配線ＲＷＬ−ｓｍに対応した組２６の回路２１に格納されているデータを読み取ることができる。
また、図１１に示すタイミングチャートにおいて、時刻Ｔ１４乃至時刻Ｔ１９は、記憶回路１２を緩衝記憶装置として機能させる場合において、記憶回路１２にデータを書き込む期間と、記憶回路１２からデータを読み出す期間に相当する。ただし、図１１に示すタイミングチャートでは、時刻Ｔ１乃至時刻Ｔ５において行われる、記憶回路１２へのデータの書き込み方法と、時刻Ｔ１４乃至時刻Ｔ１６において行われる、記憶回路１２へのデータの書き込み方法とが、異なる場合を例示している。また、図１１に示すタイミングチャートでは、時刻Ｔ９乃至時刻Ｔ１３において行われる、記憶回路１２からのデータの読み出し方法と、時刻Ｔ１７乃至時刻Ｔ１９において行われる、記憶回路１２からのデータの読み出し方法とが、異なる場合を例示している。
まず、時刻Ｔ１４乃至時刻Ｔ１５において、配線ＷＡＤＲに供給されるアドレス信号が、回路３８においてデコードされることで、複数の回路３９のうち、配線ＷＷＬ−１乃至配線ＷＷＬ−ｍに対応した回路３９に、回路３８からハイレベルの電位が供給されるものとする。さらに、時刻Ｔ１４乃至時刻Ｔ１５では、配線ＭＯＤＥ−１乃至配線ＭＯＤＥ−ｍのうち、配線ＭＯＤＥ−１及び配線ＭＯＤＥ−ｍにハイレベルの電位が供給され、配線ＭＯＤＥ−１及び配線ＭＯＤＥ−ｍ以外の全ての配線ＭＯＤＥにローレベルの電位が供給される。上記動作により、配線ＷＷＬ−１及び配線ＷＷＬ−ｍにハイレベルの電位が供給され、配線ＷＷＬ−１及び配線ＷＷＬ−ｍに対応した組２６が選択される。そして、配線ＷＢＬ−１にハイレベルの電位、配線ＷＢＬ−ｎにローレベルの電位が供給されることにより、上記組２６において、１行１列目及びｍ行１列目の回路２１にデータ”１”が書き込まれ、１行ｎ列目及びｍ行ｎ列目の回路２１にデータ”０”が書き込まれる。
次いで、時刻Ｔ１５乃至時刻Ｔ１６において、配線ＷＡＤＲに供給されるアドレス信号が、回路３８においてデコードされることで、複数の回路３９のうち、配線ＷＷＬ−（ｓ−１）ｍ＋１乃至配線ＷＷＬ−ｓｍに対応した回路３９に、回路３８からハイレベルの電位が供給されるものとする。さらに、時刻Ｔ１５乃至時刻Ｔ１６では、配線ＭＯＤＥ−１乃至配線ＭＯＤＥ−ｍのうち、配線ＭＯＤＥ−１及び配線ＭＯＤＥ−ｍにハイレベルの電位が供給され、配線ＭＯＤＥ−１及び配線ＭＯＤＥ−ｍ以外の全ての配線ＭＯＤＥにローレベルの電位が供給される。上記動作により、配線ＷＷＬ−（ｓ−１）ｍ＋１及び配線ＷＷＬ−ｓｍにハイレベルの電位が供給され、配線ＷＷＬ−（ｓ−１）ｍ＋１及び配線ＷＷＬ−ｓｍに対応した組２６が選択される。そして、配線ＷＢＬ−１にローレベルの電位、配線ＷＢＬ−ｎにハイレベルの電位が供給されることにより、上記組２６において、（ｓ−１）ｍ＋１行１列目及びｓｍ行１列目の回路２１にデータ”０”が書き込まれ、（ｓ−１）ｍ＋１行ｎ列目及びｓｍ行ｎ列目の回路２１にデータ”１”が書き込まれる。
次いで、時刻Ｔ１７乃至時刻Ｔ１８において、配線ＳＬ−１乃至配線ＳＬ−ｎには、ローレベルの電位が供給されているものとする。また、配線ＳＬ−１乃至配線ＳＬ−ｎに供給される電位とは異なる電位、例えばハイレベルの電位を、配線ＲＢＬ−１乃至配線ＲＢＬ−ｎに供給することで、配線ＲＢＬ−１乃至配線ＲＢＬ−ｎの電位を初期化しておく。そして、配線ＲＡＤＲに供給されるアドレス信号が、回路３６においてデコードされることで、複数の回路３７のうち、配線ＲＷＬ−１乃至配線ＲＷＬ−ｍに対応した回路３７に、回路３６からハイレベルの電位が供給されるものとする。さらに、時刻Ｔ１７乃至時刻Ｔ１８では、配線ＭＯＤＥ−１及び配線ＭＯＤＥ−ｍにハイレベルの電位が供給され、配線ＭＯＤＥ−１及び配線ＭＯＤＥ−ｍ以外の全ての配線ＭＯＤＥにローレベルの電位が供給される。上記動作により、配線ＲＷＬ−１及び配線ＲＷＬ−ｍにローレベルの電位が供給され、配線ＲＷＬ−１及び配線ＲＷＬ−ｍにそれぞれ対応した組２６が選択される。そして、１行１列目及びｍ行１列目の回路２１にデータ”１”が、１行ｎ列目及びｍ行ｎ列目の回路２１にデータ”０”が、時刻Ｔ１４乃至時刻Ｔ１５においてそれぞれ書き込まれているので、配線ＲＷＬ−１及び配線ＲＷＬ−ｍに対応した組２６が選択されることで、配線ＲＢＬ−１には配線ＳＬ−１からローレベルの電位が与えられ、配線ＲＢＬ−ｎではハイレベルの電位が維持される。すなわち、回路２１に格納されているデータに応じて、配線ＲＢＬ−１及び配線ＲＢＬ−ｎの電位が定まるので、配線ＲＢＬ−１及び配線ＲＢＬ−ｎの電位から、配線ＲＷＬ−１及び配線ＲＷＬ−ｍに対応した組２６の回路２１に格納されているデータを読み取ることができる。
また、時刻Ｔ１７乃至時刻Ｔ１８では、時刻Ｔ９乃至時刻Ｔ１３において記憶回路１２からデータを読み出す場合と異なり、複数の回路２１、具体的には、１行１列目の回路２１及びｍ行１列目の回路２１を介して、配線ＳＬ−１から配線ＲＢＬ−１にローレベルの電位が与えられる。よって、時刻Ｔ９乃至時刻Ｔ１３におけるデータの読み出しに比べて、配線ＲＢＬ−１の電位をハイレベルからローレベルにより速く変化させることができるので、データ”１”の読み出しを高速に行うことができる。
次いで、時刻Ｔ１８乃至時刻Ｔ１９において、配線ＳＬ−１乃至配線ＳＬ−ｎには、ローレベルの電位が供給されているものとする。また、配線ＳＬ−１乃至配線ＳＬ−ｎに供給される電位とは異なる電位、例えばハイレベルの電位を、配線ＲＢＬ−１乃至配線ＲＢＬ−ｎに供給することで、配線ＲＢＬ−１乃至配線ＲＢＬ−ｎの電位を初期化しておく。そして、配線ＲＡＤＲに供給されるアドレス信号が、回路３６においてデコードされることで、複数の回路３７のうち、配線ＲＷＬ−（ｓ−１）ｍ＋１乃至配線ＲＷＬ−ｓｍに対応した回路３７に、回路３６からハイレベルの電位が供給されるものとする。さらに、時刻Ｔ１８乃至時刻Ｔ１９では、配線ＭＯＤＥ−１及び配線ＭＯＤＥ−ｍにハイレベルの電位が供給され、配線ＭＯＤＥ−１及び配線ＭＯＤＥ−ｍ以外の全ての配線ＭＯＤＥにローレベルの電位が供給される。上記動作により、配線ＲＷＬ−（ｓ−１）ｍ＋１及び配線ＲＷＬ−ｓｍにローレベルの電位が供給され、配線ＲＷＬ−（ｓ−１）ｍ＋１及び配線ＲＷＬ−ｓｍにそれぞれ対応した組２６が選択される。そして、（ｓ−１）ｍ＋１行１列目及びｓｍ行１列目の回路２１にデータ”０”が、（ｓ−１）ｍ＋１行ｎ列目及びｓｍ行ｎ列目の回路２１にデータ”１”が、時刻Ｔ１５乃至時刻Ｔ１６においてそれぞれ書き込まれているので、配線ＲＷＬ−（ｓ−１）ｍ＋１及び配線ＲＷＬ−ｓｍに対応した組２６が選択されることで、配線ＲＢＬ−１ではハイレベルの電位が維持され、配線ＲＢＬ−ｎには配線ＳＬ−ｎからローレベルの電位が与えられる。すなわち、回路２１に格納されているデータに応じて、配線ＲＢＬ−１及び配線ＲＢＬ−ｎの電位が定まるので、配線ＲＢＬ−１及び配線ＲＢＬ−ｎの電位から、配線ＲＷＬ−（ｓ−１）ｍ＋１及び配線ＲＷＬ−ｓｍに対応した組２６の回路２１に格納されているデータを読み取ることができる。
また、時刻Ｔ１８乃至時刻Ｔ１９では、時刻Ｔ９乃至時刻Ｔ１３において記憶回路１２からデータを読み出す場合と異なり、複数の回路２１、具体的には、（ｓ−１）ｍ＋１行ｎ列目の回路２１及びｓｍ行ｎ列目の回路２１を介して、配線ＳＬ−ｎから配線ＲＢＬ−ｎにローレベルの電位が与えられる。よって、時刻Ｔ９乃至時刻Ｔ１３におけるデータの読み出しに比べて、配線ＲＢＬ−ｎの電位をハイレベルからローレベルにより速く変化させることができるので、データ”１”の読み出しを高速に行うことができる。
なお、図１１に示すタイミングチャートでは、時刻Ｔ１４乃至時刻Ｔ１６、または時刻Ｔ１７乃至時刻Ｔ１９において、組２６を選択するために、配線ＭＯＤＥ−１及び配線ＭＯＤＥ−ｍにハイレベルの電位が供給され、配線ＭＯＤＥ−１及び配線ＭＯＤＥ−ｍ以外の全ての配線ＭＯＤＥにローレベルの電位が供給される場合を例示している。ただし、本発明の一態様では、データの書き込みを行う期間またはデータの読み出しを行う期間において、複数の組２６を選択するために、全ての配線ＭＯＤＥのうち、いずれか複数の配線ＭＯＤＥにハイレベルの電位が供給されていればよい。よって、ハイレベルの電位が供給される配線ＭＯＤＥの数及び種類は、適宜設計者が設定することができる。
〈回路１９の構成例〉
次いで、図５に示す論理回路１８の構造を、図１４に例示する。論理回路１８が有する複数の回路１９は、入力端子または出力端子に複数の配線４２が電気的に接続されている。また、論理回路１８が有する複数の配線４２は、配線４２間の導通状態を制御する機能を有するスイッチＳＷに、電気的に接続されている。複数の配線４２とスイッチＳＷとにより、回路１９間の導通状態が制御される。
なお、複数の回路１９には、複数の配線４２に加えて、信号ＣＬＫや信号ＲＥＳを回路１９に供給する機能を有する配線が電気的に接続されていても良い。信号ＣＬＫは、例えば、回路１９が有するフリップフロップからの信号の出力のタイミングを制御するのに用いることができる。また、信号ＲＥＳは、例えば、回路１９が有するフリップフロップに保持されているデータを、初期化するタイミングを制御するのに用いることができる。
次いで、図１５（Ａ）に、回路１９の一形態を例示する。図１５（Ａ）に示す回路１９は、ＬＵＴ（ルックアップテーブル）４３と、フリップフロップ４４とを有する。また、図１５（Ａ）に示す回路１９では、端子５３を介して、記憶回路１２に格納されているコンフィギュレーションデータが、ＬＵＴ４３に供給される。ＬＵＴ４３では、コンフィギュレーションデータに従って、入力端子４５に入力される入力信号の論理値に対する、出力信号の論理値が定められる。フリップフロップ４４は、ＬＵＴ４３の出力信号に含まれるデータを保持し、信号ＣＬＫに同期して当該データに対応した出力信号を、出力端子４６から出力する。
また、コンフィギュレーションデータによって、フリップフロップ４４の種類を定義できる構成にしても良い。具体的には、コンフィギュレーションデータに従って、フリップフロップ４４がＤ型フリップフロップ、Ｔ型フリップフロップ、ＪＫ型フリップフロップ、またはＲＳ型フリップフロップのいずれかの機能を有するようにしても良い。
また、図１５（Ｂ）に、回路１９の別の一形態を例示する。図１５（Ｂ）に示す回路１９は、図１５（Ａ）に示した回路１９に、ＡＮＤ回路４７が追加された構成を有している。ＡＮＤ回路４７には、フリップフロップ４４からの信号が、正論理の入力として与えられ、信号ＩＮＩＴの電位が、負論理の入力として与えられている。上記構成により、信号ＩＮＩＴの電位に従って、出力端子４６の電位を初期化することができる。
また、図１５（Ｃ）に、回路１９の別の一形態を例示する。図１５（Ｃ）に示す回路１９は、図１５（Ａ）に示した回路１９に、マルチプレクサ４８が追加された構成を有している。また、図１５（Ｃ）に示す回路１９では、端子４９を介して、記憶回路１２に格納されているコンフィギュレーションデータが、マルチプレクサ４８に供給される。
ＬＵＴ４３は、コンフィギュレーションデータに従って、入力信号の論理値に対する出力信号の論理値が定められる。また、マルチプレクサ４８は、ＬＵＴ４３からの出力信号と、フリップフロップ４４からの出力信号とが入力されている。そして、マルチプレクサ４８は、コンフィギュレーションデータに従って、上記２つの出力信号のいずれか一方を選択し、出力する機能を有する。マルチプレクサ４８からの出力信号は、出力端子４６から出力される。
また、図１５（Ｄ）に、回路１９の別の一形態を例示する。図１５（Ｄ）に示す回路１９は、図１５（Ｃ）に示した回路１９に、マルチプレクサ５０が追加された構成を有している。また、図１５（Ｄ）に示す回路１９では、端子５１を介して、記憶回路１２に格納されているコンフィギュレーションデータが、マルチプレクサ５０に供給される。
マルチプレクサ５０には、ＬＵＴ４３からの出力信号と、端子５２から入力された、他の回路１９が有するフリップフロップ４４からの出力信号とが入力されている。そして、マルチプレクサ５０は、コンフィギュレーションデータに従って、上記２つの出力信号のいずれか一方を選択し、出力する機能を有する。
〈半導体装置の断面構造の例〉
図１６に、図９に示した回路２１を有する半導体装置の断面構造を、一例として示す。なお、破線Ａ１−Ａ２で示す領域では、トランジスタ１００、トランジスタ１０２、トランジスタ１０８、トランジスタ１１０、トランジスタ２２、トランジスタ２３、及び、トランジスタ２４の中のいずれかのトランジスタのチャネル長方向における構造を示しており、破線Ａ３−Ａ４で示す領域では、トランジスタ１００、トランジスタ１０２、トランジスタ１０８、トランジスタ１１０、トランジスタ２２、トランジスタ２３、及び、トランジスタ２４の中のいずれかのトランジスタのチャネル幅方向における構造を示している。ただし、本発明の一態様では、１つのトランジスタのチャネル長方向と、別の一つのトランジスタのチャネル長方向とが、必ずしも一致していなくともよい。
なお、チャネル長方向とは、ソース領域及びドレイン領域として機能する一対の不純物領域間において、キャリアが最短距離で移動する方向を意味し、チャネル幅方向は、基板と水平な面内において、チャネル長方向に対して垂直の方向を意味する。
また、図１６では、酸化物半導体膜にチャネル形成領域を有するトランジスタとして、トランジスタ２２、トランジスタ１０２、トランジスタ１１０などのうちの一つが、単結晶のシリコン基板にチャネル形成領域を有するトランジスタとして、トランジスタ２３、トランジスタ２４、トランジスタ１００、トランジスタ１０８などのうちの一つの上に形成されている場合を例示している。つまり、単結晶のシリコン基板に、トランジスタ２３、トランジスタ２４、トランジスタ１００、トランジスタ１０８などを形成し、それらの上に、酸化物半導体膜にチャネル形成領域を有するトランジスタであるトランジスタ２２、トランジスタ１０２、トランジスタ１１０などを形成すればよい。図１６では、一例として、トランジスタ２２とトランジスタ２３とが設けられている場合の例を示している。
トランジスタ２３、トランジスタ２４、トランジスタ１００、トランジスタ１０８などは、非晶質、微結晶、多結晶または単結晶である、シリコン又はゲルマニウムなどの半導体膜または半導体基板に、チャネル形成領域を有していても良い。
シリコンの薄膜を用いてトランジスタ２３、トランジスタ２４、トランジスタ１００、トランジスタ１０８などを形成する場合、当該薄膜には、プラズマＣＶＤ法などの気相成長法若しくはスパッタリング法で作製された非晶質シリコン、非晶質シリコンをレーザーアニールなどの処理により結晶化させた多結晶シリコン、単結晶シリコンウェハに水素イオン等を注入して表層部を剥離した単結晶シリコンなどを用いることができる。
トランジスタ２３、トランジスタ２４、トランジスタ１００、トランジスタ１０８などが形成される基板４００は、例えば、シリコン基板、ゲルマニウム基板、シリコンゲルマニウム基板等を用いることができる。図１６では、単結晶シリコン基板を基板４００として用いる場合を例示している。
また、トランジスタ２３、トランジスタ２４、トランジスタ１００、トランジスタ１０８などは、素子分離法により電気的に分離されている。素子分離法として、トレンチ分離法（ＳＴＩ法：Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）等を用いることができる。図１６では、トレンチ分離法を用いてトランジスタ２３、トランジスタ２４、トランジスタ１００、トランジスタ１０８などを電気的に分離する場合を例示している。具体的に、図１６では、エッチング等により基板４００に形成されたトレンチに、酸化珪素などが含まれる絶縁物を埋め込んだ後、当該絶縁物をエッチング等により部分的に除去することで形成される素子分離領域４０１により、トランジスタ２３、トランジスタ２４、トランジスタ１００、トランジスタ１０８などを素子分離させる場合を例示している。
なお、トランジスタ２３、トランジスタ２４、トランジスタ１００、トランジスタ１０８などは、同じ極性をもっているため、回路構成に応じて、必ずしも、素子分離を行わなくてもよい。そのため、レイアウト面積を小さくすることができる。
また、トレンチ以外の領域に存在する基板４００の凸部には、トランジスタ２３、トランジスタ２４、トランジスタ１００、トランジスタ１０８などの不純物領域４０２及び不純物領域４０３と、不純物領域４０２及び不純物領域４０３に挟まれたチャネル形成領域４０４とが設けられている。さらに、トランジスタ２３、トランジスタ２４、トランジスタ１００、トランジスタ１０８などは、チャネル形成領域４０４を覆う絶縁膜４０５と、絶縁膜４０５を間に挟んでチャネル形成領域４０４と重なるゲート電極４０６とを有する。
トランジスタ２３、トランジスタ２４、トランジスタ１００、トランジスタ１０８などでは、チャネル形成領域４０４における凸部の側部及び上部と、ゲート電極４０６とが絶縁膜４０５を間に挟んで重なることで、チャネル形成領域４０４の側部と上部を含めた広い範囲においてキャリアが流れる。そのため、トランジスタ２３、トランジスタ２４、トランジスタ１００、トランジスタ１０８などの基板上における占有面積を小さく抑えつつ、トランジスタ２３、トランジスタ２４、トランジスタ１００、トランジスタ１０８などにおけるキャリアの移動量を増加させることができる。その結果、トランジスタ２３、トランジスタ２４、トランジスタ１００、トランジスタ１０８などは、オン電流が大きくなると共に、電界効果移動度が高められる。特に、チャネル形成領域４０４における凸部のチャネル幅方向の長さ（チャネル幅）をＷ、チャネル形成領域４０４における凸部の膜厚をＴとすると、チャネル幅Ｗに対する膜厚Ｔの比に相当するアスペクト比が高い場合、キャリアが流れる範囲はより広くなるため、トランジスタ２３、トランジスタ２４、トランジスタ１００、トランジスタ１０８などのオン電流をより大きくすることができ、電界効果移動度もより高められる。
なお、バルクの半導体基板を用いたトランジスタ２３、トランジスタ２４、トランジスタ１００、トランジスタ１０８などの場合、アスペクト比は０．５以上であることが望ましく、１以上であることがより望ましい。
トランジスタ２３、トランジスタ２４、トランジスタ１００、トランジスタ１０８など上には、絶縁膜４１１が設けられている。絶縁膜４１１には開口部が形成されている。そして、上記開口部には、不純物領域４０２、不純物領域４０３にそれぞれ電気的に接続されている導電膜４１２、導電膜４１３と、ゲート電極４０６に電気的に接続されている導電膜４１４とが、形成されている。
そして、導電膜４１２は、絶縁膜４１１上に形成された導電膜４１６に電気的に接続されており、導電膜４１３は、絶縁膜４１１上に形成された導電膜４１７に電気的に接続されており、導電膜４１４は、絶縁膜４１１上に形成された導電膜４１８に電気的に接続されている。
導電膜４１６乃至導電膜４１８上には、絶縁膜４２０が設けられている。そして、絶縁膜４２０上には、酸素、水素、水の拡散を防ぐブロッキング効果を有する絶縁膜４２１が設けられている。絶縁膜４２１は、密度が高くて緻密である程、また未結合手が少なく化学的に安定である程、より高いブロッキング効果を示す。酸素、水素、水の拡散を防ぐブロッキング効果を示す絶縁膜４２１として、例えば、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等を用いることができる。水素、水の拡散を防ぐブロッキング効果を示す絶縁膜４２１として、例えば、窒化シリコン、窒化酸化シリコン等を用いることができる。
絶縁膜４２１上には絶縁膜４２２が設けられており、絶縁膜４２２上には、トランジスタ２２が設けられている。
トランジスタ２２、トランジスタ１０２、トランジスタ１１０などは、絶縁膜４２２上に、酸化物半導体を含む半導体膜４３０と、半導体膜４３０に電気的に接続された、ソース電極またはドレイン電極として機能する導電膜４３２及び導電膜４３３と、半導体膜４３０を覆っているゲート絶縁膜４３１と、ゲート絶縁膜４３１を間に挟んで半導体膜４３０と重なるゲート電極４３４と、を有する。なお、絶縁膜４２０乃至絶縁膜４２２には開口部が設けられており、導電膜４３３は、上記開口部において導電膜４１８に接続されている。
なお、図１６において、トランジスタ２２、トランジスタ１０２、トランジスタ１１０などは、ゲート電極４３４を半導体膜４３０の片側において少なくとも有していれば良いが、絶縁膜４２２を間に挟んで半導体膜４３０と重なるゲート電極を、さらに有していても良い。
トランジスタ２２、トランジスタ１０２、トランジスタ１１０などが、一対のゲート電極を有している場合、一方のゲート電極には導通状態または非導通状態を制御するための信号が与えられ、他方のゲート電極は、電位が他から与えられている状態であっても良い。この場合、一対のゲート電極に、同じ高さの電位が与えられていても良いし、他方のゲート電極にのみ接地電位などの固定の電位が与えられていても良い。他方のゲート電極に与える電位の高さを制御することで、トランジスタの閾値電圧を制御することができる。
また、図１６では、トランジスタ２２、トランジスタ１０２、トランジスタ１１０などが、一のゲート電極４３４に対応した一のチャネル形成領域を有する、シングルゲート構造である場合を例示している。しかし、トランジスタ２２、トランジスタ１０２、トランジスタ１１０などは、電気的に接続された複数のゲート電極を有することで、一の活性層にチャネル形成領域を複数有する、マルチゲート構造であっても良い。
また、図１６に示すように、トランジスタ２２、トランジスタ１０２、トランジスタ１１０などは、半導体膜４３０が、絶縁膜４２２上において順に積層された酸化物半導体膜４３０ａ乃至酸化物半導体膜４３０ｃを有する場合を例示している。ただし、本発明の一態様では、トランジスタ２２、トランジスタ１０２、トランジスタ１１０などが有する半導体膜４３０が、単膜の酸化物半導体膜で構成されていても良い。
なお、トランジスタ２２は、図２５、図２６に示すような回路構成の場合には、ｐチャネル型のトランジスタとなる。その場合は、トランジスタ２２は、トランジスタ２３、トランジスタ２４、トランジスタ１００、トランジスタ１０８などと同様な構成をとることとなる。
〈トランジスタについて〉
次いで、酸化物半導体膜にチャネル形成領域を有するトランジスタ９０の構成例について説明する。
図１７に、酸化物半導体膜にチャネル形成領域を有するトランジスタ９０の構成を、一例として示す。図１７（Ａ）には、トランジスタ９０の上面図を示す。なお、図１７（Ａ）では、トランジスタ９０のレイアウトを明確にするために、各種の絶縁膜を省略している。また、図１７（Ａ）に示した上面図の、破線Ａ１−Ａ２における断面図を図１７（Ｂ）に示し、破線Ａ３−Ａ４における断面図を図１７（Ｃ）に示す。
図１７に示すように、トランジスタ９０は、基板９７に形成された絶縁膜９１上において順に積層された酸化物半導体膜９２ａ及び酸化物半導体膜９２ｂと、酸化物半導体膜９２ｂに電気的に接続され、ソース電極またはドレイン電極としての機能を有する導電膜９３及び導電膜９４と、酸化物半導体膜９２ｂ、導電膜９３及び導電膜９４上の酸化物半導体膜９２ｃと、ゲート絶縁膜としての機能を有し、なおかつ酸化物半導体膜９２ｃ上に位置する絶縁膜９５と、ゲート電極としての機能を有し、なおかつ絶縁膜９５上において酸化物半導体膜９２ａ乃至酸化物半導体膜９２ｃと重なる導電膜９６とを有する。なお、基板９７は、ガラス基板や半導体基板などであってもよいし、ガラス基板や半導体基板上に半導体素子が形成された素子基板であってもよい。
また、トランジスタ９０の、具体的な構成の別の一例を、図１８に示す。図１８（Ａ）には、トランジスタ９０の上面図を示す。なお、図１８（Ａ）では、トランジスタ９０のレイアウトを明確にするために、各種の絶縁膜を省略している。また、図１８（Ａ）に示した上面図の、破線Ａ１−Ａ２における断面図を図１８（Ｂ）に示し、破線Ａ３−Ａ４における断面図を図１８（Ｃ）に示す。
図１８に示すように、トランジスタ９０は、絶縁膜９１上において順に積層された酸化物半導体膜９２ａ乃至酸化物半導体膜９２ｃと、酸化物半導体膜９２ｃに電気的に接続され、ソース電極またはドレイン電極としての機能を有する導電膜９３及び導電膜９４と、ゲート絶縁膜としての機能を有し、なおかつ酸化物半導体膜９２ｃ、導電膜９３及び導電膜９４上に位置する絶縁膜９５と、ゲート電極としての機能を有し、なおかつ絶縁膜９５上において酸化物半導体膜９２ａ乃至酸化物半導体膜９２ｃと重なる導電膜９６とを有する。
なお、図１７及び図１８では、積層された酸化物半導体膜９２ａ乃至酸化物半導体膜９２ｃを用いるトランジスタ９０の構成を例示している。トランジスタ９０が有する酸化物半導体膜は、積層された複数の酸化物半導体膜で構成されているとは限らず、単膜の酸化物半導体膜で構成されていても良い。
酸化物半導体膜９２ａ乃至酸化物半導体膜９２ｃが順に積層されている半導体膜をトランジスタ９０が有する場合、酸化物半導体膜９２ａ及び酸化物半導体膜９２ｃは、酸化物半導体膜９２ｂを構成する金属元素の少なくとも１つを、その構成要素に含み、伝導帯下端のエネルギーが酸化物半導体膜９２ｂよりも０．０５ｅＶ以上、０．０７ｅＶ以上、０．１ｅＶ以上または０．１５ｅＶ以上、かつ２ｅＶ以下、１ｅＶ以下、０．５ｅＶ以下または０．４ｅＶ以下、真空準位に近い酸化物膜である。さらに、酸化物半導体膜９２ｂは、少なくともインジウムを含むと、キャリア移動度が高くなるため好ましい。
上記構成の半導体膜をトランジスタ９０が有する場合、ゲート電極に電圧を印加することで、半導体膜に電界が加わると、半導体膜のうち、伝導帯下端のエネルギーが小さい酸化物半導体膜９２ｂにチャネル領域が形成される。即ち、酸化物半導体膜９２ｂと絶縁膜９５との間に酸化物半導体膜９２ｃが設けられていることによって、絶縁膜９５と離隔している酸化物半導体膜９２ｂに、チャネル領域を形成することができる。
また、酸化物半導体膜９２ｃは、酸化物半導体膜９２ｂを構成する金属元素の少なくとも１つをその構成要素に含むため、酸化物半導体膜９２ｂと酸化物半導体膜９２ｃの界面では、界面散乱が起こりにくい。従って、当該界面においてキャリアの動きが阻害されにくいため、トランジスタ９０の電界効果移動度が高くなる。
また、酸化物半導体膜９２ｂと酸化物半導体膜９２ａの界面に界面準位が形成されると、界面近傍の領域にもチャネル領域が形成されるために、トランジスタ９０の閾値電圧が変動してしまう。しかし、酸化物半導体膜９２ａは、酸化物半導体膜９２ｂを構成する金属元素の少なくとも１つをその構成要素に含むため、酸化物半導体膜９２ｂと酸化物半導体膜９２ａの界面には、界面準位が形成されにくい。よって、上記構成により、トランジスタ９０の閾値電圧等の電気的特性のばらつきを、低減することができる。
また、酸化物半導体膜間に不純物が存在することによって、各膜の界面にキャリアの流れを阻害する界面準位が形成されることがないよう、複数の酸化物半導体膜を積層させることが望ましい。積層された酸化物半導体膜の膜間に不純物が存在していると、酸化物半導体膜間における伝導帯下端のエネルギーの連続性が失われ、界面近傍において、キャリアがトラップされるか、あるいは再結合により消滅してしまうからである。膜間における不純物を低減させることで、主成分である一の金属を少なくとも共に有する複数の酸化物半導体膜を、単に積層させるよりも、連続接合（ここでは特に伝導帯下端のエネルギーが各膜の間で連続的に変化するＵ字型の井戸構造を有している状態）が形成されやすくなる。
連続接合を形成するためには、ロードロック室を備えたマルチチャンバー方式の成膜装置（スパッタリング装置）を用いて各膜を大気に触れさせることなく連続して積層することが必要となる。スパッタリング装置における各チャンバーは、酸化物半導体にとって不純物となる水等を可能な限り除去すべくクライオポンプのような吸着式の真空排気ポンプを用いて高真空排気（５×１０−７Ｐａ乃至１×１０−４Ｐａ程度まで）することが好ましい。または、ターボ分子ポンプとコールドトラップを組み合わせて排気系からチャンバー内に気体が逆流しないようにしておくことが好ましい。
高純度の真性な酸化物半導体を得るためには、各チャンバー内を高真空排気するのみならず、スパッタリングに用いるガスの高純度化も重要である。上記ガスとして用いる酸素ガスやアルゴンガスの露点を、−４０℃以下、好ましくは−８０℃以下、より好ましくは−１００℃以下とし、使用するガスの高純度化を図ることで、酸化物半導体膜に水分等が取り込まれることを可能な限り防ぐことができる。具体的に、酸化物半導体膜９２ｂがＩｎ−Ｍ−Ｚｎ酸化物（Ｍは、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、またはＮｄ）の場合、酸化物半導体膜９２ｂを成膜するために用いるターゲットにおいて、金属元素の原子数比をＩｎ：Ｍ：Ｚｎ＝ｘ１：ｙ１：ｚ１とすると、ｘ１／ｙ１は、１／３以上６以下、さらには１以上６以下であって、ｚ１／ｙ１は、１／３以上６以下、さらには１以上６以下であることが好ましい。なお、ｚ１／ｙ１を１以上６以下とすることで、酸化物半導体膜９２ｂとしてＣＡＡＣ−ＯＳ膜が形成されやすくなる。ターゲットの金属元素の原子数比の代表例としては、Ｉｎ：Ｍ：Ｚｎ＝１：１：１、Ｉｎ：Ｍ：Ｚｎ＝３：１：２等がある。
具体的に、酸化物半導体膜９２ａ、酸化物半導体膜９２ｃがＩｎ−Ｍ−Ｚｎ酸化物（Ｍは、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、またはＮｄ）の場合、酸化物半導体膜９２ａ、酸化物半導体膜９２ｃを成膜するために用いるターゲットにおいて、金属元素の原子数比をＩｎ：Ｍ：Ｚｎ＝ｘ２：ｙ２：ｚ２とすると、ｘ２／ｙ２＜ｘ１／ｙ１であって、ｚ２／ｙ２は、１／３以上６以下、さらには１以上６以下であることが好ましい。なお、ｚ２／ｙ２を１以上６以下とすることで、酸化物半導体膜９２ａ、酸化物半導体膜９２ｃとしてＣＡＡＣ−ＯＳ膜が形成されやすくなる。ターゲットの金属元素の原子数比の代表例としては、Ｉｎ：Ｍ：Ｚｎ＝１：３：２、Ｉｎ：Ｍ：Ｚｎ＝１：３：４、Ｉｎ：Ｍ：Ｚｎ＝１：３：６、Ｉｎ：Ｍ：Ｚｎ＝１：３：８等がある。
なお、酸化物半導体膜９２ａ及び酸化物半導体膜９２ｃの厚さは、３ｎｍ以上１００ｎｍ以下、好ましくは３ｎｍ以上５０ｎｍ以下とする。また、酸化物半導体膜９２ｂの厚さは、３ｎｍ以上２００ｎｍ以下、好ましくは３ｎｍ以上１００ｎｍ以下であり、さらに好ましくは３ｎｍ以上５０ｎｍ以下である。
３層構造の半導体膜において、酸化物半導体膜９２ａ乃至酸化物半導体膜９２ｃは、非晶質または結晶質の両方の形態を取りうる。ただし、チャネル領域が形成される酸化物半導体膜９２ｂが結晶質であることにより、トランジスタ９０に安定した電気的特性を付与することができるため、酸化物半導体膜９２ｂは結晶質であることが好ましい。
なお、チャネル形成領域とは、トランジスタ９０の半導体膜のうち、ゲート電極と重なり、かつソース電極とドレイン電極に挟まれる領域を意味する。また、チャネル領域とは、チャネル形成領域において、電流が主として流れる領域をいう。
例えば、酸化物半導体膜９２ａ及び酸化物半導体膜９２ｃとして、スパッタリング法により形成したＩｎ−Ｇａ−Ｚｎ酸化物膜（ＩＧＺＯとも表記する。）を用いる場合、酸化物半導体膜９２ａ及び酸化物半導体膜９２ｃの成膜には、Ｉｎ−Ｇａ−Ｚｎ酸化物（Ｉｎ：Ｇａ：Ｚｎ＝１：３：２［原子数比］）であるターゲットを用いることができる。成膜条件は、例えば、成膜ガスとしてアルゴンガスを３０ｓｃｃｍ、酸素ガスを１５ｓｃｃｍ用い、圧力０．４Ｐａとし、基板温度を２００℃とし、ＤＣ電力０．５ｋＷとすればよい。
また、酸化物半導体膜９２ｂをＣＡＡＣ−ＯＳ膜とする場合、酸化物半導体膜９２ｂの成膜には、Ｉｎ−Ｇａ−Ｚｎ酸化物（Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］）を含む多結晶ターゲットを用いることが好ましい。成膜条件は、例えば、成膜ガスとしてアルゴンガスを３０ｓｃｃｍ、酸素ガスを１５ｓｃｃｍ用い、圧力を０．４Ｐａとし、基板の温度３００℃とし、ＤＣ電力０．５ｋＷとすることができる。
なお、酸化物半導体膜９２ａ乃至９２ｃは、スパッタリング法により形成することができるが、他の方法、例えば、熱ＣＶＤ法により形成してもよい。熱ＣＶＤ法の例としてＭＯＣＶＤ（Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法やＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法を使っても良い。
なお、電子供与体（ドナー）となる水分または水素などの不純物が低減され、なおかつ酸素欠損が低減されることにより高純度化された酸化物半導体（ｐｕｒｉｆｉｅｄ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）は、キャリア発生源が少ないため、ｉ型（真性半導体）又はｉ型に限りなく近くすることができる。そのため、高純度化された酸化物半導体膜にチャネル形成領域を有するトランジスタは、オフ電流が著しく小さく、信頼性が高い。そして、当該酸化物半導体膜にチャネル形成領域が形成されるトランジスタは、閾値電圧がプラスとなる電気的特性（ノーマリーオフ特性ともいう。）になりやすい。
不純物元素を低減することで、高純度化された酸化物半導体膜は膜中のキャリア密度が低減されている。膜中のキャリア密度は、例えば、１×１０１７個／ｃｍ３以下、又は１×１０１５個／ｃｍ３以下、又は１×１０１３個／ｃｍ３以下、又は８×１０１１個／ｃｍ３以下、とすることができる。より好ましくは、例えば、キャリア密度を８×１０１１個／ｃｍ３未満、１×１０１１個／ｃｍ３未満、さらに好ましくは１×１０１０個／ｃｍ３未満とし、１×１０−９個／ｃｍ３以上とすることができる。
具体的に、高純度化された酸化物半導体膜にチャネル形成領域を有するトランジスタのオフ電流が小さいことは、いろいろな実験により証明できる。例えば、チャネル幅が１×１０６μｍでチャネル長が１０μｍの素子であっても、ソース電極とドレイン電極間の電圧（ドレイン電圧）が１Ｖから１０Ｖの範囲において、オフ電流が、半導体パラメータアナライザの測定限界以下、すなわち１×１０−１３Ａ以下という特性を得ることができる。この場合、トランジスタのチャネル幅で規格化したオフ電流は、１００ｚＡ／μｍ以下であることが分かる。また、容量素子とトランジスタとを接続して、容量素子に流入または容量素子から流出する電荷を当該トランジスタで制御する回路を用いて、オフ電流の測定を行った。当該測定では、高純度化された酸化物半導体膜を上記トランジスタのチャネル形成領域に用い、容量素子の単位時間あたりの電荷量の推移から当該トランジスタのオフ電流を測定した。その結果、トランジスタのソース電極とドレイン電極間の電圧が３Ｖの場合に、数十ｙＡ／μｍという、さらに小さいオフ電流が得られることが分かった。従って、高純度化された酸化物半導体膜をチャネル形成領域に用いたトランジスタは、オフ電流が、結晶性を有するシリコンを用いたトランジスタに比べて著しく小さい。
なお、半導体膜として酸化物半導体膜を用いる場合、酸化物半導体としては、少なくともインジウム（Ｉｎ）あるいは亜鉛（Ｚｎ）を含むことが好ましい。また、該酸化物半導体を用いたトランジスタの電気的特性のばらつきを減らすためのスタビライザーとして、それらに加えてガリウム（Ｇａ）を有することが好ましい。また、スタビライザーとしてスズ（Ｓｎ）を有することが好ましい。また、スタビライザーとしてハフニウム（Ｈｆ）を有することが好ましい。また、スタビライザーとしてアルミニウム（Ａｌ）を有することが好ましい。また、スタビライザーとしてジルコニウム（Ｚｒ）を含むことが好ましい。
酸化物半導体の中でもＩｎ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｚｎ酸化物などは、炭化シリコン、窒化ガリウム、または酸化ガリウムとは異なり、スパッタリング法や湿式法により電気的特性の優れたトランジスタを作製することが可能であり、量産性に優れるといった利点がある。また、炭化シリコン、窒化ガリウム、または酸化ガリウムとは異なり、上記Ｉｎ−Ｇａ−Ｚｎ酸化物は、ガラス基板上に、電気的特性の優れたトランジスタを作製することが可能である。また、基板の大型化にも対応が可能である。
また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）のいずれか一種または複数種を含んでいてもよい。
例えば、酸化物半導体として、酸化インジウム、酸化ガリウム、酸化スズ、酸化亜鉛、Ｉｎ−Ｚｎ酸化物、Ｓｎ−Ｚｎ酸化物、Ａｌ−Ｚｎ酸化物、Ｚｎ−Ｍｇ酸化物、Ｓｎ−Ｍｇ酸化物、Ｉｎ−Ｍｇ酸化物、Ｉｎ−Ｇａ酸化物、Ｉｎ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ａｌ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｚｎ酸化物、Ｓｎ−Ｇａ−Ｚｎ酸化物、Ａｌ−Ｇａ−Ｚｎ酸化物、Ｓｎ−Ａｌ−Ｚｎ酸化物、Ｉｎ−Ｈｆ−Ｚｎ酸化物、Ｉｎ−Ｌａ−Ｚｎ酸化物、Ｉｎ−Ｐｒ−Ｚｎ酸化物、Ｉｎ−Ｎｄ−Ｚｎ酸化物、Ｉｎ−Ｃｅ−Ｚｎ酸化物、Ｉｎ−Ｓｍ−Ｚｎ酸化物、Ｉｎ−Ｅｕ−Ｚｎ酸化物、Ｉｎ−Ｇｄ−Ｚｎ酸化物、Ｉｎ−Ｔｂ−Ｚｎ酸化物、Ｉｎ−Ｄｙ−Ｚｎ酸化物、Ｉｎ−Ｈｏ−Ｚｎ酸化物、Ｉｎ−Ｅｒ−Ｚｎ酸化物、Ｉｎ−Ｔｍ−Ｚｎ酸化物、Ｉｎ−Ｙｂ−Ｚｎ酸化物、Ｉｎ−Ｌｕ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ酸化物を用いることができる。
なお、例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物とは、ＩｎとＧａとＺｎを含む酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素を含んでいてもよい。Ｉｎ−Ｇａ−Ｚｎ酸化物は、無電界時の抵抗が十分に高くオフ電流を十分に小さくすることが可能であり、また、移動度も高い。
例えば、Ｉｎ−Ｓｎ−Ｚｎ酸化物では比較的容易に高い移動度が得られる。しかしながら、Ｉｎ−Ｇａ−Ｚｎ酸化物でも、バルク内欠陥密度を低減することにより移動度を上げることができる。
また、トランジスタ９０において、ソース電極及びドレイン電極に用いられる導電性材料によっては、ソース電極及びドレイン電極中の金属が、酸化物半導体膜から酸素を引き抜くことがある。この場合、酸化物半導体膜のうち、ソース電極及びドレイン電極に接する領域が、酸素欠損の形成によりｎ型化される。ｎ型化された領域は、ソース領域またはドレイン領域として機能するため、酸化物半導体膜とソース電極及びドレイン電極との間におけるコンタクト抵抗を下げることができる。よって、ｎ型化された領域が形成されることで、トランジスタ９０の移動度及びオン電流を高めることができ、それにより、トランジスタ９０を用いた半導体装置の高速動作を実現することができる。
なお、ソース電極及びドレイン電極中の金属による酸素の引き抜きは、ソース電極及びドレイン電極をスパッタリング法などにより形成する際に起こりうるし、ソース電極及びドレイン電極を形成した後に行われる加熱処理によっても起こりうる。また、ｎ型化される領域は、酸素と結合し易い導電性材料をソース電極及びドレイン電極に用いることで、より形成されやすくなる。上記導電性材料としては、例えば、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗなどが挙げられる。
複数の積層された酸化物半導体膜を有する半導体膜をトランジスタ９０に用いる場合、ｎ型化される領域は、チャネル領域となる酸化物半導体膜９２ｂにまで達していることが、トランジスタ９０の移動度及びオン電流を高め、半導体装置の高速動作を実現する上で好ましい。
絶縁膜９１は、加熱により上記酸素の一部を酸化物半導体膜９２ａ乃至酸化物半導体膜９２ｃに供給する機能を有する絶縁膜であることが望ましい。また、絶縁膜９１は、欠陥が少ないことが好ましく、代表的には、ＥＳＲ測定により得られる、シリコンのダングリングボンドに由来するｇ＝２．００１を持つスピンの密度が１×１０１８ｓｐｉｎｓ／ｃｍ３以下であることが好ましい。
絶縁膜９１は、加熱により上記酸素の一部を酸化物半導体膜９２ａ乃至酸化物半導体膜９２ｃに供給する機能を有するため、酸化物であることが望ましく、例えば、酸化アルミニウム、酸化マグネシウム、酸化珪素、酸化窒化珪素、窒化酸化珪素、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルなどを用いることができる。絶縁膜９１は、プラズマＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法またはスパッタリング法等により、形成することができる。
なお、本明細書中において、酸化窒化物は、その組成として、窒素よりも酸素の含有量が多い材料を指し、窒化酸化物は、その組成として、酸素よりも窒素の含有量が多い材料を指す。
なお、図１７及び図１８に示すトランジスタ９０は、チャネル領域が形成される酸化物半導体膜９２ｂの端部のうち、導電膜９３及び導電膜９４とは重ならない端部、言い換えると、導電膜９３及び導電膜９４が位置する領域とは異なる領域に位置する端部と、導電膜９６とが、重なる構成を有する。酸化物半導体膜９２ｂの端部は、当該端部を形成するためのエッチングでプラズマに曝されるときに、エッチングガスから生じた塩素ラジカル、フッ素ラジカル等が、酸化物半導体を構成する金属元素と結合しやすい。よって、酸化物半導体膜の端部では、当該金属元素と結合していた酸素が脱離しやすい状態にあるため、酸素欠損が形成され、ｎ型化しやすいと考えられる。しかし、図１７及び図１８に示すトランジスタ９０では、導電膜９３及び導電膜９４とは重ならない酸化物半導体膜９２ｂの端部と、導電膜９６とが重なるため、導電膜９６の電位を制御することにより、当該端部にかかる電界を制御することができる。よって、酸化物半導体膜９２ｂの端部を介して導電膜９３と導電膜９４の間に流れる電流を、導電膜９６に与える電位によって制御することができる。このようなトランジスタ９０の構造を、Ｓｕｒｒｏｕｎｄｅｄ Ｃｈａｎｎｅｌ（Ｓ−Ｃｈａｎｎｅｌ）構造とよぶ。
具体的に、Ｓ−Ｃｈａｎｎｅｌ構造の場合、トランジスタ９０がオフとなるような電位を導電膜９６に与えたときは、当該端部を介して導電膜９３と導電膜９４の間に流れるオフ電流を小さく抑えることができる。そのため、トランジスタ９０では、大きなオン電流を得るためにチャネル長を短くし、その結果、酸化物半導体膜９２ｂの端部における導電膜９３と導電膜９４の間の長さが短くなっても、トランジスタ９０のオフ電流を小さく抑えることができる。よって、トランジスタ９０は、チャネル長を短くすることで、オンのときには大きいオン電流を得ることができ、オフのときにはオフ電流を小さく抑えることができる。
また、具体的に、Ｓ−Ｃｈａｎｎｅｌ構造の場合、トランジスタ９０がオンとなるような電位を導電膜９６に与えたときは、当該端部を介して導電膜９３と導電膜９４の間に流れる電流を大きくすることができる。当該電流は、トランジスタ９０の電界効果移動度とオン電流の増大に寄与する。そして、酸化物半導体膜９２ｂの端部と、導電膜９６とが重なることで、酸化物半導体膜９２ｂにおいてキャリアの流れる領域が、絶縁膜９５に近い酸化物半導体膜９２ｂの界面近傍のみでなく、酸化物半導体膜９２ｂの広い範囲においてキャリアが流れるため、トランジスタ９０におけるキャリアの移動量が増加する。この結果、トランジスタ９０のオン電流が大きくなると共に、電界効果移動度が高くなり、代表的には電界効果移動度が１０ｃｍ２／Ｖ・ｓ以上、さらには２０ｃｍ２／Ｖ・ｓ以上となる。なお、ここでの電界効果移動度は、酸化物半導体膜の物性値としての移動度の近似値ではなく、トランジスタの飽和領域における電流駆動力の指標であり、見かけ上の電界効果移動度である。
以下では、酸化物半導体膜の構造について説明する。
酸化物半導体膜は、単結晶酸化物半導体膜と非単結晶酸化物半導体膜とに大別される。非単結晶酸化物半導体膜とは、非晶質酸化物半導体膜、微結晶酸化物半導体膜、多結晶酸化物半導体膜、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜などをいう。
非晶質酸化物半導体膜は、膜中における原子配列が不規則であり、結晶成分を有さない酸化物半導体膜である。微小領域においても結晶部を有さず、膜全体が完全な非晶質構造の酸化物半導体膜が典型である。
微結晶酸化物半導体膜は、例えば、１ｎｍ以上１０ｎｍ未満の大きさの微結晶（ナノ結晶ともいう。）を含む。従って、微結晶酸化物半導体膜は、非晶質酸化物半導体膜よりも原子配列の規則性が高い。そのため、微結晶酸化物半導体膜は、非晶質酸化物半導体膜よりも欠陥準位密度が低いという特徴がある。
ＣＡＡＣ−ＯＳ膜は、複数の結晶部を有する酸化物半導体膜の一つであり、ほとんどの結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさである。従って、ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、一辺が１０ｎｍ未満、５ｎｍ未満または３ｎｍ未満の立方体内に収まる大きさの場合も含まれる。ＣＡＡＣ−ＯＳ膜は、微結晶酸化物半導体膜よりも欠陥準位密度が低いという特徴がある。ＣＡＡＣ−ＯＳ膜を透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）によって観察すると、結晶部同士の明確な境界、即ち結晶粒界（グレインバウンダリーともいう。）を確認することができない。そのため、ＣＡＡＣ−ＯＳ膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
ＣＡＡＣ−ＯＳ膜を、試料面と概略平行な方向からＴＥＭによって観察（断面ＴＥＭ観察）すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子の各層は、ＣＡＡＣ−ＯＳ膜の膜を形成する面（被形成面ともいう。）または上面の凹凸を反映した形状であり、ＣＡＡＣ−ＯＳ膜の被形成面または上面と平行に配列する。
本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。従って、−５°以上５°以下の場合も含まれる。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。従って、８５°以上９５°以下の場合も含まれる。
一方、ＣＡＡＣ−ＯＳ膜を、試料面と概略垂直な方向からＴＥＭによって観察（平面ＴＥＭ観察）すると、結晶部において、金属原子が三角形状または六角形状に配列していることを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られない。
断面ＴＥＭ観察および平面ＴＥＭ観察より、ＣＡＡＣ−ＯＳ膜の結晶部は配向性を有していることがわかる。
ＣＡＡＣ−ＯＳ膜に対し、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）装置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に概略垂直な方向を向いていることが確認できる。
一方、ＣＡＡＣ−ＯＳ膜に対し、ｃ軸に概略垂直な方向からＸ線を入射させるｉｎ−ｐｌａｎｅ法による解析では、２θが５６°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（１１０）面に帰属される。ＩｎＧａＺｎＯ４の単結晶酸化物半導体膜であれば、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（φスキャン）を行うと、（１１０）面と等価な結晶面に帰属されるピークが６本観察される。これに対し、ＣＡＡＣ−ＯＳ膜の場合は、２θを５６°近傍に固定してφスキャンした場合でも、明瞭なピークが現れない。
以上のことから、ＣＡＡＣ−ＯＳ膜では、異なる結晶部間ではａ軸およびｂ軸の配向は不規則であるが、ｃ軸配向性を有し、かつｃ軸が被形成面または上面の法線ベクトルに平行な方向を向いていることがわかる。従って、前述の断面ＴＥＭ観察で確認された層状に配列した金属原子の各層は、結晶のａｂ面に平行な面である。
なお、結晶部は、ＣＡＡＣ−ＯＳ膜を成膜した際、または加熱処理などの結晶化処理を行った際に形成される。上述したように、結晶のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルに平行な方向に配向する。従って、例えば、ＣＡＡＣ−ＯＳ膜の形状をエッチングなどによって変化させた場合、結晶のｃ軸がＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルと平行にならないこともある。
また、ＣＡＡＣ−ＯＳ膜中の結晶化度が均一でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の結晶部が、ＣＡＡＣ−ＯＳ膜の上面近傍からの結晶成長によって形成される場合、上面近傍の領域は、被形成面近傍の領域よりも結晶化度が高くなることがある。また、ＣＡＡＣ−ＯＳ膜に不純物を添加する場合、不純物が添加された領域の結晶化度が変化し、部分的に結晶化度の異なる領域が形成されることもある。
なお、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ膜中の一部に、ｃ軸配向性を有さない結晶が含まれることを示している。ＣＡＡＣ−ＯＳ膜は、２θが３１°近傍にピークを示し、２θが３６°近傍にピークを示さないことが好ましい。
ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気的特性の変動が小さい。よって、当該トランジスタは、信頼性が高い。
なお、酸化物半導体膜は、例えば、非晶質酸化物半導体膜、微結晶酸化物半導体膜、ＣＡＡＣ−ＯＳ膜のうち、二種以上を有する積層膜であってもよい。
また、ＣＡＡＣ−ＯＳ膜を成膜するために、以下の条件を適用することが好ましい。
成膜時の不純物混入を低減することで、不純物によって結晶状態が崩れることを抑制できる。例えば、処理室内に存在する不純物濃度（水素、水、二酸化炭素、及び窒素など）を低減すればよい。また、成膜ガス中の不純物濃度を低減すればよい。具体的には、露点が−８０℃以下、好ましくは−１００℃以下である成膜ガスを用いる。
また、成膜時の基板加熱温度を高めることで、基板到達後にスパッタリング粒子のマイグレーションが起こる。具体的には、基板加熱温度を１００℃以上７４０℃以下、好ましくは２００℃以上５００℃以下として成膜する。成膜時の基板加熱温度を高めることで、平板状又はペレット状のスパッタリング粒子が基板に到達した場合、基板上でマイグレーションが起こり、スパッタリング粒子の平らな面が基板に付着する。
また、成膜ガス中の酸素割合を高め、電力を最適化することで成膜時のプラズマダメージを軽減すると好ましい。成膜ガス中の酸素割合は、３０体積％以上、好ましくは１００体積％とする。
ターゲットの一例として、Ｉｎ−Ｇａ−Ｚｎ酸化物ターゲットについて以下に示す。
ＩｎＯＸ粉末、ＧａＯＹ粉末及びＺｎＯＺ粉末を所定のｍｏｌ数比で混合し、加圧処理後、１０００℃以上１５００℃以下の温度で加熱処理をすることで多結晶であるＩｎ−Ｇａ−Ｚｎ酸化物ターゲットとする。なお、Ｘ、Ｙ及びＺは任意の正数である。ここで、所定のｍｏｌ数比は、例えば、ＩｎＯＸ粉末、ＧａＯＹ粉末及びＺｎＯＺ粉末が、２：２：１、８：４：３、３：１：１、１：１：１、４：２：３、２：１：３または３：１：２である。なお、粉末の種類、及びその混合するｍｏｌ数比は、作製するターゲットによって適宜変更すればよい。特に、Ｉｎ、Ｇａ、Ｚｎのｍｏｌ数比が２：１：３のターゲットを用いて作製されたＣＡＡＣ−ＯＳ膜は、一定の範囲におけるＣＡＡＣ−ＯＳの回折パターンが観測される領域の割合（ＣＡＡＣ化率ともいう）を高くすることができるので、当該ＣＡＡＣ−ＯＳ膜にチャネル形成領域を有するトランジスタの周波数特性（ｆ特）を高めることができる。
なお、アルカリ金属は酸化物半導体を構成する元素ではないため、不純物である。アルカリ土類金属も、酸化物半導体を構成する元素ではない場合において、不純物となる。特に、アルカリ金属のうちＮａは、酸化物半導体膜に接する絶縁膜が酸化物である場合、当該絶縁膜中に拡散してＮａ＋となる。また、Ｎａは、酸化物半導体膜内において、酸化物半導体を構成する金属と酸素の結合を分断する、或いは、その結合中に割り込む。その結果、例えば、閾値電圧がマイナス方向にシフトすることによるノーマリオン化、移動度の低下等の、トランジスタの電気的特性の劣化が起こり、加えて、特性のばらつきも生じる。具体的に、二次イオン質量分析法によるＮａ濃度の測定値は、５×１０１６／ｃｍ３以下、好ましくは１×１０１６／ｃｍ３以下、更に好ましくは１×１０１５／ｃｍ３以下とするとよい。同様に、Ｌｉ濃度の測定値は、５×１０１５／ｃｍ３以下、好ましくは１×１０１５／ｃｍ３以下とするとよい。同様に、Ｋ濃度の測定値は、５×１０１５／ｃｍ３以下、好ましくは１×１０１５／ｃｍ３以下とするとよい。
また、インジウムを含む金属酸化物が用いられている場合に、酸素との結合エネルギーがインジウムよりも大きいシリコンや炭素が、インジウムと酸素の結合を切断し、酸素欠損を形成することがある。そのため、シリコンや炭素が酸化物半導体膜に混入していると、アルカリ金属やアルカリ土類金属の場合と同様に、トランジスタの電気的特性の劣化が起こりやすい。よって、酸化物半導体膜中におけるシリコンや炭素の濃度は低いことが望ましい。具体的に、二次イオン質量分析法によるＣ濃度の測定値、またはＳｉ濃度の測定値は、１×１０１８／ｃｍ３以下とするとよい。上記構成により、トランジスタの電気的特性の劣化を防ぐことができ、半導体装置の信頼性を高めることができる。
また、酸化物半導体膜に含まれる水分または水素などの不純物をさらに低減して、酸化物半導体膜を高純度化するために、加熱処理を行ってもよい。
例えば、減圧雰囲気下、窒素や希ガスなどの不活性雰囲気下、酸化性雰囲気下、又は超乾燥エア（ＣＲＤＳ（キャビティリングダウンレーザー分光法）方式の露点計を用いて測定した場合の水分量が２０ｐｐｍ（露点換算で−５５℃）以下、好ましくは１ｐｐｍ以下、好ましくは１０ｐｐｂ以下の空気）雰囲気下で、酸化物半導体膜に加熱処理を施す。なお、酸化性雰囲気とは、酸素、オゾンまたは窒化酸素などの酸化性ガスを１０ｐｐｍ以上含有する雰囲気をいう。また、不活性雰囲気とは、前述の酸化性ガスが１０ｐｐｍ未満であり、その他、窒素または希ガスで充填された雰囲気をいう。
なお、不活性ガス雰囲気で加熱処理した後に、酸化性ガスを１０ｐｐｍ以上、１％以上または１０％以上含む雰囲気で加熱処理を行ってもよい。なお、加熱処理は、酸化物半導体膜の形成後であれば、いつ行ってもよい。例えば、酸化物半導体膜の選択的なエッチング後に加熱処理を行ってもよい。
加熱処理は、２５０℃以上６５０℃以下、好ましくは３００℃以上５００℃以下で行えばよい。処理時間は２４時間以内とする。
加熱処理は、電気炉、ＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）装置等を用いることができる。ＲＴＡ装置を用いることで、短時間に限り、基板の歪み点以上の温度で熱処理を行うことができる。そのため加熱処理時間を短縮することができる。
〈半導体装置の断面構造の例〉
図１９に、図９に示した回路２１を有する半導体装置１０の断面構造を、一例として示す。
なお、図１９では、酸化物半導体膜にチャネル形成領域を有するトランジスタ２２が、単結晶のシリコン基板にチャネル形成領域を有するトランジスタ２３上に形成されている場合を例示している。
トランジスタ２３は、非晶質、微結晶、多結晶または単結晶である、シリコン又はゲルマニウムなどの半導体膜または半導体基板に、チャネル形成領域を有していても良い。或いは、トランジスタ２３は、酸化物半導体膜または酸化物半導体基板に、チャネル形成領域を有していても良い。全てのトランジスタが酸化物半導体膜または酸化物半導体基板に、チャネル形成領域を有している場合、トランジスタ２２はトランジスタ２３上に積層されていなくとも良く、トランジスタ２２とトランジスタ２３とは、同一の層に形成されていても良い。
シリコンの薄膜を用いてトランジスタ２３を形成する場合、当該薄膜には、プラズマＣＶＤ法などの気相成長法若しくはスパッタリング法で作製された非晶質シリコン、非晶質シリコンをレーザーアニールなどの処理により結晶化させた多結晶シリコン、単結晶シリコンウェハに水素イオン等を注入して表層部を剥離した単結晶シリコンなどを用いることができる。
トランジスタ２３が形成される半導体基板６０１は、例えば、シリコン基板、ゲルマニウム基板、シリコンゲルマニウム基板等を用いることができる。図１９では、単結晶シリコン基板を半導体基板６０１として用いる場合を例示している。
また、トランジスタ２３は、素子分離法により電気的に分離されている。素子分離法として、選択酸化法（ＬＯＣＯＳ法：Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ法）、トレンチ分離法（ＳＴＩ法：Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）等を用いることができる。図１９では、トレンチ分離法を用いてトランジスタ２３を電気的に分離する場合を例示している。具体的に、図１９では、半導体基板６０１にエッチング等によりトレンチを形成した後、酸化珪素などを含む絶縁物を当該トレンチに埋め込むことで形成される素子分離領域６１０により、トランジスタ２３を素子分離させる場合を例示している。
トランジスタ２３上には、絶縁膜６１１が設けられている。絶縁膜６１１には開口部が形成されている。そして、上記開口部には、トランジスタ２３のソース及びドレインにそれぞれ電気的に接続されている導電膜６２５及び導電膜６２６と、トランジスタ２３のゲートに電気的に接続されている導電膜６２７とが、形成されている。
そして、導電膜６２５は、絶縁膜６１１上に形成された導電膜６３４に電気的に接続されており、導電膜６２６は、絶縁膜６１１上に形成された導電膜６３５に電気的に接続されており、導電膜６２７は、絶縁膜６１１上に形成された導電膜６３６に電気的に接続されている。
導電膜６３４乃至導電膜６３５上には、絶縁膜６１２が形成されている。絶縁膜６１２には開口部が形成されており、上記開口部に、導電膜６３６に電気的に接続された導電膜６３７が形成されている。そして、導電膜６３７は、絶縁膜６１２上に形成された導電膜６５１に、電気的に接続されている。
また、導電膜６５１上には、絶縁膜６１３が形成されている。絶縁膜６１３には開口部が形成されており、上記開口部に、導電膜６５１に電気的に接続された導電膜６５２が形成されている。そして、導電膜６５２は、絶縁膜６１３上に形成された導電膜６５３に、電気的に接続されている。また、絶縁膜６１３上には、導電膜６４４が形成されている。
導電膜６５３及び導電膜６４４上には絶縁膜６６１が形成されている。そして、図１９では、絶縁膜６６１上にトランジスタ２２が形成されている。
トランジスタ２２は、絶縁膜６６１上に、酸化物半導体を含む半導体膜７０１と、半導体膜７０１上の、ソースまたはドレインとして機能する導電膜７２１及び導電膜７２２と、半導体膜７０１、導電膜７２１及び導電膜７２２上のゲート絶縁膜６６２と、ゲート絶縁膜６６２上に位置し、導電膜７２１と導電膜７２２の間において半導体膜７０１と重なっているゲート電極７３１と、を有する。なお、導電膜７２２は、絶縁膜６６１に設けられた開口部において、導電膜６５３に電気的に接続されている。
そして、トランジスタ２２では、半導体膜７０１において、導電膜７２１に重なる領域と、ゲート電極７３１に重なる領域との間に、領域７１０が存在する。また、トランジスタ２２では、半導体膜７０１において、導電膜７２２に重なる領域と、ゲート電極７３１に重なる領域との間に、領域７１１が存在する。領域７１０及び領域７１１に、導電膜７２１、導電膜７２２、及びゲート電極７３１をマスクとしてアルゴン等の希ガス、ｐ型の導電型を半導体膜７０１に付与する不純物、或いは、ｎ型の導電型を半導体膜７０１に付与する不純物を添加することで、半導体膜７０１のうちゲート電極７３１に重なる領域よりも、領域７１０及び領域７１１の抵抗率を下げることができる。
そして、トランジスタ２２上に、絶縁膜６６３が設けられている。
なお、図１９において、トランジスタ２２は、ゲート電極７３１を半導体膜７０１の片側において少なくとも有していれば良いが、半導体膜７０１を間に挟んで存在する一対のゲート電極を有していても良い。
トランジスタ２２が、半導体膜７０１を間に挟んで存在する一対のゲート電極を有している場合、一方のゲート電極には導通状態または非導通状態を制御するための信号が与えられ、他方のゲート電極は、電位が他から与えられている状態であっても良い。この場合、一対のゲート電極に、同じ高さの電位が与えられていても良いし、他方のゲート電極にのみ接地電位などの固定の電位が与えられていても良い。他方のゲート電極に与える電位の高さを制御することで、トランジスタの閾値電圧を制御することができる。
また、図１９では、トランジスタ２２が、一のゲート電極７３１に対応した一のチャネル形成領域を有する、シングルゲート構造である場合を例示している。しかし、トランジスタ２２は、電気的に接続された複数のゲート電極を有することで、一の活性層にチャネル形成領域を複数有する、マルチゲート構造であっても良い。
〈電子機器の例〉
本発明の一態様に係る半導体装置は、表示機器、パーソナルコンピュータ、記録媒体を備えた画像再生装置（代表的にはＤＶＤ：Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）に用いることができる。その他に、本発明の一態様に係る半導体装置を用いることができる電子機器として、携帯電話、携帯型を含むゲーム機、携帯情報端末、電子書籍端末、ビデオカメラ、デジタルスチルカメラ等のカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンタ、プリンタ複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機、医療機器などが挙げられる。これら電子機器の具体例を図２０に示す。
図２０（Ａ）は携帯型ゲーム機であり、筐体５００１、筐体５００２、表示部５００３、表示部５００４、マイクロホン５００５、スピーカー５００６、操作キー５００７、スタイラス５００８等を有する。本発明の一態様にかかる半導体装置は、携帯型ゲーム機の各種集積回路に用いることができる。なお、図２０（Ａ）に示した携帯型ゲーム機は、２つの表示部５００３と表示部５００４とを有しているが、携帯型ゲーム機が有する表示部の数は、これに限定されない。
図２０（Ｂ）は携帯情報端末であり、第１筐体５６０１、第２筐体５６０２、第１表示部５６０３、第２表示部５６０４、接続部５６０５、操作キー５６０６等を有する。本発明の一態様にかかる半導体装置は、携帯情報端末の各種集積回路に用いることができる。第１表示部５６０３は第１筐体５６０１に設けられており、第２表示部５６０４は第２筐体５６０２に設けられている。そして、第１筐体５６０１と第２筐体５６０２とは、接続部５６０５により接続されており、第１筐体５６０１と第２筐体５６０２の間の角度は、接続部５６０５により変更が可能である。第１表示部５６０３における映像を、接続部５６０５における第１筐体５６０１と第２筐体５６０２との間の角度に従って、切り替える構成としても良い。また、第１表示部５６０３及び第２表示部５６０４の少なくとも一方に、位置入力装置としての機能が付加された表示装置を用いるようにしても良い。なお、位置入力装置としての機能は、表示装置にタッチパネルを設けることで付加することができる。或いは、位置入力装置としての機能は、フォトセンサとも呼ばれる光電変換素子を表示装置の画素部に設けることでも、付加することができる。
図２０（Ｃ）はノート型パーソナルコンピュータであり、筐体５４０１、表示部５４０２、キーボード５４０３、ポインティングデバイス５４０４等を有する。本発明の一態様にかかる半導体装置は、ノート型パーソナルコンピュータの各種集積回路に用いることができる。
図２０（Ｄ）は電気冷凍冷蔵庫であり、筐体５３０１、冷蔵室用扉５３０２、冷凍室用扉５３０３等を有する。本発明の一態様にかかる半導体装置は、電気冷凍冷蔵庫の各種集積回路に用いることができる。
図２０（Ｅ）はビデオカメラであり、第１筐体５８０１、第２筐体５８０２、表示部５８０３、操作キー５８０４、レンズ５８０５、接続部５８０６等を有する。本発明の一態様にかかる半導体装置は、ビデオカメラの各種集積回路に用いることができる。操作キー５８０４及びレンズ５８０５は第１筐体５８０１に設けられており、表示部５８０３は第２筐体５８０２に設けられている。そして、第１筐体５８０１と第２筐体５８０２とは、接続部５８０６により接続されており、第１筐体５８０１と第２筐体５８０２の間の角度は、接続部５８０６により変更が可能である。表示部５８０３における映像を、接続部５８０６における第１筐体５８０１と第２筐体５８０２との間の角度に従って切り替える構成としても良い。
図２０（Ｆ）は普通自動車であり、車体５１０１、車輪５１０２、ダッシュボード５１０３、ライト５１０４等を有する。本発明の一態様にかかる半導体装置は、普通自動車の各種集積回路に用いることができる。
１０ 半導体装置
１１ プロセッサ
１２ 記憶回路
１３ ＰＭＵ
１４ レジスタ
１５ 比較回路
１６ 電源
１７ カウンタ
１８ 論理回路
１９ 回路
２０ セルアレイ
２１ 回路
２２ トランジスタ
２３ トランジスタ
２４ トランジスタ
２６ 組
２６−ｍ 組
２６−１ 組
２７ セルアレイ
３０ 駆動回路
３１ 駆動回路
３２ 駆動回路
３３ 回路
３４ 回路
３５ スイッチ
３６ 回路
３７ 回路
３８ 回路
３９ 回路
４２ 配線
４３ ＬＵＴ
４４ フリップフロップ
４５ 入力端子
４６ 出力端子
４７ ＡＮＤ回路
４８ マルチプレクサ
４９ 端子
５０ マルチプレクサ
５１ 端子
５２ 端子
５３ 端子
６３ 回路
６４ 回路
９０ トランジスタ
９１ 絶縁膜
９２ａ 酸化物半導体膜
９２ｂ 酸化物半導体膜
９２ｃ 酸化物半導体膜
９３ 導電膜
９４ 導電膜
９５ 絶縁膜
９６ 導電膜
９７ 基板
１００ トランジスタ
１０２ トランジスタ
１０４Ａ 配線
１０４Ｂ 配線
１０６Ａ 配線
１０６Ｂ 配線
１０８ トランジスタ
１１０ トランジスタ
４００ 基板
４０１ 素子分離領域
４０２ 不純物領域
４０３ 不純物領域
４０４ チャネル形成領域
４０５ 絶縁膜
４０６ ゲート電極
４１１ 絶縁膜
４１２ 導電膜
４１３ 導電膜
４１４ 導電膜
４１６ 導電膜
４１７ 導電膜
４１８ 導電膜
４２０ 絶縁膜
４２１ 絶縁膜
４２２ 絶縁膜
４３０ 半導体膜
４３０ａ 酸化物半導体膜
４３０ｃ 酸化物半導体膜
４３１ ゲート絶縁膜
４３２ 導電膜
４３３ 導電膜
４３４ ゲート電極
６０１ 半導体基板
６１０ 素子分離領域
６１１ 絶縁膜
６１２ 絶縁膜
６１３ 絶縁膜
６２５ 導電膜
６２６ 導電膜
６２７ 導電膜
６３４ 導電膜
６３５ 導電膜
６３６ 導電膜
６３７ 導電膜
６４４ 導電膜
６５１ 導電膜
６５２ 導電膜
６５３ 導電膜
６６１ 絶縁膜
６６２ ゲート絶縁膜
６６３ 絶縁膜
７０１ 半導体膜
７１０ 領域
７１１ 領域
７２１ 導電膜
７２２ 導電膜
７３１ ゲート電極
５００１ 筐体
５００２ 筐体
５００３ 表示部
５００４ 表示部
５００５ マイクロホン
５００６ スピーカー
５００７ 操作キー
５００８ スタイラス
５１０１ 車体
５１０２ 車輪
５１０３ ダッシュボード
５１０４ ライト
５３０１ 筐体
５３０２ 冷蔵室用扉
５３０３ 冷凍室用扉
５４０１ 筐体
５４０２ 表示部
５４０３ キーボード
５４０４ ポインティングデバイス
５６０１ 筐体
５６０２ 筐体
５６０３ 表示部
５６０４ 表示部
５６０５ 接続部
５６０６ 操作キー
５８０１ 筐体
５８０２ 筐体
５８０３ 表示部
５８０４ 操作キー
５８０５ レンズ
５８０６ 接続部

Claims (6)

  1. 第１の回路と、第２の回路と、第３の回路と、第４の回路と、第５の回路と、第６の回路と、第７の回路と、を有する半導体装置であって、
    前記第１の回路は、第１の期間において、プログラムを格納することができる機能と、第２の期間において、前記第２の回路のためのデータを記憶する緩衝記憶装置として動作することができる機能と、を有し、
    前記第２の回路は、第２の期間において、前記プログラムを実行することができる機能を有し、
    前記第１の期間は、第１の電力の供給が遮断される期間を有し、
    前記第２の期間は、前記第１の電力の供給が行われる期間を有し、
    前記第３の回路は、前記第１の期間の長さを計測することができる機能を有し、
    前記第４の回路は、前記第２の期間が開始されると、前記第２の回路への前記第１の電力の供給が開始されるように制御することができる機能を有し、
    前記第５の回路は、前記第３の回路によって計測された前記第１の期間の長さのデータを格納することができる機能を有し、
    前記第６の回路は、前記第１の回路が前記緩衝記憶装置として動作する際に、前記第２の回路から要求された前記プログラムまたは前記データが前記第１の回路に格納されているか否かを判断することができる機能を有し、
    前記第７の回路は、前記第４の回路及び前記第５の回路への第２の電力の供給を行うことができる機能を有し、
    前記第１の回路は、複数の第８の回路を有し、
    前記複数の第８の回路は、それぞれ、第１トランジスタと、第２トランジスタと、第９の回路と、第１０の回路と、を有し、
    第１トランジスタと第２トランジスタとは、直列接続で電気的に接続され、
    前記第１のトランジスタのゲートは、前記第９の回路の出力端子と電気的に接続され、
    前記第１のトランジスタのゲートは、前記第１０の回路の入力端子と電気的に接続され、
    前記第９の回路の入力端子は、前記第１０の回路の出力端子と電気的に接続され、
    前記第９の回路は、第３のトランジスタと第４のトランジスタとを有し、
    前記第１０の回路は、第５のトランジスタと第６のトランジスタとを有し、
    前記第１のトランジスタと、前記第２のトランジスタと、前記第３のトランジスタと、前記第５のトランジスタとは、第１の極性を有し、
    前記第４のトランジスタと、前記第６のトランジスタとは、第２の極性を有し、
    前記第１のトランジスタのチャネル部と、前記第２のトランジスタのチャネル部と、前記第３のトランジスタのチャネル部と、前記第５のトランジスタのチャネル部とは、第１の半導体材料と第１の結晶構造とを有し、
    前記第４のトランジスタのチャネル部と、前記第６のトランジスタのチャネル部は、第２の半導体材料と第２の結晶構造とを有することを特徴とする半導体装置。
  2. 第１の回路を有する半導体装置であって、
    前記半導体装置は、
    前記第１の回路にスタートアップルーチンを格納させ、当該スタートアップルーチンを実行する機能と、
    前記スタートアップルーチンを実行した後、前記第１の回路を緩衝記憶装置として動作させることができる機能と、
    前記半導体装置の電源を遮断する前に外部から前記第１の回路に前記スタートアップルーチンをロードする機能と、を有し、
    前記第１の回路は、複数の第２の回路を有し、
    前記複数の第２の回路は、それぞれ、第１トランジスタと、第２トランジスタと、第３の回路と、第４の回路と、を有し、
    第１トランジスタと第２トランジスタとは、直列接続で電気的に接続され、
    前記第１のトランジスタのゲートは、前記第３の回路の出力端子と電気的に接続され、
    前記第１のトランジスタのゲートは、前記第４の回路の入力端子と電気的に接続され、
    前記第３の回路の入力端子は、前記第４の回路の出力端子と電気的に接続され、
    前記第３の回路は、第３のトランジスタと第４のトランジスタとを有し、
    前記第４の回路は、第５のトランジスタと第６のトランジスタとを有し、
    前記第１のトランジスタと、前記第２のトランジスタと、前記第３のトランジスタと、前記第５のトランジスタとは、第１の極性を有し、
    前記第４のトランジスタと、前記第６のトランジスタとは、第２の極性を有し、
    前記第１のトランジスタのチャネル部と、前記第２のトランジスタのチャネル部と、前記第３のトランジスタのチャネル部と、前記第５のトランジスタのチャネル部とは、第１の半導体材料と第１の結晶構造とを有し、
    前記第４のトランジスタのチャネル部と、前記第６のトランジスタのチャネル部は、第２の半導体材料と第２の結晶構造とを有することを特徴とする半導体装置。
  3. 請求項２において、
    電源の供給が遮断されていた期間を計測する機能と、
    電源投入後、前記電源の供給が遮断されていた期間の長さを設定期間と比較し、前記設定期間より長い場合、外部からスタートアップルーチンを前記第１の回路にロードしてから当該スタートアップルーチンを実行し、前記設定期間より短い場合、前記第１の回路に格納された前記スタートアップルーチンを実行する機能と、を有することを特徴とする半導体装置。
  4. 請求項１乃至請求項３のいずれか一において、
    前記第１の半導体材料は、シリコンであり、
    前記第２の半導体材料は、酸化物半導体であることを特徴とする半導体装置。
  5. 請求項４において、
    前記酸化物半導体は、Ｉｎと、Ｇａと、Ｚｎと、を有することを特徴とする半導体装置。
  6. 請求項１乃至請求項５に記載の半導体装置と、
    表示装置と、
    を有することを特徴とする電子機器。
JP2015019630A 2014-02-07 2015-02-03 半導体装置 Expired - Fee Related JP6534530B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2015019630A JP6534530B2 (ja) 2014-02-07 2015-02-03 半導体装置

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2014022552 2014-02-07
JP2014022552 2014-02-07
JP2015019630A JP6534530B2 (ja) 2014-02-07 2015-02-03 半導体装置

Publications (3)

Publication Number Publication Date
JP2015165654A true JP2015165654A (ja) 2015-09-17
JP2015165654A5 JP2015165654A5 (ja) 2018-03-01
JP6534530B2 JP6534530B2 (ja) 2019-06-26

Family

ID=53775858

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2015019630A Expired - Fee Related JP6534530B2 (ja) 2014-02-07 2015-02-03 半導体装置

Country Status (2)

Country Link
US (2) US9479175B2 (ja)
JP (1) JP6534530B2 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPWO2018229605A1 (ja) * 2017-06-16 2020-07-02 株式会社半導体エネルギー研究所 半導体装置、電子部品、及び電子機器

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6478562B2 (ja) 2013-11-07 2019-03-06 株式会社半導体エネルギー研究所 半導体装置
US9379713B2 (en) 2014-01-17 2016-06-28 Semiconductor Energy Laboratory Co., Ltd. Data processing device and driving method thereof
US10055232B2 (en) 2014-02-07 2018-08-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising memory circuit
CN105960633B (zh) 2014-02-07 2020-06-19 株式会社半导体能源研究所 半导体装置、装置及电子设备

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08161890A (ja) * 1994-12-02 1996-06-21 Fujitsu Ltd メモリセル回路及びマルチポート半導体記憶装置
JP2003196097A (ja) * 2001-12-26 2003-07-11 Fujitsu Ltd プロセッサおよびそのブート方法
JP2011238334A (ja) * 2010-04-16 2011-11-24 Semiconductor Energy Lab Co Ltd 半導体装置
JP2012064292A (ja) * 2010-09-17 2012-03-29 Toshiba Corp 半導体集積回路

Family Cites Families (109)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
WO1997006554A2 (en) 1995-08-03 1997-02-20 Philips Electronics N.V. Semiconductor device provided with transparent switching element
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
US7061014B2 (en) 2001-11-05 2006-06-13 Japan Science And Technology Agency Natural-superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
CN1445821A (zh) 2002-03-15 2003-10-01 三洋电机株式会社 ZnO膜和ZnO半导体层的形成方法、半导体元件及其制造方法
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
JP4744074B2 (ja) * 2003-12-01 2011-08-10 ルネサスエレクトロニクス株式会社 表示メモリ回路および表示コントローラ
JP4620046B2 (ja) 2004-03-12 2011-01-26 独立行政法人科学技術振興機構 薄膜トランジスタ及びその製造方法
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
CA2708335A1 (en) 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Amorphous oxide and field effect transistor
AU2005302963B2 (en) 2004-11-10 2009-07-02 Cannon Kabushiki Kaisha Light-emitting device
WO2006051995A1 (en) 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Field effect transistor employing an amorphous oxide
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
US7608531B2 (en) 2005-01-28 2009-10-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, electronic device, and method of manufacturing semiconductor device
TWI562380B (en) 2005-01-28 2016-12-11 Semiconductor Energy Lab Co Ltd Semiconductor device, electronic device, and method of manufacturing semiconductor device
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
WO2006105077A2 (en) 2005-03-28 2006-10-05 Massachusetts Institute Of Technology Low voltage thin film transistor with high-k dielectric material
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
EP3614442A3 (en) 2005-09-29 2020-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having oxide semiconductor layer and manufactoring method thereof
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
KR101117948B1 (ko) 2005-11-15 2012-02-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 액정 디스플레이 장치 제조 방법
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
GB2437989B (en) * 2006-05-09 2009-09-09 Micron Technology Inc Method, apparatus, and system for providing initial state random access memory
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
US7598769B2 (en) 2007-02-15 2009-10-06 Altera Corporation Apparatus and method for a programmable logic device having improved look up tables
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
WO2008133345A1 (en) 2007-04-25 2008-11-06 Canon Kabushiki Kaisha Oxynitride semiconductor
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
JP5215158B2 (ja) 2007-12-17 2013-06-19 富士フイルム株式会社 無機結晶性配向膜及びその製造方法、半導体デバイス
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
KR101899880B1 (ko) 2011-02-17 2018-09-18 가부시키가이샤 한도오따이 에네루기 켄큐쇼 프로그래머블 ｌｓｉ
KR102112364B1 (ko) * 2012-12-06 2020-05-18 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US9379713B2 (en) 2014-01-17 2016-06-28 Semiconductor Energy Laboratory Co., Ltd. Data processing device and driving method thereof
US10055232B2 (en) 2014-02-07 2018-08-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising memory circuit
CN105960633B (zh) 2014-02-07 2020-06-19 株式会社半导体能源研究所 半导体装置、装置及电子设备
TWI643457B (zh) * 2014-04-25 2018-12-01 日商半導體能源研究所股份有限公司 半導體裝置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08161890A (ja) * 1994-12-02 1996-06-21 Fujitsu Ltd メモリセル回路及びマルチポート半導体記憶装置
JP2003196097A (ja) * 2001-12-26 2003-07-11 Fujitsu Ltd プロセッサおよびそのブート方法
JP2011238334A (ja) * 2010-04-16 2011-11-24 Semiconductor Energy Lab Co Ltd 半導体装置
JP2012064292A (ja) * 2010-09-17 2012-03-29 Toshiba Corp 半導体集積回路

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPWO2018229605A1 (ja) * 2017-06-16 2020-07-02 株式会社半導体エネルギー研究所 半導体装置、電子部品、及び電子機器
JP7078618B2 (ja) 2017-06-16 2022-05-31 株式会社半導体エネルギー研究所 半導体装置、電子部品、及び電子機器
US11545203B2 (en) 2017-06-16 2023-01-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, electronic component, and electronic device
US11942132B2 (en) 2017-06-16 2024-03-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, electronic component, and electronic device

Also Published As

Publication number Publication date
US20170041004A1 (en) 2017-02-09
US9479175B2 (en) 2016-10-25
JP6534530B2 (ja) 2019-06-26
US20150229309A1 (en) 2015-08-13

Similar Documents

Publication Publication Date Title
US9761736B2 (en) Semiconductor device and method for manufacturing semiconductor device
US9847429B2 (en) Semiconductor device
US9741794B2 (en) Semiconductor device and method for manufacturing semiconductor device
JP6393590B2 (ja) 半導体装置
US9721959B2 (en) Semiconductor device
JP2024015030A (ja) 半導体装置
JP6534529B2 (ja) 半導体装置
JP2020014009A (ja) 半導体装置
JP6444723B2 (ja) 装置
JP6420103B2 (ja) 記憶装置
US10133140B2 (en) Semiconductor device
JP6498932B2 (ja) 半導体装置
JP6541376B2 (ja) プログラマブルロジックデバイスの動作方法
JP6534530B2 (ja) 半導体装置
JP2015188206A (ja) 半導体装置
JP2020077373A (ja) 半導体装置
JP6357363B2 (ja) 記憶装置
JP2015188213A (ja) 半導体装置、及びその駆動方法
JP2015188210A (ja) 半導体装置

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20180115

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20180115

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20180920

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20181002

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20181127

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20190514

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20190529

R150 Certificate of patent or registration of utility model

Ref document number: 6534530

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

LAPS Cancellation because of no payment of annual fees