DE69028665T2 - Nichtflüchtige Halbleiterspeicheranordnung und Verfahren zur Herstellung - Google Patents
Nichtflüchtige Halbleiterspeicheranordnung und Verfahren zur HerstellungInfo
- Publication number
- DE69028665T2 DE69028665T2 DE69028665T DE69028665T DE69028665T2 DE 69028665 T2 DE69028665 T2 DE 69028665T2 DE 69028665 T DE69028665 T DE 69028665T DE 69028665 T DE69028665 T DE 69028665T DE 69028665 T2 DE69028665 T2 DE 69028665T2
- Authority
- DE
- Germany
- Prior art keywords
- floating gate
- layer
- control gate
- memory cells
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 12
- 238000000034 method Methods 0.000 title description 6
- 238000004519 manufacturing process Methods 0.000 title description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 21
- 230000002950 deficient Effects 0.000 claims description 5
- 239000010410 layer Substances 0.000 description 54
- 239000000758 substrate Substances 0.000 description 13
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 12
- 229910052681 coesite Inorganic materials 0.000 description 6
- 229910052906 cristobalite Inorganic materials 0.000 description 6
- 239000000377 silicon dioxide Substances 0.000 description 6
- 235000012239 silicon dioxide Nutrition 0.000 description 6
- 229910052682 stishovite Inorganic materials 0.000 description 6
- 229910052905 tridymite Inorganic materials 0.000 description 6
- 239000012535 impurity Substances 0.000 description 5
- 230000003647 oxidation Effects 0.000 description 4
- 238000007254 oxidation reaction Methods 0.000 description 4
- 229910052782 aluminium Inorganic materials 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 239000005360 phosphosilicate glass Substances 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- 230000001681 protective effect Effects 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910008814 WSi2 Inorganic materials 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 230000006399 behavior Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 230000001678 irradiating effect Effects 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
- H01L29/4011—Multistep manufacturing processes for data storage electrodes
- H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
Description
- Die vorliegende Erfindung betrifft eine nichtflüchtige Halbleiterspeicheranordnung und ein Verfahren zur Herstellung dieser Anordnung.
- Bisher ist als eine Ausführung einer nichtflüchtigen Halbleiterspeicheranordnung ein Ultraviolett (UV) löschbares EPROM (Erasable and Programmable Read Only Memory 1 Löschbarer und programmierbarer Lesespeicher) bekannt, der eine nach und nach größer werdende Kapazität hat. Wenn jedoch die Kapazität eines EPROMS ansteigt, können defekte Bits aufgrund von Herstellungsproblemen auftreten, was eine Verschlechterung der Ausbeute bei den EPROMS ergibt. Daher sind allgemein für EPROMS, die eine große Kapazität besitzen, redundante Bits zur Kompensation defekter Bits und eine Redundanzbit-Programmierschaltung zur Auswahl der redundanten Bits in der Speicheranordnung vorgesehen und es werden die defekten Bits durch redundante Bits ersetzt, um die defekten Bits zu kompensieren. In diesem Fall ist die Redundanzbit-Programmierschaltung üblicherweise durch EPROM-Speichertransistoren gebildet.
- Werden jedoch Daten in dem EPROM selbst gelöscht, so treffen die Ultraviolettstrahlen auch auf die Redundanzbit-Programmierschaltung. Um zu verhindern, daß die in der Redundanzbit-Programmierschaltung eingeschriebenen Daten durch die Ultraviolettstrahlen gelöscht werden, ist es daher erforderlich Gegenmaßnähmen zu ergreifen, um die Ultraviolettstrahlen nicht auf die EPROM-Transistoren der Redundanzbit-Programmierschaltung auftreffen zu lassen.
- Bisher wurde für diesen Zweck als Gegenmaßnahme im allgemeinen der obere Bereich der EPROM-Speichertransistoren für die Redundanzbit-Programmierschaltung mittels einer ersten Schicht eines Aluminiumfilms (Al-Film) abgedeckt, die eine Verdrahtung bildet, wodurch der obere Bereich vor Lichteinfäll geschützt wurde.
- Sogar wenn die EPROM-Speichertransistoren flir die Redundanzbit- Programmierschaltung vor Licht durch eine erste Schicht eines Aluminiumfilms geschützt sind, wie oben erwähnt, treten dennoch die nachfolgenden Probleme auf Erstens, da der Abstand zwischen der ersten Schicht des Al-Films und dem Halbleitersubstrat ziemlich groß ist, werden die Ultraviolettstrahlen, die von den Abschnitten aufgenommen werden, die nicht durch den Al-Film lichtgeschützt sind, mehrfach reflektiert, und zwar zwischen der Oberfläche des Halbleitersubstrats und der Unterseite des Al-Films, so daß die Ultraviolettstrahlen leicht zu den EPROM-Speichertransistoren unter dem Al-Film gelangen. Zweitens ist es notwendig, Verdrahtungen für den Source-Bereich (Quellbereich), den Drain-Bereich (Senke) und den Steueranschluß auszubilden, und da bestimmte Abstände zwischen den Al-Verdrahtungen eingehalten werden müssen, dringen die Ultraviolettstrahlen in den Bereichen zwischen den Al-Verdrahtungen ein, wenn die Ultraviolettstrahien eingestrahlt werden. Um dies zu verhindern, ist es erforderlich, die Formen der Source- Bereiche, der Drain-Bereiche und der Steueranschlüsse so zu ändern, daß der Bereich für die EPROM-Speichertransistoren für die Redundanzbit-Prograrnmierschaltung groß wird. Darüber hinaus ist es trotz einer derart großen Struutur schwierig, die Ultraviolettbestrahlung der für die Redundanzbit-Programmierschaltung vorgesehenen EPROM- Speichertransistoren ausreichend zu unterdrücken.
- Die US-A-4 805 138 zeigt eine elektrisch programmierbare Speicherzelle von dem Typ, der eine Source, eine Drain, ein schwimmendes Gate und ein Steuergate hat, die über einem Halbleitersubstrat ausgebildet sind, d.h. in der Art eines Speichertransistors. Derartige Speichertransistoren erfordern die Avalanche-Injektion (Stoßinjektion) von Elektronen zu einem elektrisch isolierten, schwimmenden Gate, um das Element zu programmieren. Die auf dem schwimmenden Gate gespeicherte Ladung kann dadurch entfernt werden, daß dieses UV-Licht ausgesetzt wird. Um einen sogenannten nichtflüchtigen Speichertransistor zu erhalten, d.h. einen Transistor, dessen programmierter Zustand nicht vom UV-Licht beeinflußt wird, offenbart diese Druckschritt eine Metallabschirmung, die den Speichertransistor vollständig bis zur Oberfläche des Substrats einkapselt. Elektrische Verbindungen zwischen Metallkontakten und der Source, Drain und dem Steuergate-Bereich (Steueranschlußbereich) sind jeweils durch Verbindungsbereiche im Substrat ausgebildet.
- Die EP-A-0 227 549 offenbart in der Beschreibungseinleitung einen elektrisch programmierbaren Speicher mit ersten und zweiten Speicherzellen, deren Zelltransistoren vom Typ mit schwimmendem Gate sind. Die zweiten Speicherzeuen sind zur Speicherung der Adressen von versagenden ersten Speicherzellen. Die zweiten Speicherzellen sind durch eine Lichtschutzschicht abgedeckt, beispielsweise aus Aluminium, um diese davor zu schützen, von UV-Licht gelöscht zu werden.
- Der Erfindung liegt daher die Aufgabe zugrunde, eine nichtflüchtige Halbleiterspeicheranordnung zu schaffen, die das Ultraviolett-Löschwiderstandsverhalten eines Transistors zur Auswahl redundanter Speicherzellen verbessern kann.
- Gernäß einer Erscheinungsform der Erfindung wird eine nichtflüchtige Halbleiterspeicheranordnung mit den Merkmalen des Anspruchs 1 vorgeschlagen.
- Das Steuergate wird von einem Material gebildet, welches keine Ultraviolettstrahlen überträgt und beispielsweise eine polykristalline Silikonschicht, eine Polycidschicht oder dergleichen ist.
- Die obige und andere Aufgabenstellungen, Merkmale und Vorteile der vorliegenden Erfindung werden sehr deutlich anhand der nachfolgenden detaillierten Beschreibung, die in Verbindung mit den zugehörigen Zeichnungen zu lesen ist.
- Figur 1 zeigt eine Schnittansicht, eines UV-löschbaren EPROMS gemäß einem ersten Ausführungsbeispiel der Erfindung.
- Ausführnngsbeispiele der Erfindung werden nachfolgend unter Bezugnahme auf die Zeichnung beschrieben.
- Figur 1 zeigt ein UV-löschbares EPROM gemäß dem ersten Ausführungsbeispiel der Erfindung.
- Wie in Figur 1 gezeigt, ist bei dem UV-löschbaren EPROM gemäß dem ersten Ausführungsbeispiel eine Feldisolierschicht 2, wie beispielsweise eine SiO&sub2;-Schicht, auf der Oberfläche eines Si-Substrats 1 des p-Typs ausgebildet, wodurch zwischen den Anordnungen Isolationen erhalten werden. Eine Gate-Isolierschicht 3, in der Art einer SiO&sub2;-Schicht, ist auf der Oberfläche des aktiven Bereichs ausgebildet, der von der Feldisolierschicht 2 umgeben ist.
- Im Speicherzellenabschnitt und im Redundanzbit-Abschnitt ist ein schwimmendes Gate FG auf der Gate-Isolierschicht 3 ausgebildet. Das schwimmende Gate FG wird von einer polykristallinen Si-Schicht des n&spplus;-Typs gebildet, in der Störstellen, wie Phosphor (P), dotiert sind. Die Bezugszahl 4 bezeichnet eine Isolierschicht, wie zum Beispiel eine SiO&sub2;-Schicht, eine SiO&sub2;/Silikon-Nitrid-Schicht (Si&sub3;N&sub4;)SiO&sub2; (ONO-Schicht / Oxid-Nitrid-Oxid-Schicht oder eine NO-Schicht). Ein Steuergate CG ist auf dem schwiwimmenden Gate FG über der Isolierschicht 4 angeordnet. Das Steuergate CG ist beispielsweise durch eine polykristalline Si-Schicht, eine Polycidschicht, bei der eine strahlenbrechende metallische Silicidschicht, wie z.B. eine WSi&sub2;-Schicht auf der polykristallinen Si-Schicht des n&spplus;-Typs ausgebildet ist, oder gleichermaßen ausgebildet. Andererseits sind in diesem Fall das schwimmende Gate FG und das Steuergate CG fluchtend bezüglich der Richtung der Kanallänge ausgebildet. Das Bezugszeichen 5 gibt eine Isolierschicht in der Art einer SiO&sub2;-Schicht an. Andererseits sind ein Source-Bereich 6 und ein Drain-Bereich 7 von beispielsweise dem n&spplus;-Typ in dem Si-Substrat 1 des p-Typs fluchtend bezüglich des schwimmenden Gates FG und des Steuergates CG ausgebildet. Ein EPROM-Speichertransistor ist gebildet durch das schwimmende Gate FG, das Steuergate CG, den Source-Bereich 6 und den Drain-Bereich 7. Eine Speicherzelle und ein Redundanzbit (redundante Speicherzelle) werden von dem EPROM- Speichertransistor gebildet.
- In dem Bereich Redundanzbit-Progrannnierschaltung ist ein schwimmendes Gate FG' auf der Gate-Isolierschicht 3 ausgebildet. Das schwimmende Gate FG' ist beispielsweise durch eine polykristalline Si-Schicht des n&spplus;-Typs gebildet, die ähnlich dem schwimmendem Gate FG ist. Ein Steuergate CG' ist durch die Isolierschicht 4 auf dem schwimmenden Gate FG' aufgeschichtet. Das Steuergate CG' wird von einer polykristallinen Si-Schicht des n&spplus;-Typs, einer Polycidschicht oder dergleichen gebildet, die Ultraviolettstrahlen nicht durchläßt. In diesem Fall ist das Steuergate CG' so ausgebildet, daß das schwimmende Gate FG' abgedeckt wird, so daß die Oberfläche und die Seitenwände des schwimmenden Gates FG' von dem Steuergate CG' abgedeckt sind. Andererseits sind beispielsweise ein Source-Bereich 8 und ein Drain-Bereich 9 des n&spplus;-Typs in dem Si-Substrat 1 des p-Typs bezüglich des Steuergates CG' anschließend ausgebildet. Ein EPROM-Speichertransistor ist durch das schwimmende Gate FG', das Steuergate CG', den Source-Bereich 8 und den Drain-Bereich 9 gebildet. Eine Redundanzbit-Programmierschaltung wird durch den EPROM- Speichertransistor gebildet.
- Die Bezugszahl 10 bezeichnet eine Zwischenisolierschicht, wie beispielsweise eine PSG- Schicht (Phosphorsilikatglas).
- Es wird nun ein Herstellungsverfähen für das UV-löschbare EPROM gemäß dem ersten Ausführungsbeispiel, welches wie oben ausgebildet ist, beschrieben.
- Wie in Figur 1 gezeigt, ist nach der Ausführung der Isolation zwischen den Anordnungen durch Ausbildung der Feldisolierschicht 2 durch selektive thermische Oxidation der Oberfläche des Si-Substrats 1 des p-Typs die Gate-Isolierschicht 3 auf der Oberfläche des aktiven Bereichs ausgebildet worden, die von der Feldisolierschicht 2 mittels eines thermischen Oxidationsverfahrens umgeben ist. Nach der Ausbildung einer polykristallinen Si-Schicht, die das schwimmende Gate über der gesamten Oberfläche bildet, durch beispielsweise ein CV-Verfähren, werden dann Störstellen des n-Typs, wie beispielsweise P, auf der polykristallinen Si-Schicht mit hoher Konzentration dotiert, wobei eine polykristalline Si-Schicht des n&spplus;-Typs gebildet wird. Danach wird die polykristalline Si-Schicht des n&spplus;-Typs durch Ätzen strukturiert. In dem Speicherzellenabschnitt und in dem Redundanzbitabschnitt ist die polykristalline Si-Schicht des n&spplus;-Typs auf eine vorgegebene Breite in der Richtung, die senkrecht auf den in Figur 1 dargestellten Schnitt steht, festgelegt. In dem Abschnitt der Redundanzbit-Programmierschaltung ist die Polykristalline Si-Schicht des n&spplus;-Typs wie eine Insel strukturiert. Dann wird die Isolierschicht 4 auf der polykristallinen Si-Schicht des n&spplus;- Typs durch beispielsweise das thermische Oxidationsverfahren ausgebildet.
- Darauf hin wird dann eine polykristalline Si-Schicht zur Bildung des Steuergates auf der gesarnten Oberfläche ausgebildet, beispielsweise durch das CVD-Verfahren, Störstellen des n-Typs werden auf die polykristalline Si-Schicht in der gleichen Weise gemäß dem obigen Verfahren dotiert, wobei eine polykristalline Si-Schicht des n&spplus;-Typs gebildet wird. Dann wird ein Schutzmuster (nicht dargestellt) entsprechend der Form des Steuergates CG auf der polykristallinen Si-Schicht des n&spplus;-Typs in dem Speicherzellenabschnitt und in dem Redundanzbitabschnitt ausgebildet. Andererseits wird ein Schutzmuster (nicht dargestellt) entsprechend der Form des Steuergates CG' auf der polykristallinen Si-Schicht des n&spplus;-Typs in dem Abschnitt der Redundanzbit-Programmierschaltung ausgebildet. Dann werden unter Verwendung dieser Schutzmuster als Masken die polykristalline Si-Schicht des n&spplus;-Typs zur Bildung des Steuergates, die Isolierschicht 4 und die polykristalline Si-Schicht des n&spplus;- Typs zur Bildung des schwimmenden Gates anisotrop in der Richtung, die senkrecht zur Oberfläche des Substrats verläuft, geätzt, und zwar durch beispielsweise ein reagierendes (reaktives) Ionenätzverführen (RIE). Demzufolge haben, wie in Figur 1 gezeigt, der Speicherzellenabschnitt und der Redundanzbitabschnitt, das schwimmende Gate FG und das Steuergate CG die gleiche Breite und sind in einer selbstausrichtenden Weise ausgebildet. Andererseits ist in dem Abschnitt der Redundanzbit-Programmierschaltung das Steuergate CG', welches eine größere Breite als das schwimmende Gate FG' hat, ausgebildet. Dann, nach dem die Schutzmuster entfernt sind, wird die Isolierschicht 5 durch beispielsweise das thermische Oxidationsverfahren ausgebildet.
- Danach werden unter Verwendung der Steuergates CG und CG' und der schwimmenden Gates FG als Masken Störstellen des n-Typs, wie Arsen (As), in das Si-Substrat 1 mit hoher Konzentration ionenimplantiert. Infolge davon werden in dem Speicherzellenabschnitt und in dem Redundanzbitabschnitt der Source-Bereich 6 des n&spplus;-Typs und der Drain- Bereich 7 im Si-Substrat 1 des p-Typs selbstausrichtend bezüglich des schwimmenden Gates FG und des Steuergates CG gebildet. Andererseits werden der Source-Bereich 8 des n&spplus;-Typs und der Drain-Bereich 9 in dem Si-Substrat 1 des p-Typs selbstausrichtend bezüglich des Steuergates CG' ausgebildet. Dann wird die Zwischenisolierschicht 10 auf der gesamten Oberfläche beispielsweise durch das CVD-Verfahren gebildet. Dann wird das zu erstellende EPROM dadurch komplettiert, daß Kontaktöffiiungen und Al-Verdrahtungen (nicht dargestellt) und dergleichen ausgebildet werden.
- Wie oben erwähnt, werden gemäß dem ersten Ausfürungsbeispiel die Ultraviolettstrahlen aufgrund des Steuergates CG' daran gehindert, das schwimmende Gate FG' zu bestrahlen, da der Speicher eine Struktur hat, in der das schwimmende Gate FG' des EPROM- Speichertransistors, der die Redundanz-Prograrmierschaltung bildet, von den Steuergate CG' überdeckt ist, welches aus einem Material besteht, das Ultraviolettstrahlen nicht durchläßt, wenn Ultraviolettstrahlen auf das EPROM einstrahlen, um Daten im Speicherzellenabschnitt der Redundanzbit-Schaltung zu löschen. Somit ist die UV- Löschwiderstandscharakteristik der Redundanzbit-Prograrmieschaltung verbessert und es kann verhindert werden, daß Daten in der Redundanzbit-Programmierschaltung durch Bestrahlung mit Ultraviolettstrahlen gelöscht werden.
- Andererseits sind die Speicherzellen und Redundanzbits (redundante Speicherzellen) durch EPROM-Speichertransistoren in einem kleinen Bereich ausgebildet. Daher können in dem Speicherzellenabschnitt und in dem Redundanzbitabschnitt die EPROM- Speichertransistoren mit hoher Integrationsdichte ausgebildet sein und die Schreib/Lösch- Charakteristik ist sehr gut. Außerdem vergrößert sich der Bereich des EPROM- Speichertransistors des Abschnitts der Redundanzbit-Programmierschaltung um einen Betrag, der dem vergrößerten Bereich des Steuergates CG' entspricht, und die Schreibcharakteristik ist ebenfalls geringer gegenüber der der EPROM-Speichertransistoren im Speicherzellenabschnitt und in dem Redundanzbitabschnitt. Da jedoch die Anzahl der EPROM- Speichertransistoren im Abschnitt der Redundanzbit-Programmierschaltung üblicherweise so klein ist, daß es ungefähr 10 bis 100 sind, und die Programmierung an einem Prüfgerät durchgeführt wird, bringen diese Nachteile eigentlich keine Probleme mit sich.
- Wie in Figur 1 gezeigt, ist es im obigen ersten Ausführungsbeispiel möglich, eine Struktur zu verwenden, in welcher Halbleiterbereiche 13 und 14 mit niedrigen Störstellenkonzentrationen, beispielsweise des n-Typs, zwischen dem Source-Bereich 8 und dem schwimmendem Gate FG' und zwischen dem Drain-Bereich und dem schwimmendem Gate FG' jeweils ausgebildet sind.
Claims (3)
1. Nichtflüchtige Halbleiterspeicheranordnung mit Speicherzellen, von denen jede einen
ersten Transistor mit schwimmendem Gate beinhaltet, in welchem ein Steuergate auf einem
schwimmenden Gate mittels einer Isolierschicht gestapelt ist; mit einer Vielzahl von
redundanten Speicherzellen zur Kompensation defekter Speicherzellen und mit einer Vielzahl
von zweiten Transistoren mit schwimmendem Gate zum Auswählen der redundanten
Speicherzellen, wobei jeder der zweiten Transistoren mit schwimmendem Gate ein Steuergate
hat, welches mittels einer Isolierschicht auf ein schwimmendes Gate gestapelt ist, und das
schwimmende Gate vom Licht abgeschirmt ist, dadurch gekennzeichnet, daß jeder der
zweiten Transistoren mit schwimmendem Gate zur Auswahl der redundanten
Speicherzellen eine Struktur hat, bei der die oberen und seitlichen Wände des schwimmenden Gates
von dem Steuergate überdeckt sind.
2. Nichtflüchtige Halbleiterspeicheranordnung nach Anspruch 1, bei der eine
Redundanzbit-Programmierschaltung durch die Transistoren zur Auswahl der redundanten
Speicherzellen gebildet ist.
3. Nichtflüchtige Halbleiterspeicheranordnung nach einem der Ansprüche 1 oder 2, bei der
jedes Steuergate der Transistoren zur Auswahl der redundanten Speicherzellen von einer
polykristallinen Silikonschicht oder einer Polycidschicht gebildet ist.
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1186385A JPH0350772A (ja) | 1989-07-18 | 1989-07-18 | 不揮発性メモリ装置の製造方法 |
JP1186299A JPH0350874A (ja) | 1989-07-19 | 1989-07-19 | 不揮発性メモリ装置 |
JP1197829A JPH0362575A (ja) | 1989-07-29 | 1989-07-29 | 不揮発性メモリ |
Publications (2)
Publication Number | Publication Date |
---|---|
DE69028665D1 DE69028665D1 (de) | 1996-10-31 |
DE69028665T2 true DE69028665T2 (de) | 1997-04-17 |
Family
ID=27325719
Family Applications (3)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE69028665T Expired - Fee Related DE69028665T2 (de) | 1989-07-18 | 1990-07-13 | Nichtflüchtige Halbleiterspeicheranordnung und Verfahren zur Herstellung |
DE69032678T Expired - Fee Related DE69032678T2 (de) | 1989-07-18 | 1990-07-13 | Nichtflüchtige Halbleiterspeicheranordnung |
DE69034027T Expired - Fee Related DE69034027T2 (de) | 1989-07-18 | 1990-07-13 | Verfahren zur Herstellung einer nicht flüchtigen Halbleiterspeichervorrichtung |
Family Applications After (2)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE69032678T Expired - Fee Related DE69032678T2 (de) | 1989-07-18 | 1990-07-13 | Nichtflüchtige Halbleiterspeicheranordnung |
DE69034027T Expired - Fee Related DE69034027T2 (de) | 1989-07-18 | 1990-07-13 | Verfahren zur Herstellung einer nicht flüchtigen Halbleiterspeichervorrichtung |
Country Status (3)
Country | Link |
---|---|
US (1) | US5068697A (de) |
EP (4) | EP0642168B1 (de) |
DE (3) | DE69028665T2 (de) |
Families Citing this family (50)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04257270A (ja) * | 1991-02-08 | 1992-09-11 | Fujitsu Ltd | 半導体記憶装置 |
JP3116478B2 (ja) * | 1991-10-29 | 2000-12-11 | ソニー株式会社 | 半導体メモリ装置 |
JPH05243581A (ja) * | 1992-02-28 | 1993-09-21 | Mitsubishi Electric Corp | 不揮発性メモリ装置 |
EP0562625B1 (de) * | 1992-03-27 | 1997-06-04 | Matsushita Electric Industrial Co., Ltd. | Halbleitervorrichtung samt Herstellungsverfahren |
JP3259349B2 (ja) * | 1992-06-09 | 2002-02-25 | ソニー株式会社 | 不揮発性半導体装置及びその製造方法 |
DE69324637T2 (de) | 1992-07-31 | 1999-12-30 | Hughes Electronics Corp., El Segundo | Sicherheitssystem für integrierte Schaltung und Verfahren mit implantierten Leitungen |
US5561319A (en) * | 1993-05-14 | 1996-10-01 | Lsi Logic Corporation | Integrated circuit structure including CMOS devices protected by patterned nitride passivation and method for the fabrication thereof |
FR2708146A1 (fr) * | 1993-07-19 | 1995-01-27 | Sgs Thomson Microelectronics | Cellule à grille flottante à durée de stockage accrue. |
US5376573A (en) * | 1993-12-10 | 1994-12-27 | Advanced Micro Devices, Inc. | Method of making a flash EPROM device utilizing a single masking step for etching and implanting source regions within the EPROM core and redundancy areas |
KR960005761A (ko) * | 1994-07-27 | 1996-02-23 | 이데이 노부유끼 | 반도체장치 |
US5684739A (en) * | 1994-11-30 | 1997-11-04 | Nkk Corporation | Apparatus and method for determining current or voltage of a semiconductor device |
JPH08213572A (ja) * | 1994-11-30 | 1996-08-20 | Nkk Corp | 不揮発性半導体装置およびその製造方法 |
US6005805A (en) * | 1994-12-27 | 1999-12-21 | Nkk Corporation | Nonvolatile semiconductor device with a verify function |
US5801076A (en) * | 1995-02-21 | 1998-09-01 | Advanced Micro Devices, Inc. | Method of making non-volatile memory device having a floating gate with enhanced charge retention |
US5604157A (en) * | 1995-05-25 | 1997-02-18 | Industrial Technology Research Institute | Reduced notching of polycide gates using silicon anti reflection layer |
US5783846A (en) * | 1995-09-22 | 1998-07-21 | Hughes Electronics Corporation | Digital circuit with transistor geometry and channel stops providing camouflage against reverse engineering |
US5707898A (en) * | 1996-04-01 | 1998-01-13 | Micron Technology, Inc. | Method of forming a programmable non-volatile memory cell by providing a shielding layer over the gate sidewalls |
US5828599A (en) * | 1996-08-06 | 1998-10-27 | Simtek Corporation | Memory with electrically erasable and programmable redundancy |
JP2977023B2 (ja) * | 1996-09-30 | 1999-11-10 | 日本電気株式会社 | 不揮発性半導体記憶装置及びその製造方法 |
US5973375A (en) * | 1997-06-06 | 1999-10-26 | Hughes Electronics Corporation | Camouflaged circuit structure with step implants |
EP0889520B1 (de) | 1997-07-03 | 2005-09-28 | STMicroelectronics S.r.l. | Herstellungsverfahren eines nichtflüchtigen Halbleiterspeicherbauelementes mit abgeschirmtem Einpolysiliziumgate-Speicherabschnitt |
JP4060938B2 (ja) * | 1998-05-25 | 2008-03-12 | シャープ株式会社 | 不揮発性半導体記憶装置 |
JP3389112B2 (ja) * | 1998-09-09 | 2003-03-24 | 株式会社東芝 | 不揮発性半導体記憶装置及びその製造方法 |
KR20010004985A (ko) * | 1999-06-30 | 2001-01-15 | 김영환 | 플래쉬 메모리 소자의 게이트 형성 방법 |
US7060584B1 (en) * | 1999-07-12 | 2006-06-13 | Zilog, Inc. | Process to improve high performance capacitor properties in integrated MOS technology |
US6396368B1 (en) | 1999-11-10 | 2002-05-28 | Hrl Laboratories, Llc | CMOS-compatible MEM switches and method of making |
US6341848B1 (en) | 1999-12-13 | 2002-01-29 | Hewlett-Packard Company | Fluid-jet printer having printhead with integrated heat-sink |
US6969654B1 (en) * | 2000-06-19 | 2005-11-29 | Advanced Micro Devices, Inc. | Flash NVROM devices with UV charge immunity |
US7217977B2 (en) | 2004-04-19 | 2007-05-15 | Hrl Laboratories, Llc | Covert transformation of transistor properties as a circuit protection method |
US6815816B1 (en) | 2000-10-25 | 2004-11-09 | Hrl Laboratories, Llc | Implanted hidden interconnections in a semiconductor device for preventing reverse engineering |
US7294935B2 (en) * | 2001-01-24 | 2007-11-13 | Hrl Laboratories, Llc | Integrated circuits protected against reverse engineering and method for fabricating the same using an apparent metal contact line terminating on field oxide |
US6791191B2 (en) | 2001-01-24 | 2004-09-14 | Hrl Laboratories, Llc | Integrated circuits protected against reverse engineering and method for fabricating the same using vias without metal terminations |
US6774413B2 (en) * | 2001-06-15 | 2004-08-10 | Hrl Laboratories, Llc | Integrated circuit structure with programmable connector/isolator |
US6740942B2 (en) * | 2001-06-15 | 2004-05-25 | Hrl Laboratories, Llc. | Permanently on transistor implemented using a double polysilicon layer CMOS process with buried contact |
US20030011018A1 (en) * | 2001-07-13 | 2003-01-16 | Hurley Kelly T. | Flash floating gate using epitaxial overgrowth |
US6897535B2 (en) | 2002-05-14 | 2005-05-24 | Hrl Laboratories, Llc | Integrated circuit with reverse engineering protection |
DE10229542B4 (de) * | 2002-07-01 | 2004-05-19 | Infineon Technologies Ag | Elektronisches Bauteil mit mehrschichtiger Umverdrahtungsplatte und Verfahren zur Herstellung desselben |
US7049667B2 (en) * | 2002-09-27 | 2006-05-23 | Hrl Laboratories, Llc | Conductive channel pseudo block process and circuit to inhibit reverse engineering |
US6979606B2 (en) | 2002-11-22 | 2005-12-27 | Hrl Laboratories, Llc | Use of silicon block process step to camouflage a false transistor |
DE10257870B4 (de) * | 2002-12-11 | 2007-10-04 | Infineon Technologies Ag | Halbleiterstruktur mit einer integrierten Abschirmung |
AU2003293540A1 (en) | 2002-12-13 | 2004-07-09 | Raytheon Company | Integrated circuit modification using well implants |
US7311385B2 (en) * | 2003-11-12 | 2007-12-25 | Lexmark International, Inc. | Micro-fluid ejecting device having embedded memory device |
CN100341139C (zh) * | 2003-12-30 | 2007-10-03 | 旺宏电子股份有限公司 | 非挥发性内存元件的制造方法及金属内连线制程 |
US7242063B1 (en) | 2004-06-29 | 2007-07-10 | Hrl Laboratories, Llc | Symmetric non-intrusive and covert technique to render a transistor permanently non-operable |
WO2006046274A1 (ja) * | 2004-10-25 | 2006-05-04 | Spansion Llc | 半導体装置及びその製造方法 |
WO2006064394A1 (en) * | 2004-12-13 | 2006-06-22 | Koninklijke Philips Electronics N.V. | Borderless (etching stop) layer stack for non-volatile memory applications |
US8072834B2 (en) | 2005-08-25 | 2011-12-06 | Cypress Semiconductor Corporation | Line driver circuit and method with standby mode of operation |
US8168487B2 (en) | 2006-09-28 | 2012-05-01 | Hrl Laboratories, Llc | Programmable connection and isolation of active regions in an integrated circuit using ambiguous features to confuse a reverse engineer |
US7868370B2 (en) * | 2008-04-14 | 2011-01-11 | Macronix International Co., Ltd. | Single gate nonvolatile memory cell with transistor and capacitor |
US10374100B2 (en) * | 2017-06-29 | 2019-08-06 | Texas Instruments Incorporated | Programmable non-volatile memory with low off current |
Family Cites Families (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3967310A (en) * | 1968-10-09 | 1976-06-29 | Hitachi, Ltd. | Semiconductor device having controlled surface charges by passivation films formed thereon |
US4613956A (en) * | 1983-02-23 | 1986-09-23 | Texas Instruments Incorporated | Floating gate memory with improved dielectric |
US4868629A (en) * | 1984-05-15 | 1989-09-19 | Waferscale Integration, Inc. | Self-aligned split gate EPROM |
US4686000A (en) * | 1985-04-02 | 1987-08-11 | Heath Barbara A | Self-aligned contact process |
US4805138A (en) * | 1985-08-23 | 1989-02-14 | Texas Instruments Incorporated | An unerasable eprom cell |
JPH0738443B2 (ja) * | 1985-11-14 | 1995-04-26 | 富士通株式会社 | 半導体装置 |
JPS62143476A (ja) * | 1985-12-18 | 1987-06-26 | Fujitsu Ltd | 半導体記憶装置 |
JPS62219625A (ja) * | 1986-03-20 | 1987-09-26 | Seiko Instr & Electronics Ltd | 半導体装置の製造方法 |
US4758869A (en) * | 1986-08-29 | 1988-07-19 | Waferscale Integration, Inc. | Nonvolatile floating gate transistor structure |
US4847667A (en) * | 1987-02-27 | 1989-07-11 | Kabushiki Kaisha Toshiba | Ultraviolet erasable nonvolatile semiconductor memory device |
DE3880860T2 (de) * | 1987-03-04 | 1993-10-28 | Toshiba Kawasaki Kk | Halbleiterspeicheranordnung und Verfahren zu ihrer Herstellung. |
KR890003030A (ko) * | 1987-07-08 | 1989-04-12 | 미다 가쓰시게 | 플로팅 게이트를 갖는 반도체장치 |
JPH01119070A (ja) * | 1987-10-31 | 1989-05-11 | Toshiba Corp | 半導体装置およびその製造方法 |
JP2906415B2 (ja) * | 1988-09-14 | 1999-06-21 | ソニー株式会社 | 不揮発性メモリ装置及びその製造方法 |
-
1990
- 1990-07-13 EP EP94117676A patent/EP0642168B1/de not_active Expired - Lifetime
- 1990-07-13 DE DE69028665T patent/DE69028665T2/de not_active Expired - Fee Related
- 1990-07-13 DE DE69032678T patent/DE69032678T2/de not_active Expired - Fee Related
- 1990-07-13 EP EP90113487A patent/EP0409107B1/de not_active Expired - Lifetime
- 1990-07-13 DE DE69034027T patent/DE69034027T2/de not_active Expired - Fee Related
- 1990-07-13 EP EP95120043A patent/EP0712162A2/de not_active Withdrawn
- 1990-07-13 EP EP97119048A patent/EP0827197B1/de not_active Expired - Lifetime
- 1990-07-17 US US07/553,374 patent/US5068697A/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
EP0642168B1 (de) | 1998-09-23 |
EP0409107B1 (de) | 1996-09-25 |
EP0827197A3 (de) | 1998-03-11 |
US5068697A (en) | 1991-11-26 |
DE69034027T2 (de) | 2003-09-25 |
DE69028665D1 (de) | 1996-10-31 |
EP0712162A2 (de) | 1996-05-15 |
EP0827197A2 (de) | 1998-03-04 |
DE69032678D1 (de) | 1998-10-29 |
DE69034027D1 (de) | 2003-01-23 |
EP0827197B1 (de) | 2002-12-11 |
EP0409107A2 (de) | 1991-01-23 |
EP0642168A1 (de) | 1995-03-08 |
DE69032678T2 (de) | 1999-05-06 |
EP0409107A3 (en) | 1992-08-05 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
DE69028665T2 (de) | Nichtflüchtige Halbleiterspeicheranordnung und Verfahren zur Herstellung | |
DE69132305T2 (de) | EPROM-Matrix mit virtueller Erdung | |
DE4016346C2 (de) | Nichtflüchtige Halbleiterspeichervorrichtung und ein Verfahren zu ihrer Herstellung | |
DE69528329T2 (de) | EEPROM-Speicherzelle | |
DE3588238T2 (de) | Verfahren zur Herstellung einer kapazitiven Kupplungsvorrichtung, insbesondere für einen EEPROM | |
DE3856543T2 (de) | Dynamische Spreicheranordnung mit wahlfreiem Zugriff und Herstellungsverfahren dafür | |
DE112004000248B4 (de) | SONOS-Flash-Speichereinrichtungen und Verfahren zum Schützen einer SONOS-Flash-Speichereinrichtung vor UV-induzierter Aufladung | |
DE69427532T2 (de) | Verfahren zur reduzierung den abstandes zwischen den horizontalen benachbarten schwebenden gates einer flash eprom anordnung | |
DE69224716T2 (de) | Elektrisch löschbare und programmierbare Nur-Lese-Speicher mit Source- und Drain-Bereichen entlang Seitenwänden einer Grabenstruktur | |
DE60034369T2 (de) | Mos-transistor und speicherzelle mit eingekapselter wolfram-gate, und herstellungsverfahren | |
DE69312676T2 (de) | Prozess zur Herstellung von integrierten Bauelementen einschliesslich nichtvolatiler Speicher und Transistoren mit Tunneloxidschutz | |
DE69013094T2 (de) | Nichtflüchtige Halbleiterspeicheranordnung und Verfahren zu ihrer Herstellung. | |
DE4114344A1 (de) | Herstellungsverfahren und aufbau einer nicht-fluechtigen halbleiterspeichereinrichtung mit einer speicherzellenanordnung und einem peripheren schaltkreis | |
DE3037431A1 (de) | Verfahren zur herstellung von elektrisch programmierbaren festwertspeichern in mos-technologie | |
DE69226488T2 (de) | Halbleiterspeicheranordnung und Verfahren zu ihrer Herstellung | |
DE2750209A1 (de) | Integrierte halbleiterschaltung und verfahren zu ihrer herstellung | |
DE3908677A1 (de) | Elektrisch loeschbarer, programmierbarer halbleiterspeicher | |
DE69027576T2 (de) | Eeprom mit grabenisolierten Bitleitungen | |
DE69313816T2 (de) | EEPROM-Zelle und peripherer MOS-Transistor | |
DE69027271T2 (de) | Halbleiteranordnung mit E2PROM und EPROM in einem Chip | |
DE69407318T2 (de) | Nichtflüchtige Halbleiterspeicheranordnung und Verfahren zur Herstellung | |
DE69732618T2 (de) | Eine asymmetrische Zelle für eine Halbleiterspeichermatrix und deren Herstellungsmethode | |
DE3139846C2 (de) | ||
DE19807010B4 (de) | Verfahren zur Herstellung einer nichtflüchtigen Speichereinrichtung | |
DE4407248B4 (de) | EEPROM-Flash-Speicherzelle und Verfahren zum Bilden einer EEPROM-Flash-Speicherzelle |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
8364 | No opposition during term of opposition | ||
8339 | Ceased/non-payment of the annual fee |