FR2708146A1 - Cellule à grille flottante à durée de stockage accrue. - Google Patents
Cellule à grille flottante à durée de stockage accrue. Download PDFInfo
- Publication number
- FR2708146A1 FR2708146A1 FR9309140A FR9309140A FR2708146A1 FR 2708146 A1 FR2708146 A1 FR 2708146A1 FR 9309140 A FR9309140 A FR 9309140A FR 9309140 A FR9309140 A FR 9309140A FR 2708146 A1 FR2708146 A1 FR 2708146A1
- Authority
- FR
- France
- Prior art keywords
- phosphorus
- floating
- layer
- spacers
- grid
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000003860 storage Methods 0.000 title description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 claims abstract description 16
- 239000011521 glass Substances 0.000 claims abstract description 16
- 125000006850 spacer group Chemical group 0.000 claims abstract description 16
- 229910052698 phosphorus Inorganic materials 0.000 claims abstract description 13
- 239000011574 phosphorus Substances 0.000 claims abstract description 13
- 239000005380 borophosphosilicate glass Substances 0.000 claims abstract description 8
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 claims abstract description 5
- 229910052796 boron Inorganic materials 0.000 claims abstract description 5
- 150000002500 ions Chemical class 0.000 claims description 9
- 239000000463 material Substances 0.000 claims description 7
- 230000000903 blocking effect Effects 0.000 claims description 5
- 102100031680 Beta-catenin-interacting protein 1 Human genes 0.000 claims 1
- 101000993469 Homo sapiens Beta-catenin-interacting protein 1 Proteins 0.000 claims 1
- 239000011248 coating agent Substances 0.000 claims 1
- 238000000576 coating method Methods 0.000 claims 1
- 238000004519 manufacturing process Methods 0.000 description 9
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 6
- 229910052710 silicon Inorganic materials 0.000 description 6
- 239000010703 silicon Substances 0.000 description 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 229910052814 silicon oxide Inorganic materials 0.000 description 4
- 239000000758 substrate Substances 0.000 description 4
- 238000011109 contamination Methods 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 3
- 230000015654 memory Effects 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 230000008901 benefit Effects 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 238000001465 metallisation Methods 0.000 description 2
- 230000005012 migration Effects 0.000 description 2
- 238000013508 migration Methods 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 229910021332 silicide Inorganic materials 0.000 description 2
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 230000001747 exhibiting effect Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 230000003446 memory effect Effects 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000002161 passivation Methods 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
- H01L29/7881—Programmable transistors with only two possible levels of programmation
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Non-Volatile Memory (AREA)
Abstract
La présente invention concerne une cellule à grille flottante comprenant un empilement de grille (2-6), des espaceurs (11) en verre dopé au phosphore formés sur les bords de l'empilement de grille, une couche isolante de planarisation (10) revêtant l'ensemble de la structure, des ouvertures de contact de drain (13) formées dans la couche isolante de planarisation et non dans les espaceurs. De préférence, le verre dopé au phosphore (PSG) contient de 4 à 10 % en poids de phosphore et la couche de planarisation est une couche de verre dopé au bore et au phosphore (BPSG).
Description
CELLULE Â GRILLE FLOTTANTE À DURÉE DE STOCKAGE ACCRUE
La présente invention concerne les cellules de mémoire à grille flottante, telles que les mémoires EPROM.
La présente invention concerne les cellules de mémoire à grille flottante, telles que les mémoires EPROM.
Une telle cellule comprend sur un substrat de silicium une première région isolante sur laquelle est formée une première région conductrice non connectée à 'extérieur et constituant une grille flottante. Sur la grille flottante est formée une deuxième région isolante elle-même revêtue d'une deuxième région conductrice servant de grille de commande.
L'état de la technique et le problème posé vont être exposés en relation avec les figures jointes parmi lesquelles
la figure 1 représente une vue en coupe au niveau des empilements de grille d'un premier mode de réalisation d'une structure de type EPROM
la figure 2 représente une vue en coupe au niveau des empilements de grille d'un second mode de réalisation d'une structure de type EPROM ; et
la figure 3 représente la structure de la figure 2 à un stade ultérieur de fabrication.
la figure 1 représente une vue en coupe au niveau des empilements de grille d'un premier mode de réalisation d'une structure de type EPROM
la figure 2 représente une vue en coupe au niveau des empilements de grille d'un second mode de réalisation d'une structure de type EPROM ; et
la figure 3 représente la structure de la figure 2 à un stade ultérieur de fabrication.
Un exemple d'un empilement de grille de structure
EPROM est représenté en figure 1 où la référence 1 désigne un substrat semiconducteur ; la référence 2 la première région isolante, couramment en oxyde de silicium et ayant par exemple une épaisseur de l'ordre de 100 nm ; la référence 3 la grille flottante constituée par exemple de silicium polycristallin dopé d'une épaisseur d'environ 400 nm ; la référence 4 la deuxième couche isolante ou couche interpoly constituée d'un oxyde de silicium ou d'un oxy-nitrure de silicium d'une épaisseur d'environ 200 nm ; la référence 5 une deuxième région conductrice constituée de silicium polycristallin d'une épaisseur d'environ 400 nm constituant la grille de commande, également appelée deuxième niveau de silicium. En outre, souvent, cette deuxième couche de silicium polycristallin est revêtue d'une région conductrice destinée à améliorer ses qualités de contact et de conductivité qui est usuellement en un siliciure métallique tel qu'un siliciure de tantale d'une épaisseur d'environ 300 nm. On a également représenté dans le substrat 1 des régions dopées de drain et de source entre les empilements de grille.
EPROM est représenté en figure 1 où la référence 1 désigne un substrat semiconducteur ; la référence 2 la première région isolante, couramment en oxyde de silicium et ayant par exemple une épaisseur de l'ordre de 100 nm ; la référence 3 la grille flottante constituée par exemple de silicium polycristallin dopé d'une épaisseur d'environ 400 nm ; la référence 4 la deuxième couche isolante ou couche interpoly constituée d'un oxyde de silicium ou d'un oxy-nitrure de silicium d'une épaisseur d'environ 200 nm ; la référence 5 une deuxième région conductrice constituée de silicium polycristallin d'une épaisseur d'environ 400 nm constituant la grille de commande, également appelée deuxième niveau de silicium. En outre, souvent, cette deuxième couche de silicium polycristallin est revêtue d'une région conductrice destinée à améliorer ses qualités de contact et de conductivité qui est usuellement en un siliciure métallique tel qu'un siliciure de tantale d'une épaisseur d'environ 300 nm. On a également représenté dans le substrat 1 des régions dopées de drain et de source entre les empilements de grille.
Il faut ensuite prendre des contacts avec les régions de drain, de source et de grille de commande. Il apparaît clairement que, pour établir des contacts avec les régions de drain et de source, il convient que les côtés des empilements de grille soient isolés pour ne pas être mis en court-circuit par les métallisations de prise de contact de drain et de source.
Ainsi, selon l'un des modes de fabrication classiques, apres formation des empilements de grille et des zones de drain et de source, on revêt l'ensemble de la structure d'une couche isolante 10 à travers laquelle on perce des ouvertures pour établir les différents contactes.
Cette couche 10 peut a priori être en tout matériau isolant souhaité. En pratique, on préfère généralement utiliser un matériau possédant de bonnes capacités de fluage pour que, après recuit, et contrairement à ce qui est représenté en figure 1, la surface de la structure soit plane ce qui simplifie les opérations de masquage dans les zones où 1 'on veut établir les ouvertures de contact et facilite le passage des métallisations.
Parmi les matériaux possédant de bonnes qualités de fluage, ceux qui présentent les caractéristiques les mieux adaptées à des structures semiconductrices sont les verres au silicium dopés. On utilise plus particulièrement les verres au silicium dopé au phosphore et/ou au bore. Parmi ces verres, le plus couramment utilisé est un verre dopé au bore et au phosphore (généralement désigné par l'abréviation BPSG d'après le terme anglo-saxon Boro-Phospho Silicate Glass) contenant une proportion d'environ 4 % de bore et 6 % de phosphore. Ce verre BPSG présente l'avantage de fluer à une température relativement basse par exemple de l'ordre de 850"C en une durée relativement courte, par exemple de l'ordre d'une quinzaine de minutes pour une couche d'une épaisseur de 1000 nm. Un tel traitement thermique présente l'avantage de peu influer sur la diffusion des dopants contenus dans le substrat de silicium et notamment de ne pas affecter sensiblement les diffusions de drain et de source.
Par contre, les verres au phosphore (PSG) présentent 1 'ioeonve- nient de nécessiter des températures de fluage plus élevées, par exemple de l'ordre de 1000"C, et de présenter une vitesse de gravure très élevée.
La figure 2 représente une variante de la structure de la figure 1. Dans les structures des figures 1 et 2, les empilements de grille sont strictement identiques. Toutefois, en figure 2, on a prévu au bord des structures de grille des régions isolantes d'espacement ou espaceurs 1 1 (d'après le terme anglo-saxon "spacer") qui sont formés avant le dépôt de la couche isolante 10. Ces espaceurs sont généralement utilisés pour mieux délimiter les diffusions de drain ou de source et/ou pour permettre la formation de régions de drain de type LDD, c'est-à-dire des régions de drain étagées formées en utilisant comme premier masque les empilements de grille puis comme deuxième masque les ouvertures comprises entre les grilles rétrécies par la surface occupée par les espaceurs. Dans les procédés de fabrication classiques, ces espaceurs 11 sont en oxyde de silicium pur. En effet, comme cela est connu, leur formation n'implique aucune étape de fluage. Ensuite, la couche d'isolement 10 est, pour les mêmes raisons que celles qui ont été exposées en relation avec la figure 1, une couche de BPSG.
La figure 3 représente la structure de la figure 2 à une étape ultérieure de fabrication. Des ouvertures ont été formées dans la couche isolante planarisée 10 et ces ouvertures ont été remplies d'un matériau conducteur 13 venant en contact avec les régions de drain. Ce matériau conducteur est par exemple du tungstène. Sur la surface supérieure du composant ainsi obtenu sont formées des lignes conductrices 15, par exemple des lignes d'aluminium venant contacter les régions de drain. Il est également prévu d'une façon non représentée dans le plan de coupe de la figure 3 des contacts de sources et de grilles de commande.
Enfin, l'ensemble de la structure est revêtu d'une couche finale de passivation 17, par exemple à nouveau un verre de type BPSG.
Lors du fonctionnement d'une cellule à grille flottante du type ci-dessus, on stocke ou non des charges, couramment des électrons, dans la grille flottante 3 par application d'une tension de programmation sur la grille de commande 5, 6. L'effet mémoire résulte de la reconnaissance, par application d'une tension de lecture sur la grille de commande, du fait que des charges ont été stockées ou non dans la grille flottante.
L'un des objectifs du fabricant de mémoire est bien entendu de prévoir des dispositifs dans lesquels la durée de stockage des charges dans la grille flottante soit aussi élevée que possible.
L'un des mécanismes connus de perte de charges réside dans la compensation des électrons stockés sur la grille flottante par des ions mobiles issus de traces de contamination métallique, généralement des ions alcalins. Ces ions mobiles proviennent par exemple de certaines étapes de fabrication et se déplacent dans les couches isolantes 10 et 11 décrites précédemment. Ce phénomène est d' autant plus sensible avec les cellules modernes qui sont de très petites dimensions et donc dans lesquelles le nombre d'électrons stockables dans la grille flottante est limité. Par exemple, une cellule EPROM dans laquelle la grille a une dimension de 600 x 600 nm stocke environ 40 000 électrons lorsqu'elle est programmée. Par contre, une cellule de 1,2 x 1,2 micromètre en stockerait 160 000, soit quatre fois plus. On voit par cet exemple que la susceptibilité à la compensation de la charge de la grille flottante est quatre fois plus élevée pour la petite cellule.
Bien entendu, une première précaution pour éviter la migration des ions mobiles est de limiter leur existence et d'éviter au maximum les contaminations au cours du processus de fabrication mais il est illusoire de penser que l'on peut éviter totalement toute trace de contamination.
Ainsi, un objet de la présente invention est de stopper la possibilité de migration des ions mobiles vers la grille flottante.
Un autre objet de la présente invention est de prévoir une structure de blocage qui ne complique pas les procédés de fabrication existants et qui même ne les modifie pratiquement pas si ce n' est par un choix convenable de matériaux.
Pour atteindre cet objet, la présente invention prévoit d'utiliser une structure du type de celle des figures 2 et 3 et de remplacer les espaceurs en oxyde de silicium pur traditionnellement utilisés par des espaceurs en oxyde fortement dopé au phosphore.
Dans un mode de réalisation de l'invention, les oxydes ou verres dopés au phosphore contiendront de 4 à 10 % en poids de phosphore.
En effet, il est connu que les oxydes fortement dopés au phosphore, les PSG, présentent un effet de blocage ou plus exactement de piégeage des ions mobiles. Ainsi, la présente invention modifie la structure de la figure 3 seulement en modifiant la nature des espaceurs 11 sans modifier par ailleurs le procédé de fabrication. Par contre, la couche isolante de planairisation 10 reste une couche de BPSG qui présente de bonnes qualités de fluage. Le PSG est utilisé uniquement pour ses qualités de piégeage et non pas pour ses caractéristiques de fluage qui, comme on l'a vu précédemment, nécessite l'emploi de températures relativement élevées qui peuvent nuire à la réalisation de l'ensemble du dispositif. En outre, il n' est pas prévu d'ouverture dans la région constituée de PSG ni de contact entre la région d'ouverture et la région de PSG ; ainsi les difficultés de gravure du PSG sont évitées.
Dans le cadre des exemples numériques donnés en relation avec les figures 1 à 3, la distance entre empilements de grille pourra être de l'ordre de 1200 nm et la largeur à la base des espaceurs de l'ordre de 300 nm.
Bien que la présente invention ait été décrite dans le cadre d'un mode de réalisation particulier, l'homme de l'art pourra y apporter diverses variantes et modifications. L'invention s'applique à toute structure à grille flottante. Le matériau d'espaceur peut être tout matériau assurant la fonction de blocage (piégeage) des ions mobiles. On pourrait par exemple utiliser du nitrure de silicium bien que, actuellement, cela implique des techniques plus complexes.
Claims (6)
1. Cellule à grille flottante caractérisée en ce que les parois latérales de l'empilement de grille sont revêtues d'une couche d'un matériau de blocage ou piégeage des ions mobiles.
2. Cellule à grille flottante selon la revendication 1, caractérisée en ce que le matériau de blocage/piégeage est du verre dopé au phosphore (PSG).
3. Cellule à grille flottante selon la revendication 2, caractérisée en ce que le verre dopé au phosphore (PSG) contient de 4 à 10 % en poids de phosphore.
4. Cellule à grille flottante comprenant un empilement de grille (2-6), des espaceurs (11) formés sur les bords de l'empilement de grille, une couche isolante de planarisation (10) revêtant 1 'ensemble de la structure, des ouvertures de contact de drain (13) formées dans la couche isolante de planarisation et non dans les espaceurs, caractérisée en ce que les espaceurs (11) sont en verre dopé au phosphore
5. Cellule à grille flottante selon la revendication 4, caractérisée en ce que le verre dopé au phosphore (PSG) contient de 4 à 10 t en poids de phosphore.
6. Cellule à grille flottante selon la revendication 3, caractérisée en ce que la couche de planarisation est une couche de verre dopé au bore et au phosphore (BPSG).
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR9309140A FR2708146A1 (fr) | 1993-07-19 | 1993-07-19 | Cellule à grille flottante à durée de stockage accrue. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR9309140A FR2708146A1 (fr) | 1993-07-19 | 1993-07-19 | Cellule à grille flottante à durée de stockage accrue. |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| FR2708146A1 true FR2708146A1 (fr) | 1995-01-27 |
Family
ID=9449602
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| FR9309140A Pending FR2708146A1 (fr) | 1993-07-19 | 1993-07-19 | Cellule à grille flottante à durée de stockage accrue. |
Country Status (1)
| Country | Link |
|---|---|
| FR (1) | FR2708146A1 (fr) |
Citations (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0280276A2 (fr) * | 1987-02-27 | 1988-08-31 | Kabushiki Kaisha Toshiba | Dispositif de mémoire à semi-conducteur non volatile effaçable par ultraviolets et sa méthode de fabrication |
| EP0281140A2 (fr) * | 1987-03-04 | 1988-09-07 | Kabushiki Kaisha Toshiba | Dispositif de mémoire à semi-conducteur et procédé pour sa fabrication |
| JPH01119070A (ja) * | 1987-10-31 | 1989-05-11 | Toshiba Corp | 半導体装置およびその製造方法 |
| US4830974A (en) * | 1988-01-11 | 1989-05-16 | Atmel Corporation | EPROM fabrication process |
| JPH02374A (ja) * | 1988-12-01 | 1990-01-05 | Mitsubishi Electric Corp | 不揮発性半導体記憶装置 |
| JPH0279477A (ja) * | 1988-09-14 | 1990-03-20 | Sony Corp | 不揮発性メモリ装置及びその製造方法 |
| JPH02122570A (ja) * | 1988-10-31 | 1990-05-10 | Sony Corp | 不揮発性メモリ及びその製造方法 |
| JPH02250356A (ja) * | 1989-03-24 | 1990-10-08 | Hitachi Ltd | 半導体装置 |
| EP0408054A2 (fr) * | 1989-07-14 | 1991-01-16 | Kabushiki Kaisha Toshiba | Dispositif semi-conducteur de mémoire rémanente effaçable par ultra-violets |
| EP0409107A2 (fr) * | 1989-07-18 | 1991-01-23 | Sony Corporation | Dispositif de mémoire non volatile à semi-conducteur et son procédé de fabrication |
| EP0430829A1 (fr) * | 1989-11-28 | 1991-06-05 | STMicroelectronics S.A. | Procédé de fabrication de circuits intégrés constituant des mémoires EPROM |
| JPH03278583A (ja) * | 1990-03-28 | 1991-12-10 | Nec Corp | 半導体装置の製造方法 |
-
1993
- 1993-07-19 FR FR9309140A patent/FR2708146A1/fr active Pending
Patent Citations (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0280276A2 (fr) * | 1987-02-27 | 1988-08-31 | Kabushiki Kaisha Toshiba | Dispositif de mémoire à semi-conducteur non volatile effaçable par ultraviolets et sa méthode de fabrication |
| EP0281140A2 (fr) * | 1987-03-04 | 1988-09-07 | Kabushiki Kaisha Toshiba | Dispositif de mémoire à semi-conducteur et procédé pour sa fabrication |
| JPH01119070A (ja) * | 1987-10-31 | 1989-05-11 | Toshiba Corp | 半導体装置およびその製造方法 |
| US4830974A (en) * | 1988-01-11 | 1989-05-16 | Atmel Corporation | EPROM fabrication process |
| JPH0279477A (ja) * | 1988-09-14 | 1990-03-20 | Sony Corp | 不揮発性メモリ装置及びその製造方法 |
| JPH02122570A (ja) * | 1988-10-31 | 1990-05-10 | Sony Corp | 不揮発性メモリ及びその製造方法 |
| JPH02374A (ja) * | 1988-12-01 | 1990-01-05 | Mitsubishi Electric Corp | 不揮発性半導体記憶装置 |
| JPH02250356A (ja) * | 1989-03-24 | 1990-10-08 | Hitachi Ltd | 半導体装置 |
| EP0408054A2 (fr) * | 1989-07-14 | 1991-01-16 | Kabushiki Kaisha Toshiba | Dispositif semi-conducteur de mémoire rémanente effaçable par ultra-violets |
| EP0409107A2 (fr) * | 1989-07-18 | 1991-01-23 | Sony Corporation | Dispositif de mémoire non volatile à semi-conducteur et son procédé de fabrication |
| EP0430829A1 (fr) * | 1989-11-28 | 1991-06-05 | STMicroelectronics S.A. | Procédé de fabrication de circuits intégrés constituant des mémoires EPROM |
| JPH03278583A (ja) * | 1990-03-28 | 1991-12-10 | Nec Corp | 半導体装置の製造方法 |
Non-Patent Citations (6)
| Title |
|---|
| PATENT ABSTRACTS OF JAPAN vol. 13, no. 359 (E - 804) 10 August 1989 (1989-08-10) * |
| PATENT ABSTRACTS OF JAPAN vol. 14, no. 133 (E - 902) 13 March 1990 (1990-03-13) * |
| PATENT ABSTRACTS OF JAPAN vol. 14, no. 259 (E - 937) 5 June 1990 (1990-06-05) * |
| PATENT ABSTRACTS OF JAPAN vol. 14, no. 348 (E - 957) 27 July 1990 (1990-07-27) * |
| PATENT ABSTRACTS OF JAPAN vol. 14, no. 576 (E - 1016) 21 December 1990 (1990-12-21) * |
| PATENT ABSTRACTS OF JAPAN vol. 16, no. 101 (E - 1177) 12 March 1992 (1992-03-12) * |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6951805B2 (en) | Method of forming integrated circuitry, method of forming memory circuitry, and method of forming random access memory circuitry | |
| EP1292984A1 (fr) | Memoire electronique a architecture damascene et procede de realisation d'une telle memoire | |
| EP0296030B1 (fr) | Cellule de mémoire non volatile et son procédé de fabrication | |
| FR2536194A1 (fr) | Transistor a couche mince et panneau d'affichage a cristaux liquides utilisant ce type de transistor | |
| FR2670951A1 (fr) | Dispositif de memoire a semiconducteurs non-volatile et procede de fabrication de celui-ci. | |
| EP1292974A1 (fr) | Procede de realisation d'un composant electronique a source, drain et grille auto-alignes, en architecture damascene. | |
| FR3038133A1 (fr) | Cellule memoire a changement de phase ayant une structure compacte | |
| EP0109865A1 (fr) | Procédé de fabrication de circuits intégrés comportants des éléments du type grille-isolant-semiconducteur à au moins deux niveaux de grille | |
| EP0675547B1 (fr) | Cellule mémoire électriquement programmable | |
| JP3563403B2 (ja) | 第３のポリシリコン層を使用するデュアルポリ不揮発性記憶装置を作製する方法 | |
| EP0069606B1 (fr) | Transistor à effet de champ vertical à jonction et procédé de fabrication | |
| EP0896370B1 (fr) | Dispositif de mémoire à grille flottante sur SOI et procédé de fabrication correspondant | |
| EP4117038B1 (fr) | Circuit mémoire comprenant une pluralité de cellules mémoire 1t1r | |
| EP0282520B1 (fr) | Memoire non-volatile a grille flottante sans oxyde epais | |
| EP0354858A1 (fr) | Mémoire de type EPROM à haute densité d'intégration et possédant un facteur de couplage élevé | |
| FR2708146A1 (fr) | Cellule à grille flottante à durée de stockage accrue. | |
| FR3066310A1 (fr) | Cellule memoire de type ram resistive | |
| FR2885733A1 (fr) | Structure de transistor a trois grilles | |
| FR2776830A1 (fr) | Cellule memoire electriquement programmable | |
| EP0379449A1 (fr) | Procédé de fabrication de circuits intégrés | |
| FR2842944A1 (fr) | Procede de formation d'ouvertures de contact sur un circuit integre mos | |
| FR2633777A1 (fr) | Cellule eprom utilisant un isolement de tranchee et son procede de fabrication | |
| FR2826779A1 (fr) | Contact antistatique pour ligne en silicium polycristallin | |
| EP0468901B1 (fr) | Procédé de fabrication de mémoire EPROM à drain et source de structures différentes | |
| EP3890024B1 (fr) | Puce électronique à deux mémoires à changement de phase et procédé de fabrication |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RT | Complete renunciation |