KR20010004985A - 플래쉬 메모리 소자의 게이트 형성 방법 - Google Patents
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Abstract
본 발명은 플래쉬 메모리 소자의 게이트 형성 방법에 관한 것으로, 플로팅 게이트와 콘트롤 게이트가 적층된 스택 게이트 구조에서 콘트롤 게이트로 도프트 제 2 폴리실리콘막, 언도프트 제 3 폴리실리콘막 및 텅스텐 실리사이드막을 형성하므로써 후속 열처리 공정시 도프트 제 2 폴리실리콘막에 함유된 인 이온을 언도프트 제 3 폴리실리콘막으로 확산되도록 한다. 이에 의해 게이트 패턴을 형성하기 위한 식각 공정시 발생하는 폴리실리콘 잔류물 문제를 해결하여, 소자의 신뢰성을 향상시킬 수 있다.
Description
본 발명은 플래쉬 메모리 소자의 게이트 형성 방법에 관한 것으로, 특히 플로팅 게이트와 콘트롤 게이트가 적층된 스택 게이트 구조에서 콘트롤 게이트로 도프트 제 2 폴리실리콘막, 언도프트 제 3 폴리실리콘막 및 텅스텐 실리사이드막을 형성하므로써 후속 열처리 공정시 도프트 제 2 폴리실리콘막에 함유된 인 이온을 언도프트 제 3 폴리실리콘막으로 확산되도록 하므로써 게이트 패턴을 형성하기 위한 식각 공정시 발생하는 폴리실리콘 잔류물 문제를 해결하여 소자의 신뢰성을 향상시킬 수 있는 플래쉬 메모리 소자의 게이트 형성 방법에 관한 것이다.
현재 플래쉬 이이피롬(flash EEPROM) 소자의 게이트로 폴리실리콘과 함께 전기 저항이 낮은 전기 배선 재료인 텅스텐 실리사이드가 많이 사용되고 있다. 이러한 종래의 게이트 형성 방법을 설명하면 다음과 같다.
반도체 기판 상부에 게이트 산화막, 제 1 폴리실리콘막, 유전체막, 제 2 폴리실리콘막, 제 3 폴리실리콘막, 텅스텐 실리사이드막 및 반사 방지막을 순차적으로 형성한다. 제 1 및 제 3 폴리실리콘막은 도프트 폴리실리콘막이고, 제 2 폴리실리콘막은 언도프트 폴리실리콘막이다. 리소그라피 공정 및 식각 공정으로 반사 방지막, 텅스텐 실리사이드막, 제 3 폴리실리콘막 및 제 2 폴리실리콘막을 패터닝하여 콘트롤 게이트를 형성한다. 그리고 반사 방지막을 마스크로 이용한 자기정렬 식각 공정으로 유전체막 및 제 1 폴리실리콘막을 패터닝하여 플로팅 게이트를 형성한다. 상기와 같은 방법으로 게이트를 형성할 경우 콘트롤 게이트의 제 3 폴리실리콘막의 인 이온이 제 2 폴리실리콘막으로 확산되어 전극을 형성하게 된다.
이때 도프트 폴리실리콘막인 제 3 폴리실리콘막 상부에 텅스텐 실리사이드막이 형성됨으로써 제 3 폴리실리콘막의 그레인 바운더리 및 표면에 편석 (segregation)된 인 이온에 기인하여 계면에 산화막이 생성된다. 이는 후속 클리닝 공정을 실시하여도 완전히 제거되지 않고 국부적으로 남아 있게 되는데, 이러한 현상은 토폴로지의 차이가 심한 지역에서 심하게 나타난다. 결국 이러한 현상에 의한 제 3 폴리실리콘막 및 텅스텐 실리사이드막의 계면에서의 인 농도 및 자연 산화막의 존재 때문에 식각 공정시 제 3 폴리실리콘 잔류물이 남게된다. 이에 의해 최종적으로 자기정렬 식각을 실시한 후에도 제 1 폴리실리콘막이 완전히 식각되지 않아 제 1 폴리실리콘 잔류물이 남게 되어서 셀간의 브리지를 유발하여 플래쉬 소자의 프로그램 및 소거 동작시 페일의 원인이 된다.
따라서, 본 발명은 게이트 형성을 위한 식각 공정시에도 폴리실리콘 잔류물이 남아 있지 않도록 하여 셀간의 브리지를 방지하므로써 소자의 특성을 향상시킬 수 있는 플래쉬 메모리 소자의 게이트 형성 방법을 제공하는데 그 목적이 있다.
상술한 목적을 달성하기 위한 본 발명은 반도체 기판 상부에 게이트 산화막, 도프트 제 1 폴리실리콘막, 유전체막, 도프트 제 2 폴리실리콘막, 언도프트 제 3 폴리실리콘막, 텅스텐 실리사이드막 및 반사 방지막을 순차적으로 형성하는 단계와, 리소그라피 공정 및 식각 공정으로 반사 방지막, 텅스텐 실리사이드막, 언도프트 제 3 폴리실리콘막 및 도프트 제 2 폴리실리콘막을 패터닝하여 콘트롤 게이트를 형성하는 단계와, 상기 패터닝된 반사 방지막을 마스크로 이용한 자기정렬 식각 공정으로 유전체막 및 제 1 폴리실리콘막을 패터닝하여 플로팅 게이트를 형성하는 단계를 포함하여 이루어진 것을 특징으로 한다.
도 1은 본 발명에 따른 플래쉬 메모리 소자의 게이트 형성 방법을 설명하기 위해 도시한 소자의 단면도.
〈도면의 주요 부분에 대한 부호의 설명〉
11 : 반도체 기판 12 : 게이트 산화막
13 : 도프트 제 1 폴리실리콘막 14 : 유전체막
15 : 도프트 제 2 폴리실리콘막 16 : 언도프트 제 3 폴리실리콘막
17 : 텅스텐 실리사이드막 18 : 반사 방지막
첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 1은 본 발명에 따른 플래쉬 메모리 소자의 게이트 형성 방법을 설명하기 위한 소자의 단면도이다.
반도체 기판(11) 상부에 게이트 산화막(12), 도프트 제 1 폴리실리콘막(13), 유전체막(14), 도프트 제 2 폴리실리콘막(15), 언도프트 제 3 폴리실리콘막(16), 텅스텐 실리사이드막(17) 및 반사 방지막(18)을 순차적으로 형성한다. 이와 같이 본 발명에서는 종래와 다르게 제 2 폴리실리콘막을 도프트 폴리실리콘막으로 형성하고, 제 3 폴리실리콘막을 언도프트 폴리실리콘막으로 형성한다. 이때, 도프트 제 2 폴리실리콘막(15)은 언도프트 폴리실리콘막을 증착한 후 POCl3를 도핑하여 형성하거나, 인시투 CVD 방법을 이용하여 형성한다. POCl3의 도핑은 800∼930℃에서 실시한 후 균인한 인 농도 분포를 갖도록 하기 위해 열처리 공정을 실시하는데, 850∼950℃에서 10∼40분동안 실시한다. 또한, 도핑시 Rs는 300∼1000Ω/□로 한다. 한편, 도프트 제 2 폴리실리콘막(15)은 300∼1500Å의 두께로 형성하고, 언도프트 제 3 폴리실리콘막(16)은 520∼650℃의 온도에서 300∼800Å의 두께로 형성한다. 그리고, 텅스텐 실리사이드막(17)을 형성하기 전에 자연 산화막을 제거하기 위한 클리닝 공정은 피라냐(piranha)와 BOE로 실시한다.
리소그라피 공정 및 식각 공정으로 반사 방지막(18), 텅스텐 실리사이드막(17), 언도프트 제 3 폴리실리콘막(16) 및 도프트 제 2 폴리실리콘막 (15)을 패터닝하여 콘트롤 게이트를 형성한다. 그리고 반사 방지막(18)을 마스크로 이용한 자기정렬 식각 공정으로 유전체막(14) 및 제 1 폴리실리콘막(13)을 패터닝하여 플로팅 게이트를 형성한다.
상기와 같이 본 발명에서는 도프트 제 2 폴리실리콘막 상부에 언도프트 제 3 폴리실리콘막을 형성한다. 이에 의해 후속 열처리 공정에서 제 2 폴리실리콘막의 인 이온이 제 3 폴리실리콘막으로 확산되도록 함으로써 전류가 흐를 수 있는 게이트 전극의 역할을 할 수 있도록 한다. 이와 같은 방법으로 공정을 실시할 경우 제 3 폴리실리콘막의 인 농도가 낮게 되어 제 3 폴리실리콘막 내부의 인이 고용 한도에 이르지 않기 때문에 폴리실리콘 그레인 바운더리 및 표면에 편석되는 것이 억제된다. 여기에 텅스텐 실리사이드막이 형성되기 때문에 인의 분리에 의한 계면에서의 산화막의 비정상적 생성 및 성장을 억제할 수 있다.
이와 더불어 텅스텐 실리사이드막을 증착하기 전에 피란하와 BOE로 클리닝 공정을 실시하여 자연 산화막을 제거하므로써 세정액의 산화막에 대한 반응성을 높임과 동시에 웨이퍼내 균일한 세정을 실시할 수 있도록 하여 폴리실리콘막 위에 산화막을 제거하였고, 그 상부에 텅스텐 실리사이드막을 증착하므로써 자기정렬 식각 공정 후 폴리실리콘 잔류물이 남는 문제를 해결하여 텅스텐 실리사이드의 손상을 방지한다.
상술한 바와 같이 본 발명에 의하면 폴리실리콘막의 인 이온에 의한 산화막을 제거하여 폴리실리콘막과 텅스텐 실리사이드막의 접착력을 향상시킴으로써 텅스텐 실리사이드의 리프팅 현상을 억제하고, 게이트를 형성하기 위한 식각 공정에서 폴리실리콘 잔류물이 남지 않도록 함으로써 소자의 신뢰성을 향상시킬 수 있다.
Claims (7)
- 반도체 기판 상부에 게이트 산화막, 도프트 제 1 폴리실리콘막, 유전체막, 도프트 제 2 폴리실리콘막, 언도프트 제 3 폴리실리콘막, 텅스텐 실리사이드막 및 반사 방지막을 순차적으로 형성하는 단계와,리소그라피 공정 및 식각 공정으로 반사 방지막, 텅스텐 실리사이드막, 언도프트 제 3 폴리실리콘막 및 도프트 제 2 폴리실리콘막을 패터닝하여 콘트롤 게이트를 형성하는 단계와,상기 패터닝된 반사 방지막을 마스크로 이용한 자기정렬 식각 공정으로 유전체막 및 제 1 폴리실리콘막을 패터닝하여 플로팅 게이트를 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 플래쉬 메모리 소자의 게이트 형성 방법.
- 제 1 항에 있어서, 상기 도프트 제 2 폴리실리콘막은 300 내지 1500Å의 두께로 형성하는 것을 특징으로 하는 플래쉬 메모리 소자의 게이트 형성 방법.
- 제 1 항에 있어서, 상기 도프트 제 2 폴리실리콘막은 언도프트 폴리실리콘막을 증착한 후 POCl3를 도핑하여 형성하거나, 인시투 CVD 방법으로 형성하는 것을 특징으로 하는 플래쉬 메모리 소자의 게이트 형성 방법.
- 제 3 항에 있어서, 상기 POCl3의 도핑은 800 내지 930℃에서 실시하는 것을 특징으로 하는 플래쉬 메모리 소자의 게이트 형성 방법.
- 제 3 항에 있어서 상기 POCl3를 도핑한 후 850 내지 950℃에서 10 내지 40분동안 열처리 공정을 실시하는 것을 특징으로 하는 플래쉬 메모리 소자의 게이트 형성 방법.
- 제 1 항에 있어서, 상기 언도프트 제 3 폴리실리콘막은 520 내지 650℃의 온도에서 300 내지 800Å의 두께로 형성하는 것을 특징으로 하는 플래쉬 메모리 소자의 게이트 형성 방법.
- 제 1 항에 있어서, 상기 언도프트 제 3 폴리실리콘막을 증착한 후 피라냐와 BOE를 이용한 세정 공정을 실시하는 단계를 더 포함하는 것을 특징으로 하는 플래쉬 메모리 소자의 게이트 형성 방법.
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100460028B1 (ko) * | 2002-08-19 | 2004-12-03 | 삼성전자주식회사 | 불휘발성 메모리 장치의 게이트 형성방법 |
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1999
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