KR100474507B1 - 플래쉬 메모리 소자 제조 방법 - Google Patents

플래쉬 메모리 소자 제조 방법 Download PDF

Info

Publication number
KR100474507B1
KR100474507B1 KR10-2000-0085685A KR20000085685A KR100474507B1 KR 100474507 B1 KR100474507 B1 KR 100474507B1 KR 20000085685 A KR20000085685 A KR 20000085685A KR 100474507 B1 KR100474507 B1 KR 100474507B1
Authority
KR
South Korea
Prior art keywords
polysilicon layer
layer
oxide film
forming
peripheral circuit
Prior art date
Application number
KR10-2000-0085685A
Other languages
English (en)
Other versions
KR20020056355A (ko
Inventor
심근수
김봉길
박성기
김기준
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR10-2000-0085685A priority Critical patent/KR100474507B1/ko
Publication of KR20020056355A publication Critical patent/KR20020056355A/ko
Application granted granted Critical
Publication of KR100474507B1 publication Critical patent/KR100474507B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/42—Simultaneous manufacture of periphery and memory cells

Abstract

본 발명은 플래시 메모리 소자 제조 방법에 관한 것으로, 셀을 형성하기 위하여 증착되는 여러 가지의 물질을 이용하여 주변 회로 영역의 소자를 동시에 형성하는 과정에서 셀 영역의 텅스텐 실리사이드층에 심(Seam)이 발생하는 것을 방지하기 위하여, 주변 회로 영역에 게이트 산화막을 형성하기 전에 셀 영역의 유전체막 상에 충분한 두께로 커버 폴리실리콘층을 형성한 후 에치 백 공정으로 평탄화시켜 줌으로써 주변 회로의 게이트 산화막 형성시 커버 폴리실리콘층을 보호막으로 사용하여 유전체막의 손실을 방지하고, 게이트 산화막의 두께를 용이하게 제어할 수 있으며, 텅스텐 실리사이드층을 증착하기 전에 커버 폴리실리콘층을 이용하여 평탄화시켜 줌으로써 텅스텐 실리사이드층에 심이 발생하는 것을 방지하여 저항을 낮추고 셀의 동작 속도를 향상시키며 잔류물 발생을 억제하여 소자의 신뢰성 및 전기적 특성을 향상시킬 수 있는 플래시 메모리 소자 제조 방법이 개시된다.

Description

플래쉬 메모리 소자 제조 방법{Method of manufacturing a flash memory device}
본 발명은 플래쉬메모리 소자 제조 방법에 관한 것으로, 특히 플래쉬 메모리 소자의 콘트롤 게이트의 특성을 개선할 수 있는 플래쉬 메모리 소자 제조 방법에 관한 것이다.
도 1a 내지 도 1d는 종래의 플래쉬 메모리 소자 제조 방법을 설명하기 위한 소자의 단면도이다.
도 1a를 참조하면, 반도체 기판(11)상에 셀영역(Cell Area)과 주변회로 영역인 고전압 영역(HV Area)과 저전압 영역(LV Area)이 설정된다. 셀영역(Cell Area)에는 소정의 간격으로 얕은 트랜치 분리 영역(Shallow Trench Isolation; 12)이 형성된다. 반도체 기판(11)의 셀영역(Cell Area) 상에 소정의 패턴으로 터널 산화막(13a) 및 플로팅 게이트용 제 1 폴리실리콘층(14)이 형성되고, 전체 구조 상부에 유전체막(15)이 형성된다.
이때, 유전체막(15)은 ONO 구조로 형성된다.
도 1b를 참조하면, 고전압 영역(HV Area)과 저전압 영역(LV Area)에는 소자를 구동시키기 위하여 인가되는 전압의 세기를 고려하여 소정의 두께로 고전압용 및 저전압용 게이트 산화막(13b 및 13c)이 형성된다.
도 1c를 참조하면, 전체 구조 상부에 콘트롤 게이트용 제 2 폴리 실리콘층(16)이 형성된다. 고전압 영역(HV Area) 및 저전압 영역(LV Area)에 형성된 제 2 폴리실리콘층(16)은 소정의 패터닝 공정을 거쳐 트랜지스터의 게이트 전극으로 사용된다.
도 1d를 참조하면, 제 2 폴리실리콘층(16) 상부에 텅스텐 실리사이드(WSix)층(17)이 형성된다. 이때, 텅스텐 실리사이드층(17)에 심(seam; 18)이 발생 할 수 있다.
상술한 바와 같은 종래 기술의 문제점을 설명하면 다음과 같다.
첫째, 플래쉬 메모리(Flash Memory)는 소자 특성상 주변 회로 영역의 고 전압용 트랜지스터용 및 저 전압용 트랜지스터용 게이트 산화막이 사용되는데, 기존 공정에 의하면, 트랜지스터용 게이트 산화막 형성전 전 세정(Pre Cleaning)을 충분히 할 수 없었다. 왜냐하면, 주변 회로 영역쪽 게이트 산화막 형성시 셀 영역쪽 유전체막이 개방되어 있는 상태이기 때문이다. 따라서, 전세정 공정후 게이트 산화막 형성시 완전히 실리콘 쉬트 오프(Sheet off)되지 않은 상태에서 산화가 되므로 로트별 게이트 산화막의 두께가 균일 하지 않은 결과를 보이게 된다. 따라서 게이트 산화막 타겟을 제어하기 어려운 문제점이 있다.
둘째, 셀 영역쪽 유전체막이 드러난 상태에서 주변회로 영역의 게이트 산화막 형성 전에 주변회로 영역쪽에서 마스크, 유전체막 식각, 산화 디핑 공정을 각각 실시하고 포토레지스트 제거 공정과 주 세정 공정을 실시하는데, 이때 유전체막의 손실이 예를들어 약 5Å정도 발생한다. 이는 셀 특성에 나쁜 영향을 미친다.
셋째, 기존 공정에 의하면 셀(Cell)쪽 플로팅 게이트(Floating Gate)와 플로팅 게이트 사이의 콘트롤 게이트 형상(Control Gate Profile)이 예리(Sharp)하여 도 1d의 텅스텐 실리사이드(WSix)를 증착하는 과정에서, 도 2에 도시한 바와 같이, 심(18)이 발생하여 텅스텐 실리사이드층의 면저항(Rs)를 증가시키게 되고, 이는 셀의 동작 속도를 저하시키게 된다. 또한, 후속 공정인 게이트 에치시 텅스텐 실리사이드의 심(Seam) 부분에서 잔유물(Residue)을 발생하는 문제가 있다.
따라서, 본 발명은 상기의 문제점을 해결하기 위하여 주변 회로 영역에 게이트 산화막을 형성하기 전에 셀 영역의 유전체막 상에 충분한 두께로 커버 폴리실리콘층을 형성한 후 에치 백 공정으로 평탄화시켜 줌으로써 주변 회로의 게이트 산화막 형성시 커버 폴리실리콘층을 보호막으로 사용하여 유전체막의 손실을 방지하고, 게이트 산화막의 두께를 용이하게 제어할 수 있으며, 텅스텐 실리사이드층을 증착하기 전에 커버 폴리실리콘층을 이용하여 평탄화시켜 줌으로써 텅스텐 실리사이드층에 심이 발생하는 것을 방지하여 저항을 낮추고 셀의 동작 속도를 향상시키며 잔류물 발생을 억제하여 소자의 신뢰성 및 전기적 특성을 향상시킬 수 있는 플래시 메모리 소자 제조 방법을 제공하는데 그 목적이 있다.
본 발명에 따른 플래시 메모리 소자 제조 방법은 주변회로 영역과 셀 영역이 정의된 반도체 기판이 제공되는 단계, 셀 영역에 소정의 패턴으로 터널 산화막 및 플로팅 게이트용 제 1 폴리실리콘층을 형성한 후 전체 구조 상에 유전체막을 형성하는 단계, 전체 구조 상에 유전체막 보호 및 평탄화용으로 제 2 폴리실리콘층을 형성한 후 에치 백을 실시하여 제 2 폴리실리콘층 상부를 평탄화하는 단계, 식각 공정으로 주변 회로 영역의 제 2 폴리실리콘층 및 유전체막을 순차적으로 제거하여 반도체 기판의 표면을 노출시키는 단계, 산화 공정으로 주변 회로 영역에 고전압용 게이트 산화막 및 저전압용 게이트 산화막을 형성함과 동시에 셀영역의 제 2 폴리실리콘층 상부를 산화시켜 폴리실리콘 산화막을 형성하는 단계, 전체 구조 상에 주변 회로 영역의 게이트 전극용 제 3 폴리실리콘층을 형성한 후 셀 영역의 제 3 폴리실리콘층 및 폴리실리콘 산화막을 제거하는 단계 및 전체 구조 상에 탑 폴리실리콘층 및 텅스텐 실리사이드층을 순차적으로 형성한 후 패터닝 공정을 실시하는 단계로 이루어진다.
제 2 폴리실리콘층은 에치 백에 의해 식각되는 두께를 고려하여 식각 두께만큼 더 두껍게 형성한다. 폴리실리콘 산화막을 제거하는 식각 공정은 상기 셀영역만을 노출시키는 마스크를 식각 마스크로 사용하고, BOE를 식각제로 사용하여 실시한다.
이하, 첨부된 도면을 참조하여 본 발명을 더욱 더 상세히 설명하기로 한다.
도 3a 내지 도 3g는 본 발명에 따른 플래쉬 메모리 소자의 제조 방법을 설명하기 위한 순차적으로 도시한 소자의 단면도이다.
도 3a를 참조하면, 반도체 기판(31)상에 셀영역(Cell Area)과 주변회로 영역인 고전압 영역(HV Area)과 저전압 영역(LV Area)이 설정된다. 셀영역(Cell Area)에는 소정의 간격으로 얕은 트랜치 분리 영역(Shallow Trench Isolation; 32)이 형성된다. 반도체 기판(31)의 셀영역(Cell Area) 상에 소정의 패턴으로 터널 산화막(33a) 및 플로팅 게이트용 제 1 폴리실리콘층(34)이 형성되고, 전체 구조 상부에 유전체막(35)이 형성된다.
이때, 유전체막(35)은 ONO 구조로 형성된다.
도 3b를 참조하면, 전체 구조 상부에 커버 폴리실리콘층(36)을 형성한 다음 에치벡 공정에 의해 커버 폴리실리콘층(36)을 목표 두께로 형성함과 동시에 커버 폴리실리콘층(36)의 상부를 평탄화시킨다.
이때, 커버 폴리실리콘층(36)은 에치 백을 실시해야 하므로, 이를 고려하여 충분한 두께로 증착한다.
도 3c를 참조하면, 고전압 영역(HV Area) 및 저전압 영역(LV Area)에 형성된 커버 폴리실리콘층(36) 및 유전체막(35)을 제거하여 반도체 기판(31)을 노출시킨다.
도 3d를 참조하면, 산화 공정을 실시하여 고전압 영역(HV Area) 및 저전압 영역(LV Area)에 고전압용 게이트 산화막(33b) 및 저전압용 게이트 산화막(33c)을 각각 형성하고, 동시에 커버 폴리실리콘층(36) 상부에 커버 폴리 산화막(36a)을 형성한다. 이때, 고전압용 게이트 산화막(33b)의 두께는 저전압용 게이트 산화막(33c) 전세정(Precleaning)에 의해 손실되는 양만큼 더 두껍게 형성하여 준다.
상기에서, 셀영역(Cell Area)의 유전체막(35)은 커버 폴리실리콘층(36)이 보호하므로 유전체막(35)의 손상을 방지하면서 고전압 영역(HV Area) 및 저전압 영역(LV Area) 각각의 산화공정 전세정(Oxidation Precleaning)을 충분히 할 수 있어 기존에 비해 게이트 산화막의 두께를 조절하는 것이 용이해진다.
도 3e를 참조하면, 전체 구조 상부에 제 2 폴리실리콘층(37)을 형성한다. 고전압 영역(HV Area) 및 저전압 영역(LV Area)에 형성된 제 2 폴리실리콘층(37)은 트랜지스터의 게이트 전극으로 사용된다.
도 3f를 참조하면, 셀영역(Cell Area)이 개방되는 마스크(도시하지 않음)를 식각 마스크로 하는 식각 공정으로 셀영역(Cell Area)의 제 2 폴리실리콘층(37)을 제거한 후 식각 공정으로 커버 폴리 산화막(36a)을 제거한다.
이때, 커버 폴리 산화막(36a)을 제거하는 식각 공정은 BOE를 식각제로 하는 습식 식각으로 실시한다.
도 3g를 참조하면, 전체 구조 상에 탑 폴리실리콘층(38) 및 텅스텐 실리사이드층(39)을 순차적으로 형성하여 셀영역(Cell Area)의 커버 폴리실리콘층(36)을 도프트 폴리실리콘층으로 만들어주고, 셀과 주변 회로를 전기적으로 연결시킨 후 텅스텐 실리사이드층(39), 탑폴리실리콘층(38), 제 2 폴리실리콘층(37), 커버 폴리실리콘층(36), 유전체막(35), 제 1 폴리실리콘층(34), 터널 산화막(33a) 및 게이트 산화막(33b 및 33c)을 소정의 패턴으로 패터닝한다.
상기의 공정에 의하면, 고전압 영역(HV Area) 및 저전압 영역(LV Area)의 게이트 산화막을 형성하기 전에 셀영역(Cell Area)의 유전체막 상에 커버 폴리실리콘층을 형성함으로써 고전압 영역(HV Area) 및 저전압 영역(LV Area)의 게이트 산화막을 전에 실시하는 통상적인 공정인 마스크 공정, 유전체막 식각 후 포토레지스트 제거 및 주 세정(Post Cleaning) 공정에 의한 유전체막의 식각 손실을 방지할 수 있다.
또한, 게이트 산화막 주세정시 반도체 기판을 완전히 쉬트 오프(Sheet off)하는 스킴(Scheme)을 사용하여도 커버 폴리실리콘층이 유전체막을 완전히 감싸고 있으므로 게이트 산화막 주 세정에 의한 유전체막의 손실을 방지할 수 있다.
더욱이, 충분한 쉬트 오프후 게이트 산화막을 형성함으로써 로트별 게이트 산화막의 두께 균일성을 용이하게 제어 할 수 있다.
또한, 텅스텐 실리사이드층에 심(Seam)이 발생하는 문제를 해결하기 위해 커버 폴리실리콘층의 두께를 충분히 두껍게 증착한 후 폴리 에치백을 실시하여 텅스텐 실리사이드층이 형성될 영역을 충분히 평탄화(Planarization)함으로써 텅스텐 실리사이드층 증착시 심이 발생하는 것을 방지하여 면저항(Rs)을 줄일 수 있다. 면저항을 줄임으로써 셀의 동작 속도를 향상시킬 수 있다.
상술한 바와 같이 본 발명은 충분한 게이트 산화막 전 세정으로 주변회로 영역의 산화막 균일도를 개선할 수 있고, 커버 폴리실리콘층이 셀 영역의 유전체막을 보호함으로써 셀 특성도 개선시킬 수 있으며, 커버 폴리실리콘층 에치백에 의해 콘트롤 게이트의 상부 형상(Top Profile)을 개선하여 텅스텐 실리사이드층에 심(Wsix Seam)이 발생하는 것을 방지하여 워드라인 저항을 낮추므로 공정의 신뢰성 및 셀의 동작 속도 및 전기적 특성을 향상시키는 효과가 있다.
도 1a 내지 도 1d는 종래 플래쉬 메모리 소자의 제조 방법을 설명하기 위하여 도시한 소자의 단면도.
도 2는 종래 기술의 문제점을 설명하기 위한 셈 사진.
도 3a 내지 도 3g는 본 발명에 따른 플래쉬 메모리 소자의 제조 방법을 설명하기 위한 순차적으로 도시한 소자의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
11, 31 : 반도체 기판 12, 32 : 필드 산화막
13a, 33a : 터널 산화막 13b, 33b : 고전압용 게이트 산화막
13c, 33c : 저전압용 게이트 산화막 14, 34 : 제 1 폴리실리콘층
15, 35 : 유전체막 16, 37 : 제 2 폴리실리콘층
36 : 커버 폴리실리콘층 36a : 커버 폴리 산화막
17 : 텅스텐 실리사이드층 18 : 심
38 : 탑 폴리실리콘층 39 : 텅스텐 실리사이드층

Claims (3)

  1. 주변회로 영역과 셀 영역이 정의된 반도체 기판이 제공되는 단계;
    상기 셀 영역에 소정의 패턴으로 터널 산화막 및 플로팅 게이트용 제 1 폴리실리콘층을 형성한 후 전체 구조 상에 유전체막을 형성하는 단계;
    전체 구조 상에 상기 유전체막 보호 및 평탄화용으로 제 2 폴리실리콘층을 형성한 후 에치 백을 실시하여 상기 제 2 폴리실리콘층 상부를 평탄화하는 단계;
    식각 공정으로 상기 주변 회로 영역의 상기 제 2 폴리실리콘층 및 유전체막을 순차적으로 제거하여 상기 반도체 기판의 표면을 노출시키는 단계;
    산화 공정으로 상기 주변 회로 영역에 고전압용 게이트 산화막 및 저전압용 게이트 산화막을 형성함과 동시에 상기 셀영역의 상기 제 2 폴리실리콘층 상부를 산화시켜 폴리실리콘 산화막을 형성하는 단계;
    전체 구조 상에 주변 회로 영역의 게이트 전극용 제 3 폴리실리콘층을 형성한 후 상기 셀 영역의 상기 제 3 폴리실리콘층 및 상기 폴리실리콘 산화막을 제거하는 단계; 및
    전체 구조 상에 탑 폴리실리콘층 및 텅스텐 실리사이드층을 순차적으로 형성한 후 패터닝 공정을 실시하는 단계로 이루어지는 것을 특징으로 하는 플래시 메모리 소자 제조 방법.
  2. 제 1 항에 있어서,
    상기 제 2 폴리실리콘층은 에치 백에 의해 식각되는 두께를 고려하여 식각 두께만큼 더 두껍게 형성하는 것을 특징으로 하는 플래시 메모리 소자 제조 방법.
  3. 제 1 항에 있어서,
    상기 폴리실리콘 산화막을 제거하는 식각 공정은 상기 셀영역만을 노출시키는 마스크를 식각 마스크로 사용하고, BOE를 식각제로 사용하여 실시하는 것을 특징으로 하는 플래시 메모리 소자 제조 방법.
KR10-2000-0085685A 2000-12-29 2000-12-29 플래쉬 메모리 소자 제조 방법 KR100474507B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR10-2000-0085685A KR100474507B1 (ko) 2000-12-29 2000-12-29 플래쉬 메모리 소자 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-2000-0085685A KR100474507B1 (ko) 2000-12-29 2000-12-29 플래쉬 메모리 소자 제조 방법

Publications (2)

Publication Number Publication Date
KR20020056355A KR20020056355A (ko) 2002-07-10
KR100474507B1 true KR100474507B1 (ko) 2005-03-08

Family

ID=27688848

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2000-0085685A KR100474507B1 (ko) 2000-12-29 2000-12-29 플래쉬 메모리 소자 제조 방법

Country Status (1)

Country Link
KR (1) KR100474507B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9831267B2 (en) 2015-09-22 2017-11-28 Samsung Electronics Co., Ltd. Three-dimensional semiconductor device

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100466191B1 (ko) * 2002-07-16 2005-01-13 주식회사 하이닉스반도체 플래쉬 메모리 소자의 제조 방법
KR100712597B1 (ko) * 2006-02-07 2007-05-02 삼성전자주식회사 비휘발성 기억 소자의 형성 방법

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04348072A (ja) * 1990-07-13 1992-12-03 Hitachi Ltd 不揮発性半導体記憶装置の製造方法
JPH0563206A (ja) * 1991-08-31 1993-03-12 Nec Corp 不揮発性半導体記憶装置の製造方法
US5716864A (en) * 1994-07-22 1998-02-10 Nkk Corporation Method of manufacturing a non-volatile semiconductor memory device with peripheral transistor
KR100210552B1 (ko) * 1995-03-06 1999-07-15 가네꼬 히사시 비휘발성 반도체 기억장치 및 그 제조방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04348072A (ja) * 1990-07-13 1992-12-03 Hitachi Ltd 不揮発性半導体記憶装置の製造方法
JPH0563206A (ja) * 1991-08-31 1993-03-12 Nec Corp 不揮発性半導体記憶装置の製造方法
US5716864A (en) * 1994-07-22 1998-02-10 Nkk Corporation Method of manufacturing a non-volatile semiconductor memory device with peripheral transistor
KR100210552B1 (ko) * 1995-03-06 1999-07-15 가네꼬 히사시 비휘발성 반도체 기억장치 및 그 제조방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9831267B2 (en) 2015-09-22 2017-11-28 Samsung Electronics Co., Ltd. Three-dimensional semiconductor device

Also Published As

Publication number Publication date
KR20020056355A (ko) 2002-07-10

Similar Documents

Publication Publication Date Title
KR100406177B1 (ko) 플래쉬 메모리 소자의 제조 방법
KR100278996B1 (ko) 반도체장치의 콘택 형성방법
KR20050055210A (ko) 낸드 플래시 소자의 제조 방법
KR20070069405A (ko) 반도체소자의 제조방법
KR100474507B1 (ko) 플래쉬 메모리 소자 제조 방법
KR100390039B1 (ko) 자기정렬 콘택 제조방법
KR100624962B1 (ko) 플래쉬 메모리 소자의 제조방법
US6169018B1 (en) Fabrication method for semiconductor device
KR100480894B1 (ko) 복합 반도체 장치의 제조방법
KR100587036B1 (ko) 반도체소자의 컨택 형성방법
US5985744A (en) Forming a silicide in predetermined areas of a semiconductor device
KR100702112B1 (ko) 반도체 메모리장치의 스토리지노드 전극 제조방법
KR100336793B1 (ko) 반도체소자의 제조방법
KR100523919B1 (ko) 플래쉬 메모리 소자의 제조방법
KR100303318B1 (ko) 반도체 소자의 자기정렬 콘택홀 형성방법
KR0152933B1 (ko) 반도체 소자 제조방법
KR100506050B1 (ko) 반도체소자의 콘택 형성방법
KR100590390B1 (ko) 플래쉬 메모리 소자의 제조방법
KR100316527B1 (ko) 플래시 메모리 제조방법
KR100283111B1 (ko) 반도체 소자의 제조방법
KR20050002424A (ko) 플래쉬 메모리 소자의 제조방법
KR100568424B1 (ko) 반도체 소자의 선택적 실리사이드 형성 방법
KR100880340B1 (ko) 플래쉬 메모리 소자의 제조 방법
KR20010063078A (ko) 캐패시터의 제조방법
KR20000051805A (ko) 반도체 메모리 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20110126

Year of fee payment: 7

LAPS Lapse due to unpaid annual fee