KR100466191B1 - 플래쉬 메모리 소자의 제조 방법 - Google Patents
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Abstract
본 발명은 플래쉬 메모리 소자의 제조 방법에 관한 것으로, 플로팅 게이트의 임계 치수를 플로팅 게이트의 임계 치수를 크게 하고 제 2 폴리실리콘막의 두께 또한 두껍게 하며 반응 가스의 유량비를 감소시켜 텅스텐 실리사이드막을 형성하거나, 제 2 폴리실리콘막을 단차가 해소될 수 있을 정도로 두껍게 형성한 후 전면 식각하여 평탄화시키고 텅스텐 실리사이드막을 형성하거나, 제 2 폴리실리콘막 및 텅스텐 실리사이드막을 적층한 후 질소 분위기에서의 열처리를 실시하거나, 제 2 폴리실리콘막 및 텅스텐 실리사이드막을 적층한 후 아르곤 또는 비소 이온 빔 처리를 실시함으로써 텅스텐 실리사이드막의 심 발생을 방지할 수 있어 워드라인의 면저항을 감소시켜 소자의 동작 속도를 향상시킬 수 있을 뿐만 아니라 커플링 비를 증가시켜 프로그램 및 소거 특성을 향상시킬 수 있어 소자의 수율을 향상시킬 수 있는 플래쉬 메모리 소자의 제조 방법이 제시된다.
Description
본 발명은 플래쉬 메모리 소자의 제조 방법에 관한 것으로, 특히 폴리실리콘막과 텅스텐 실리사이드막을 적층하여 콘트롤 게이트를 형성할 때 텅스텐 실리사이드막의 심 발생을 방지할 수 있는 플래쉬 메모리 소자의 제조 방법에 관한 것이다.
플래쉬 메모리 소자의 워드라인은 플래쉬 메모리 셀의 프로그램(program), 소거(erase) 및 독출(read)을 위한 바이어스가 인가되는 부분으로, 이 워드라인이 정상적으로 연결되지 않으면 셀의 프로그램, 소거 및 독출 동작시 공급되는 바이어스가 잘 전달되지 않아 셀이 정상적으로 동작되지 않는 문제점이 있다.
일반적인 플래쉬 메모리 소자의 워드라인은 플로팅 게이트, 유전체막 및 콘트롤 게이트를 적층하여 형성하는데, 플로팅 게이트는 폴리실리콘막으로 형성하고,콘트롤 게이트는 폴리실리콘막과 텅스텐 실리사이드막을 적층하여 형성한다. 그럼, 도 1을 이용하여 종래의 플래쉬 메모리 소자의 제조 방법을 설명하면 다음과 같다.
반도체 기판(11)의 소정 영역에 소자 분리막(12)을 형성하여 액티브 영역과 필드 영역을 확정한다. 전체 구조 상부에 터널 산화막(13) 및 제 1 폴리실리콘막(14)을 순차적으로 형성한다. 제 1 폴리실리콘막(14) 및 터널 산화막(13)의 소정 영역을 패터닝하여 플로팅 게이트 패턴을 형성한다. 이때, 플로팅 게이트 패턴은 소자 분리막(12)의 소정 영역과 중첩되도록 액티브 영역에 형성하는데, 임계 치수(critical dimension)가 0.190㎛ 정도되도록 형성한다. 전체 구조 상부에 유전체막(15), 제 2 폴리실리콘막(16), 텅스텐 실리사이드막(17) 및 반사 방지막(18)을 순차적으로 형성한다. 여기서, 유전체막(15)은 하부 산화막, 질화막 및 상부 산화막을 적층하여 형성하며, 제 2 폴리실리콘막(16)은 예를들어 700Å 정도의 두께로 형성한다. 또한, 텅스텐 실리사이드막(17)은 WF6가스와 SiH4가스를 각각 2.9sccm와 350sccm의 비율로 유입시켜 1500Å 정도의 두께로 형성한다. 이후, 반사 방지막(18)부터 터널 산화막(13)까지의 소정 영역을 패터닝하여 플로팅 게이트 및 콘트롤 게이트가 적층된 게이트를 형성한다.
그런데, 제 1 폴리실리콘막의 토폴로지에 의해 제 2 폴리실리콘막은 요철이 발생되어 형성되며, 이 때문에 텅스텐 실리사이드막을 형성할 때 스텝 커버러지가 나쁘기 때문에 결정 성장 방향이 다른 제 2 폴리실리콘막과 텅스텐 실리사이드막이만나는 곳에 얇은 결정 경계면, 즉 심(10)이 형성된다.
이러한 심은 텅스텐 실리사이드막을 형성한 후 PE-TEOS를 형성할 때 산소의 확산에 의해 산화막이 형성되어 형성되기도 하고, 이후 게이트를 패터닝하기 위한 식각 공정에서 게이트의 측벽이 노출된 상태에서 재산화 및 소오스/드레인을 형성하기 위한 건식 산화에 의해 심이 크게 성장하게 된다.
이러한 심은 워드라인의 면 저항을 증가시켜 소자의 동작 속도를 저하시킬 뿐만 아니라 커플링 비(coupling ratio)를 감소시키고, 프로그램 및 소거 시간을 증가시켜 소자의 수율을 저하시키게 된다.
본 발명의 목적은 텅스텐 실리사이드막을 형성할 때 심의 발생을 방지하여 소자의 수율을 향상시킬 수 있는 플래쉬 메모리 소자의 제조 방법을 제공하는데 있다.
본 발명의 다른 목적은 플로팅 게이트의 임계 치수와 제 2 폴리실리콘막의 두께에 따라 가스 유량비를 조절하여 텅스텐 실리사이드막의 심 발생을 방지할 수 있는 플래쉬 메모리 소자의 제조 방법을 제공하는데 있다.
본 발명의 또다른 목적은 제 2 폴리실리콘막을 단차를 제거할 수 있을 정도의 두께로 형성한 후 전면 식각하여 텅스텐 실리사이드막을 형성할 때 심의 발생을 방지할 수 있는 플래쉬 메모리 소자의 제조 방법을 제공하는데 있다.
본 발명의 또다른 목적은 텅스텐 실리사이드막을 형성한 후 열처리 또는 이온 빔 처리를 실시하여 텅스텐 실리사이드막의 심 발생을 방지할 수 있는 플래쉬 메모리 소자의 제조 방법을 제공하는데 있다.
본 발명의 제 1 실시 예에서는 종래보다 플로팅 게이트의 임계 치수를 증가시키고, 제 2 폴리실리콘막의 두께를 증가시켜 단차를 감소시키고, 가스 유량을 조절하여 텅스텐 실리사이드막을 형성하여 심을 개선한다. 이는 텅스텐 실리사이드막의 스텝 커버러지가 매우 열악하므로 가스 유량을 조절하여 형성하는 것만으로는 폴리실리콘막 수준의 스텝 커버러지를 확보하는 것은 불가능하기 때문이다.
본 발명의 제 2 실시 예에서는 제 2 폴리실리콘막을 단차를 제거할 수 있을 정도의 두께로 형성하고, 전면 식각하여 평탄화한 후 텅스텐 실리사이드막을 형성한다.
본 발명의 제 3 실시 예에서는 제 2 폴리실리콘막과 텅스텐 실리사이드막을 형성한 후 질소 분위기에서 열처리 공정을 실시함으로써 텅스텐 실리사이드막을 결정화시켜 심의 발생을 억제한다. 그 원리를 설명하면 다음과 같다. 제 2 폴리실리콘막은 550℃ 정도의 온도에서 증착된 비정질 실리콘막이며, 텅스텐 실리사이드막 또한 390℃ 정도의 온도에서 증착되어 비정질 상태를 유지하는 부분이 상당히 크기 때문에 재산화 공정과 소오스/드레인을 형성하기 위해 주입된 불순물의 확산을 위한 열처리 공정전까지 비정질 상태를 유지하게 된다. 따라서, 불안정한 계면이 상존하게 되므로 텅스텐 실리사이드막을 형성한 후 산화에 보다 민감하게 반응하여 재산화와 소오스/드레인을 형성하기 위해 주입된 불순물을 확산시키기 위한 열처리공정에서 결정화와 산화가 동시에 이루어짐으로써 심 부분이 훨씬 취약해진다. 이에 대하여 텅스텐 실리사이드막과 제 2 폴리실리콘막을 결정화시킬 수 있는 온도인 600℃ 이상에서 질소를 이용한 열처리 공정을 실시함으로써 텅스텐 실리사이드막의 심 발생 부분을 결정화시켜 심을 제거할 수 있다.
도 1은 종래의 플래쉬 메모리 소자의 제조 방법을 설명하기 위해 도시한 소자의 단면도.
도 2는 본 발명의 제 1 실시 예에 따른 플래쉬 메모리 소자의 제조 방법을 설명하기 위해 도시한 소자의 단면도.
도 3(a) 및 도 3(b)는 본 발명의 제 2 실시 예에 따른 플래쉬 메모리 소자의 제조 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도.
도 4(a) 및 도 4(b)는 본 발명의 제 3 실시 예에 따른 플래쉬 메모리 소자의 제조 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
11, 21, 31 및 41 : 반도체 기판
12, 22, 32 및 42 : 소자 분리막
13, 23, 33 및 43 : 터널 산화막
14, 24, 34 및 44 : 제 1 폴리실리콘막
15, 25, 35 및 45 : 유전체막
16, 26, 36 및 46 : 제 2 폴리실리콘막
17, 27, 37 및 47 : 텅스텐 실리사이드막
18, 28, 38 및 48 : 반사 방지막
10 : 심
본 발명의 제 1 실시 예에 따른 플래쉬 메모리 소자의 제조 방법은 소정 영역에 소자 분리막이 형성된 반도체 기판 상부에 터널 산화막 및 제 1 폴리실리콘막을 형성한 후 패터닝하는 단계와, 전체 구조 상부에 유전체막 및 제 2 폴리실리콘막을 형성하는 단계와, 상기 제 2 폴리실리콘막 상부에 제 2 폴리실리콘막의 두께와 플로팅 게이트의 임계 치수에 따라 WF6가스와 SiH4가스의 유입량을 조절하여 텅스텐 실리사이드막을 형성하는 단계와, 상기 텅스텐 실리사이드막 상부에 반사 방지막을 형성하는 단계와, 상기 반사 방지막부터 상기 터널 산화막까지의 소정 영역을 식각하여 플로팅 게이트와 콘트롤 게이트가 적층된 게이트를 형성하는 단계를 포함하여 이루어진 것을 특징으로 한다.
본 발명의 제 2 실시 예에 따른 플래쉬 메모리 소자의 제조 방법은 소정 영역에 소자 분리막이 형성된 반도체 기판 상부에 터널 산화막 및 제 1 폴리실리콘막을 형성한 후 패터닝하는 단계와, 전체 구조 상부에 유전체막 및 제 2 폴리실리콘막을 형성하는 단계와, 상기 제 2 폴리실리콘막을 전면 식각하여 평탄화시키는 단계와, 전체 구조 상부에 텅스텐 실리사이드막 및 반사 방지막을 형성하는 단계와, 상기 반사 방지막부터 상기 터널 산화막까지의 소정 영역을 식각하여 플로팅 게이트와 콘트롤 게이트가 적층된 게이트를 형성하는 단계를 포함하여 이루어진 것을 특징으로 한다.
본 발명의 제 3 실시 예에 따른 플래쉬 메모리 소자의 제조 방법은 소정 영역에 소자 분리막이 형성된 반도체 기판 상부에 터널 산화막 및 제 1 폴리실리콘막을 형성한 후 패터닝하는 단계와, 전체 구조 상부에 유전체막, 제 2 폴리실리콘막 및 텅스텐 실리사이드막을 순차적으로 형성하는 단계와, 열처리 공정을 실시하여 상기 텅스텐 실리사이드막 및 상기 제 2 폴리실리콘막을 결정화시키는 단계와, 상기 반사 방지막부터 상기 터널 산화막까지의 소정 영역을 식각하여 플로팅 게이트와 콘트롤 게이트가 적층된 게이트를 형성하는 단계를 포함하여 이루어진 것을 특징으로 한다.
본 발명의 제 4 실시 예에 따른 플래쉬 메모리 소자의 제조 방법은 소정 영역에 소자 분리막이 형성된 반도체 기판 상부에 터널 산화막 및 제 1 폴리실리콘막을 형성한 후 패터닝하는 단계와, 전체 구조 상부에 유전체막, 제 2 폴리실리콘막 및 텅스텐 실리사이드막을 순차적으로 형성하는 단계와, 이온 빔 처리를 실시하여 상기 텅스텐 실리사이드막 및 상기 제 2 폴리실리콘막을 결정화시키는 단계와, 상기 반사 방지막부터 상기 터널 산화막까지의 소정 영역을 식각하여 플로팅 게이트와 콘트롤 게이트가 적층된 게이트를 형성하는 단계를 포함하여 이루어진 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써 본 발명을 상세히 설명한다. 그러나, 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하며, 이 기술 분야에서 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 또한, 도면상에서 동일 부호는 동일 요소를 지칭한다.
도 2는 본 발명의 제 1 실시 예에 따른 플래쉬 메모리 소자의 제조 방법을 설명하기 위해 도시한 소자의 단면도이다.
반도체 기판(21)의 소정 영역에 소자 분리막(22)을 형성하여 액티브 영역과 필드 영역을 확정한다. 전체 구조 상부에 터널 산화막(23) 및 제 1 폴리실리콘막(24)을 순차적으로 형성한다. 제 1 폴리실리콘막(24) 및 터널 산화막(23)의 소정 영역을 식각하여 플로팅 게이트 패턴을 형성한다. 이때, 플로팅 게이트 패턴은 소자 분리막(22)의 소정 영역과 중첩되도록 액티브 영역에 형성하는데, 임계 치수가 종래보다 큰 0.195∼0.198㎛ 정도되도록 형성한다. 전체 구조 상부에 하부 산화막, 질화막 및 상부 산화막을 각각 40Å, 60Å 및 40Å 정도의 두께로 적층하여 유전체막(25)을 형성한 후 제 2 폴리실리콘막(26)을 종래보다 두꺼운 1000∼1200Å 정도의 두께로 형성한다. 그리고, 전체 구조 상부에 텅스텐 실리사이드막(27) 및 반사 방지막(28)을 순차적으로 형성한다. 여기서, 텅스텐 실리사이드막(27)은 제 2 폴리실리콘막(26)의 두께와 플로팅 게이트의 임계 치수에 따라 WF6가스와 SiH4가스의 비율을 조절하여 형성한다. 예를들어, 제 2 폴리실리콘막(26)의 두께가 1000Å이고 플로팅 게이트의 임계 치수가 0.198㎛인 경우 WF6가스와 SiH4가스를 4.5∼4.9sccm과 430∼470sccm의 비율로 유입시켜 텅스텐 실리사이드막(27)을 형성하며, 제 2 폴리실리콘막(26)의 두께가 1200Å이고 플로팅 게이트의 임계 치수가 0.197㎛인 경우 WF6가스와 SiH4가스를 1.7∼2.1sccm과 330∼370sccm의 비율로 유입시켜 텅스텐 실리사이드막(27)을 형성한다. 또한, 제 2 폴리실리콘막(26)의 두께가 1000Å이고 플로팅 게이트의 임계 치수가 0.195㎛인 경우 WF6가스와 SiH4가스를 3.5∼3.9sccm과 280∼320sccm의 비율로 유입시켜 텅스텐 실리사이드막(27)을 형성하며, 제 2 폴리실리콘막(26)의 두께가 1200Å이고 플로팅 게이트의 임계 치수가 0.198㎛인 경우 WF6가스와 SiH4가스를 2.8∼3.2sccm과 430∼470sccm의 비율로 유입시켜 텅스텐 실리사이드막(27)을 형성한다. 즉, 플로팅 게이트의 임계 치수를 종래보다 크게 하고, 제 2 폴리실리콘막(26)의 두께 또한 종래보다 두껍게 형성하며, 반응 가스의 유량비를 종래보다 감소시켜 텅스텐 실리사이드막(27)을 형성한다. 이후, 반사 방지막(28)부터 터널 산화막(23)까지의 소정 영역을 패터닝하여 플로팅 게이트 및 콘트롤 게이트가 적층된 게이트를 형성한다.
도 3(a) 및 도 3(b)는 본 발명의 제 2 실시 예에 따른 플래쉬 메모리 소자의제조 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도이다.
도 3(a)를 참조하면, 반도체 기판(31)의 소정 영역에 소자 분리막(32)을 형성하여 액티브 영역과 필드 영역을 확정한다. 전체 구조 상부에 터널 산화막(33) 및 제 1 폴리실리콘막(34)을 순차적으로 형성한다. 제 1 폴리실리콘막(34) 및 터널 산화막(33)의 소정 영역을 식각하여 플로팅 게이트 패턴을 형성한다. 이때, 플로팅 게이트 패턴은 소자 분리막(32)의 소정 영역과 중첩되도록 액티브 영역에 형성한다. 전체 구조 상부에 하부 산화막, 질화막 및 상부 산화막을 적층하여 유전체막(35)을 형성한 후 그 상부에 제 2 폴리실리콘막(36)을 단차를 완전히 제거할 수 있는 두께, 예를들어 1500Å 정도의 두께로 형성한다.
도 3(b)를 참조하면, 전면 식각 공정을 실시하여 제 2 폴리실리콘막(36)을 평탄화시킨 후 전체 구조 상부에 텅스텐 실리사이드막(37) 및 반사 방지막(38)을 순차적으로 형성한다. 그리고, 반사 방지막(38)부터 터널 산화막(33)까지의 소정 영역을 패터닝하여 플로팅 게이트 및 콘트롤 게이트가 적층된 게이트를 형성한다.
도 4(a) 및 도 4(b)는 본 발명의 제 3 실시 예에 따른 플래쉬 메모리 소자의 제조 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도이다.
도 4(a)를 참조하면, 반도체 기판(41)의 소정 영역에 소자 분리막(42)을 형성하여 액티브 영역과 필드 영역을 확정한다. 전체 구조 상부에 터널 산화막(43) 및 제 1 폴리실리콘막(44)을 순차적으로 형성한다. 제 1 폴리실리콘막(44) 및 터널 산화막(43)의 소정 영역을 식각하여 플로팅 게이트 패턴을 형성한다. 이때, 플로팅게이트 패턴은 소자 분리막(42)의 소정 영역과 중첩되도록 액티브 영역에 형성한다. 전체 구조 상부에 하부 산화막, 질화막 및 상부 산화막을 적층하여 유전체막(45)을 형성한 후 그 상부에 제 2 폴리실리콘막(46) 및 텅스텐 실리사이드막(47)을 형성한다. 그리고, 600℃ 이상의 온도와 질소 분위기에서 열처리 공정을 실시하여 텅스텐 실리사이드막(47)과 제 2 폴리실리콘막(46)을 결정화시킨다. 이에 의해 텅스텐 실리사이드막(47)의 심 발생 부분이 결정화되어 심의 발생을 억제할 수 있다.
도 4(b)를 참조하면, 텅스텐 실리사이드막(47) 상부에 반사 방지막(48)을 형성한다. 그리고, 반사 방지막(48)부터 터널 산화막(43)까지의 소정 영역을 패터닝하여 플로팅 게이트 및 콘트롤 게이트가 적층된 게이트를 형성한다.
본 발명의 제 4 실시 예로서, 텅스텐 실리사이드막을 형성한 후 아르곤 또는 비소를 이용한 이온 빔 처리를 실시할 수도 있다. 이 경우 텅스텐 실리사이드막의 심 발생 부분의 준안정한 상태의 결정 구조를 파괴하는 효과를 가져와 심 발생을 방지할 수 있다.
상술한 바와 같이 본 발명에 의하면 텅스텐 실리사이드막의 심 발생을 방지할 수 있어 워드라인의 면저항을 감소시켜 소자의 동작 속도를 향상시킬 수 있을 뿐만 아니라 커플링 비를 증가시켜 프로그램 및 소거 특성을 향상시킬 수 있어 소자의 수율을 향상시킬 수 있다.
Claims (13)
- 소정 영역에 소자 분리막이 형성된 반도체 기판 상부에 터널 산화막 및 제 1 폴리실리콘막을 형성한 후 패터닝하는 단계;전체 구조 상부에 유전체막 및 제 2 폴리실리콘막을 형성하는 단계;상기 제 2 폴리실리콘막 상부에 제 2 폴리실리콘막의 두께와 플로팅 게이트의 임계 치수에 따라 WF6가스와 SiH4가스의 유입량을 조절하여 텅스텐 실리사이드막을 형성하는 단계;상기 텅스텐 실리사이드막 상부에 반사 방지막을 형성하는 단계; 및상기 반사 방지막부터 상기 터널 산화막까지의 소정 영역을 식각하여 플로팅 게이트와 콘트롤 게이트가 적층된 게이트를 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 플래쉬 메모리 소자의 제조 방법.
- 제 1 항에 있어서, 상기 플로팅 게이트는 그 임계 치수가 0.195 내지 0.198㎛ 정도되도록 형성하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조 방법.
- 제 1 항에 있어서, 상기 제 2 폴리실리콘막은 1000 내지 1200Å 정도의 두께로 형성하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조 방법.
- 제 1 항에 있어서, 상기 WF6가스와 SiH4가스는 상기 제 2 폴리실리콘막의 두께가 1000Å이고 상기 플로팅 게이트의 임계 치수가 0.198㎛인 경우 4.5 내지 4.9sccm과 430 내지 490sccm의 비율로 유입시키는 것을 특징으로 하는 플래쉬 메모리 소자의 제조 방법.
- 제 1 항에 있어서, 상기 WF6가스와 SiH4가스는 상기 제 2 폴리실리콘막의 두께가 1200Å이고 상기 플로팅 게이트의 임계 치수가 0.197㎛인 경우 1.7 내지 2.1sccm과 330 내지 370sccm의 비율로 유입시키는 것을 특징으로 하는 플래쉬 메모리 소자의 제조 방법.
- 제 1 항에 있어서, 상기 WF6가스와 SiH4가스는 상기 제 2 폴리실리콘막의 두께가 1000Å이고 상기 플로팅 게이트의 임계 치수가 0.195㎛인 경우 3.5 내지 3.9sccm과 280 내지 320sccm의 비율로 유입시키는 것을 특징으로 하는 플래쉬 메모리 소자의 제조 방법.
- 제 1 항에 있어서, 상기 WF6가스와 SiH4가스는 상기 제 2 폴리실리콘막의 두께가 1200Å이고 플로팅 게이트의 임계 치수가 0.198㎛인 경우 2.8 내지 3.2sccm과 430 내지 470sccm의 비율로 유입시키는 것을 특징으로 하는 플래쉬 메모리 소자의 제조 방법.
- 소정 영역에 소자 분리막이 형성된 반도체 기판 상부에 터널 산화막 및 제 1 폴리실리콘막을 형성한 후 패터닝하는 단계;전체 구조 상부에 유전체막을 형성하고, 상기 유전체막 상부에 제 2 폴리실리콘막을 단차가 완전히 해소될 수 있는 두께로 형성하는 단계;상기 제 2 폴리실리콘막을 전면 식각하여 평탄화시키는 단계;전체 구조 상부에 텅스텐 실리사이드막 및 반사 방지막을 형성하는 단계; 및상기 반사 방지막부터 상기 터널 산화막까지의 소정 영역을 식각하여 플로팅 게이트와 콘트롤 게이트가 적층된 게이트를 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 플래쉬 메모리 소자의 제조 방법.
- 삭제
- 소정 영역에 소자 분리막이 형성된 반도체 기판 상부에 터널 산화막 및 제 1 폴리실리콘막을 형성한 후 패터닝하는 단계;전체 구조 상부에 유전체막, 제 2 폴리실리콘막, 텅스텐 실리사이드막 및 반사 방지막을 순차적으로 형성하는 단계;열처리 공정을 실시하여 상기 텅스텐 실리사이드막 및 상기 제 2 폴리실리콘막을 결정화시키는 단계; 및상기 반사 방지막부터 상기 터널 산화막까지의 소정 영역을 식각하여 플로팅 게이트와 콘트롤 게이트가 적층된 게이트를 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 플래쉬 메모리 소자의 제조 방법.
- 제 10 항에 있어서, 상기 열처리 공정은 600℃ 이상의 온도와 질소 분위기에서 실시하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조 방법.
- 소정 영역에 소자 분리막이 형성된 반도체 기판 상부에 터널 산화막 및 제 1 폴리실리콘막을 형성한 후 패터닝하는 단계;전체 구조 상부에 유전체막, 제 2 폴리실리콘막, 텅스텐 실리사이드막 및 반사 방지막을 순차적으로 형성하는 단계;이온 빔 처리를 실시하여 상기 텅스텐 실리사이드막 및 상기 제 2 폴리실리콘막을 결정화시키는 단계; 및상기 반사 방지막부터 상기 터널 산화막까지의 소정 영역을 식각하여 플로팅 게이트와 콘트롤 게이트가 적층된 게이트를 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 플래쉬 메모리 소자의 제조 방법.
- 제 12 항에 있어서, 상기 이온 빔 처리는 아르곤 또는 비소 이온을 이용하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조 방법.
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