JPH0738443B2 - 半導体装置 - Google Patents
半導体装置Info
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- JPH0738443B2 JPH0738443B2 JP60255417A JP25541785A JPH0738443B2 JP H0738443 B2 JPH0738443 B2 JP H0738443B2 JP 60255417 A JP60255417 A JP 60255417A JP 25541785 A JP25541785 A JP 25541785A JP H0738443 B2 JPH0738443 B2 JP H0738443B2
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- Japan
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- film
- sio
- insulating film
- gate electrode
- refractory metal
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Description
【発明の詳細な説明】 〔概要〕 高融点金属シリサイドよりなるゲート電極と、ゲート電
極上を覆う二酸化シリコン系の絶縁膜との間に、高融点
金属の拡散を阻止する機能を持った窒化シリコン膜を介
在させ、高温処理等によって高融点金属が絶縁膜内に拡
散し、その絶縁性を低下させるのを防止する。
極上を覆う二酸化シリコン系の絶縁膜との間に、高融点
金属の拡散を阻止する機能を持った窒化シリコン膜を介
在させ、高温処理等によって高融点金属が絶縁膜内に拡
散し、その絶縁性を低下させるのを防止する。
本発明は半導体装置に係り、特に高融点金属シリサイド
よりなるゲート電極上を覆う絶縁膜の構造に関する。
よりなるゲート電極上を覆う絶縁膜の構造に関する。
半導体集積回路装置においては素子が微細化されその高
密度高集積化が進むに従って、電極配線もその幅が極度
に微細化され、かつその長さも長大化して来ている。
密度高集積化が進むに従って、電極配線もその幅が極度
に微細化され、かつその長さも長大化して来ている。
かかる状況において、導電性も付与した多結晶シリコン
層を材料として用いていた特に従来の多結晶シリコンよ
りなるゲート電極は多結晶シリコンの比抵抗が500μΩc
m程度にしか低下出来ないためその抵抗が増大し、これ
によって半導体集積回路装置の動作速度を低下せしめる
という問題を生じて来た。
層を材料として用いていた特に従来の多結晶シリコンよ
りなるゲート電極は多結晶シリコンの比抵抗が500μΩc
m程度にしか低下出来ないためその抵抗が増大し、これ
によって半導体集積回路装置の動作速度を低下せしめる
という問題を生じて来た。
このため、多結晶シリコンに比べ１桁以上低い比抵抗が
得られる高融点金属のシリサイドが多結晶シリコンに替
わるゲート電極の材料として実用され始めている。
得られる高融点金属のシリサイドが多結晶シリコンに替
わるゲート電極の材料として実用され始めている。
第３図は高融点金属シリサイドよりなるゲート電極を用
いた半導体装置の従来構造をMOSトランジスタによって
模式的に示した断面図である。
いた半導体装置の従来構造をMOSトランジスタによって
模式的に示した断面図である。
同図において、51はP-型シリコン基板、52はフィールド
二酸化シリコン（SiO2）膜、53はＰ型チャネルストッ
パ、54はゲートSiO2膜、55はメタルシリサイド例えばタ
ングステンシリサイド（WSi2）ゲート電極、56はn+型ソ
ース領域、57はn+型ドレイン領域、58はSiO2層間絶縁
膜、59はコンタクト窓、60a,60bはソース若しくはドレ
イン領域に接続する上層の配線を示す。
二酸化シリコン（SiO2）膜、53はＰ型チャネルストッ
パ、54はゲートSiO2膜、55はメタルシリサイド例えばタ
ングステンシリサイド（WSi2）ゲート電極、56はn+型ソ
ース領域、57はn+型ドレイン領域、58はSiO2層間絶縁
膜、59はコンタクト窓、60a,60bはソース若しくはドレ
イン領域に接続する上層の配線を示す。
同図に示されるように従来の構造においては、高融点金
属シリサイドよりなるゲート電極、即ちWSi2ゲート電極
55上には直ちにSiO2よりなる層間絶縁膜58若しくは図示
しないSiO2を主成分とする燐珪酸ガラス（PSG）よりな
る層間絶縁膜が形成されていた。
属シリサイドよりなるゲート電極、即ちWSi2ゲート電極
55上には直ちにSiO2よりなる層間絶縁膜58若しくは図示
しないSiO2を主成分とする燐珪酸ガラス（PSG）よりな
る層間絶縁膜が形成されていた。
しかし上記従来の構造においては、高融点金属シリサイ
ドよりなるゲート電極上に上記SiO2層間絶縁膜或いはPS
G層間絶縁膜を気相成長する際の熱処理、PSG層間絶縁膜
をリフローする際の熱処理等において、高融点金属シリ
サイドとSiO2中のO2が反応し、遊離した高融点金属即ち
上記の例においてはタングステン（Ｗ）が層間絶縁膜中
に拡散し、その絶縁性を低下させるという問題があっ
た。
ドよりなるゲート電極上に上記SiO2層間絶縁膜或いはPS
G層間絶縁膜を気相成長する際の熱処理、PSG層間絶縁膜
をリフローする際の熱処理等において、高融点金属シリ
サイドとSiO2中のO2が反応し、遊離した高融点金属即ち
上記の例においてはタングステン（Ｗ）が層間絶縁膜中
に拡散し、その絶縁性を低下させるという問題があっ
た。
上記問題点は本発明により、高融点金属シリサイドより
なるゲート電極と、二酸化シリコン又は二酸化シリコン
を主成分とする絶縁膜との間に絶縁膜中への高融点金属
の拡散を阻止する窒化シリコン膜が介在されることを特
徴とする半導体装置によって解決される。
なるゲート電極と、二酸化シリコン又は二酸化シリコン
を主成分とする絶縁膜との間に絶縁膜中への高融点金属
の拡散を阻止する窒化シリコン膜が介在されることを特
徴とする半導体装置によって解決される。
即ち本発明では、高融点金属シリサイドよりなるゲート
電極と、これを覆うSiO2層間絶縁膜或いはPSG層間絶縁
膜等の絶縁膜との間に、高融点金属と反応せずこれを阻
止する効果を有する絶縁膜として窒化シリコン膜を介在
せしめてSiO2絶縁膜を高融点金属シリサイドよりなるゲ
ート電極から遊離させている。これによって従来の如く
絶縁膜の成長或いはリフロー処理等に際しての熱処理
で、高融点金属シリサイドとSiO2絶縁膜が反応してSiO2
絶縁膜内に遊離した高融点金属が拡散し、その絶縁性を
低下せしめるという現象を防止することが出来る。
電極と、これを覆うSiO2層間絶縁膜或いはPSG層間絶縁
膜等の絶縁膜との間に、高融点金属と反応せずこれを阻
止する効果を有する絶縁膜として窒化シリコン膜を介在
せしめてSiO2絶縁膜を高融点金属シリサイドよりなるゲ
ート電極から遊離させている。これによって従来の如く
絶縁膜の成長或いはリフロー処理等に際しての熱処理
で、高融点金属シリサイドとSiO2絶縁膜が反応してSiO2
絶縁膜内に遊離した高融点金属が拡散し、その絶縁性を
低下せしめるという現象を防止することが出来る。
以下本発明を図示実施例により、具体的に説明する。
第１図は本発明の構造の一実施例を模式的に示す側断面
図で、第２図（ａ）〜（ｆ）はその実施例を構成するた
めの工程断面図である。
図で、第２図（ａ）〜（ｆ）はその実施例を構成するた
めの工程断面図である。
本発明の構造をMOSトランジスタに適用した一実施例を
示す第１図において、１はP-型シリコン基板、２はフィ
ールドSiO2膜、３はＰ型チャネルストッパ、４はゲート
SiO2膜、５はタングステンシリサイド（WSi2）ゲート電
極、６はn+型ソース領域、７はn+型ドレイン領域、８は
タングステン（Ｗ）の拡散を阻止する厚さ2000Å程度の
窒化シリコン（Si3N4）膜、９は厚さ2000Å程度のSiO2
層間絶縁膜、10はコンタクト窓、11a,11bはアルミニウ
ム等よりなるソース配線及びドレイン配線を示す。
示す第１図において、１はP-型シリコン基板、２はフィ
ールドSiO2膜、３はＰ型チャネルストッパ、４はゲート
SiO2膜、５はタングステンシリサイド（WSi2）ゲート電
極、６はn+型ソース領域、７はn+型ドレイン領域、８は
タングステン（Ｗ）の拡散を阻止する厚さ2000Å程度の
窒化シリコン（Si3N4）膜、９は厚さ2000Å程度のSiO2
層間絶縁膜、10はコンタクト窓、11a,11bはアルミニウ
ム等よりなるソース配線及びドレイン配線を示す。
本発明に係る半導体装置においては同図に示すように、
高融点金属シリサイド例えばWSi2ゲート電極５上に気相
成長されるSiO2層間絶縁膜９または図示しないPSG層間
絶縁膜の間に、高融点金属の拡散阻止用絶縁層として20
00Å程度の厚さのSi3N4膜８が介在せしめられる。
高融点金属シリサイド例えばWSi2ゲート電極５上に気相
成長されるSiO2層間絶縁膜９または図示しないPSG層間
絶縁膜の間に、高融点金属の拡散阻止用絶縁層として20
00Å程度の厚さのSi3N4膜８が介在せしめられる。
このSi3N4層８は酸素原子を含まないために1100℃以下
の温度では、高融点金属シリサイド、即ちWSi2と反応し
て高融点金属即ちＷを遊離せしめることがない。従って
SiO2層間絶縁膜９内に高融点金属、即ちＷが拡散される
ことがなくなるのでSiO2層間絶縁膜９の絶縁性は充分に
確保される。
の温度では、高融点金属シリサイド、即ちWSi2と反応し
て高融点金属即ちＷを遊離せしめることがない。従って
SiO2層間絶縁膜９内に高融点金属、即ちＷが拡散される
ことがなくなるのでSiO2層間絶縁膜９の絶縁性は充分に
確保される。
次に上記本発明の従来例を実現するための工程を第２図
（ａ）〜（ｆ）の工程断面図によって説明する。
（ａ）〜（ｆ）の工程断面図によって説明する。
第２図（ａ）参照 即ち通常の方法によりP-型シリコン基板１面にフィール
ドSiO2膜２及びＰ型チャネルストッパによって分離され
た素子配設領域を形成し、熱酸化によりゲートSiO2膜４
を形成し、基板上に通常のスパッタリング法或いは同時
スパッタ法により厚さ4000Å程度のWSi2105を形成し、
通常の化学気相成長（CVD）法により厚さ2000Å程度の
第１のSi3N4膜108を形成し、通常のCVD法により厚さ200
0Å程度の第１のSiO2膜109を形成する。
ドSiO2膜２及びＰ型チャネルストッパによって分離され
た素子配設領域を形成し、熱酸化によりゲートSiO2膜４
を形成し、基板上に通常のスパッタリング法或いは同時
スパッタ法により厚さ4000Å程度のWSi2105を形成し、
通常の化学気相成長（CVD）法により厚さ2000Å程度の
第１のSi3N4膜108を形成し、通常のCVD法により厚さ200
0Å程度の第１のSiO2膜109を形成する。
第２図（ｂ）参照 次いで図示しないレジストパターンをマスクとし、通常
のリアクティブ・イオンエッチング（RIE）処理により
パターニングを行なって、ゲートSiO2膜４を下部に有
し、上記第１のSi3N4膜108と第１のSiO2膜109を上部を
有するWSi2ゲート電極５を形成し、次いでWSi2ゲート電
極５をマスクとして不純物のイオン注入を行なってn+型
ソース領域６及びn+型ドレイン領域７を形成する。
のリアクティブ・イオンエッチング（RIE）処理により
パターニングを行なって、ゲートSiO2膜４を下部に有
し、上記第１のSi3N4膜108と第１のSiO2膜109を上部を
有するWSi2ゲート電極５を形成し、次いでWSi2ゲート電
極５をマスクとして不純物のイオン注入を行なってn+型
ソース領域６及びn+型ドレイン領域７を形成する。
上記RIE処理において、SiO2膜に対してCHF3が、Si3N4膜
に対してCF4＋O2が、WSi2層に対してCCI4が、それぞれ
エッチングガスの一例として用いられる。
に対してCF4＋O2が、WSi2層に対してCCI4が、それぞれ
エッチングガスの一例として用いられる。
第２図（ｃ）参照 次いで通常のCVD法により上記基板上に厚さ2000Å程度
の第２図のSi3N4膜208を形成する。
の第２図のSi3N4膜208を形成する。
第２図（ｄ）参照 次いで、CF4＋O2ガスを用いるRIE処理によりSiO2膜109
が表出するまで全面エッチングする。ここでWSi2ゲート
電極５及びその上部の第１のSi3N4膜108と第１のSiO2膜
109の側面に第２のSi3N4膜208によるサイドウォールが
形成される。
が表出するまで全面エッチングする。ここでWSi2ゲート
電極５及びその上部の第１のSi3N4膜108と第１のSiO2膜
109の側面に第２のSi3N4膜208によるサイドウォールが
形成される。
第２図（ｅ）参照 次いで通常のCVD法により上記基板上に厚さ2000Å程度
の第２のSiO2膜209を形成する。
の第２のSiO2膜209を形成する。
なおここでWSi2ゲート電極５と、第１のSiO2膜109及び
第２のSiO2膜209との間に第１のSi3N4膜108及び第２のS
i3N4膜208よりなるＷの拡散を阻止する層が介在せしめ
られた構造が完成する。
第２のSiO2膜209との間に第１のSi3N4膜108及び第２のS
i3N4膜208よりなるＷの拡散を阻止する層が介在せしめ
られた構造が完成する。
第２図（ｆ）参照 次いでさらにCHF3ガスを用いるRIE処理により第１のSiO
2膜109が表出するまで全面エッチングする。この工程で
WSi2ゲート電極５の側面部には第２のSiO3膜209よりな
るサイドウォールが形成され、WSi2ゲート電極配線５を
覆う層間SiO2膜（第１のSiO2膜109と第２のSiO2膜209よ
りなる）はほぼ一様な厚さになる。
2膜109が表出するまで全面エッチングする。この工程で
WSi2ゲート電極５の側面部には第２のSiO3膜209よりな
るサイドウォールが形成され、WSi2ゲート電極配線５を
覆う層間SiO2膜（第１のSiO2膜109と第２のSiO2膜209よ
りなる）はほぼ一様な厚さになる。
なおこの工程を経た場合にはソース・ドレイン領域6,7
上の層間SiO2膜が無くなるので、この領域には新たな絶
縁膜を形成する必要が生ずる。
上の層間SiO2膜が無くなるので、この領域には新たな絶
縁膜を形成する必要が生ずる。
上記実施例においては、本発明をタングステンシリサイ
ドよりなるゲート電極を有する半導体装置について説明
したが、本発明はモリブデンシリサイド，チタンシリサ
イド等、他の高融点金属シリサイドゲート電極を有する
半導体装置にも適用される。
ドよりなるゲート電極を有する半導体装置について説明
したが、本発明はモリブデンシリサイド，チタンシリサ
イド等、他の高融点金属シリサイドゲート電極を有する
半導体装置にも適用される。
以上説明のように本発明に係る半導体装置においては、
高融点金属シリサイドよりなるゲート電極上に気相成長
されるSiO2層間絶縁膜又はPSG等のSiO2を主成分とする
層間絶縁膜との間に、高融点金属シリサイドと反応して
高融点金属を遊離させるのを防止するための高融点金属
の拡散阻止層として機能するSi3N4の絶縁膜が介在せし
められる。
高融点金属シリサイドよりなるゲート電極上に気相成長
されるSiO2層間絶縁膜又はPSG等のSiO2を主成分とする
層間絶縁膜との間に、高融点金属シリサイドと反応して
高融点金属を遊離させるのを防止するための高融点金属
の拡散阻止層として機能するSi3N4の絶縁膜が介在せし
められる。
そのため、SiO2若しくはSiO2を主成分として層間絶縁膜
中に高融点金属が拡散されることがなくなるので、層間
絶縁膜の絶縁性は充分に確保される。
中に高融点金属が拡散されることがなくなるので、層間
絶縁膜の絶縁性は充分に確保される。
従って本発明は、高融点金属シリサイドよりなるゲート
電極を有する半導体装置の、製造歩留り及び信頼性を向
上する効果を有する。
電極を有する半導体装置の、製造歩留り及び信頼性を向
上する効果を有する。
第１図は本発明の構造の一実施例を模式的に示す側断面
図、 第２図（ａ）〜（ｆ）は本発明の実施例を構成するため
の工程断面図、 第３図は従来の構造の模式側断面図である。 図において、 １はP-型シリコン基板、 ２はフィールドSiO2膜、 ３はＰ型チャネルストッパ、 ４はゲートSiO2膜、 ５はWSi2ゲート電極、 ６はn+型ソース領域、 ７はn+型ドレイン領域、 ８はＷの拡散を阻止するSi3N4膜、 ９はSiO2層間絶縁膜、 10はコンタクト窓、 11a,11bはアルミニウム配線 をそれぞれ示す。
図、 第２図（ａ）〜（ｆ）は本発明の実施例を構成するため
の工程断面図、 第３図は従来の構造の模式側断面図である。 図において、 １はP-型シリコン基板、 ２はフィールドSiO2膜、 ３はＰ型チャネルストッパ、 ４はゲートSiO2膜、 ５はWSi2ゲート電極、 ６はn+型ソース領域、 ７はn+型ドレイン領域、 ８はＷの拡散を阻止するSi3N4膜、 ９はSiO2層間絶縁膜、 10はコンタクト窓、 11a,11bはアルミニウム配線 をそれぞれ示す。
Claims (1)
- 【請求項１】高融点金属シリサイドよりなるゲート電極
と、二酸化シリコン又は二酸化シリコンを主成分とする
絶縁膜との間に絶縁膜中への高融点金属の拡散を阻止す
る窒化シリコン膜が介在されることを特徴とする半導体
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60255417A JPH0738443B2 (ja) | 1985-11-14 | 1985-11-14 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60255417A JPH0738443B2 (ja) | 1985-11-14 | 1985-11-14 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62114231A JPS62114231A (ja) | 1987-05-26 |
| JPH0738443B2 true JPH0738443B2 (ja) | 1995-04-26 |
Family
ID=17278468
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60255417A Expired - Lifetime JPH0738443B2 (ja) | 1985-11-14 | 1985-11-14 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0738443B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2502695B2 (ja) * | 1988-07-26 | 1996-05-29 | 松下電器産業株式会社 | 半導体装置の製造方法 |
| EP0409107B1 (en) * | 1989-07-18 | 1996-09-25 | Sony Corporation | A nonvolatile semiconductor memory device and a method of manufacturing thereof |
| JPH04102357A (ja) * | 1990-08-22 | 1992-04-03 | Mitsubishi Electric Corp | 半導体装置 |
| WO2007116982A1 (ja) * | 2006-04-06 | 2007-10-18 | Nec Corporation | 半導体装置及びその製造方法 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53148281A (en) * | 1977-05-30 | 1978-12-23 | Hitachi Ltd | Semiconductor device |
| JPS55138859A (en) * | 1979-04-16 | 1980-10-30 | Nec Corp | Multilayer wiring type semiconductor device |
| JPS60116137A (ja) * | 1983-11-29 | 1985-06-22 | Seiko Instr & Electronics Ltd | 半導体装置用多層膜 |
| JPS60153164A (ja) * | 1984-01-20 | 1985-08-12 | Nec Corp | 半導体装置 |
-
1985
- 1985-11-14 JP JP60255417A patent/JPH0738443B2/ja not_active Expired - Lifetime
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53148281A (en) * | 1977-05-30 | 1978-12-23 | Hitachi Ltd | Semiconductor device |
| JPS55138859A (en) * | 1979-04-16 | 1980-10-30 | Nec Corp | Multilayer wiring type semiconductor device |
| JPS60116137A (ja) * | 1983-11-29 | 1985-06-22 | Seiko Instr & Electronics Ltd | 半導体装置用多層膜 |
| JPS60153164A (ja) * | 1984-01-20 | 1985-08-12 | Nec Corp | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62114231A (ja) | 1987-05-26 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |