JPH0362575A - 不揮発性メモリ - Google Patents
不揮発性メモリInfo
- Publication number
- JPH0362575A JPH0362575A JP1197829A JP19782989A JPH0362575A JP H0362575 A JPH0362575 A JP H0362575A JP 1197829 A JP1197829 A JP 1197829A JP 19782989 A JP19782989 A JP 19782989A JP H0362575 A JPH0362575 A JP H0362575A
- Authority
- JP
- Japan
- Prior art keywords
- memory cell
- film
- gate
- redundant
- transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000002950 deficient Effects 0.000 claims description 7
- 229910052782 aluminium Inorganic materials 0.000 description 19
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 19
- 239000000758 substrate Substances 0.000 description 17
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 14
- 238000000034 method Methods 0.000 description 6
- 239000004065 semiconductor Substances 0.000 description 6
- 239000012535 impurity Substances 0.000 description 5
- 239000000463 material Substances 0.000 description 5
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000005530 etching Methods 0.000 description 3
- 239000010410 layer Substances 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- 229910021332 silicide Inorganic materials 0.000 description 3
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 3
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 2
- 230000002238 attenuated effect Effects 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 210000004303 peritoneum Anatomy 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 239000005360 phosphosilicate glass Substances 0.000 description 1
- 239000003870 refractory metal Substances 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 239000010936 titanium Substances 0.000 description 1
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 1
- 229910021342 tungsten silicide Inorganic materials 0.000 description 1
- 238000009281 ultraviolet germicidal irradiation Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Non-Volatile Memory (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、不揮発性メモリに関し、特に、冗長回路構成
を有する不揮発性メモリに関するものである。
を有する不揮発性メモリに関するものである。
本発明は、フローティングゲート上に絶縁膜を介してコ
ントロールゲートが積層された構造のメモリセルを有す
る不揮発性メモリにおいて、不良メモリセルを補うため
の冗長メモリセルとこの冗長メモリセルを選択するため
のトランジスタとを有し、冗長メモリセル及び冗長メモ
リセルを選択するためのトランジスタは不揮発性メモリ
トランジスタにより形成される。冗長メモリセルを選択
するためのトランジスタは、フローティングゲートの上
面及び側壁がコントロールゲートにより覆われた構造ま
たはフローティングゲート及びコントロールゲートが遮
光膜により覆われ、この遮光膜下に反射防止膜が形成さ
れた構造を有する０本発明によって、冗長メモリセルを
選択するためのトランジスタの耐紫外線消去特性の向上
を図ることができる。
ントロールゲートが積層された構造のメモリセルを有す
る不揮発性メモリにおいて、不良メモリセルを補うため
の冗長メモリセルとこの冗長メモリセルを選択するため
のトランジスタとを有し、冗長メモリセル及び冗長メモ
リセルを選択するためのトランジスタは不揮発性メモリ
トランジスタにより形成される。冗長メモリセルを選択
するためのトランジスタは、フローティングゲートの上
面及び側壁がコントロールゲートにより覆われた構造ま
たはフローティングゲート及びコントロールゲートが遮
光膜により覆われ、この遮光膜下に反射防止膜が形成さ
れた構造を有する０本発明によって、冗長メモリセルを
選択するためのトランジスタの耐紫外線消去特性の向上
を図ることができる。
従来、この種の不揮発性メモリとして紫外線消去型のＥ
Ｐ ＲＯＭ （ｔ！ｒａｓａｂｌｅ ａｎｄ Ｐｒｏ
ｇｒａｍｍａｂｌｅＲｅａｄ ０ｎｌｙ Ｍｅｍｏｒｙ
）が知られており、大容量化が進められている。ところ
が、このＥＰＲＯＭが大容量化すると、製造上の問題に
より不良ビットが発生しやすくなり、結果としてＥＰＲ
ＯＭの歩留まり低下を招く、このため、大容量のＥＦＲ
ＯＭにおいては、不良ビットを補うための冗長ビットと
、冗長ビットを選択するための冗長ビットプログラム回
路とを内蔵させ、不良ビットを冗長ビットで置き換える
ことにより不良救済を図るのが一般的である。この場合
、冗長ビットプログラム回路は、ＥＰＲＯＭメモリトラ
ンジスタにより構成するのが普通である。
Ｐ ＲＯＭ （ｔ！ｒａｓａｂｌｅ ａｎｄ Ｐｒｏ
ｇｒａｍｍａｂｌｅＲｅａｄ ０ｎｌｙ Ｍｅｍｏｒｙ
）が知られており、大容量化が進められている。ところ
が、このＥＰＲＯＭが大容量化すると、製造上の問題に
より不良ビットが発生しやすくなり、結果としてＥＰＲ
ＯＭの歩留まり低下を招く、このため、大容量のＥＦＲ
ＯＭにおいては、不良ビットを補うための冗長ビットと
、冗長ビットを選択するための冗長ビットプログラム回
路とを内蔵させ、不良ビットを冗長ビットで置き換える
ことにより不良救済を図るのが一般的である。この場合
、冗長ビットプログラム回路は、ＥＰＲＯＭメモリトラ
ンジスタにより構成するのが普通である。
ところで、ＥＰＲＯＭ本体のデータを消去する際には、
冗長ビットプログラム回路にも紫外線が照射されること
から、この冗長ビットプログラム回路に書き込まれたデ
ータがこの紫外線照射により消去されないようにするた
めには、この冗長ビットプログラム回路用のＥＰＲＯＭ
メモリトランジスタに紫外線が照射されないように何ら
かの対策を講する必要がある。
冗長ビットプログラム回路にも紫外線が照射されること
から、この冗長ビットプログラム回路に書き込まれたデ
ータがこの紫外線照射により消去されないようにするた
めには、この冗長ビットプログラム回路用のＥＰＲＯＭ
メモリトランジスタに紫外線が照射されないように何ら
かの対策を講する必要がある。
従来、このための対策としては、例えば配線形成用の一
層目のアルミニウム（ＡＩ）膜により冗長ビットプログ
ラム回路用のＥＰＲＯＭメモリトランジスタの上部を覆
って遮光するのが一般的である。
層目のアルミニウム（ＡＩ）膜により冗長ビットプログ
ラム回路用のＥＰＲＯＭメモリトランジスタの上部を覆
って遮光するのが一般的である。
しかし、上述のように一層目のＡＩ膜により冗長ビット
プログラム回路用のＥＰＲＯＭメモリトランジスタを遮
光した場合においても、次のような問題がある。第１に
、−層目のＡＩ膜と半導体基板との間の間隔はかなり大
きいため、このＡＩ膜で遮光されていない部分から入射
した紫外線が半導体基板の表面とＡＩ膜の下面との間で
多重反射を起こし、その結果ＡＩ腹膜下ＥＰＲＯＭメモ
リトランジスタに紫外線が回り込みやすい。第２に、ソ
ース領域、ドレイン領域及びコントロールゲート用のＡ
Ｉ配線を形成する必要があるが、これらのＡＩ配線間に
はある間隔を設ける必要があるため、紫外線照射時には
これらのＡＩ配線間の領域から紫外線が入射してしまう
、これを防止するためには、ソース領域、ドレイン領域
及びコントロールゲートの形状を変更する必要が生じ、
結果として冗長ビットプログラム回路用のＥＰＲＯＭメ
モリトランジスタは非常に大きなＡＩ膜で覆われた大面
積のものとならざるを得なかった。しかも、それにもか
かわらず、冗長ビットプログラム回路用のＥＰＲＯＭメ
モリトランジスタへの紫外線照射を十分に抑えることは
困難であった。
プログラム回路用のＥＰＲＯＭメモリトランジスタを遮
光した場合においても、次のような問題がある。第１に
、−層目のＡＩ膜と半導体基板との間の間隔はかなり大
きいため、このＡＩ膜で遮光されていない部分から入射
した紫外線が半導体基板の表面とＡＩ膜の下面との間で
多重反射を起こし、その結果ＡＩ腹膜下ＥＰＲＯＭメモ
リトランジスタに紫外線が回り込みやすい。第２に、ソ
ース領域、ドレイン領域及びコントロールゲート用のＡ
Ｉ配線を形成する必要があるが、これらのＡＩ配線間に
はある間隔を設ける必要があるため、紫外線照射時には
これらのＡＩ配線間の領域から紫外線が入射してしまう
、これを防止するためには、ソース領域、ドレイン領域
及びコントロールゲートの形状を変更する必要が生じ、
結果として冗長ビットプログラム回路用のＥＰＲＯＭメ
モリトランジスタは非常に大きなＡＩ膜で覆われた大面
積のものとならざるを得なかった。しかも、それにもか
かわらず、冗長ビットプログラム回路用のＥＰＲＯＭメ
モリトランジスタへの紫外線照射を十分に抑えることは
困難であった。
従って本発明の目的は、冗長メモリセルを選択するため
のトランジスタの耐紫外線消去特性の向上を図ることが
できる不揮発性メモリを提供することにある。
のトランジスタの耐紫外線消去特性の向上を図ることが
できる不揮発性メモリを提供することにある。
上記目的を達成するために、本発明は、以下のように構
成されている。
成されている。
請求項１の発明は、フローティングゲート（ＦＧ）上に
絶縁膜（４）を介してコントロールゲー） （ＣＧ）が
積層された構造のメモリセルを有する不揮発性メモリに
おいて、不良メモリセルを補うための冗長メモリセルと
この冗長メモリセルを選択するためのトランジスタとを
有し、冗長メモリセル及び冗長メモリセルを選択するた
めのトランジスタは不揮発性メモリトランジスタにより
形成され、冗長メモリセルを選択するトランジスタはフ
ローティングゲー） （ＦＧ’）の上面及び側壁がコン
トロールゲート（ＣＧ′）により覆われた構造を有する
。
絶縁膜（４）を介してコントロールゲー） （ＣＧ）が
積層された構造のメモリセルを有する不揮発性メモリに
おいて、不良メモリセルを補うための冗長メモリセルと
この冗長メモリセルを選択するためのトランジスタとを
有し、冗長メモリセル及び冗長メモリセルを選択するた
めのトランジスタは不揮発性メモリトランジスタにより
形成され、冗長メモリセルを選択するトランジスタはフ
ローティングゲー） （ＦＧ’）の上面及び側壁がコン
トロールゲート（ＣＧ′）により覆われた構造を有する
。
ここで、コントロールゲー） （ＣＧ’）は、紫外線を
透過しない材料、例えば多結晶シリコン（Ｓｔ ）膜や
、多結晶Ｓｔ腹膜上高融点金属シリサイド膜を積層した
ポリサイド膜などにより形成される。
透過しない材料、例えば多結晶シリコン（Ｓｔ ）膜や
、多結晶Ｓｔ腹膜上高融点金属シリサイド膜を積層した
ポリサイド膜などにより形成される。
請求項２の発明は、フローティングゲート（ＦＧ）上に
絶縁膜（４）を介してコントロールゲー１− （ＣＧ）
が積層された構造のメモリセルを有する不揮発性メモリ
において、不良メモリセルを補うための冗長メモリセル
とこの冗長メモリセルを選択するためのトランジスタと
を有し、冗長メモリセル及び冗長メモリセルを選択する
ためのトランジスタは不揮発性メモリトランジスタによ
り形成され、冗長メモリセルを選択するためのトランジ
スタはフローティングゲート（ＦＧ′）及びコントロー
ルゲー１− （ＣＧ’）が遮光膜（１２）により覆われ
、この遮光膜（１２）下に反射防止膜（１１）が形成さ
れた構造を有する。
絶縁膜（４）を介してコントロールゲー１− （ＣＧ）
が積層された構造のメモリセルを有する不揮発性メモリ
において、不良メモリセルを補うための冗長メモリセル
とこの冗長メモリセルを選択するためのトランジスタと
を有し、冗長メモリセル及び冗長メモリセルを選択する
ためのトランジスタは不揮発性メモリトランジスタによ
り形成され、冗長メモリセルを選択するためのトランジ
スタはフローティングゲート（ＦＧ′）及びコントロー
ルゲー１− （ＣＧ’）が遮光膜（１２）により覆われ
、この遮光膜（１２）下に反射防止膜（１１）が形成さ
れた構造を有する。
ここで、遮光膜（１２）としては、例えばＡｌ膜やＡｌ
−Ｓｔ合金膜が用いられる。また、反射防止膜（１１）
としては、多結晶Ｓｉ膜、窒化チタン（ＴｉＮ）膜、金
属シリサイド膜、アモルファスＳｉ膜などが用いられる
。
−Ｓｔ合金膜が用いられる。また、反射防止膜（１１）
としては、多結晶Ｓｉ膜、窒化チタン（ＴｉＮ）膜、金
属シリサイド膜、アモルファスＳｉ膜などが用いられる
。
請求項１の発明によれば、紫外線を透過しない材料であ
る多結晶Ｓｉ膜やポリサイド膜などにより通常形成され
るコントロールゲー） （ＣＧ′）によりフローティン
グゲート（ＦＧ’）の上面及び側壁が覆われた構造を有
するので、データの消去を行うために紫外線を照射した
時には、このコントロールゲート（ｃｃ”）によりフロ
ーティングゲー） （ＦＧ’）への紫外線の照射を効果
的に防止することができる。これによって、冗長メモリ
セルを選択するためのトランジスタの耐紫外線消去特性
の向上を図ることができる。
る多結晶Ｓｉ膜やポリサイド膜などにより通常形成され
るコントロールゲー） （ＣＧ′）によりフローティン
グゲート（ＦＧ’）の上面及び側壁が覆われた構造を有
するので、データの消去を行うために紫外線を照射した
時には、このコントロールゲート（ｃｃ”）によりフロ
ーティングゲー） （ＦＧ’）への紫外線の照射を効果
的に防止することができる。これによって、冗長メモリ
セルを選択するためのトランジスタの耐紫外線消去特性
の向上を図ることができる。
請求項２の発明によれば、データの消去を行うために紫
外線を照射した時に半導体基板（１）の表面でこの紫外
線が反射されることにより生じる反射光は、遮光膜（１
２）下に形成された反射防止膜（１１）に入射するとそ
の強度が減衰する。
外線を照射した時に半導体基板（１）の表面でこの紫外
線が反射されることにより生じる反射光は、遮光膜（１
２）下に形成された反射防止膜（１１）に入射するとそ
の強度が減衰する。
これは、遮光膜（１２）の下面の反射率が低下したこと
と等価である。このため、この半導体基板（１）の表面
と遮光膜（１２）の下面との間での紫外線の多重反射を
効果的に抑えることができ、結果的に冗長メモリセルを
選択するためのトランジスタのフローティングゲー）
（ＦＣ’）への紫外線の照射を効果的に防止することが
できる。これによって、この冗長メモリセルを選択する
トランジスタの耐紫外線消去特性の向上を図ることがで
きる。
と等価である。このため、この半導体基板（１）の表面
と遮光膜（１２）の下面との間での紫外線の多重反射を
効果的に抑えることができ、結果的に冗長メモリセルを
選択するためのトランジスタのフローティングゲー）
（ＦＣ’）への紫外線の照射を効果的に防止することが
できる。これによって、この冗長メモリセルを選択する
トランジスタの耐紫外線消去特性の向上を図ることがで
きる。
以下、本発明の実施例について図面を参照しながら説明
する。以下の二つの実施例は、いずれも本発明を冗長ビ
ット（冗長メモリセル）及び冗長ビットプログラム回路
を備えた紫外線消去型のＥＦＲＯＭに適用した実施例で
ある。なお、実施例の全図において、同一の部分には同
一の符号を付す。
する。以下の二つの実施例は、いずれも本発明を冗長ビ
ット（冗長メモリセル）及び冗長ビットプログラム回路
を備えた紫外線消去型のＥＦＲＯＭに適用した実施例で
ある。なお、実施例の全図において、同一の部分には同
一の符号を付す。
２旌明土
第１図は本発明の実施例■による紫外線消去型ＥＦＲＯ
Ｍを示す。
Ｍを示す。
第１図に示すように、この実施例■による紫外線消去型
ＥＰＲＯＭにおいては、例えばｐ型Ｓｉ基板１の表面に
例えばＳｔＯ，膜のようなフィールド絶縁膜２が形成さ
れ、これによって素子間分離が行われている。このフィ
ールド絶縁膜２で囲まれた活性領域の表面には、例えば
Ｓｉｎ、膜のようなゲート絶縁膜３が形成されている。
ＥＰＲＯＭにおいては、例えばｐ型Ｓｉ基板１の表面に
例えばＳｔＯ，膜のようなフィールド絶縁膜２が形成さ
れ、これによって素子間分離が行われている。このフィ
ールド絶縁膜２で囲まれた活性領域の表面には、例えば
Ｓｉｎ、膜のようなゲート絶縁膜３が形成されている。
メモリセル部及び冗長ビット部においては、このゲート
絶縁膜３上にフローティングゲートＦＧが形成されてい
る。このフローティングゲートＦＧは、例えばリン（Ｐ
）のような不純物がドープされたｎ゛型の多結晶Ｓｉ膜
により形威される。符号４は、例えばＳｉ０ｇ膜やＳｉ
ｎｇ膜／窒化シリコン（５ｉｓＮａ ）膜／ Ｓ ｉ
Ｏｚ膜（ＯＮＯ膜）のような絶縁膜を示す。フローティ
ングゲートＦＣ上には、この絶縁膜４を介してコントロ
ールゲートＣＧが積層されている。このコントロールゲ
ートＣＧは、例えばｎ゛型の多結晶Ｓｉ膜や、このｎ゛
型の多結晶Ｓｔ股上に例えばタングステンシリサイド（
Ｗ Ｓ ｉ ！ ）膜のような高融点金属シリサイド膜
を積層したポリサイド膜などにより形威される。また、
この場合、これらのフローティングゲー）ＦＧ及びコン
トロールゲートＣＧは、チャネル長方向に関してはセル
ファラインに形威されている。符号５は例えばＳｉ０ｇ
膜のような絶縁膜を示す。一方、Ｐ型Ｓｔ基板１中には
、フローティングゲートＦＧ及びコントロールゲー）Ｃ
Ｇに対してセルファラインに例えばｎ３型のソース領域
６及びドレイン領域７が形成されている。そして、これ
らのフローティングゲートＦＣ，コントロールゲー）Ｃ
Ｇ。
絶縁膜３上にフローティングゲートＦＧが形成されてい
る。このフローティングゲートＦＧは、例えばリン（Ｐ
）のような不純物がドープされたｎ゛型の多結晶Ｓｉ膜
により形威される。符号４は、例えばＳｉ０ｇ膜やＳｉ
ｎｇ膜／窒化シリコン（５ｉｓＮａ ）膜／ Ｓ ｉ
Ｏｚ膜（ＯＮＯ膜）のような絶縁膜を示す。フローティ
ングゲートＦＣ上には、この絶縁膜４を介してコントロ
ールゲートＣＧが積層されている。このコントロールゲ
ートＣＧは、例えばｎ゛型の多結晶Ｓｉ膜や、このｎ゛
型の多結晶Ｓｔ股上に例えばタングステンシリサイド（
Ｗ Ｓ ｉ ！ ）膜のような高融点金属シリサイド膜
を積層したポリサイド膜などにより形威される。また、
この場合、これらのフローティングゲー）ＦＧ及びコン
トロールゲートＣＧは、チャネル長方向に関してはセル
ファラインに形威されている。符号５は例えばＳｉ０ｇ
膜のような絶縁膜を示す。一方、Ｐ型Ｓｔ基板１中には
、フローティングゲートＦＧ及びコントロールゲー）Ｃ
Ｇに対してセルファラインに例えばｎ３型のソース領域
６及びドレイン領域７が形成されている。そして、これ
らのフローティングゲートＦＣ，コントロールゲー）Ｃ
Ｇ。
ソース領域６及びドレイン領域７によりＥＰＲＯＭメモ
リトランジスタが形威され、二〇ＥＦＲＯＭメモリトラ
ンジスタによりメモリセル及び冗長ビット（冗長メモリ
セル）が形威されている。
リトランジスタが形威され、二〇ＥＦＲＯＭメモリトラ
ンジスタによりメモリセル及び冗長ビット（冗長メモリ
セル）が形威されている。
冗長ビットプログラム回路部においては、ゲート絶縁膜
３上にフローティングゲートＦＧ”が形威されている。
３上にフローティングゲートＦＧ”が形威されている。
このフローティングゲー）ＦＧ’は、フローティングゲ
ートＦＧと同様に例えばｎ“型多結晶Ｓｉ膜により形威
される。このフローティングゲー）ＦＧ ’上には、絶
縁膜４を介してコントロールゲー）ＣＧ”が積層されて
いる。このコントロールゲートＣＧ′は、紫外線を透過
しないｎ＋型多結晶Ｓｔ膜やポリサイド膜などにより形
威される。この場合、このコントロールゲートＣＧ’は
フローティングゲートＦＧ’を覆うように形成されてお
り、従ってこのフローティングゲートＦＧ′の上面及び
側壁はこのコントロールゲートＣＧ′により覆われてい
る。一方、ｐ型Ｓｉ基板１中には、コントロールゲート
ＣＧ′に対してセルファラインに例えばｎ゛型のソース
領域８及びドレイン領域９が形威されている。そして、
これらのフローティングゲートＦＣ”、コントロールゲ
ートＣＧ”、ソース領域８及びドレイン領域９によりＥ
ＰＲＯＭメモリトランジスタが形威され、このＥＰＲＯ
Ｍメモリトランジスタにより冗長ビットプログラム回路
が形威されている。
ートＦＧと同様に例えばｎ“型多結晶Ｓｉ膜により形威
される。このフローティングゲー）ＦＧ ’上には、絶
縁膜４を介してコントロールゲー）ＣＧ”が積層されて
いる。このコントロールゲートＣＧ′は、紫外線を透過
しないｎ＋型多結晶Ｓｔ膜やポリサイド膜などにより形
威される。この場合、このコントロールゲートＣＧ’は
フローティングゲートＦＧ’を覆うように形成されてお
り、従ってこのフローティングゲートＦＧ′の上面及び
側壁はこのコントロールゲートＣＧ′により覆われてい
る。一方、ｐ型Ｓｉ基板１中には、コントロールゲート
ＣＧ′に対してセルファラインに例えばｎ゛型のソース
領域８及びドレイン領域９が形威されている。そして、
これらのフローティングゲートＦＣ”、コントロールゲ
ートＣＧ”、ソース領域８及びドレイン領域９によりＥ
ＰＲＯＭメモリトランジスタが形威され、このＥＰＲＯ
Ｍメモリトランジスタにより冗長ビットプログラム回路
が形威されている。
また、符号１０は、例えばリンシリケートガラス（ｐｓ
ｃ）膜のような眉間絶縁膜を示す。
ｃ）膜のような眉間絶縁膜を示す。
次に、上述のように構成されたこの実施例■による紫外
線消去型ＥＰＲＯＭの製造方法の一例について説明する
。
線消去型ＥＰＲＯＭの製造方法の一例について説明する
。
第１図に示すように、まずｐ型Ｓｉ基板１の表面を選択
的に熱酸化することによりフィールド絶縁膜２を形威し
て素子間分離を行った後、このフィールド絶縁膜２で囲
まれた活性領域の表面に例えば熱酸化法によりゲート絶
縁膜３を形成する。次に、例えば（、／Ｄ法により全面
にフローティングゲート形成用の多結晶Ｓｉ膜を形威し
た後、この多結晶Ｓｉ膜に例えばＰのようなｎ型不純物
を高濃度にドープしてｎ゛型多結晶Ｓｉ膜とする。この
後、このｎ°型多結晶Ｓｔ膜をエツチングによりパター
ンニングして、メモリセル部及び冗長ビット部において
は第１図に示す断面と垂直方向に所定幅となるようにす
るとともに、冗長ビットプログラム回路部においてはこ
のｎ゛型多結晶Ｓｉ膜を島状化する。次に、例えば熱酸
化法によりこのｎ゛型多結晶Ｓｔ膜上に絶縁膜４を形成
する。次に、例えばＣＶＤ法により全面にコントロール
ゲート形成用の多結晶Ｓｉ膜を形威した後、上述と同様
にこの多結晶Ｓｉ膜にｎ型不純物をドープしてｎ゛型多
結晶Ｓｔ膜とする。次に、メモリセル部及び冗長ビット
部におけるこのｎ１型多結晶Ｓｉ膜上にはコントロール
ゲートＣＧに対応した形状のレジストパターン（図示せ
ず）を形威し、また冗長ビットプログラム回路部におけ
るこのｎ゛型多結晶Ｓｉ膜上にはコントロールゲートＣ
Ｇ゛に対応した形状のレジストパターン（図示せず）を
形成する。次に、これらのレジストパターンをマスクと
して上述のコントロールゲート形成用のｎ゛型多結晶Ｓ
ｉ膜、絶縁膜４及びフローティングゲート形成用のｎ゛
型多結晶Ｓｔ膜を例えば反応性イオンエツチング（ＲＩ
Ｅ）法により基板表面と垂直方向に異方性エツチングす
る。これによって、第１図に示すように、メモリセル部
及び冗長ビット部においては、幅が同一のフローティン
グゲー）ＦＧ及びコントロールゲートＣＧがセルアライ
ンで形成される。一方、冗長ビットプログラム回路部に
おいては、フローティングゲー）ＦＣ”よりも幅が大き
いコントロールゲートＣＧ’が形成される。次に、レジ
ストパターンを除去した後、例えば熱酸化法により絶縁
膜５を形成する。次に、これらのコントロールゲー）Ｃ
Ｇ、ＣＧ’及びフローティングゲートＦＧ、ＦＣ’をマ
スクとしてｐ型Ｓｔ基板１中に例えばヒ素（Ａｓ ）の
ようなｎ型不純物を高濃度にイオン注入する。これによ
って、メモリセル部及び冗長ビット部においては、ｐ型
Ｓｔ基板１中にフローティングゲートＦＣ及びコントロ
ールゲー）ＣＧに対してセルファラインにｎ″″型のソ
ース領域６及びドレイン領域７が形成される。一方、冗
長ビットプログラム回路部においては、ｐ型Ｓｔ基板１
中にコントロールゲー）ＣＧ’に対してセルファライン
にｎ＋型のソース領域８及びドレイン領域９が形成され
る。次に、例えばＣＶＤ法により全面に眉間絶縁膜１０
を形成する。この後、図示省略したコンタクトホールや
ＡＩ配線の形成などの工程を経て、目的とするＥＦＲＯ
Ｍを完成させる。
的に熱酸化することによりフィールド絶縁膜２を形威し
て素子間分離を行った後、このフィールド絶縁膜２で囲
まれた活性領域の表面に例えば熱酸化法によりゲート絶
縁膜３を形成する。次に、例えば（、／Ｄ法により全面
にフローティングゲート形成用の多結晶Ｓｉ膜を形威し
た後、この多結晶Ｓｉ膜に例えばＰのようなｎ型不純物
を高濃度にドープしてｎ゛型多結晶Ｓｉ膜とする。この
後、このｎ°型多結晶Ｓｔ膜をエツチングによりパター
ンニングして、メモリセル部及び冗長ビット部において
は第１図に示す断面と垂直方向に所定幅となるようにす
るとともに、冗長ビットプログラム回路部においてはこ
のｎ゛型多結晶Ｓｉ膜を島状化する。次に、例えば熱酸
化法によりこのｎ゛型多結晶Ｓｔ膜上に絶縁膜４を形成
する。次に、例えばＣＶＤ法により全面にコントロール
ゲート形成用の多結晶Ｓｉ膜を形威した後、上述と同様
にこの多結晶Ｓｉ膜にｎ型不純物をドープしてｎ゛型多
結晶Ｓｔ膜とする。次に、メモリセル部及び冗長ビット
部におけるこのｎ１型多結晶Ｓｉ膜上にはコントロール
ゲートＣＧに対応した形状のレジストパターン（図示せ
ず）を形威し、また冗長ビットプログラム回路部におけ
るこのｎ゛型多結晶Ｓｉ膜上にはコントロールゲートＣ
Ｇ゛に対応した形状のレジストパターン（図示せず）を
形成する。次に、これらのレジストパターンをマスクと
して上述のコントロールゲート形成用のｎ゛型多結晶Ｓ
ｉ膜、絶縁膜４及びフローティングゲート形成用のｎ゛
型多結晶Ｓｔ膜を例えば反応性イオンエツチング（ＲＩ
Ｅ）法により基板表面と垂直方向に異方性エツチングす
る。これによって、第１図に示すように、メモリセル部
及び冗長ビット部においては、幅が同一のフローティン
グゲー）ＦＧ及びコントロールゲートＣＧがセルアライ
ンで形成される。一方、冗長ビットプログラム回路部に
おいては、フローティングゲー）ＦＣ”よりも幅が大き
いコントロールゲートＣＧ’が形成される。次に、レジ
ストパターンを除去した後、例えば熱酸化法により絶縁
膜５を形成する。次に、これらのコントロールゲー）Ｃ
Ｇ、ＣＧ’及びフローティングゲートＦＧ、ＦＣ’をマ
スクとしてｐ型Ｓｔ基板１中に例えばヒ素（Ａｓ ）の
ようなｎ型不純物を高濃度にイオン注入する。これによ
って、メモリセル部及び冗長ビット部においては、ｐ型
Ｓｔ基板１中にフローティングゲートＦＣ及びコントロ
ールゲー）ＣＧに対してセルファラインにｎ″″型のソ
ース領域６及びドレイン領域７が形成される。一方、冗
長ビットプログラム回路部においては、ｐ型Ｓｔ基板１
中にコントロールゲー）ＣＧ’に対してセルファライン
にｎ＋型のソース領域８及びドレイン領域９が形成され
る。次に、例えばＣＶＤ法により全面に眉間絶縁膜１０
を形成する。この後、図示省略したコンタクトホールや
ＡＩ配線の形成などの工程を経て、目的とするＥＦＲＯ
Ｍを完成させる。
以上のように、この実施例■によれば、冗長ビットプロ
グラム回路を構成するＥＰＲＯＭメモリトランジスタの
フローティングゲートＦＧ”が紫外線を透過しない材料
から戒るコントロールゲートＣＧ′により覆われた構造
となっているので、メモリセル部のデータの消去を行う
ためにＥＦＲＯＭに紫外線を照射した際、冗長ビットプ
ログラム回路においては、このコントロールゲートＣＧ
によりフローティングゲー）ＦＣ”に紫外線が照射され
るのを防止することができる。これによって、この冗長
ビットプログラム回路の耐紫外線消去特性が向上し、紫
外線照射によりこの冗長ビットプログラム回路のデータ
が消去されてしまうのを防止することができる。
グラム回路を構成するＥＰＲＯＭメモリトランジスタの
フローティングゲートＦＧ”が紫外線を透過しない材料
から戒るコントロールゲートＣＧ′により覆われた構造
となっているので、メモリセル部のデータの消去を行う
ためにＥＦＲＯＭに紫外線を照射した際、冗長ビットプ
ログラム回路においては、このコントロールゲートＣＧ
によりフローティングゲー）ＦＣ”に紫外線が照射され
るのを防止することができる。これによって、この冗長
ビットプログラム回路の耐紫外線消去特性が向上し、紫
外線照射によりこの冗長ビットプログラム回路のデータ
が消去されてしまうのを防止することができる。
また、メモリセル及び冗長ビット（冗長メモリセル）は
面積の小さいＥＰＲＯＭメモリトランジスタにより構成
されているので、メモリセル部及び冗長ビット部におい
てはＥＰＲＯＭメモリトランジスタを高集積密度で形成
することができるとともに、書き込み特性及び消去特性
が良好である。
面積の小さいＥＰＲＯＭメモリトランジスタにより構成
されているので、メモリセル部及び冗長ビット部におい
てはＥＰＲＯＭメモリトランジスタを高集積密度で形成
することができるとともに、書き込み特性及び消去特性
が良好である。
これに対して、冗長ビットプログラム回路部のＥＰＲＯ
Ｍメモリトランジスタは、コントロールゲ−）ＣＧ’の
面積が大きくなった分だけその面積は大きくなり、書き
込み特性もメモリセル部及び冗長ビット部のＥＰＲＯＭ
メモリトランジスタに比べると劣る。しかし、この冗長
ビットプログラム回路部のＥＰＲＯＭメモリトランジス
タの個数は通常数十〜数百個程度と少なく、またプログ
ラムはテスター上で行われることから、これらのことは
実際上何ら問題を生じない。
Ｍメモリトランジスタは、コントロールゲ−）ＣＧ’の
面積が大きくなった分だけその面積は大きくなり、書き
込み特性もメモリセル部及び冗長ビット部のＥＰＲＯＭ
メモリトランジスタに比べると劣る。しかし、この冗長
ビットプログラム回路部のＥＰＲＯＭメモリトランジス
タの個数は通常数十〜数百個程度と少なく、またプログ
ラムはテスター上で行われることから、これらのことは
実際上何ら問題を生じない。
実蓬囲１
第２図は本発明の実施例■による紫外線消去型ＥＰＲＯ
Ｍを示す。
Ｍを示す。
第２図に示すように、この実施例■による紫外線消去型
ＥＦＲＯＭにおいては、メモリセル部、冗長ビット部及
び冗長ビットプログラム回路部は、いずれも実施例■に
よる紫外線消去型ＥＰＲＯＭのメモリセル部及び冗長ビ
ット部を構成するＥＰＲＯＭメモリトランジスタと同様
な構成のＥＰＲＯＭメモリトランジスタにより構成され
ている。
ＥＦＲＯＭにおいては、メモリセル部、冗長ビット部及
び冗長ビットプログラム回路部は、いずれも実施例■に
よる紫外線消去型ＥＰＲＯＭのメモリセル部及び冗長ビ
ット部を構成するＥＰＲＯＭメモリトランジスタと同様
な構成のＥＰＲＯＭメモリトランジスタにより構成され
ている。
この実施例■においては、冗長ビットプログラム回路部
のＥＦＲＯＭメモリトランジスタ全体を覆うように、眉
間絶縁膜１０上に反射防止膜１１及び遮光膜としてのＡ
ｌ膜１２が形成されている。
のＥＦＲＯＭメモリトランジスタ全体を覆うように、眉
間絶縁膜１０上に反射防止膜１１及び遮光膜としてのＡ
ｌ膜１２が形成されている。
ここで、反射防止膜１１は、例えば多結晶Ｓｉ膜やＴｉ
Ｎ膜のような低反射率の材料により形成される。
Ｎ膜のような低反射率の材料により形成される。
次に、上述のように構成されたこの実施例■による紫外
線消去型ＥＦＲＯＭの製造方法の一例について説明する
。
線消去型ＥＦＲＯＭの製造方法の一例について説明する
。
第２図に示すように、まず実施例■とほぼ同様な方法で
フィールド絶縁膜２、ゲート絶縁膜３、フローティング
ゲー）ＦＣ，ＦＣ”、絶縁膜４、コントロールゲー１−
ＣＧ、ＣＧ′、絶縁膜５及び層間絶縁膜１０を形成する
。次に、例えばＣＶＤ法やスパッタ法により全面に例え
ば多結晶Ｓｔ膜やＴｉＮ膜を形成し、さらにその上にＡ
Ｉ膜を形成した後、これらの膜をエツチングにより所定
形状にパターンニングして反射防止膜１１及び遮光膜と
してのＡ１］１１１１２を形成する。
フィールド絶縁膜２、ゲート絶縁膜３、フローティング
ゲー）ＦＣ，ＦＣ”、絶縁膜４、コントロールゲー１−
ＣＧ、ＣＧ′、絶縁膜５及び層間絶縁膜１０を形成する
。次に、例えばＣＶＤ法やスパッタ法により全面に例え
ば多結晶Ｓｔ膜やＴｉＮ膜を形成し、さらにその上にＡ
Ｉ膜を形成した後、これらの膜をエツチングにより所定
形状にパターンニングして反射防止膜１１及び遮光膜と
してのＡ１］１１１１２を形成する。
以上のように、この実施例■によれば、冗長ビットプロ
グラム回路部のＥＦＲＯＭメモリトランジスタが反射防
止膜１１及びＡＩ膜１２により完全に覆われた構造とな
っているので、メモリセルのデータの消去を行うために
紫外線を照射した時には、ＡＩ膜１２上に直接入射した
紫外線はこのＡＩ膜１２により遮光されることは勿論で
あるが、このＡＩ膜１２で覆われていない部分に入射し
た紫外線のＥＦＲＯＭメモリトランジスタへの回り込み
も次のようにして防止することができる。すなわち、Ａ
Ｉ膜１２により遮光されていない部分からｐ型Ｓｔ基板
１の表面にこの紫外線が入射し、それによって反射光が
生じても、この反射光は反射防止膜１１に入射するとそ
の強度が減衰する。これは、遮光膜としてのＡＩ膜１２
の下面の反射率が実効的に低くなったことと等価である
。このため、ｐ型Ｓｉ基板１の表面とＡＩ膜１２の下面
との間での多重反射は効果的に抑えられ、その結果、冗
長ビットプログラム回路部のＥＦＲＯＭメモリトランジ
スタのフローティングゲートＦＣ”への紫外線の照射を
防止することができる。そして、これによって冗長ビッ
トプログラム回路部の耐紫外線消去特性が向上し、この
冗長ビットプログラム回路部のデータの消去を防止する
ことができる。
グラム回路部のＥＦＲＯＭメモリトランジスタが反射防
止膜１１及びＡＩ膜１２により完全に覆われた構造とな
っているので、メモリセルのデータの消去を行うために
紫外線を照射した時には、ＡＩ膜１２上に直接入射した
紫外線はこのＡＩ膜１２により遮光されることは勿論で
あるが、このＡＩ膜１２で覆われていない部分に入射し
た紫外線のＥＦＲＯＭメモリトランジスタへの回り込み
も次のようにして防止することができる。すなわち、Ａ
Ｉ膜１２により遮光されていない部分からｐ型Ｓｔ基板
１の表面にこの紫外線が入射し、それによって反射光が
生じても、この反射光は反射防止膜１１に入射するとそ
の強度が減衰する。これは、遮光膜としてのＡＩ膜１２
の下面の反射率が実効的に低くなったことと等価である
。このため、ｐ型Ｓｉ基板１の表面とＡＩ膜１２の下面
との間での多重反射は効果的に抑えられ、その結果、冗
長ビットプログラム回路部のＥＦＲＯＭメモリトランジ
スタのフローティングゲートＦＣ”への紫外線の照射を
防止することができる。そして、これによって冗長ビッ
トプログラム回路部の耐紫外線消去特性が向上し、この
冗長ビットプログラム回路部のデータの消去を防止する
ことができる。
また、上述のようにｐ型Ｓｉ基板１の表面とＡＩ膜１２
との間での紫外線の多重反射が抑えられるということは
、見方を変えれば、遮光膜としてのＡＩ膜１２の面積を
従来に比べて小さくすることができることを意味する。
との間での紫外線の多重反射が抑えられるということは
、見方を変えれば、遮光膜としてのＡＩ膜１２の面積を
従来に比べて小さくすることができることを意味する。
このため、冗長ビットプログラム回路部のＥＦＲＯＭメ
モリトランジスタの面積の低減を図ることができる。
モリトランジスタの面積の低減を図ることができる。
以上、本発明の実施例につき具体的に説明したが、本発
明は、上述の実施例に限定されるものではなく、本発明
の技術的思想に基づく各種の変形が可能である。
明は、上述の実施例に限定されるものではなく、本発明
の技術的思想に基づく各種の変形が可能である。
例えば、第１図に示すように、上述の実施例■において
、ソース領域８とフローティングゲートＦＧ’との間及
びドレイン領域９とフローティングゲー）ＦＧ”との間
にそれぞれ例えばｎ型の低不純物濃度の半導体領域１３
．１４を形成した構造とすることも可能である。
、ソース領域８とフローティングゲートＦＧ’との間及
びドレイン領域９とフローティングゲー）ＦＧ”との間
にそれぞれ例えばｎ型の低不純物濃度の半導体領域１３
．１４を形成した構造とすることも可能である。
本発明は、以上説明したように構成されているので、次
のような効果がある。
のような効果がある。
請求項１の発明によれば、フローティングゲートの上面
及び側壁を覆うコントロールゲートによりフローティン
グゲートへの紫外線の入射を防止することができるので
、冗長メモリセルを選択するための不揮発性メモリトラ
ンジスタの耐紫外線消去特性の向上を図ることができる
。
及び側壁を覆うコントロールゲートによりフローティン
グゲートへの紫外線の入射を防止することができるので
、冗長メモリセルを選択するための不揮発性メモリトラ
ンジスタの耐紫外線消去特性の向上を図ることができる
。
請求項２の発明によれば、遮光膜下に形成された反射防
止膜により半導体基板の表面と遮光膜との間での紫外線
の多重反射を抑えることができるので、冗長メモリセル
を選択するための不揮発性メモリトランジスタの耐紫外
線消去特性の向上を図ることができる。
止膜により半導体基板の表面と遮光膜との間での紫外線
の多重反射を抑えることができるので、冗長メモリセル
を選択するための不揮発性メモリトランジスタの耐紫外
線消去特性の向上を図ることができる。
第１図は本発明の実施例Ｉによる紫外線消去型ＥＰＲＯ
Ｍを示す断面図、第２図は本発明の実施例■による紫外
線消去型ＥＰＲＯＭを示す断面図である。 図面における主要な符号の説明 １：ｐ型Ｓｉ基板、 ３：ゲート絶縁膜、 ４゜５：絶
縁膜、 ６．８：ソース領域、 ７．９ニドレイン領域
、 ＦＣ，ＦＣ’：フローティングゲート、 ＣＧ、
ＣＧ’：コントロールゲート。
Ｍを示す断面図、第２図は本発明の実施例■による紫外
線消去型ＥＰＲＯＭを示す断面図である。 図面における主要な符号の説明 １：ｐ型Ｓｉ基板、 ３：ゲート絶縁膜、 ４゜５：絶
縁膜、 ６．８：ソース領域、 ７．９ニドレイン領域
、 ＦＣ，ＦＣ’：フローティングゲート、 ＣＧ、
ＣＧ’：コントロールゲート。
Claims (1)
- 【特許請求の範囲】 １、フローティングゲート上に絶縁膜を介してコントロ
ールゲートが積層された構造のメモリセルを有する不揮
発性メモリにおいて、 不良メモリセルを補うための冗長メモリセルとこの冗長
メモリセルを選択するためのトランジスタとを有し、 上記冗長メモリセル及び上記冗長メモリセルを選択する
ためのトランジスタは不揮発性メモリトランジスタによ
り形成され、 上記冗長メモリセルを選択するためのトランジスタはフ
ローティングゲートの上面及び側壁がコントロールゲー
トにより覆われた構造を有することを特徴とする不揮発
性メモリ。 ２、フローティングゲート上に絶縁膜を介してコントロ
ールゲートが積層された構造のメモリセルを有する不揮
発性メモリにおいて、 不良メモリセルを補うための冗長メモリセルとこの冗長
メモリセルを選択するためのトランジスタとを有し、 上記冗長メモリセル及び上記冗長メモリセルを選択する
ためのトランジスタは不揮発性メモリトランジスタによ
り形成され、 上記冗長メモリセルを選択するためのトランジスタはフ
ローティングゲート及びコントロールゲートが遮光膜に
より覆われ、この遮光膜下に反射防止膜が形成された構
造を有することを特徴とする不揮発性メモリ。
Priority Applications (10)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1197829A JPH0362575A (ja) | 1989-07-29 | 1989-07-29 | 不揮発性メモリ |
| DE69032678T DE69032678T2 (de) | 1989-07-18 | 1990-07-13 | Nichtflüchtige Halbleiterspeicheranordnung |
| EP94117676A EP0642168B1 (en) | 1989-07-18 | 1990-07-13 | Non-volatile semiconductor memory device |
| EP97119048A EP0827197B1 (en) | 1989-07-18 | 1990-07-13 | Method of manufacturing a non-volatile semiconductor memory device |
| EP95120043A EP0712162A2 (en) | 1989-07-18 | 1990-07-13 | A nonvolatile semiconductor memory device and method of manufacturing thereof |
| DE69028665T DE69028665T2 (de) | 1989-07-18 | 1990-07-13 | Nichtflüchtige Halbleiterspeicheranordnung und Verfahren zur Herstellung |
| DE69034027T DE69034027T2 (de) | 1989-07-18 | 1990-07-13 | Verfahren zur Herstellung einer nicht flüchtigen Halbleiterspeichervorrichtung |
| EP90113487A EP0409107B1 (en) | 1989-07-18 | 1990-07-13 | A nonvolatile semiconductor memory device and a method of manufacturing thereof |
| US07/553,374 US5068697A (en) | 1989-07-18 | 1990-07-17 | Semiconductor memory which is protected from erasure by light shields |
| KR1019900010838A KR940008731B1 (ko) | 1989-07-29 | 1990-07-18 | 불휘발성 메모리 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1197829A JPH0362575A (ja) | 1989-07-29 | 1989-07-29 | 不揮発性メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0362575A true JPH0362575A (ja) | 1991-03-18 |
Family
ID=16381035
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1197829A Pending JPH0362575A (ja) | 1989-07-18 | 1989-07-29 | 不揮発性メモリ |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH0362575A (ja) |
| KR (1) | KR940008731B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011233913A (ja) * | 2011-07-04 | 2011-11-17 | Getner Foundation Llc | 不揮発性記憶装置及びその製造方法 |
-
1989
- 1989-07-29 JP JP1197829A patent/JPH0362575A/ja active Pending
-
1990
- 1990-07-18 KR KR1019900010838A patent/KR940008731B1/ko not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011233913A (ja) * | 2011-07-04 | 2011-11-17 | Getner Foundation Llc | 不揮発性記憶装置及びその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR940008731B1 (ko) | 1994-09-26 |
| KR910003837A (ko) | 1991-02-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5068697A (en) | Semiconductor memory which is protected from erasure by light shields | |
| US6646303B2 (en) | Nonvolatile semiconductor memory device and a method of manufacturing the same | |
| US7670907B2 (en) | Isolation regions for semiconductor devices and their formation | |
| US6815283B2 (en) | Method of manufacturing semiconductor devices | |
| US4519050A (en) | Radiation shield for an integrated circuit memory with redundant elements | |
| JPH0287577A (ja) | 浮遊ゲート型不揮発性半導体記憶装置 | |
| JP5289650B2 (ja) | ポリキャップの除去により容易なポリ１コンタクトが得られるｎａｎｄ型フラッシュメモリ装置の製造方法 | |
| JP4212299B2 (ja) | 不揮発性半導体記憶装置 | |
| US7544992B2 (en) | Illuminating efficiency-increasable and light-erasable embedded memory structure | |
| JP3389112B2 (ja) | 不揮発性半導体記憶装置及びその製造方法 | |
| US7919823B2 (en) | EEPROM array with well contacts | |
| KR20020020934A (ko) | Ｎａｎｄ형 플래시 메모리 디바이스에 있어서의 신뢰성과성능을 향상시키기 위한 선택 게이트를 형성하는 방법 | |
| US6268247B1 (en) | Memory cell of the EEPROM type having its threshold set by implantation, and fabrication method | |
| JPH061840B2 (ja) | 光遮へい型ｕｐｒｏｍ | |
| JPH0730000A (ja) | 不揮発性半導体記憶装置およびその製造方法 | |
| US6133103A (en) | Method for fabricating mask ROM | |
| JP2508247B2 (ja) | マスクｒｏｍの製造方法 | |
| KR0184368B1 (ko) | 반도체장치 | |
| JPH05343646A (ja) | 冗長回路用非消去可能ｅｐｒｏｍセル | |
| JPH0362575A (ja) | 不揮発性メモリ | |
| US7655569B2 (en) | Method of manufacturing semiconductor device | |
| US20080057682A1 (en) | Manufacturing method of an integrated circuit formed on a semiconductor substrate | |
| JPH08148658A (ja) | 半導体記憶装置およびその製造方法 | |
| TWI792991B (zh) | 具堆疊閘極的非揮發性記憶胞 | |
| US20230328972A1 (en) | Flash memory layout to eliminate floating gate bridge |