KR100209858B1 - 결함구제회로를 갖는 반도체 메모리 - Google Patents

결함구제회로를 갖는 반도체 메모리 Download PDF

Info

Publication number
KR100209858B1
KR100209858B1 KR1019910020112A KR910020112A KR100209858B1 KR 100209858 B1 KR100209858 B1 KR 100209858B1 KR 1019910020112 A KR1019910020112 A KR 1019910020112A KR 910020112 A KR910020112 A KR 910020112A KR 100209858 B1 KR100209858 B1 KR 100209858B1
Authority
KR
South Korea
Prior art keywords
memory
circuit
mat
data lines
switch means
Prior art date
Application number
KR1019910020112A
Other languages
English (en)
Other versions
KR920010654A (ko
Inventor
마사시 호리구찌
쥰 에또
마사까즈 아오끼
요시노부 나까고메
히또시 다나까
기요오 이또
Original Assignee
스즈키 진이치로
히다치초엘에스아이 엔지니어링가부시키가이샤
가나이 쓰도무
가부시끼가이샤 히다치 세이사꾸쇼
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 스즈키 진이치로, 히다치초엘에스아이 엔지니어링가부시키가이샤, 가나이 쓰도무, 가부시끼가이샤 히다치 세이사꾸쇼 filed Critical 스즈키 진이치로
Publication of KR920010654A publication Critical patent/KR920010654A/ko
Application granted granted Critical
Publication of KR100209858B1 publication Critical patent/KR100209858B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/83—Masking faults in memories by using spares or by reconfiguring using programmable devices with reduced power consumption
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/83—Masking faults in memories by using spares or by reconfiguring using programmable devices with reduced power consumption
    • G11C29/832—Masking faults in memories by using spares or by reconfiguring using programmable devices with reduced power consumption with disconnection of faulty elements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Dram (AREA)
  • Static Random-Access Memory (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Semiconductor Memories (AREA)
  • Read Only Memory (AREA)

Abstract

정규메모리블럭에서 불량이 발견되었을 때, 불량을 처리하기 위해 예비메모리블럭으로 상기 메모리블럭을 치환하는 수단을 포함하는 메모리로써, 결함을 구제하기 위하여, 각각의 정규메모리블럭으로의 전원 및 신호공급을 스위치회로에 의해 정지시키고, 대기시 소비전류가 과대한 불량을 갖는 메모리블럭의 어드레스를 기억하는 ROM을 칩상에 마련하고, 그 ROM의 출력에 의해서 스위치회로를 제어하는 불량메모리 블럭으로의 전원 및 신호공급을 정지시키고, 대신 예비메모리블럭으로 전원 및 신호를 공급하도록 한다.
이러한, 결함구제회로를 갖는 반도체 메모리에 의해, 범용 메모리의 DC 불량을 효율좋게 수복할 수 있다.

Description

결함구제회로를 갖는 반도체 메모리
제1도는 본 발명에 관한 반도체 메모리의 1실시예의 구성을 도시한 블럭도.
제2도 내지 제7도는 제1도에 도시한 본 발명의 실시예의 요소회로의 회로도.
제8도 및 제9도는 본 발명에 따른 반도체 메모리의 제2 및 제3의 실시예의 구성을 각각 도시한 블럭도.
제10도는 본 발명의 제 3의 실시예의 요소회로의 회로도.
제11도는 종래의 반도체 메모리의 구성을 도시한 블럭도.
* 도면의 주요부분에 대한 부호의 설명
1 : 반도체 칩 10 : 정규메모리 매트
12,22 : 로우디코더 13,23 : 컬럼디코더
14,15 : 스위치회로 36 : 비교회로
본 발명은 정규 메모리블럭에서 불량이 발견되었을 때, 불량을 처리하기 위해 예비메모리 블럭으로 상기 메모리블럭을 치환하는 수단을 포함하는 반도체 메모리에 관한 것으로, 특히 범용 메모리로서도 사용할 수 있고, 상술한 불량 또는 결함을 효과적으로 처리하거나 구제하기에 적합한 반도체 메모리에 관한 것이다.
결함구제 기술은 반도체 메모리의 효율을 향상하고 제조원가를 저감하는 효과적인 수단으로써 광범위하게 사용되고 있다. 이들 기술은, 예를 들면 다음의 문헌에 기재되어 있다.
(1) ISSCC, Digest of Technical Papers, pp. 80-81, Feb. 1981
(2) IEEE, Journal of Solid-State Circuits, Vol. SC-15, No.4, pp. 677-686, Aug. 1981
(3) ISSCC, Digest of Technical Papers, pp. 240-241, Feb. 1989
문헌 (1)에 기재된 결함구제 기술이 현재 반도체 메모리에 주로 사용되고 있다. 즉, 반도체 메모리의 칩상에 사전에 마련된 예비워드선 또는 예비비트선이 불량 메모리 셀이 있는 워드선 또는 비트선을 치한하는데 사용된다. 한편, 문헌(2)에서는 치환을 위해 더 큰 블럭단위 사용을 제안하고 있다. 즉, 이 문헌은 전체 웨이퍼를 하나의 메모리에 집적하는 소위 풀-웨이퍼 스케일 인터그레이션(full-wafer scale intergration)에 관한 것이다. 문헌(3)도 풀-웨이퍼 스케일 인터그레이션에 관한 것이다. 그러나, 제안된 방법에 따르면, 불량이 있는 메모리셀이 치환을 위한 타겟이 아니고, 웨이퍼상의 불량이 있는 메모리칩 등을 분리하여 메모리 시스템을 구성하고 있다.
상기 종래기술의 결함구제 기술은 특히 대기모드에서 과도하게 큰 전류를 소비하는 불량(이하, DC 불량이라 한다)을 수복할 수 없었다. 대기전류가 특정한 값보다 큰 칩을 불합격품으로써 폐기해야 하므로, 이 DC 불량은 반도체 메모리의 효율 향상에 큰 걸림돌로 된다. 이 DC 불량은 여러 가지 원인에 기인하지만, 예를 들면 DRAM의 메모리 어레이에서 발생하는 것을 제11도에 따라 설명한다.
제11도는 1트랜지스터/1커패시터형의 종래 메모리셀을 사용하는 DRAM의 메모리 어레이 및 센스회로의 등가회로도이다. 메모리셀 MC는 워드선 W와 데이타선쌍 D 및의 교점에 배열되어 있다. P는 플레이트(각각의 메모리셀내의 커패시터의 대향전극)이다. 센스회로(11)은 데이타선상의 신호전압을 증폭하는 센스앰프(110) 및 데이타선 전위를 초기 설정하는데 사용되는 프리챠지회로(111)을 구비한다. 이 메모리가 대기모드일 때 각 노드에서의 전위는 다음과 같다. 먼저, 모든 워드선 W는 비선택이고, 그들의 전위는 접지전위(0V)로 고정되어 있다. 데이타선및 D는 프리챠지회로(111) 및 전원선(115)를 통해서 DC 전압 VMP에 접속되어 있다. 플레이트 P는 전원선(105)에 의해 DC 전압 VPL에 접속되어 있다. 최근의 DRAM에서는 DC 전압 VMP및 VPL의 값이 전원전압 Vcc의 1/2로 선택되는 것이 일반적이다.
여기서, 워드선 W와 데이타선 D 가 (108)로 도시한 바와 같이 단락되었다고 가장하자. 이러한 불량등에 의해서, 전압 VMP( =Vcc/2 )로 부터의 전류가 프리챠지회로(111), 데이타선 D 및 워드선 W를 통해 접지로 흐른다. 한편, 워드선 W와 플레이트 P 사이에서 (109)로 도시한 바와 같은 단락이 발생할 때, 전압 VPL( =Vcc/2 )로 부터의 전류가 플레이트 P 및 워드선 W를 통해서 접지로 흐른다.
이들 경우의 각각에서는 대기모드에서 과도하게 큰 전류가 흐르게 된다. 종래의 결함구제 기술에 의해서는 이들 불량을 수복할 수 없다. 그것을 불량이 있는 워드 및 데이타선 W및 D가 선택되지 않도록 그들을 예비워드선 및 예비데이타선으로 각각 치환하여도 상기 전류 경로가 대기모드인 메모리에 여전히 존재하기 때문이다.
상기 문헌(3)에는 그러한 불량칩에 대해 전원스위치를 오프하는 것이 제안되어 있다. 전원스위치를 오프하여 DC 불량을 수복할 수 있는 것은 사실이다. 그러나, 문헌(3)에서 제안된 방법은 다음에 기술하는 문제를 갖고 있다. 첫번째로, 그러한 불량칩의 위치를 기억하는 ROM이 웨이퍼의 외부회로로써 부가적으로 필요하다. 두번째로, 불량 메모리칩이 분리되기 때문에 사용할 수 있는 메모리의 용량이 고정되지 않고 불량칩의 갯수 및 분포에 의존한다. 이러한 이유 때문에 제안된 방법을 DRAM, SRAM 등의 범용 메모리의 제조에 적용할 수 없고, 그의 적용이 제한된다. 또한, 제어회로는 큰 회로규모를 요구하고 (칩 면적이 약 20%증가됨), 전력소비의 증가도 요구한다.
본 발명은 예를 들면, 제1도에 도시한 바와 같이 여러개의 정규 메모리 블럭, 여러개의 예비메모리 블럭, 정규메모리블럭을 선택하는 어드레스신호를 발생하는 어드레스수단, 정규메모리 블럭중의 불량메모리블럭의 어드레스를 기억하는 ROM, ROM의 출력과 어드레스신호를 비교하는 비교수단, ROM의 출력과 어드레스 신호에 따라 각각의 메모리블럭으로의 전원 및 신호공급을 허용하거나 또는 금지하는 정규메모리블럭에 관한 스위치수단, ROM의 출력 및 비교수단의 출력에 따라 각각의 메모리블럭으로의 전원 또는 신호공급을 허용하거나 또는 금지하는 예비메모리블럭에 관한 스위치수단을 포함하는 반도체 메모리를 제공한다.
따라서, 정규메모리블럭 각각으로의 전원 및 신호공급을 관련된 스위치수단에 의해 금지할 수 있다. DC 불량을 갖는 메모리블럭의 어드레스를 기억하는 ROM은 칩상에 마련된다. ROM의 출력은 불량메모리블럭의 전원 및 신호공급을 금지시키기 위해 스위치수단을 제어하는데 사용된다. 불량메모리블럭 대신 예비메모리블럭으로 전원 및 신호가 공급된다.
정규메모리블럭에 관련된 스위치수단은 ROM의 출력을 디코드하는 제1의 디코드수단, 어드레스 신호를 디코드하는 제2의 디코드수단 및 제1및 제2의 디코드수단에 의해 제어되는 스위치회로를 구비하면 좋다.
또한, 메모리셀은 1트랜지스터/1커패시터형의 다이나믹 메모리셀인 것이 좋고, 정규 및 예비메모리블럭을 위해 마련된 스위치수단은 적어도 메모리셀로의 플레이트 전압공급, 데이타선 프리챠지 전압공급 및 데이타선 프리챠지신호 공급을 허용하거나 금지시키면 좋다.
본 발명에서는 각각의 정규메모리블럭으로의 전원 및 신호 공급을 관련된 스위치수단에 의해 정지시킬 수 있다. 그러므로, 반도체 메모리가 대기모드인 경우와 정규메모리블럭 중의 하나가 불량으로 되는 경우를 포함하는 경우에, 사용중이 아닌 메모리블럭으로의 신호공급 뿐만 아니라 전원공급도 정지시킬 수 있다. 이것은 불필요한 전력소비를 제거한다.
따라서, 불량이 있는 정규메모리블럭으로의 전원 및 신호 공급이 금지되고, 불량이 있는 정규메모리 대신 예비메모리블럭이 사용될 때, 종래의 결함구제 기술에서는 수복할 수 없었던 DC 불량도 수복할 수 있다. 또한, 불량이 있는 메모리블럭으로의 신호공급을 금지하는 것에 의해 불필요한 전류소비도 최소화할 수 있다.
본 발명에서는 칩상에 마련된 ROM이 전원 및 신호공급의 전환을 제어하므로, 부가적인 외부제어회로를 마련할 필요가 없다.
그러므로, 본 발명에 사용된 수단을 범용 메모리에 적용할 수 있다.
본 발명의 목적은 상기 종래 문제를 해소하며, 범용 메모리로써 사용할 수 있고, DC 불량이 효과적으로 수복될 수 있는 결함구제회로를 갖는 반도체 메모리를 제공하는 것이다.
본 발명의 상기 및 그 밖의 목적과 새로운 특징은 본 명세서의 기술 및 첨부도면으로 명확하게 될 것이다.
이하, 본 발명의 실시예를 도면에 따라 상세히 설명한다.
이하 설명할 실시예에서는 다음의 부호에 의해 여러가지 부분이 각각 지정된다.
(1) : 반도체 칩, (10),(10L),(10R) : 정규메모리매트, (20),(20L),(20R) : 예비메모리매트, (11),(21) : 센스 회로, (12),(12L),(12R),(22),(22L),(22R) : 로우디코더, (13),(23) : 컬럼디코더, (14),(15),(24),(25) : 스위치회로, (16),(17 ),( 16L),(16R),(17L),(17R) : 디코더회로, (18) : 센스 앰프 구동회로, (30) : 로우어드레스버퍼, (31) : 컬럼어드레스버퍼, (32) : 플레이트 전원회로, (33) : 데이타선 프리챠지 전원회로, (34) : 타이밍신호 발생회로, (36) : 비교회로, (37) : 디코더, (110) : 센스 앰프, (111) : 데이타선 프리챠지 회로, (116L),(116R) : 전송 게이트.
본 발명의 제1의 실시예를 도면에 따라 설명한다. 다음의 설명에서는 본 발명에 따른 결함구제회로 기술이 DRAM (Dynamic Random Access Memory), 특히 1트랜지스터/1커패시터형의 메모리셀을 사용하는 DRAM에 적용된다. 그러나, 본 발명을 SRAM(Static Random Access Memory), EPROM(Erasable Programmable Read -Only Memory) 또는 EEPROM(Electrically Erasatble Programmable Read-Only Memory) 등의 다른 반도체 메모리에도 적용할 수 있는 것은 명백하다. 또한, 특별히 여기에 기술하는 반도체 메모리는 CMOS 기술을 사용하는 형식이다. 그런, 본 발명을 유니폴라 MOS 트랜지스터, 바이폴라 트랜지스터 또는 그들의 조합등의 다른 기술을 사용하는 다른 반도체 메모리에도 적용할 수 있다.
[제1의 실시예]
제1도는 본 발명을 DRAM에 적용한 본 발명의 제1의 실시예를 도시한 것이다. 제1도에서, (10) 및 (20)은 메모리셀이 워드선 W와 데이타선쌍 D 및의 교점에 배치된 메모리매트이다. 더 상세하게, (10)은 정규메모리매트이고, (20)은 예비메모리매트이다. 제1도에는 하나의 정규메모리매트(10)과 하나의 예비메모리매트(20)만이 도시되어 있지만, M개의 정규메모리매트(10)과 R개의 예비메모리매트(20)(M 및 R의 각각은 2이상의 정수이다)이 있다. 센스회로(11) 및 (21)은 데이타선상에 나타나는 신호를 증폭한다. 로우디코더(12) 및 (22)는 워드선을 선택하고, 컬럼디코더(13) 및 (23)은 데이타선을 선택한다. 스위치회로(14) 및 (24)는 관련된 메모리매트에 필요한 전원을 공급하고, 스위치회로(15) 및 (25)는 관련된 메모리매트에 신호를 공급한다. 디코더회로(16) 및 (17)은 스위치회로(14) 및 (15)를 각각 제어한다.
반도체 메모리는 로우어드레스버퍼(30) 및 컬럼어드레서버퍼(31)을 구비한다. 로우어드레스버퍼(30)은 m(=log2M)비트(40A)의 제1의 출력신호 및 나머지비트(40B)의 제2의 출력신호를 발생한다. 제1의 신호(이하, 이것을 매트간 어드레스신호라 한다)는 메모리매트를 선택 또는 지정하고, 제2의 신호(이하, 이것을 매트내 어드레스신호라 한다)는 선택된 메모리매트내의 워드선을 지정한다. ROM(35)는 DC 불량을 갖는 메모리매트의 매트간 어드레스를 기억하고, 비교회로(36)은 ROM(35)의 출력과 어드레스버퍼(30)에서 발생된 매트간 어드레스 신호를 비교한다. 메모리셀 플레이트 전압 VPL은 전원회로(32)에서 발생되고, 데이타선 프리챠지 전압 VMP는 전원회로(33)에서 발생된다. 타이밍신호 발생회로(34)는 센스회로(11) 및 (21)을 구동하는 타이밍신호군을 발생한다. 데이타 입출력회로는 제1도에 도시하지 않았다.
이하, 본 발명의 반도체 메모리의 결함구제(수복)동작을 설명한다.
결함구제기능을 행사하는 주요부분은 스위치회로(14),(15),(24) 및 (25)와 디코더회로(16),(17)이다. 스위치회로(14)는 매트인에이블신호 ME가 논리레벨 1일 때 온되고, 스위치회로(15)는 메트인에이블신호 ME 및 매트선택신호 MS가 모두 논리레벨 1일 때 온되며, 스위치회로(24)는 예비매트인에이블신호 SME가 논리레벨 1일 때 온되고, 스위치회로(25)는 예비매트인에이블신호 sme및 예비매트선택신호 SMS가 모두 논리레벨 1일 때 온된다. 디코더회로(16)은 ROM(35)(불량메모리매트의 매트간 어드레스가 기억되어 있음)의 출력(45)를 수신하여 지정된 메모리 매트가 불량인가의 여부를 판정한다. 그 결과가 지정된 메모리매트의 불량을 증명할 때, 디코더(16)의 출력인 신호 ME가 논리레벨 0으로 되고, 그 결과가 메모리매트의 불량 없음을 증명할 때, 신호 ME는 논리레벨 1로 된다. 매트간 어드레스신호(40A)는 디코더회로(17)에 인가된다. 이 신호(40A)가 지정된 메모리매트의 어드레스를 나타낼 때, 디코더회로(17)의 출력인 신호MS는 논리레벨 1을 유지한다. 그렇지 않다면, 신호 MS는 논리레벨 0으로 된다.
하나의 정규메모리매트(10)에 주목해서 메모리매트(10)이 불량이 아닐 때의 동작을 설명한다. 이 경우에, 디코더회로(16)의 출력신호ME는 논리레벨 1이고, 스위치회로(14)는 온 상태이다. 그 결과, 전압 VPL및 VMP가 메모리매트(10)으로 공급된다. 메모리가 동작하자마자 어드레스버퍼(30)은 어드레스신호(40A) 및 (40B)를 발생한다. 매트간 어드레스신호(40A)는 디코더회로(17)에 의해 디코드된다. 메모리매트(10)이 선택될 때, 논리레벨 1의 출력신호로 MS 가 디코더회로(17)에서 나타나고, 메모리매트(10)이 비선택일 때, 논리레벨 0의 신호 MS가 나타난다. 따라서, 메모리매트(10)이 선택될 때 스위치회로(15)가 온되고, 선택된 메모리매트(10)에 타이밍신호가 인가된다. 한편, 이 메모리매트(10)이 비선택일 때, 타이밍신호는 인가되지 않는다. 또한, 예비매트 인에이블신호 sme가 논리레벨 0이므로, 전압 및 타이밍신호는 예비메모리매트(20)에 인가되지 않는다.
DC 불량이 정규메모리매트(10)상에서 발생했고, 이 매트(10)이 예비메모리매트(20)으로 치환된다고 하자. 이 경우, 메모리매트(10)의 매트간 어드레스는 ROM (35)에 라이트된다. 그 결과, 정규메모리매트(10)의 매트인에이블신호 ME가 논리레벨 0으로 되고, 예비메모리매트(20)의 매트인에이블신호 SME가 논리레벨 1로 된다. 그러므로, 전압 VPL및 VMP가 회로(32) 및 (33)에서 정규메모리매트(10)으로 공급되지 않고, 예비메모리매트(20)으로 공급된다. 메모리가 동작할 때, 매트선택신호 MS는 메모리매트(10)이 선택될 때에는 노리레벨 1 이지만, 메모리테프(10)이 비선택일 때에는 논리레벨 0이다. 그러나, 메모리매트(10)의 매트인에이블신호 ME가 논리레벨 0이고, 스위치회로(15)가 오프 상태이므로, 이 메모리매트(10)이 선택될 때에도 타이밍 신호는 메모리매트(10)에 인가되지 않는다. 한편, 로우어드레스버퍼(30)에서 발생된 매트간 어드레스 신호는 비교회로(36)에서 ROM(35)의 출력신호와 비교된다. 입력어드레스가 메모리매트(10)의 어드레스와 일치할 때, 논리레벨 1의 예비매트 선택신호 SMS가 비교회로(36)에서 나타난다. 그 결과, 예비메모리매트(20)과 관련된 스위치회로(25)가 온으로 되어 예비메모리매트(20)으로 타이밍신호가 공급된다.
이하, 제1의 실시예의 요소회로의 상세한 것을 제2도 내지 제7도에 따라 설명한다.
제2도는 이 실시예에 사용한 ROM(35)의 하나의 형태의 구성을 도시한 것이다. 제2도에서, (350)은 하나의 매트간 어드레스를 기억하는 단위회로이다. 하나의 예비메모리매트(20)에 각각 대응하는 전체 R개의 단위회로(350)이 있다. 매트간 어드레스의 비트수는 m이다. 그러므로, 각각의 단위회로(350)은 1비트 메모리회로(351) 및 예비매트 인에이블신호 SME를 발생하는 회로(352)로 이루어져 있다(이 회로(352)의 구성은 회로(351)과 동일하다). 회로(351)은 메모리 디바이스로써, 레이저 빔에 의해 끊어지는 퓨즈(353)을 구비하고 있다. 퓨즈(353)이 끊어지기 전에 노드(354)에는 고레벨이 유지되고, 출력 F는 저레벨, 즉 논리레벨 0이다. 이 때, MOSFET(356)은 비도통 상태이다.
퓨즈(353)이 끊어질 때 노드(354)는 저레벨이고, 출력 F는 고레벨, 즉 논리레벨 1로 된다. MOSFET(356)은 도통상태로 되어 노드(354)를 저레벨로 유지한다. 퓨즈(353)이 끊어진 후에 노드(354)를 저레벨로 확실히 유지하기 위하여 다른 MOSFET(355)가 마련된다. 전원 공급후 즉시 또는 적당한 타이밍(예를 들면, 각 사이클마다 한번) 고레벨로 되는 신호 FUS는 MOSFET(355)의 게이트에 인가되면 좋다.
예비메모리매트(20)이 불량이 있는 정규메모리매트(10)으로 치환될 때, 불량이 있는 메모리매트(10)의 어드레스는 치환에 사용된 예비메모리매트(20)에 대응하는 단위회로(350)에, 다음에 기술하는 방법으로 기억된다. 먼저, 회로(352)내의 퓨즈(353)이 끊어진다. 그 결과, 논리레벨 1의 예비메모리매트 인에이블신호 SME가 회로(352)에서 나타난다. 각 회로(351)내의 퓨즈(353)이 끊어졌는가의 여부는 정규메모리매트(10)의 매트간 어드레스에 따라 판정된다. 예를 들면, 매트간 어드레스비트가 1일 때에는 퓨즈가 끊어진 것이고, 매트간 어드레스 비트가 0일 때에는 퓨즈가 끊어지지 않은 것이다(물론, 상기 경우의 반대라도 상관없다). 퓨즈(353)이 끊어진 회로(351)에서의 출력 F만이 논리레벨 1을 갖는다. 여러개의 정규메모리매트(10)에서 불량이 발견될 때, 불량이 있는 정규메모리매트(10)의 어드레스는 각각의 회로(350)에 라이트될 것이다.
메모리 디바이스는 상술한 레이저 빔에 의해 끊어지는 퓨즈에 한정되지 않는다. 메모리 디바이스는 전기적으로 끊어지는 퓨즈나 또는 EPROM등의 불휘발성 메모리라도 좋다.
제3도는 비교회로(36)의 하나의 형태의 구성을 도시한 것이다. 제3도에서, (360)은 ROM(35)의 출력과 매트간 어드레스신호를 비교하는 단위회로이다. 하나의 예비메모리매트(20)에 각각 대응하는 전체 R개의 회로(360)이 있다. 회로(360)은 m 개의 배타적 OR게이트(361), 하나의 인버터(362) 및 하나의 NOR 게이트(363)으로 이루어져 있다. ROM(35)의 출력 Fij와 어드레스신호 an + j( j = 0~m-1)가 완전히 일치하고, 예비매트 인에이블신호 SMEi = 1일 때에만 회로(360)의 출력(예비메모리매트선택신호 SMSi)가 논리레벨 1을 갖는다. 비교회로(36)의 구성은 제3도에 도시한 것에 한정되지 않고, 다른 논리적 등가회로로 치환해도 좋다.
제4도는 정규메모리매트(10)에 관련된 스위치회로(14), (15) 및 디코더회로(16),(17)의 구성의 하나의 형태를 도시한 것이다. 디코더회로(16)은 R개의 단위회로(160) 및 하나의 NOR 게이트(161)로 이루어져 있다. 각각의 단위회로(160)은 ROM(35)에서 발생된 어드레스신호 Fio~Fim-1 중의 하나를 디코드하고, 대응하는 인버터(162) 및 하나의 AND 게이트(163)으로 이루어져 있다. 인버터(162)의 삽입 위치는 관련된 정규메모리매트(10)의 매트간 어드레스에 의해 결정된다. 어드레스신호 Fio~Fim-1 중의 하나에 의해 주어진 어드레스가 지정된 메모리매트(10)의 어드레스와 일치하고, 예비매트 인에이블신호 SMEi = 1 일 때, AND 게이트(163)에서의 출력은 논리레벨 1로 되고, NOR 게이트(161)의 출력(메모리매트 인에이블신호 ME)은 논리레벨 0으로 된다. R개의 어드레스 Fio~Fim (i=0~R-1)중의 어느 하나라도 지정된 메모리매트(10)의 어드레스와 일치하지 않을 때, 메모리매트 인에이블신호 ME는 논리레벨 1을 갖는다.
디코더회로(17)은 매트간 어드레스신호 an~an+m-1을 디코드하고, 대응하는 인버터(172) 및 하나의 AND 게이트(173)으로 이루어져 있다. 인버터(172)의 삽입위치는 회로(160)의 경우와 마찬가지 방법으로 결정된다. 어드레스신호 an~an+m-1 중의 하나가 지정된 메모리매트(10)의 어드레스와 일치할 때에만 논리레벨 1을 갖는 매트선택신호 MS가 디코더회로(17)에서 나타난다.
스위치회로(14)는 2개의 N 채널 MOSFET(141) 및 (142)로 이루어져 있다. 매트 인에이블신호 ME가 논리레벨 1일 때, 2개의 MOSFET(141) 및 (142)가 모두 도통상태로 되므로, 회로(32) 및 (33)으로 부터의 전압 VPL및 VMP는 메모리매트(10)내의 플레이트 P 및 센스회로(11)내의 데이타선 프리챠지회로(111)에 각각 공급된다. 한편, 신호 ME가 논리레벨 0일 때에는 2개의 MOSFET(141) 및 (142)가 비도통상태로 되어 전압 VPL및 VMP가 공급되지 않는다.
스위치회로(15)는 2개의 NAND 게이트(151),(153) 및 하나의 AND 게이트(152)로 이루어져 있다. 메모리의 대기모드에서는 프리챠지신호 PC 및 센스앰프 구동신호 SA가 모두 논리레벨 0이다. 그러므로, 프리챠지 신호선(114)는 논리레벨 1이고, 배선(114)에 접속된 프리챠지회로(111)에 의해 데이타선은 전압 VMP까지 프리챠지된다. 또한, 센스앰프 구동회로(18)내의 N채널 MOSFET(181) 및 P채널 MOS F E T(182)가 비도통 상태로 되고, 센스앰프 구동선(112) 및 (113)은 회로(도시하지 않음)에 의해 프리챠지된다. 메모리가 동작모드일 때에는 프리챠지신호 PC 및 센스앰프 구동신호 SA가 논리레벨 1로 된다. 이 때 매트인에이블신호 ME 및 매트선택신호 MS 가 논리레벨 1이면, 프리챠지신호선(114)는 논리레벨 0으로 되고, 두 개의 MOSFET(181) 및 (182)는 도통상태로 된다. 그 결과, 전원전위 Vcc 가 센스 앰프 구동선(112)상에 나타나고, 다른 배선(113)상에는 접지전위가 나타난다. 따라서, 데이타선 프리챠지동작이 완료되고, 센스 앰프(110)이 구동된다. 그러나, 신호ME 및 MS 중의 어느 하나라도 논리레벨이 0일 때에는 배선(112),(113) 및 (114)상에서 전위변화가 발생하지 않는다.
제5도는 예비메모리매트(20)에 관련된 스위치회로(24) 및 (25)의 하나의 형태의 구성을 도시한 것이다. 이들 스위치회로(24) 및 (25)는 제4도에 도시한 스위치회로(14) 및 (15)의 구성과 각각 동일하다. 다른점은 신호 ME 및 MS 대신 예비매트 인에이블신호 SME(ROM(35)의 출력) 및 예비매트 선택신호 SMS (비교회로(36)의 출력)에 의해 스위치회로(24) 및 (25)가 각각 제어되는 것이다.
제6도는 스위치회로(14) 및 (15)의 다른 형태의 구성을 도시한 것이다. 제6도에 도시한 구성에서는 프리챠지회로(111)이 데이타선 프리챠지전압 VMP의 공급을 정지하는데 사용된다. 이를 위해, MOSFET(142)는 제거되고, 스위치회로(15)의 논리는 변경되어 있다. 매트 인에이블 신호 ME가 논리레벨 0일 때, 프리챠지 신호선(114)는 항상 논리레벨 0이다. 그러므로, 프리챠지전압 VMP가 프리챠지 전원선(115)에는 공급되어도 데이타선에는 공급되지 않는다. MOSFET(142)와 프리챠지회로(111)의 조합을, 프리챠지전압 VMP의 공급을 더욱 신뢰성 있게 정지시키기 위해 사용할 수 있는 것은 물론이다.
제7도는 스위치회로(14)의 또 다른 형태의 구성을 도시한 것이다. 제7도의 구성에서는 불량이 있는 메모리매트에 이르는 배선에 전원이 공급되지 않을 뿐만 아니라 그 배선의 전위가 고정되어 있다. 제7도에 따르면, 매트 인에이블신호 ME가 논리레벨 0일 때 MOSFET(141) 및 (142)가 오프상태로 되어 플레이트 전압 VPL및 데이타선 프리챠지전압 VMP는 배선(105) 및 (115)에 각각 공급되지 않는다. 한편, 인버터(144)는 논리레벨 1의 출력을 발생하므로, N 채널 MOSFET(145) 및 (146)이 온되어 배선(105) 및 (115) 각각은 접지로 된다. 제7도에 도시한 구성은 배선(105) 및 (115)의 전위가 불안정하게 되는 것을 방지할 수 있으므로, 칩상의 다른 회로가 노이즈등에 의한 악영향을 받지 않는다.
디코더회로 및 스위치회로의 구성은 제4도 내지 제7도에 도시한 구성에 한정되지 않고, 논리적으로 등가인 다른 회로를 사용해도 좋다.
이하, 본 발명의 제1의 실시예의 특징을 설명한다.
첫번째 특징은 플레이트 전압 VPL및 데이타선 프리챠지전압 VMP가 사용중이 아닌 정규메모리 매트에는 공급되지 않는다는 것이다. 정규메모리매트(10)에 DC 불량이 없을 때, 예비메모리 매트(20)에는 전원이 공급되지 않는다. 한편, DC 불량이 정규메모리 매트(10)에서 발견될 때, 이 정규메모리 매트(10)으로의 전원공급은 정지되고, 그 대신 예비메모리매트(20)으로 전원이 공급된다. 따라서, DC 불량을 갖는 메모리매트(10)으로의 전류경로(제11도에 도시한 바와 같음)을 차단할 수 있어 DC 불량을 갖는 메모리매트(10)을 수복할 수 있다.
두번째 특징은 메모리가 대기모드일 때 상술한 전원회로에서의 전원공급을 전환할 수 있는 것이다. 이것은 전원회로를 전환하는 각각의 스위치회로(14) 및 (24)를 제어하는 신호 ME 및 SME가 DC 신호이기 때문이다. 종래의 결함구제기술에서는 메모리가 동작모드로 되기 전에 신호 공급의 목적지를 전환하지 못한다. 즉, 불량이 있는 워드선 또는 불량이 있는 데이타선으로의 신호 공급을 정지하고, 예비워드선 또는 예비데이타선으로 신호가 공급된다. 이에 비해, 본 발명의 실시예에서는 메모리가 대기모드일 때에도 전원공급을 전환하여 메모리가 대기모드일 때에도 메모리매트의 DC 불량을 수복할 수 있다.
세번째 특징은 데이타선 프리챠지신호 PC 및 센스앰프 구동신호 SA가 사용중이 아닌 메모리매트에는 공급되지 않는다는 것이다. 따라서, 사용중이 아닌 메모리매트에서의 불필요한 전력소비를 방지할 수 있다. 본 발명의 실시예에서는 신호 PC 및 SA의 공급을 정지하였지만, 다른 신호예를 들면, 로우디코더 및 컬럼디코더에 사용되는 신호의 공급을 정지시켜도 좋다.
네번째 특징은 상기 전원 및 신호 변경이 칩상에 마련된 회로에 의해 제어되는 것이다. 그러므로, 상기 문헌 (3)에서 제안된 방법과 달리, 본 발명의 방법은 범용메모리에도 적용될 수 있다. 또한 제2도 내지 제7도에 도시한 바와 같이 ROM, 비교회로, 디코더회로 및 스위치회로를 비교적 간단하게 형성할 수 있고, 결함구제 기술에 의한 칩 면적 증가가 매우 줄어든다.
[제2의 실시예]
제8도는 본 발명의 제2의 실시예의 구성을 도시한 것이다. 이 제2의 실시예는 디코더(37)이 마련된 것이 제1의 실시예와 다르다. 제1도에 도시한 제1의 실시예에서는 디코더회로(17)이 각각의 정규메모리매트(10)에 관련해서 분포하고 있다. 이 제2의 실시예의 경우에는 이들 디코더회로(17)이 어드레스버퍼(30)근처에 위치하는 하나의 디코더(37)에 모아져 있다. 매트간 어드레스신호 및 정규메모리매트 선택신호 MS 는 디코더(37)에서 각각 입출력되고, 각각의 정규메모리매트(10)에 출력이 접속되어 있다.
이 제2의 실시예의 특징은 데이타선을 통한 충방전에 의한 전력소비가 적다는 것이다. 제1도에 도시한 제1의 실시예의 경우, 매트간 어드레스 신호선(40A)의 수는 m(=log2M)개이고, 최악의 경우에는 메모리의 하나의 동작 사이클에서 모든 m개의 신호선(40A)상에 충방전이 발생한다. 한편, 제8도에 도시한 제2의 실시예의 경우에는 정규메모리매트 선택신호 MS선(47)의 개수가 M이고, 메모리의 하나의 동작사이클에서 충방전이 그들중의 하나에서만 발생한다. 제1도의 신호선(40A) 및 제8도의 신호선(47)은 칩 전체에 걸쳐서 설치해야 하므로, 그들의 기생용량은 상당히 크다. 그러므로, 전력소비를 저감하기 위해서는 충방전 신호선의 수를 가능하다면 작게하는 것이 좋다.
다음에는 신호선의 수를 비교한다. 제1도에 도시한 실시예의 경우에는 신호선(40A)의 개수가 m개이고, 제8도에 도시한 실시예의 경우에는 신호선(47)의 개수가 M 개이다. m과 M 사이의 관계가 m M이므로, 제1도에 도시한 실시예가 칩면적 면에서 바람직하다.
[제3의 실시예]
제9도는 본 발명의 제3의 실시예의 구성을 도시한 것이다. 이 제3의 실시예도 제1도에 도시한 제1의 실시예의 변형예이고, 본 발명을 공유센스 및 다분할 데이타선 방식의 DRAM에 적용한 것이다. 컬럼디코더(23)은 칩끝에 위치하고, 그의 출력은 배선(도시하지 않음)에 의해 모든 메모리매트에 분포한다. 센스회로(11)은 좌정규메모리매트(10L) 및 우정규메모리매트(10R)에 공통으로 사용된다. 센스회로(21)도 좌예비메모리매트(20L) 및 우예비메모리매트(20R)에 공통으로 사용된다.
제10도는 제9도에 도시한 제3의 실시예에서 정규메모리매트(10L) 및 (10R)에 관련된 스위치회로(14),(15) 및 디코더회로(16L),(17L)(16R),(17R)을 상세히 도시한 것이다. 제10도에서, (116L) 및 (116R)은 메모리매트(10L) 및 (10R)의 데이타선 각각을 센스앰프(110) 및 데이타선 프리챠지회로(111)에 접속하는 전송게이트이다.
디코더회로(16L) 및 (16R)은 메모리매트(10L) 및 (10R)각각에 대해 정규메모리매트 인에이블신호 ME-L및 ME-R을 발생한다. 디코더회로(17L) 및 (17R)은 정규메모리매트(10L) 및 (10R)각각에 대해 정규메모리매트 선택신호 MS-L 및 MS-R을 발생한다. 이들 회로(16L),(16R) 및 (17L),(17R)은 제4도에 도시한 것과 구성이 동일하므로, 제10도에는 자세히 도시하지 않는다. 스위치회로(14)는 메모리매트에 전원을 공급하고, 스위치회로(15)는 메모리매트에 신호를 공급한다. 이하, 이들 스위치회로의 동작을 설명한다.
회로(32)로 부터의 플레이트전압 VPL은 메모리매트 인에이블신호 ME-L이 논리레벨 1일때 메모리매트(10L)에 공급되고, 메모리매트 인에이블신호 ME-R이 논리레벨 1일 때에는 메모리매트(10R)에 공급된다. 매트 인에이블신호 ME-L과 ME-R 중의 어느 하나가 논리레벨 1일 때, 회로(33)으로 부터의 데이타선 프리챠지 전압 VMP는 배선(115)를 통해 프리챠지회로(111)에 공급된다. 그러나, 다음에 기술하는 바와 같이, 이 경우에 신호 ME가 0레벨이기 때문에, 이 전압 VMP는 불량이 있는 메모리매트(10)의 데이타선에는 공급되지 않는다. 프리챠지회로(111) 및 센스앰프(110)으로의 신호공급은 4개의 신호 ME-L, ME-R, MS-L 및 MS-R 에 의해 제어된다. OR게이트(158) 및 (159)가 좌 및 우매트 인에이블신호의 논리합과 좌 및 우 매트 선택신호의 논리합을 각각 발생하는 것에 의해, 게이트(151),(152) 및 (153)이 제어된다. 그러므로, 불량이 없는 좌 및 우메모리매트 중의 하나가 선택될 때 데이타선 프리챠지는 멈추고, 센스앰프(110)은 구동된다.
메모리가 대기모드일 때 전송 게이트(116L) 및 (116R)에 대한 타이밍신호 SHR은 논리레벨 0이다. 그러므로, 메모리매트(10L)에 관련된 전송 게이트(116L)이 온, 오프될 때, 매트 인에이블신호 ME-L은 각각 논리레벨 1 및 0이다. 메모리가 동작모드일 때, 타이밍신호 SHR은 논리레벨 1로 된다. 그러므로, 메모리매트 인에이블신호 ME-R이 논리레벨 1이어서 다른 메모리매트(10R)이 선택될 때, 전송게이트(116L)은 오프된다. 신호 MS-R 이 논리레벨 0이고, 신호 ME-L이 논리레벨 1일 때에는 전송 게이트(116L)이 온상태로 된다. 매트 인에이블신호 ME-L이 논리레벨 0일 때에는 메모리매트(10L)의 데이타선에 데이타선 프리챠지전압 VMP가 공급되지 않는다는 것은 상기 설명으로 부터 명확해진다. 그것은 신호 ME-L이 논리레벨 0일 때, 전송 게이트(116L)은 메모리의 대기모드 및 동작모드에서 오프상태이기 때문이다. 따라서, 메모리매트(10L)에 DC 불량이 발생할 때 전류경로(제11도에 도시한 바와 같음)를 차단할 수 있다. 메모리매트(10L)에 대해서 설명했지만, 메모리매트(10R)에도 동일하게 적용된다.
스위치회로(14) 및 (15)의 구성은 제10도에 도시한 것에 한정되지 않고, 논리적으로 등가인 다른 회로를 사용해도 좋다.
상술한 본 발명의 실시예는 예비메모리매트를 불량이 있는 정규메모리매트로 치환하는 형태이다. 종래의 반도체 메모리에서는 메모리매트 단위로 치환이 실행되어 현실적이지 못했다. 그것은 종래 반도체 메모리내의 메모리매트수 M이 적어서 예비메모리매트가 부가적으로 마련되면, 용장도(예비메모리매트수 R과 정규메모리 매트수 M 사이의 비율 R/M)가 상당히 커지기 때문이다. 그러나, 메모리매트수 M은 메모리의 집적도 증가와 더불어 증가하는 경향에 있어 모모리매트수는 기가비트급의 반도체 메모리에서 256 내지 1024로 크게 될 것이다. 그러므로, 용장도를 그다지 크게하지 않고 예비메모리매트를 마련할 수 있다.
치환의 단위는 물리적인 메모리매트일 필요는 없다. 예를 들면, 각각의 메모리매트를 여러개의 블럭으로 분할하고, 이 블럭을 치환의 단위로써 사용해도 좋다. 반대로, 여러개의 메모리매트를 치환의 단위로써 사용해도 좋다.
본 발명에 의하면, 종래 결함구제 기술에 의해서는 수복할 수 없었던 범용메모리의 DC 불량을 효과적으로 수복할 수 있다.
이상 본 발명자에 의해서 이루어진 발명을 상기 실시예에 따라 구체적으로 설명했지만, 본 발명은 상기 실시예에 한정되는 것은 아니고 그 요지를 이탈하지 않는 범위에서 여러가지로 변경 가능한 것은 물론이다.

Claims (20)

  1. 적어도 하나가 결함메모리 블럭인 여러개의 정규메모리블럭, 예비메모리블럭 및 상기 결함메모리블럭의 어드레스를 기억하는 메모리회로를 포함하고, 상기 여러개의 정규메모리블럭 및 상기 예비메모리블럭의 각각은 센스회로 및 그 센스회로에 DC공급전압을 공급하는 제1 스위치수단을 포함하고, 상기 메모리회로의 출력에 따라서 상기 결함메모리블럭의 상기 제1 스위치수단은 오프로 되고, 상기 예비메모리블럭의 상기 제1 스위치수단은 온으로 되는 것을 특징으로 하는 반도체 메모리.
  2. 제1항에 있어서, 상기 여러개의 정규메모리블럭 및 상기 예비메모리블럭의 각각은 제어신호를 그 센스회로에 공급하는 제2 스위치수단을 더 포함하고, 상기 결함메모리블럭의 상기 제2 스위치수단은 상기 메모리회로의 출력에 따라서 제어신호가 그 센스회로로 공급되는 것을 금지시키는 것을 특징으로 하는 반도체 메모리.
  3. 제2항에 있어서, 어드레스신호를 발생하는 어드레스수단 및 상기 메모리회로의 출력과 상기 어드레스수단에 의해 발생된 어드레스신호를 비교하는 비교수단을 더 포함하고, 상기 비교수단의 출력에 따라서 상기 예비메모리블럭의 상기 제2 스위치수단은 상기 제어신호가 상기 센스회로로 공급되는 것을 허용하는 것을 특징으로 하는 반도체 메모리.
  4. 제1항에 있어서, 상기 여러개의 정규메모리블럭 및 상기 예비메모리블럭의 각각은 여러개의 데이타선, 상기 여러개의 데이타선과 교차하는 여러개의 워드선 및 상기 교차점에 배치되는 여러개의 메모리셀을 각각 갖는 평면 레이아웃구조를 더 포함하고, 상기 여러개의 정규메모리블럭 및 상기 예비메모리블럭의 각각의 센스회로는 상기 여러개의 데이타선에 결합된 여러개의 프리챠지회로를 각각 포함하고, 상기 여러개의 프리챠지회로의 각각은 그것과 관련된 제1 스위치수단을 거쳐서 DC공급전압을 공급하는 것을 특징으로 하는 반도체 메모리.
  5. 제2항에 있어서, 상기 여러개의 정규메모리블럭 및 상기 예비메모리블럭의 각각은 여러개의 데이타선, 상기 여러개의 데이타선과 교차하는 여러개의 워드선 및 그 교차점에 배치되는 여러개의 메모리셀을 각각 갖는 평면 레이아웃구조를 더 포함하고, 상기 여러개의 정규메모리블럭 및 상기 예비메모리블럭의 각각의 센스회로는 상기 여러개의 데이타선에 결합된 여러개의 센스앰프를 각각 포함하고, 상기 여러개의 센스앰프의 각각은 그것과 관련된 제2 스위치수단을 거쳐서 제어신호를 공급하는 것을 특징으로 하는 반도체 메모리.
  6. 제2항에 있어서, 상기 여러개의 정규메모리블럭 및 상기예비메모리블럭의 각각은 여러개의 데이타선, 상기 여러개의 데이타선과 교차하는 여러개의 워드선 및 그 교차점에 배치되는 여러개의 메모리셀을 각각 갖는 평면 레이아웃구조를 더 포함하고, 상기 여러개의 정규메모리블럭 및 상기 예비메모리블럭의 각각의 센스회로는 여러개의 센스앰프 및 여러개의 프리챠지회로를 포함하고, 각각의 센스앰프는 각각의 프리챠지회로와 결합되며, 각각의 센스앰프와 프리챠지회로는 상기 여러개의 데이타선중의 각각의 하나에 결합되고, 상기 여러개의 프리챠지회로의 각각은 그것과 관련된 제1 스위치수단을 거쳐서 제어신호를 공급하고, 상기 여러개의 센스앰프의 각각은 그것과 관련된 제2 스위치수단을 거쳐서 제어신호를 공급하는 것을 특징으로 하는 반도체 메모리.
  7. 제6항에 있어서, 상기 결함메모리블럭은 상기 여러개의 워드선 중의 하나와 상기 여러개의 데이타선중의 하나 사이에 단락회로를 갖는 것을 특징으로 하는 반도체 메모리.
  8. 제7항에 있어서, 상기 메모리회로는 ROM인 것을 특징으로 하는 반도체 메모리.
  9. 제4항에 있어서, 상기 결함메모리블럭은 상기 여러개의 워드선중의 하나와 상기 여러개의 데이타선중의 하나 사이에 단락회로를 갖는 것을 특징으로 하는 반도체 메모리.
  10. 제1항에 있어서, 상기 메모리회로는 ROM인 것을 특징으로 하는 반도체 메모리.
  11. 적어도 하나가 결함메모리 블럭인 여러개의 정규메모리블럭, 예비메모리블럭 및 상기 결함메모리블럭의 어드레스를 기억하는 메모리회로를 포함하고, 상기 여러개의 정규메모리블럭 및 상기 예비메모리블럭의 각각은 여러개의 데이타선, 상기 여러개의 데이타선과 교차하는 여러개의 워드선, 그 교차점에 배치되는 여러개의 메모리셀, 상기 여러개의 메모리셀의 각각과 관련된 커패시터전극의 하나인 플레이트전극 및 DC공급전압을 상기 플레이트전극에 공급하는 제1 스위치수단을 갖는 평면 레이아웃구조를 포함하고, 상기 메모리회로의 출력에 따라서 상기 결함메모리블럭의 상기 제1스위치수단은 오프로 되고, 상기 예비메모리블럭의 상기 제1 스위치수단은 온으로 되는 것을 특징으로 하는 반도체 메모리.
  12. 제11항에 있어서, 상기 결함메모리블럭은 상기 여러개의 워드선 중의 하나와 상기 플레이트전극 사이에 단락회로를 갖는 것을 특징으로 하는 반도체 메모리.
  13. 제11항에 있어서, 상기 메모리회로는 ROM인 것을 특징으로 하는 반도체 메모리.
  14. 제12항에 있어서, 상기 메모리회로는 ROM인 것을 특징으로 하는 반도체 메모리.
  15. 정규메모리매트, 결함메모리매트, 상기 정류메모리매트와 상기 결함메모리매트 사이에 공유된 센스회로, 상기 센스회로를 통해 상기 정규메모리매트에 결합된 제1 스위치수단, 상기 센스회로를 통해 상기 결합메모리매트에 결합된 제2 스위치수단 및 상기 결함메모리매트의 어드레스에 기억하는 메모리회로를 포함하고, 상기 제2 스위치수단은 상기 메모리회로의 출력에 따라서 오프로 되는 것을 특징으로 하는 반도체 메모리.
  16. 제15항에 있어서, 상기 정규 및 결함메모리매트의 각각은 여러개의 데이타선, 상기 여러개의 데이타선과 교차하는 여러개의 워드선 및 그 교차점에 배치되는 여러개의 메모리셀을 각각 갖는 평면 레이아웃 구조를 포함하고, 상기 센스회로는 상기 여러개의 데이타선에 결합된 여러개의 프리챠지회로를 각각 포함하고, 상기 여러개의 프리챠지회로의 각각은 DC공급전압을 공급하는 것을 특징으로 하는 반도체 메모리.
  17. 제16항에 있어서, 상기 결함메모리매트는 상기 여러개의 워드선중의 하나와 상기 여러개의 데이타선중의 하나 사이에 단락회로를 갖는 것을 특징으로 하는 반도체 메모리.
  18. 제15항에 있어서, 상기 정규 및 결함메모리매트의 각각은 여러개의 데이타선, 상기 여러개의 데이타선과 교차하는 여러개의 워드선, 그 교차점에 배치되는 여러개의 메모리셀, 상기 여러개의 메모리셀의 각각과 관련된 커패시터전극의 하나인 플레이트전극 및 DC공급전압을 상기 플레이트전극에 공급하는 스위치수단을 갖는 평면 레이아웃구조를 포함하고, 상기 결함메모리매트의 제3 스위치수단은 상기 메모리회로의 출력에 따라서 오프로 되는 것을 특징으로 하는 반도체 메모리.
  19. 제18항에 있어서, 상기 결함메모리매트는 상기 여러개의 워드선중의 하나와 상기 플레이트전극 사이에 단락회로를 갖는 것을 특징으로 하는 반도체 메모리.
  20. 제15항에 있어서, 상기 메모리회로는 ROM인 것을 특징으로 하는 반도체 메모리.
KR1019910020112A 1990-11-16 1991-11-13 결함구제회로를 갖는 반도체 메모리 KR100209858B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2308739A JP3001252B2 (ja) 1990-11-16 1990-11-16 半導体メモリ
JP90-308739 1990-11-16

Publications (2)

Publication Number Publication Date
KR920010654A KR920010654A (ko) 1992-06-27
KR100209858B1 true KR100209858B1 (ko) 1999-07-15

Family

ID=17984708

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019910020112A KR100209858B1 (ko) 1990-11-16 1991-11-13 결함구제회로를 갖는 반도체 메모리

Country Status (3)

Country Link
US (3) US5262993A (ko)
JP (1) JP3001252B2 (ko)
KR (1) KR100209858B1 (ko)

Families Citing this family (41)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE69034227T2 (de) 1989-04-13 2007-05-03 Sandisk Corp., Sunnyvale EEprom-System mit Blocklöschung
JP3001252B2 (ja) * 1990-11-16 2000-01-24 株式会社日立製作所 半導体メモリ
JPH0831573B2 (ja) * 1992-10-01 1996-03-27 日本電気株式会社 ダイナミックｒａｍ
US5323353A (en) * 1993-04-08 1994-06-21 Sharp Microelectronics Technology Inc. Method and apparatus for repair of memory by redundancy
KR0152168B1 (ko) * 1994-04-15 1998-10-01 모리시다 요이치 반도체 기억장치
WO1996013003A1 (en) * 1994-10-19 1996-05-02 Micron Technology, Inc. An efficient method for obtaining usable parts from a partially good memory integrated circuit
JP3631277B2 (ja) * 1995-01-27 2005-03-23 株式会社日立製作所 メモリモジュール
US5523975A (en) * 1995-02-08 1996-06-04 Alliance Semiconductor Corporation Redundancy scheme for monolithic memories
JPH08227597A (ja) * 1995-02-21 1996-09-03 Mitsubishi Electric Corp 半導体記憶装置
US5897553A (en) * 1995-11-02 1999-04-27 Medtronic, Inc. Ball point fluid-assisted electrocautery device
US5644541A (en) * 1995-11-03 1997-07-01 Philip K. Siu Memory substitution system and method for correcting partially defective memories
US5668763A (en) * 1996-02-26 1997-09-16 Fujitsu Limited Semiconductor memory for increasing the number of half good memories by selecting and using good memory blocks
US5946257A (en) * 1996-07-24 1999-08-31 Micron Technology, Inc. Selective power distribution circuit for an integrated circuit
JPH1050958A (ja) * 1996-08-05 1998-02-20 Toshiba Corp 半導体記憶装置、半導体記憶装置のレイアウト方法、半導体記憶装置の動作方法および半導体記憶装置の回路配置パターン
US5996096A (en) * 1996-11-15 1999-11-30 International Business Machines Corporation Dynamic redundancy for random access memory assemblies
FR2764427B1 (fr) * 1997-06-05 1999-08-20 Atea Ratelier de stockage d'assemblages de combustible nucleaire et son procede de fabrication
JPH117761A (ja) * 1997-06-13 1999-01-12 Toshiba Corp 画像用メモリ
US5793684A (en) * 1997-07-10 1998-08-11 Microchip Technology Incorporated Memory device having selectable redundancy for high endurance and reliability and method therefor
TW389908B (en) * 1998-01-16 2000-05-11 Winbond Electronics Corp Patching method capable of reducing the additional leakage current caused by manufacturing defects
JP4467092B2 (ja) 1998-05-26 2010-05-26 株式会社ルネサステクノロジ 半導体記憶装置
JP2001052495A (ja) 1999-06-03 2001-02-23 Toshiba Corp 半導体メモリ
US6484271B1 (en) 1999-09-16 2002-11-19 Koninklijke Philips Electronics N.V. Memory redundancy techniques
US6249464B1 (en) 1999-12-15 2001-06-19 Cypress Semiconductor Corp. Block redundancy in ultra low power memory circuits
JP2001243795A (ja) * 1999-12-24 2001-09-07 Nec Corp 半導体記憶装置
KR100359778B1 (ko) * 2000-07-19 2002-11-04 주식회사 하이닉스반도체 반도체 메모리 소자의 어드레스 발생 회로
KR100362702B1 (ko) * 2001-01-15 2002-11-29 삼성전자 주식회사 리던던트 디코더 회로
US20050092910A1 (en) * 2001-12-08 2005-05-05 Scott Geromanos Method of mass spectrometry
DE60220278D1 (de) 2002-09-30 2007-07-05 St Microelectronics Srl Verfahren zum Detektieren eines widerstandsbehafteten Weges oder eines bestimmten Potentials in nicht-flüchtigen elektronischen Speichervorrichtungen
DE60238192D1 (de) * 2002-09-30 2010-12-16 St Microelectronics Srl Verfahren zur Ersetzung von ausgefallenen nichtflüchtigen Speicherzellen und dementsprechende Speicheranordnung
JP4196743B2 (ja) * 2003-06-12 2008-12-17 沖電気工業株式会社 半導体記憶装置
US7437632B2 (en) * 2003-06-24 2008-10-14 Micron Technology, Inc. Circuits and methods for repairing defects in memory devices
EP1498906B1 (en) * 2003-07-16 2008-12-31 STMicroelectronics S.r.l. A redundancy scheme for an integrated memory circuit
US7112895B2 (en) * 2003-08-15 2006-09-26 Infineon Technologies Ag Reduced power consumption in integrated circuits with fuse controlled redundant circuits
US7492648B2 (en) * 2006-03-24 2009-02-17 Infineon Technologies Ag Reducing leakage current in memory device using bitline isolation
JP4722804B2 (ja) * 2006-09-26 2011-07-13 富士通セミコンダクター株式会社 半導体記憶装置
US7639535B2 (en) * 2006-11-17 2009-12-29 Intel Corporation Detection and correction of defects in semiconductor memories
KR20090045610A (ko) * 2007-11-02 2009-05-08 주식회사 하이닉스반도체 블럭 아이솔레이션 제어회로
US20110134707A1 (en) * 2007-11-02 2011-06-09 Saeng Hwan Kim Block isolation control circuit
JP5106151B2 (ja) * 2008-01-28 2012-12-26 株式会社東芝 積層型スタックｎａｎｄメモリ及び半導体装置
US8937845B2 (en) * 2012-10-31 2015-01-20 Freescale Semiconductor, Inc. Memory device redundancy management system
CN111149166B (zh) * 2017-07-30 2024-01-09 纽罗布拉德有限公司 基于存储器的分布式处理器架构

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3755791A (en) * 1972-06-01 1973-08-28 Ibm Memory system with temporary or permanent substitution of cells for defective cells
EP0086905B1 (de) * 1982-02-18 1987-04-08 Deutsche ITT Industries GmbH Speichersystem mit einer integrierten Matrix aus nichtflüchtigen, umprogrammierbaren Speicherzellen
JPS5919367A (ja) * 1982-07-26 1984-01-31 Toshiba Corp メモリ付ゲ−トアレイ
JPH0670880B2 (ja) * 1983-01-21 1994-09-07 株式会社日立マイコンシステム 半導体記憶装置
JPS59142800A (ja) * 1983-02-04 1984-08-16 Fujitsu Ltd 半導体集積回路装置
JPS59144098A (ja) * 1983-02-08 1984-08-17 Fujitsu Ltd 半導体記憶装置
JPS6150293A (ja) * 1984-08-17 1986-03-12 Fujitsu Ltd 半導体記憶装置
US4796233A (en) * 1984-10-19 1989-01-03 Fujitsu Limited Bipolar-transistor type semiconductor memory device having redundancy configuration
JPS6214399A (ja) * 1985-07-12 1987-01-22 Fujitsu Ltd 半導体記憶装置
JP2590897B2 (ja) * 1987-07-20 1997-03-12 日本電気株式会社 半導体メモリ
US5265055A (en) * 1988-10-07 1993-11-23 Hitachi, Ltd. Semiconductor memory having redundancy circuit
US5193071A (en) * 1988-12-22 1993-03-09 Digital Equipment Corporation Memory apparatus for multiple processor systems
JPH03245400A (ja) * 1990-02-21 1991-10-31 Mitsubishi Electric Corp 半導体メモリ装置
JPH04144000A (ja) * 1990-10-03 1992-05-18 Mitsubishi Electric Corp 半導体記憶装置
JP3001252B2 (ja) * 1990-11-16 2000-01-24 株式会社日立製作所 半導体メモリ

Also Published As

Publication number Publication date
KR920010654A (ko) 1992-06-27
US5262993A (en) 1993-11-16
JP3001252B2 (ja) 2000-01-24
US5677880A (en) 1997-10-14
JPH04181589A (ja) 1992-06-29
US5402376A (en) 1995-03-28

Similar Documents

Publication Publication Date Title
KR100209858B1 (ko) 결함구제회로를 갖는 반도체 메모리
US6909647B2 (en) Semiconductor device having redundancy circuit
US7274580B2 (en) Content addressable memory device
US5265055A (en) Semiconductor memory having redundancy circuit
JP3253446B2 (ja) 冗長による記憶装置の修復のための改良された方法及び装置
KR950005579B1 (ko) 반도체 기억 장치
US5287310A (en) Memory with I/O mappable redundant columns
KR20020035142A (ko) 저 전력 메모리를 위한 아키텍처, 방법(들) 및 회로
KR100342642B1 (ko) 용장 회로를 구비한 반도체 기억 장치
US7002822B2 (en) Content addressable memory device
EP0655743B1 (en) Integrated circuit for the programming of a memory cell in a non-volatile memory register
US6545920B2 (en) Defective address storage scheme for memory device
US6535437B1 (en) Block redundancy in ultra low power memory circuits
KR100535021B1 (ko) 리페어 장치
JPH0676595A (ja) 半導体メモリ
JPH06195997A (ja) 半導体メモリ
KR100583107B1 (ko) 리페어 회로
EP0513665A1 (en) Semiconductor memory device having precharge control circuit for prohibiting digit line pair from precharging after replacement with redundant digit line pair
JP3055553B2 (ja) 半導体装置
KR20010005226A (ko) 로오 리던던시 회로
JPH0711917B2 (ja) ダイナミツク型ｒａｍ
KR100224771B1 (ko) 2 로오 브리지 리페어 보상 회로
KR20010004579A (ko) 로오 리던던시 회로
KR100505411B1 (ko) 로오 리페어 회로
KR20030038832A (ko) 리던던시 디코더 회로

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee