JPH11353886A - 不揮発性半導体メモリ - Google Patents

Abstract

(57)【要約】 【課題】同一セルアレイブロックの複数のメモリセルに
対してビット幅分の書込みビットを書き込む際、書込み
時間を短縮し、書込み電圧用昇圧回路で必要とする面積
と消費電流を抑制する。 【解決手段】同一セルアレイブロックの複数のメモリセ
ルに対してビット幅分の書込みビットを書き込み可能な
ＮＯＲ型フラッシュメモリにおいて、セル選択回路によ
り同時に選択される複数のメモリセルに対して複数ビッ
トのデータを書き込む時に、書込みの進行につれて書込
みビット数を増やしていく書込み回路を具備する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、不揮発性半導体メ
モリに係り、特に電気的消去・再書込み可能な半導体メ
モリ（ＥＥＰＲＯＭ）に関するもので、例えばＮＯＲ型
フラッシュメモリに使用されるものである。

【０００２】

【従来の技術】浮遊ゲートおよび制御ゲートの積層ゲー
ト構造を有し、浮遊ゲートに蓄積される電子の数を変え
ることによって"0" データ、"1" データを不揮発的に記
憶するメモリセルのアレイを有するＥＥＰＲＯＭの一例
として、一括消去可能なＮＯＲ型フラッシュメモリがあ
る。

【０００３】図２４（ａ）乃至（ｃ）は、ＮＯＲ型フラ
ッシュメモリのメモリセル単体の一例について平面パタ
ーンおよび断面構造を概略的に示しており、図２４
（ａ）は平面パターン図、図２４（ｂ）は同図（ａ）中
のB-B'線に沿う断面図、図２４（ｃ）は同図（ａ）中の
C-C'線に沿う断面図である。

【０００４】図２４（ａ）乃至（ｃ）において、１ａは
Ｐ型半導体基板、１ｂは前記Ｐ型基板上に形成されたＮ
型ウエル、１ｃは前記Ｎ型ウエル上に形成されたセル領
域形成用のＰ型ウエルであり、このＰ型ウエル１ｃ上に
セルアレイが形成されている。

【０００５】２は素子分離絶縁膜、３はゲート酸化膜、
４はセルの浮遊ゲート、５はセルの制御ゲート、６は浮
遊ゲート- 制御ゲート間絶縁膜、７は層間絶縁膜、８は
ビット線、９はセルのドレイン領域（ｎ型拡散領域）、
１０はセルのソース領域（ｎ型拡散領域、ソース線）、
１１はビット線コンタクト部を示す。

【０００６】上記構成のセルは、ドレイン９、ソース１
０、浮遊ゲート４および制御ゲート５を有し、浮遊ゲー
ト４に蓄えられた電荷の量を異ならせることでデータを
記憶する。

【０００７】図２５は、図２４（ａ）乃至（ｃ）に示し
たメモリセルの複数個がマトリクス状に配置されたメモ
リセルアレイの一例を示す。

【０００８】各メモリセルＭＣ00〜ＭＣn0、ＭＣ01〜Ｍ
Ｃn1、…、ＭＣ0m〜ＭＣnmは、そのゲート電極が複数の
ワード線ＷＬ0 〜ＷＬn のうち１つのワード線に接続さ
れ、ドレイン電極が複数のビット線ＢＬ0 〜ＢＬm のう
ち１つのビット線に接続され、ソース電極がソース線Ｓ
Ｌに接続されている。

【０００９】ＮＯＲ型フラッシュメモリには、データ書
込み／データ読み出し時に、外部との間で複数ビットの
データを同時に入出力するようにした複数ビット構成の
ものがあり、その一例としてビット幅が１６の１６ビッ
ト構成が知られている。

【００１０】複数ビット構成のＮＯＲ型フラッシュメモ
リは、同一セルアレイブロックを複数列単位でＮ区分
し、データ読み出し／データ書込み時に、同じ行選択信
号によりＮ区分のメモリセルを選択し、列選択信号によ
りＮ区分のメモリセルから各１個ずつメモリセルを選択
することにより、Ｎ個のメモリセルを同時に選択するよ
うに構成される。

【００１１】図２６は、複数ビット構成のＮＯＲ型フラ
ッシュメモリにおけるセルアレイブロックの一部と関連
する周辺回路の一部を示している。

【００１２】ビット線は例えば４本毎のグループＢＬ1
〜ＢＬ15、…に区分され、各グループＢＬ1 〜ＢＬ15、
…の４本のビット線の各一端側に対応して列選択トラン
ジスタＣＳの各一端が接続され、この４個の列選択トラ
ンジスタＣＳの各他端が一括されて接続され、共通ビッ
ト線となっている。そして、上記共通ビット線は、ビッ
ト線電位クランプ用トランジスタＣＴを介してビット線
負荷トランジスタＬＴ、センスアンプＳＡ、書込みトラ
ンジスタＷＴなどに接続されている。

【００１３】なお、複数ビット構成のＮＯＲ型フラッシ
ュメモリにおいては、図２５中の各ビット線ＢＬ0 〜Ｂ
Ｌ15、ＢＬ16〜ＢＬm は、図２６に示した各グループＢ
Ｌ1〜ＢＬ15、…の４本のビット線のうちの各１本を示
している。

【００１４】一方、ＮＯＲ型フラッシュメモリにおいて
は、あるメモリセルに対してデータの書き換えを行う際
に、そのセルとビット線あるいはワード線を共有する他
のセルが半選択状態になってデータ状態が変化する現象
（データ書き換え時のディスターブ）を防止するため
に、消去を行うブロック単位毎にワード線／ビット線を
切り離すように構成される。

【００１５】消去を行うブロック単位は、一般的には５
１２Ｋビットであり、例えば１Ｋワード線×５１２ビッ
ト線構成あるいは５１２ワード線×１Ｋビット線構成の
セルアレイブロックが採用される。

【００１６】次に、ＮＯＲ型フラッシュメモリにおける
データ書込み・読み出し・消去動作を説明する。

【００１７】（１）データ書込み時にメモリセルＭＣ00
〜ＭＣ015 が選択された場合、これらのメモリセルＭＣ
00〜ＭＣ015 が共有する選択ワード線ＷＬ0 にはＶpp
（１０Ｖ程度の電圧）が印加され、その他の非選択ワー
ド線ＷＬ1 〜ＷＬn は０Ｖにされる。

【００１８】上記選択メモリセルＭＣ00〜ＭＣ015 に接
続されている選択ビット線ＢＬ0 〜ＢＬ15に印加される
ビット線電圧は、書込みデータに依存するものであ
り、"0"データを書き込むビット線にはＶdp（５Ｖ程度
の電圧）が印加され、"1" データを書き込むビット線に
は０Ｖが印加される。ソース線ＳＬは０Ｖにされる。

【００１９】これにより、選択メモリセルＭＣ00〜ＭＣ
015 のうち、"0" データを書き込む選択メモリセルは、
ゲートがＶpp、ドレインがＶdpであり、ソースからドレ
インに移動する電子の中には高エネルギーを持つものが
あって、これがゲート方向の電界によって浮遊ゲートに
到達するものがある。こうして、浮遊ゲート中の電子の
数が相対的に少ない"1" データ状態は電子の数の相対的
に多い"0" データ状態に変わる。

【００２０】ゲート・ドレイン電圧関係が上記以外であ
るメモリセル（非選択メモリセルおよび"1" データを書
き込む選択メモリセル）ではドレイン電流が流れず、メ
モリセルのデータは変わらない。

【００２１】（２）データ読み出し時にメモリセルＭＣ
00〜ＭＣ015 が選択された場合、これらのメモリセルが
共有する選択ワード線ＷＬ0 にはＶcc（５Ｖ程度の電
圧）が印加され、その他の非選択ワード線ＷＬ1 〜ＷＬ
n は０Ｖにされる。

【００２２】上記選択メモリセルＭＣ00〜ＭＣ015 に接
続されている選択ビット線ＢＬ0 〜ＢＬ15に印加される
ビット線電圧は、ビット線電位クランプ用トランジスタ
によりＶd （１Ｖ程度の電圧）に設定され、非選択のビ
ット線には０Ｖが印加される。ソース線ＳＬは０Ｖにさ
れる。

【００２３】この際、選択メモリセルＭＣ00〜ＭＣ015
のうち、"1" データ状態のメモリセルの閾値電圧はＶcc
より低く、"0" データ状態のメモリセルの閾値電圧はＶ
ccより高いので、"1" セルでは電流が流れ、"0" セルで
は電流が流れない。この電流に応じた電圧をセンスアン
プでセンスすることによって、"0" データと"1" データ
を読み出すことができる。

【００２４】（３）データの消去（一種のデータの書き
込み）時は、選択されたセルアレイブロックに対して一
括に行われる。この場合、消去の対象となるブロックの
ソース線ＳＬに消去電圧を印加する方法と、消去の対象
となるブロックのセルウエルに消去電圧を印加する方法
がある。

【００２５】前者の消去方法は、消去の対象となるブロ
ックにおける全てのワード線を０Ｖあるいはそれ以下に
し、ソース線ＳＬに高い消去電圧を印加する。これによ
り、消去対象となるブロックにおける全てのメモリセル
において、ソース領域と浮遊ゲートのオーバーラップ部
のゲート酸化膜に高電界がかかり、浮遊ゲート中の電子
はトンネリングによってソース領域に抜けるので、全て
のメモリセルのデータは"1" になる。

【００２６】なお、非選択のセルアレイブロックでは、
ワード線は全て０Ｖ、ソース線ＳＬが０Ｖであるので、
メモリセルのデータは消えない。

【００２７】後者の消去方法は、消去の対象となるブロ
ックにおける全てのワード線を０Ｖにし、Ｐ型ウエルお
よびＮ型ウエルに高い消去電圧を印加する。これによ
り、消去対象となるブロックにおける全てのメモリセル
において、ウエルと浮遊ゲートの間のゲート酸化膜に高
電界がかかり、浮遊ゲート中の電子はウエルに抜けるの
で、全てのメモリセルのデータは"1" になる。

【００２８】なお、非選択のセルアレイブロックでは、
ワード線は全て０Ｖ、ウエルが０Ｖであるので、メモリ
セルのデータは消えない。

【００２９】ところで、上記したように電源電圧（５Ｖ
程度）より高い書込み用電圧・消去用電圧を必要とする
フラッシュメモリの使用電源を単一化して単一電源のフ
ラッシュメモリを実現するために、チップ上に書込み電
圧用昇圧回路、消去電圧用昇圧回路が設けられている。

【００３０】これらの昇圧回路に所要の電流供給能力を
持たせるように実現するために必要なパターン面積とそ
の動作に伴う消費電流は、書込み・消去電圧と電源電圧
の比に依存する。

【００３１】フラッシュメモリの低電圧化が要求される
一方、書込み・消去電圧が低下できない場合、昇圧回路
で必要とするパターン面積は増大し、その結果、消費電
流も増加してしまう。

【００３２】しかし、従来のＮＯＲ型フラッシュメモリ
においては、書込み電圧用昇圧回路の面積と消費電流の
増大をまねいており、その理由を以下に述べる。

【００３３】図２７は各メモリセルＭＣｉの書込み時間
対閾値電圧変化特性、図２８は書込み時間対書込み電流
（ドレイン電流）変化特性を示している。

【００３４】図２７、図２８の特性から分かるように、
書込み初期には、メモリセルの閾値電圧は低いのでドレ
イン電流は多い（初期値は４５０μＡ）。

【００３５】従来の書込み方法は、同一セルアレイブロ
ックの複数のメモリセルに対してビット幅分の書込みビ
ットを同時に書き込むものであり、選択メモリセルの全
てに"0" データを書き込む場合には特に大きな書込み電
流が流れるので、この電流を十分に供給するために書込
み電圧用昇圧回路で必要とする面積と消費電流の増大を
まねいている。

【００３６】書込み電圧用昇圧回路の面積と消費電流を
低減する方法として、例えば図２９に示す書込み信号の
ように、書込みビットを２区分して書込みを単純に時分
割して行うことによって、書込み電圧用昇圧回路の面積
と消費電流を半減する方法が考えられる。

【００３７】即ち、前記したようなビット幅１６のＮＯ
Ｒ型フラッシュメモリにおいて、一度に書き込むビット
数をビット幅の半分（８）に減らして書込み電圧用昇圧
回路に必要な電流供給能力を半減する方法が考えられる
が、書込み時間が倍増してしまうという問題がある。

【００３８】また、従来のＮＯＲ型フラッシュメモリに
おいては、消去電圧用昇圧回路の面積と消費電流の増大
をまねいており、その理由を以下に述べる。

【００３９】図３０は各メモリセルＭＣｉの消去時間対
閾値電圧変化特性、図３１は消去時間対消去電流（ソー
ス電流）変化特性を示している。

【００４０】図３０、図３１の特性から分かるように、
消去初期には、メモリセルの閾値電圧は高く、トンネル
酸化膜中の電界が高いので、バンド間トンネル電流は多
い（最大４ｍＡ）。

【００４１】従来は、上記バンド間トンネリング電流を
十分に供給するために、消去電圧用の昇圧回路の供給電
流が前記バンド間トンネル電流の初期値に相当する最大
４ｍＡとなるように、消去電圧用の昇圧回路の大きさが
決められていたので、消去電圧用昇圧回路で必要とする
面積と消費電流の増大をまねいている。

【００４２】この場合、消去サイズは、仕様によって５
１２Ｋビットと決められているので、従来の一括消去方
式では必要な供給電流を下げることはできなかった。

【００４３】一方、従来のＮＯＲ型フラッシュメモリに
おいて、データの書込み時に同一のセルアレイブロック
内の複数個のメモリセルを同時に選択して同時に書込む
場合、同時書込みされるセルのドレイン電流（書込み電
流）が各セルに共通のソース線ＳＬに集まるので、同時
に書込むビット数を増やすと、共通ソース線ＳＬの寄生
抵抗によってソース線電位が上昇し、同時書込み可能な
最大ビット数は書込み可能な臨界ソース電圧Ｖc によっ
て決まり、一度に書込めるビット数が制限されるという
問題があり、この点について以下に述べる。

【００４４】図３２は、従来のＮＯＲ型フラッシュメモ
リにおけるセルアレイブロックの一部、カラムゲート
（列選択トランジスタおよびブロック選択トランジス
タ）の一例を概略的に示す。

【００４５】セルアレイブロックは、複数のメモリセル
ＭＣが行列状に配列されている（ここでは、図示の簡略
のため、代表的に一行分のセルのみ示している）。そし
て、同一行のメモリセルの各制御ゲートに共通にワード
線ＷＬｉが接続され、同一カラムのメモリセルの各一端
に共通にビット線ＢＬｉが接続されており、換言すれ
ば、同一行あるいは同一カラムの任意の２つのメモリセ
ルはワード線またはビット線を共有している。

【００４６】各ビット線には、列選択トランジスタおよ
びブロック選択トランジスタが直列に接続されており、
所定の複数本のビット線毎に各ブロック選択トランジス
タの一端に共通にデータ線ＤＬが接続されている。

【００４７】このようなＮＯＲ型フラッシュメモリにお
いて、データの読み出し／書込み／消去時には、前記セ
ルアレイブロック内のメモリセルの１個または複数個を
同時に選択する。

【００４８】同時書込み対象のメモリセルは、同一のセ
ルアレイブロック内にあり、選択カラムに対応するカラ
ム選択信号およびブロック選択信号を“Ｈ”とする。

【００４９】この場合、データ書込み時には同時書込み
されるセルのドレイン電流（書込み電流）が共通ソース
線ＳＬに集まるので、同一セルアレイブロック内で同時
に書込むビット数を増やすと、共通ソース線ＳＬの寄生
抵抗Ｒs によってソース線電位が上昇し、同時書込み可
能な最大ビット数は書込み可能な臨界ソース電圧Ｖcに
よって決まり、一度に書込めるビット数が制限される。

【００５０】つまり、同時に書込むビット数が多過ぎる
と、メモリセルのソース電位が上昇し、ドレイン電流が
流れにくくなってしまい、その結果、書込み特性が悪化
してしまうからである。

【００５１】また、メモリセルが形成されているＰ型ウ
エルの抵抗によって、書込み動作で発生するホールが流
れにくくなり、Ｐ型ウエルの電位が上昇してパンチスル
ーを引き起こしてしまうからである。

【００５２】従って、書換えテストをする場合、消去は
セルアレイブロック一括で行われるのでビット当たりの
消去時間は短いが、同時に書込めるビット数の制約から
ビット当たりの書込み時間は長くなり、これに伴うテス
ト時間の増加はテストコストの上昇を招くことを意味す
る。

【００５３】

【発明が解決しようとする課題】上記したように従来の
不揮発性半導体メモリは、同一セルアレイブロックの複
数のメモリセルに対してビット幅分の書込みビットを同
時に書き込む際、選択メモリセルの全てに"0" データを
書き込む場合には特に大きな書込み電流が流れるので、
この電流を十分に供給するために書込み電圧用昇圧回路
で必要とする面積と消費電流の増大をまねいてしまうと
いう問題があった。

【００５４】また、従来の一括消去方式では必要な供給
電流が大きくなり、消去電圧用昇圧回路で必要とする面
積と消費電流が大きくなってしまうという問題があっ
た。

【００５５】また、同時に書込めるビット数の制約から
テスト時間は長くなり、その結果、テストコストが上昇
してしまうという問題があった。

【００５６】本発明は上記の問題点を解決すべくなされ
たもので、同一セルアレイブロックの複数のメモリセル
に対してビット幅分の書込みビットを書き込む際、書込
みが進行するにつれて書込みビット数を増やすように書
き込むことにより、書込み時間を短縮でき、書込み電圧
用昇圧回路で必要とする面積と消費電流を抑制し得る不
揮発性半導体メモリを提供することを目的とする。

【００５７】また、本発明は、選択されたセルアレイブ
ロックを細分割してシリアルに消去することにより、一
括消去する場合のバンド間トンネル電流の初期値よりも
消去電圧用の昇圧回路の供給電流を減少させることがで
き、消去電圧用の昇圧回路で必要とする面積と消費電流
を抑制し得る不揮発性半導体メモリを提供することを目
的とする。

【００５８】また、本発明は、同時に書込めるビット数
の制約を緩和でき、例えばデータ書込みテスト時間を短
縮でき、テストコストを抑制し得る不揮発性半導体メモ
リを提供することを目的とする。

【００５９】

【課題を解決するための手段】第１の発明の不揮発性半
導体メモリは、複数のワード線と、複数のビット線と、
ソース線と、それぞれゲート電極、ドレイン電極、ソー
ス電極を有し、前記ゲート電極は前記複数のワード線の
うちの１つのワード線に接続され、前記ドレイン電極は
前記複数のビット線のうちの１つのビット線に接続さ
れ、前記ソース電極は前記ソース線に接続された複数の
不揮発性のメモリセルと、データの書込みに際して、前
記複数のワード線のうち任意の１つのワード線を選択す
るとともに前記複数のビット線のうちの複数グループの
各１本のビット線を同時に選択可能なセル選択回路と、
前記複数グループのビット線にそれぞれ接続されたトラ
ンジスタと、前記セル選択回路により同時に選択される
複数のメモリセルに対して複数ビットのデータを書き込
む時に、書込みの進行につれて書込みビット数を増やし
ていく書込み手段とを具備したことを特徴とする。

【００６０】第２の発明の不揮発性半導体メモリは、複
数のワード線と、複数のビット線と、１つのソース線
と、それぞれゲート電極、ドレイン電極、ソース電極を
有し、前記ゲート電極は前記複数のワード線のうちの１
つのワード線に接続され、前記ドレイン電極は前記複数
のビット線のうちの１つのビット線に接続され、前記ソ
ース電極は前記１つのソース線に接続された複数の不揮
発性のメモリセルと、入力されたアドレスをプリデコー
ドするアドレスプリデコーダと、前記プリデコードされ
たプリデコード信号が入力し、前記複数のワード線のう
ち任意のワード線を選択するロウデコーダと、前記複数
のメモリセルに記憶されているデータの消去に際して、
前記ロウデコーダおよび複数のワード線をそれぞれ第１
乃至第Ｎ（≧２）のロウデコーダブロックおよび第１乃
至第Ｎのワード線ブロックにＮ分割し、前記第１乃至第
Ｎのワード線ブロックを個別に選択して第１乃至第Ｎの
消去動作に時分割してデータ消去を行う消去手段とを具
備し、前記消去手段は、前記ソース線を所定の電位に設
定し、前記第１乃至第Ｎのワード線ブロックのうちから
選択した選択ワード線ブロックに対応する選択ロウデコ
ーダブロック内の全てのロウデコーダを選択状態にする
ように前記プリデコード信号を選択論理にして選択ワー
ド線ブロックの全てのワード線の電位を前記ソース線電
位に対して第１の負電圧にし、かつ前記選択ロウデコー
ダブロックを除く非選択ロウデコーダブロック内の全て
のロウデコーダを非選択状態にするように前記プリデコ
ード信号を非選択論理にして前記選択ワード線ブロック
を除く非選択ワード線ブロックの全てのワード線の電位
を前記ソース線電位に対して第１の負電圧より絶対値の
小さい第２の電圧に設定することを特徴とする。

【００６１】第３の発明の不揮発性半導体メモリは、複
数のワード線と、複数のビット線と、１つのソース線
と、それぞれゲート電極、ドレイン電極、ソース電極を
有し、前記ゲート電極は前記複数のワード線のうちの１
つのワード線に接続され、前記ドレイン電極は前記複数
のビット線のうちの１つのビット線に接続され、前記ソ
ース電極は前記１つのソース線に接続された複数の不揮
発性のメモリセルと、入力されたアドレスをプリデコー
ドするアドレスプリデコーダと、前記プリデコードされ
たプリデコード信号が入力し、前記複数のワード線のう
ち任意のワード線を選択するロウデコーダと、前記複数
のメモリセルに記憶されているデータの消去に際して、
前記ロウデコーダおよび複数のワード線をそれぞれ第１
乃至第Ｎ（≧２）のロウデコーダブロックおよび第１乃
至第Ｎのワード線ブロックにＮ分割し、前記第１乃至第
Ｎのワード線ブロックを個別に選択して第１乃至第Ｎの
消去動作に時分割してデータ消去を行った後、全てのワ
ード線ブロックを選択して同時にデータを消去する消去
手段とを具備し、前記消去手段は、前記第１乃至第Ｎの
ワード線ブロックのうちから個別に選択した選択ワード
線ブロックのデータを消去する際、前記ソース線を所定
の電位に設定し、選択ワード線ブロックに対応する選択
ロウデコーダブロック内の全てのロウデコーダを選択状
態にするように前記プリデコード信号を選択論理にして
選択ワード線ブロックの全てのワード線の電位を前記ソ
ース線電位に対して第１の負電圧にし、かつ前記選択ロ
ウデコーダブロックを除く非選択ロウデコーダブロック
内の全てのロウデコーダを非選択状態にするように前記
プリデコード信号を非選択論理にして前記選択ワード線
ブロックを除く非選択ワード線ブロックの全てのワード
線の電位を前記ソース線電位に対して第１の負電圧より
絶対値の小さい第２の電圧に設定し、前記全てのワード
線ブロックを選択して同時にデータを消去する際、前記
ソース線を所定の電位に設定したまま、全てのロウデコ
ーダブロック内の全てのロウデコーダを選択状態にする
ように前記プリデコード信号を選択論理にして全てのワ
ード線ブロックの全てのワード線の電位をソース線電位
に対して第１の負電圧に設定することを特徴とする。

【００６２】第４の発明の不揮発性半導体メモリは、複
数のワード線と、複数のビット線と、複数のソース線
と、それぞれゲート電極、ドレイン電極、ソース電極を
有し、前記ゲート電極は前記複数のワード線のうちの１
つのワード線に接続され、前記ドレイン電極は前記複数
のビット線のうちの１つのビット線に接続され、前記ソ
ース電極は前記複数のソース線のうちの１つのソース線
に接続された複数の不揮発性のメモリセルと、入力され
たアドレスをプリデコードするアドレスプリデコーダ
と、前記プリデコードされたプリデコード信号が入力
し、前記複数のワード線のうち任意のワード線を選択す
るロウデコーダと、前記複数のメモリセルに記憶されて
いるデータの消去に際して、前記複数のソース線を第１
乃至第Ｎ（≧２）のソース線に分割し、前記第１乃至第
Ｎのソース線を個別に選択して第１乃至第Ｎの消去動作
に時分割してデータ消去を行う消去手段とを具備し、前
記消去手段は、全てのロウデコーダを選択状態にするよ
うに前記プリデコード信号を選択論理にして全てのワー
ド線を所定の電位に設定し、前記第１乃至第Ｎのソース
線のうちから個別に選択した選択ソース線の電位を前記
ワード線の電位に対して第１の正電圧にし、かつ前記選
択ソース線を除く非選択ソース線の電位を前記ワード線
の電位に対して第１の正電圧より絶対値の小さい第２の
電圧に設定することを特徴とする。

【００６３】第５の発明の不揮発性半導体メモリは、複
数のワード線と、複数のビット線と、複数のソース線
と、それぞれゲート電極、ドレイン電極、ソース電極を
有し、前記ゲート電極は前記複数のワード線のうちの１
つのワード線に接続され、前記ドレイン電極は前記複数
のビット線のうちの１つのビット線に接続され、前記ソ
ース電極は前記複数のソース線のうちの１つのソース線
に接続された複数の不揮発性のメモリセルと、入力され
たアドレスをプリデコードするアドレスプリデコーダ
と、前記プリデコードされたプリデコード信号が入力
し、前記複数のワード線のうち任意のワード線を選択す
るロウデコーダと、前記複数のメモリセルに記憶されて
いるデータの消去に際して、前記複数のソース線を第１
乃至第Ｎ（≧２）のソース線に分割し、前記第１乃至第
Ｎのソース線を個別に選択して第１乃至第Ｎの消去動作
に時分割してデータ消去を行った後、全てのメモリセル
に対して同時にデータを消去する消去手段とを具備し、
前記消去手段は、前記第１乃至第Ｎのソース線のうちか
ら個別に選択してデータを消去する際、全てのロウデコ
ーダを選択状態にするように前記プリデコード信号を選
択論理にして全てのワード線を所定の電位に設定し、前
記第１乃至第Ｎのソース線のうちから個別に選択した選
択ソース線の電位を前記ワード線の電位に対して第１の
正電圧にし、かつ前記選択ソース線を除く非選択ソース
線の電位を前記ワード線の電位に対して第１の正電圧よ
り絶対値の小さい第２の電圧に設定し、前記全てのメモ
リセルに対して同時にデータを消去する際、全てのワー
ド線を所定の電位に設定したまま、全てのソース線の電
位を前記ワード線の電位に対して第１の正電圧に設定す
ることを特徴とする。

【００６４】第６の発明の不揮発性半導体メモリは、複
数のワード線と、複数のビット線と、複数のソース線
と、それぞれゲート電極、ドレイン電極、ソース電極を
有し、前記ゲート電極は前記複数のワード線のうちの１
つのワード線に接続され、前記ドレイン電極は前記複数
のビット線のうちの１つのビット線に接続され、前記ソ
ース電極は前記複数のソース線のうちの１つのソース線
に接続された複数の不揮発性のメモリセルと、入力され
たアドレスをプリデコードするアドレスプリデコーダ
と、前記プリデコードされたプリデコード信号が入力
し、前記複数のワード線のうち任意のワード線を選択す
るロウデコーダと、前記複数のメモリセルに記憶されて
いるデータの消去に際して、前記複数のワード線を第１
乃至第Ｍ（≧２）のワード線ブロックに分割するととも
に前記複数のソース線を第１乃至第Ｎ（≧２）のソース
線に分割し、前記第１乃至第Ｍのワード線ブロックの個
別選択と第１乃至第Ｎのソース線の個別選択との組合わ
せに依存する第（１、１）乃至第（Ｍ、Ｎ）のブロック
を個別に選択して第（１、１）乃至第（Ｍ、Ｎ）の消去
動作に時分割してデータ消去を行う消去手段とを具備
し、前記消去手段は、選択ワード線ブロックに対応する
全てのロウデコーダを選択状態にするように前記プリデ
コード信号を選択論理にして選択ワード線ブロックの全
てのワード線の電位を第１の電圧に設定し、非選択ワー
ド線ブロックの全てのワード線の電位を前記第１の電圧
より高い第２の電圧に設定し、選択ソース線の電位を前
記第１の電圧より高い第３の電圧に設定し、非選択ソー
ス線の電位を前記第３の電圧より低い第４の電圧に設定
することを特徴とする。

【００６５】第７の発明の不揮発性半導体メモリは、複
数のワード線と、複数のビット線と、複数のソース線
と、それぞれゲート電極、ドレイン電極、ソース電極を
有し、前記ゲート電極は前記複数のワード線のうちの１
つのワード線に接続され、前記ドレイン電極は前記複数
のビット線のうちの１つのビット線に接続され、前記ソ
ース電極は前記複数のソース線のうちの１つのソース線
に接続された複数の不揮発性のメモリセルと、入力され
たアドレスをプリデコードするアドレスプリデコーダ
と、前記プリデコードされたプリデコード信号が入力
し、前記複数のワード線のうち任意のワード線を選択す
るロウデコーダと、前記複数のメモリセルに記憶されて
いるデータの消去に際して、前記複数のワード線を第１
乃至第Ｍ（≧２）のワード線ブロックに分割するととも
に前記複数のソース線を第１乃至第Ｎ（≧２）のソース
線に分割し、前記第１乃至第Ｍのワード線ブロックの個
別選択と第１乃至第Ｎのソース線の個別選択との組合わ
せに依存する第（１、１）乃至第（Ｍ、Ｎ）のブロック
を個別に選択して第（１、１）乃至第（Ｍ、Ｎ）の消去
動作に時分割してデータ消去を行った後、全てのメモリ
セルに対して同時にデータを消去する消去手段とを具備
し、前記消去手段は、前記第（１、１）乃至第（Ｍ、
Ｎ）のブロックを個別に選択してデータを消去する際、
選択ワード線ブロックに対応する全てのロウデコーダを
選択状態にするように前記プリデコード信号を選択論理
にして選択ワード線ブロックの全てのワード線の電位を
第１の電圧に設定し、非選択ワード線ブロックの全ての
ワード線の電位を前記第１の電圧より高い第２の電圧に
設定し、選択ソース線の電位を前記第１の電圧より高い
第３の電圧に設定し、非選択ソース線の電位を前記第３
の電圧より低い第４の電圧に設定し、前記全てのメモリ
セルに対して同時にデータを消去する際、全てのワード
線の電位を前記第１の電圧に設定し、全てのソース線の
電位を前記第３の電圧に設定することを特徴とする。

【００６６】第８の発明の不揮発性半導体メモリは、複
数の不揮発性のメモリセルと複数のワード線と複数のビ
ット線を備えたセルアレイブロックを複数有するメモリ
コア部と、第１のデータ書込み時には１つのセルアレイ
ブロック内の複数のメモリセルに同時にデータを書込
み、第２のデータ書込み時には複数のセルアレイブロッ
ク内の複数のメモリセルに同時にデータを書込む手段と
を具備することを特徴とする。

【００６７】

【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。

【００６８】まず、ＮＯＲ型フラッシュメモリにおける
データ書込みに関する本発明の特徴について説明する。

【００６９】図２７に示したメモリセルの書込み時間対
閾値電圧変化特性、図２８に示したメモリセルの書込み
時間対書込み電流変化特性から分かるように、書込み初
期には、メモリセルの閾値電圧は低いのでドレイン電流
は多いが、書込みが進行するにつれてドレイン電流は減
っていく。また、ドレイン電流の初期値は４５０μＡ、
書込み開始から２μｓ後のドレイン電流は２２５μＡで
あり、書込み開始から１０μｓ後の閾値電圧は６．５Ｖ
（"0" データ）である。

【００７０】そこで、本発明の書込み方法では、データ
の書込みに際して、同時に選択される複数のメモリセル
をＮ（≧２）区分し、各区分のメモリセルを単位として
それぞれ第１の時間ずつシリアルに書き込む第１の書込
み期間（例えばメモリセルの書込み電流が初期値から例
えばほぼ半減するまでの時間）と２区分以上のメモリセ
ルを単位としてそれぞれ第２の時間ずつシリアルに書き
込む第２の書込み期間（好ましくは第１の時間より長い
時間）とに分けてデータを書き込むことを特徴とするも
のである。

【００７１】即ち、書込みが進行するにつれて書込みビ
ット数を増やすように工夫したシーケンスにしたがって
書き込むことにより、書込み時間を短縮するものであ
る。

【００７２】＜第１実施例＞第１実施例に係る１６ビッ
ト構成のＮＯＲ型フラッシュメモリは、図２４乃至図２
６を参照して前述した従来例のＮＯＲ型フラッシュメモ
リと比べて、基本的な構成は同じである。

【００７３】即ち、セルアレイブロック（１個分）は図
２５に示すような基本構成を有しており、データ書込み
に際して、同一セルアレイブロック中の複数のワード線
のうち任意の１つのワード線を選択するとともに複数の
ビット線のうちの複数グループの各１本のビット線を同
時に選択するためのセル選択回路（ワード線選択回路、
カラム選択回路）が設けられている。

【００７４】そして、図２６に示すように、セルアレイ
ブロック内の複数グループのビット線（つまり、各グル
ープの複数のビット線が共通接続された共通ビット線）
に、読み出し時ビット電位クランプ用トランジスタＣ
Ｔ、負荷トランジスタＬＴ、書込みトランジスタＷＴ、
センスアンプＳＡなどが接続されている。

【００７５】本実施例では、前述した従来例のＮＯＲ型
フラッシュメモリと比べて、書込み制御パルス信号を生
成する回路および書込み制御方法（シーケンス）が異な
るので、この点を中心に以下に説明する。

【００７６】図１は、第１実施例に係るＮＯＲ型フラッ
シュメモリの書込み制御パルス信号φ6 〜φ9 を生成す
るための動作波形の一例を示している。

【００７７】図２（ａ）〜（ｄ）および図３（ａ）〜
（ｃ）は、図１中に示した各種信号を生成するための回
路例を示している。

【００７８】図２（ａ）のＰＧＭ発生回路は、ＮＡＮＤ
ゲートＮＡ群およびインバータＩＶ群により所定のロジ
ック回路が構成されてなり、クロック信号φ1 〜φ4 お
よび書込み信号ＷＥに基づいてパルス幅２６μｓのイネ
ーブル制御信号ＰＧＭを生成する。

【００７９】図２（ｂ）のφ1 生成回路は、ＮＡＮＤゲ
ートＮＡおよびインバータＩＶ群により所定のロジック
回路が構成されてなり、イネーブル制御信号ＰＧＭに基
づいてパルス幅２μｓのクロック信号φ1 を生成する。

【００８０】図２（ｃ）のφ5 生成回路では、ＮＡＮＤ
ゲートＮＡ群、遅延ゲートＤＬおよびインバータＩＶ群
により所定のロジック回路が構成されてなり、クロック
信号φ1 およびイネーブル制御信号ＰＧＭに基づいてパ
ルス幅２４μｓのクロック信号φ5 を生成する。

【００８１】図２（ｄ）のバイナリカウンタ回路は、３
段接続された分周回路ＤＥＶ、ＮＡＮＤゲートＮＡおよ
びインバータＩＶ群により所定のロジック回路が構成さ
れている。そして、イネーブル制御信号ＰＧＭの反転信
号によって各分周回路ＤＥＶをリセットし、クロック信
号φ1 、φ5 をＮＡＮＤ処理した信号の相補信号入力を
分周し、初段分周回路でパルス幅が４μｓのクロック信
号φ2 を生成し、次段分周回路でパルス幅が８μｓのク
ロック信号φ3 を生成し、最終段分周回路からクロック
信号φ4 を取り出す。

【００８２】図３（ａ）の回路は、ＮＡＮＤゲートＮＡ
群およびインバータＩＶ群により所定のロジック回路が
構成されてなり、信号φ1 、φ3 〜φ5 に基づいて図１
に示したような所望の書込み制御パルス信号φ6 を生成
する。

【００８３】図３（ｂ）の回路は、ＮＯＲゲートＮＲ群
およびインバータＩＶ群により所定のロジック回路が構
成されてなり、信号φ1 〜φ5 に基づいて図１に示した
ような所望の書込み制御パルス信号φ7 を生成する。

【００８４】図３（ｃ）の回路は、ＮＡＮＤゲートＮＡ
群、ＮＯＲゲートＮＲおよびインバータＩＶ群により所
定のロジック回路が構成されてなり、信号φ1 〜φ4 に
基づいて図１に示したような所望の書込み制御パルス信
号φ8 、φ9 を生成する。

【００８５】上記第１実施例のＮＯＲ型フラッシュメモ
リの書込み動作に際しては、１６ビット幅のデータ書込
みに際して、メモリセルを４区分し、まず、４ビット単
位で第１の書込み期間（メモリセルの書込み電流が初期
値４５０μＡから例えばほぼ半減するまでの時間、本例
では２μｓ）ずつシリアルに書き込むが、その後は、前
記４ビット単位の例えば２倍の８ビット単位で前記第１
の書込み期間より長い第２の書込み期間（第１の書込み
期間だけ書込まれたメモリセルの閾値電圧が所定値に達
するまでの時間、本例では８μｓ）ずつシリアルに書き
込んでいく。

【００８６】ここで、書込み電圧用の昇圧回路の面積と
消費電流を低減させるために供給電流が１．８ｍＡの昇
圧回路を使用した場合、書込み時間の合計は、１．８ｍ
Ａ／４５０μＡ×２μｓ＋１．８ｍＡ／２２５μＡ×８
μｓ＝２４μｓで済む。

【００８７】これに対して、図２９を参照して前述した
ような書込み方法にしたがって、書込みビットを４ビッ
ト単位に区分して単純に時分割して書き込むと、書込み
時間の合計は１．８ｍＡ／４５０μＡ×１０μｓ＝４０
μｓだけかかる。

【００８８】即ち、上記第１実施例によれば、書込み電
圧用昇圧回路の面積と消費電流を低減させるとともに、
書込み時間を大幅に短縮することが可能になる。

【００８９】なお、実際の書込み動作に際して、図２６
中の書込みトランジスタＷＴを駆動するために使用され
る書込み信号は、図１中に示した書込み制御パルス信号
φ6〜φ9 と、書込みブロックを選択指定するブロック
選択信号と、書込みデータ（"0" データあるいは"1" デ
ータ）との論理積をとって生成される。

【００９０】即ち、上記第１実施例のＮＯＲ型フラッシ
ュメモリによれば、書込みの進行につれて書込みビット
数の分割数を減らしていく（書込みビット数を増やして
いく）ことによって、書込み電圧用の昇圧回路からの限
られた供給電流を効率良く分配し、分割数を固定してい
た従来の方法に比べて書込み時間を短縮することができ
る。

【００９１】上記第１実施例を拡張して一般的に表現す
ると、複数のワード線と、複数のビット線と、ソース線
と、それぞれゲート電極、ドレイン電極、ソース電極を
有し、前記ゲート電極は前記複数のワード線のうちの１
つのワード線に接続され、前記ドレイン電極は前記複数
のビット線のうちの１つのビット線に接続され、前記ソ
ース電極は前記ソース線に接続された複数の不揮発性の
メモリセルと、データの書込みに際して、前記複数のワ
ード線のうち任意の１つのワード線を選択するとともに
前記複数のビット線のうちの複数グループの各１本のビ
ット線を同時に選択するセル選択回路と、前記複数グル
ープのビット線にそれぞれ接続された複数のトランジス
タと、前記セル選択回路により同時に選択される複数の
メモリセルに対して複数ビットのデータを書き込む時
に、書込みの進行につれて書込みビット数を増やしてい
く書込み手段とを具備することを特徴とする。

【００９２】次に、ＮＯＲ型フラッシュメモリにおける
データ消去に関する本発明の特徴について説明する。

【００９３】図３０および図３１の特性では、バンド間
トンネル電流の初期値は４ｍＡであるが、消去が進行す
るにつれてバンド間トンネル電流は減っていき、消去開
始から２ｍｓ後のバンド間トンネル電流は１ｍＡであ
り、消去開始から１０ｍｓ後の閾値電圧は３Ｖ（"1" デ
ータ）である。

【００９４】以下に示すデータ消去に関する各実施例の
ＮＯＲ型フラッシュメモリにおけるデータ消去動作は、
消去ビット数を５１２Ｋビットに固定していた従来の方
法に比べて、消去対象ビット数を減らす、あるいは、消
去開始直後には消去ビット数を少なくし、消去の進行に
従って消去ビット数を増やしていくことにより、消去電
圧用昇圧回路の面積と消費電流を低減することを特徴と
する。

【００９５】このような制御は、ロウアドレスプリデコ
ード信号の複数を同時に選択状態にすることによってロ
ウデコーダブロックを同時に選択状態にする手段を用い
て実現できる。

【００９６】＜第２実施例＞第２実施例では、５１２Ｋ
ビット（６４Ｋバイト）のビット容量を有するセルアレ
イブロックＭＣＡのデータの消去に際して、ロウデコー
ダおよび複数のワード線をＮ（≧２）区分し、各区分を
シリアルに選択して消去することにより、消去電流のピ
ークを分散し、消去電圧用昇圧回路として必要な面積を
小さくするものである。

【００９７】図４は、第２実施例に係るＮＯＲ型フラッ
シュメモリにおける１本のソース線を共有する１つのセ
ルアレイブロックＭＣＡおよびそれに対応するロウデコ
ーダアレイの構成の一例を示す。

【００９８】図４中のセルアレイブロックＭＣＡは、i
x j 個のメモリセルと、i 本のビット線ＢＬ0 〜ＢＬ(i
-1) とj 本のワード線ＷＬ0 〜ＷＬ(j-1) と１本のソー
ス線ＳＬとからなる。

【００９９】ここで、ｉ＝１０２４、ｊ＝５１２、つま
り、上記セルアレイブロックＭＣＡは５１２ワード線×
１Ｋビット線構成であり、それぞれ８Ｋバイトのビット
容量を有する８つのサブセルアレイブロックＭＣＡB0〜
ＭＣＡB7から構成されており、各サブセルアレイブロッ
クＭＣＡB0〜ＭＣＡB7は、１０２４本のビット線ＢＬ0
〜ＢＬ(i-1) と１本のソース線ＳＬを共有する。

【０１００】ロウデコーダアレイＲＤＡは、前記８つの
サブセルアレイブロックＭＣＡB0〜ＭＣＡB7に対応して
設けられた８つのロウデコーダブロックＲＤB0〜ＲＤB7
から構成されている。

【０１０１】各ロウデコーダブロックＲＤB0〜ＲＤB7
は、それぞれ８個のロウデコーダＲＤを有し、ロウデコ
ーダアレイの全体では６４個のロウデコーダＲＤを有
し、各ロウデコーダＲＤは、プリデコーダ信号ＧＡm 、
ＧＢn 、ＶＣＧl （m= 0〜7 、n=0〜7 、l= 0-7）をデ
コードする。

【０１０２】図５は、図４中のロウデコーダＲＤの１個
分を代表的に示しており、プリデコーダ信号ＧＡm 、Ｇ
Ｂn が入力するＮＡＮＤゲートＮＡと、このＮＡＮＤゲ
ートＮＡの出力が入力するレベルシフタＬＳと、このレ
ベルシフタＬＳの出力が入力する８個のワード線ドライ
バＷＬＤ0 〜ＷＬＤ7 とを有し、ワード線ドライバ電圧
源として信号ＶＣＧl （l= 0-7）が印加される。

【０１０３】このロウデコーダＲＤにおいて、レベルシ
フタＬＳの初段のＮＭＯＳ入力型のＣＭＯＳ差動回路は
ＶＳＷノード（例えばＶＳＷ＝３Ｖ）と接地ノードとの
間に接続されており、次段のＰＭＯＳ入力型のＣＭＯＳ
差動回路はＶＳＷノードとＶＢＢノード（ＶＢＢ＝−
７．５Ｖの負電圧）との間に接続されており、ワード線
ドライバＷＬＤ0 〜ＷＬＤ7 は、ワード線ドライバ電圧
源（ＶＣＧl ）と接地ノードとの間に接続されている。

【０１０４】このロウデコーダＲＤは、プリデコーダ信
号ＧＡm 、ＧＢn 、ＶＣＧl に基づいて８本のワード線
ＷＬmnl （l= 0-7）の駆動信号を生成し、ロウデコーダ
アレイの全体では、m,n,l の組み合わせによって５１２
本のワード線ＷＬmnl の駆動信号を選択的に生成するこ
とが可能である。

【０１０５】この場合、消去時には、後述するようにワ
ード線ドライバ電圧源信号ＶＣＧlとしてＶＢＢが供給
され、プリデコーダ信号ＧＡm 、ＧＢn により選択され
た選択ロウデコーダブロックの各ロウデコーダＲＤの出
力電位はＶＢＢになり、選択されなかった非選択ロウデ
コーダブロックの各ロウデコーダＲＤの出力電位は０Ｖ
になる。

【０１０６】図６（ａ）は、図５中のプリデコーダ信号
ＶＣＧl を生成するＶＣＧl プリデコーダ回路の一例を
示している。

【０１０７】このＶＣＧl プリデコーダ回路は、相補的
な内部ロウアドレス信号ＲＡ0 〜ＲＡ8 、／ＲＡ0 〜／
ＲＡ8 の一部であるＲＡ0 〜ＲＡ2 、／ＲＡ0 〜／ＲＡ
2 および消去モード信号／ＥＲＡが入力するＮＡＮＤゲ
ートＮＡと、このＮＡＮＤゲートＮＡの出力が入力する
レベルシフタＬＳと、このレベルシフタＬＳの出力が入
力するＣＭＯＳインバータ（ドライバ）ＩＶとを有す
る。

【０１０８】このＶＣＧl プリデコーダ回路において、
レベルシフタＬＳは図６中のレベルシフタＬＳと同様で
あり、ＣＭＯＳインバータＩＶはＶＳＷノードとＶＢＢ
ノードとの間に接続されている。

【０１０９】このＶＣＧl プリデコーダ回路は、消去モ
ード信号／ＥＲＡが非活性状態（“Ｈ”レベル）の時
（読み出し／書込み時）にはＲＡ0 〜ＲＡ2 、／ＲＡ0
〜／ＲＡ2 をデコードしてプリデコーダ信号ＶＣＧl を
出力する。これに対して、消去モード信号／ＥＲＡが活
性状態（“Ｌ”レベル）の時にはプリデコーダ信号ＶＣ
Ｇl としてＶＢＢを出力する。

【０１１０】図６（ｂ）は、図５中のプリデコーダ信号
ＧＡm を生成するためのＧＡm プリデコーダ回路の一例
を示している。

【０１１１】このＧＡm プリデコーダ回路は、相補的な
内部ロウアドレス信号ＲＡ3 〜ＲＡ5 、／ＲＡ3 〜／Ｒ
Ａ5 が入力するＮＡＮＤゲートＮＡ１と、このＮＡＮＤ
ゲートＮＡ１の出力および消去モード信号／ＥＲＡが入
力するＮＡＮＤゲートＮＡ２とを有する。

【０１１２】このＧＡm プリデコーダ回路は、消去モー
ド信号／ＥＲＡが非活性状態（“Ｈ”レベル）の時（読
み出し／書込み時）にはＲＡ3 〜ＲＡ5 、／ＲＡ3 〜／
ＲＡ5 をデコードしてプリデコーダ信号ＧＡm を出力す
る。これに対して、消去モード信号／ＥＲＡが活性状態
（“Ｌ”レベル）の時にはプリデコーダ信号ＧＡm とし
て“Ｈ”レベルを出力する。

【０１１３】図６（ｃ）は、図５中のプリデコーダ信号
ＧＢn を生成するためのＧＢn プリデコーダ回路の一例
を示している。

【０１１４】このＧＢn プリデコーダ回路は、相補的な
内部ロウアドレス信号ＲＡ6 〜ＲＡ8 、／ＲＡ6 〜／Ｒ
Ａ8 が入力するＮＡＮＤゲートＮＡ３と、このＮＡＮＤ
ゲートＮＡ３の出力が入力するインバータＩＶ１とを有
する。

【０１１５】このＧＢn プリデコーダ回路は、ＲＡ6 〜
ＲＡ8 、／ＲＡ6 〜／ＲＡ8 をデコードしてプリデコー
ダ信号ＧＢn を出力する。この場合、消去時には、後述
するように上記信号ＲＡ6 〜ＲＡ8 、／ＲＡ6 〜／ＲＡ
8 としてチップ内部のバイナリカウンタ回路で発生され
た３ビットのバイナリ信号が供給されるので、プリデコ
ーダ信号ＧＢn は、前記８つのロウデコーダブロックＲ
ＤB0〜ＲＤB7を択一的に選択するためのロウデコーダブ
ロック選択信号としての機能を果たす。

【０１１６】図７（ａ）は、図６（ａ）、（ｂ）中の内
部ロウアドレス信号ＲＡ0 〜ＲＡ5、／ＲＡ0 〜／ＲＡ5
を生成する回路の１個分を代表的に示している。

【０１１７】この回路は、アドレス信号Ａi(i=0 〜5)が
二段のインバータＩＶ２、ＩＶ３を経てＲＡi(i=0 〜5)
になり、さらにインバータＩＶ４により反転されて／Ｒ
Ａi(i=0 〜5)になる。

【０１１８】図７（ｂ）は、図６（ｃ）中の内部ロウア
ドレス信号ＲＡ6 〜ＲＡ8 、／ＲＡ6 〜／ＲＡ8 を生成
する回路の１個分を代表的に示している。

【０１１９】この回路は、アドレス信号Ａi(i=6,7,8)が
一端に入力するＣＭＯＳトランスファゲートＴＧ１と、
クロック信号ＥＣＬＫi(i=6,7,8)が一端に入力するＣＭ
ＯＳトランスファゲートＴＧ２と、これらの２つのトラ
ンスファゲートの各他端の一括接続ノードに接続された
インバータＩＶ５とを有し、上記２つのトランスファゲ
ートＴＧ１、ＴＧ２は相補的な消去モード信号ＥＲＡ、
／ＥＲＡにより相補的にスイッチ制御される。

【０１２０】この回路は、相補的な消去モード信号ＥＲ
Ａ、／ＥＲＡが非活性状態の時（読み出し／書込み時）
には、一方のトランスファゲートＴＧ１がオンになり、
Ａiおよびその反転信号がＲＡi 、／ＲＡi となって出
力する。

【０１２１】これに対して、相補的な消去モード信号Ｅ
ＲＡ、／ＥＲＡが活性状態の時には、他方のトランスフ
ァゲートＴＧ２がオンになってクロック信号ＥＣＬＫi
およびその反転信号がＲＡi 、／ＲＡi となって出力す
る。

【０１２２】図７（ｃ）は、図７（ｂ）中のクロック信
号ＥＣＬＫi(i=6,7,8)を供給するバイナリカウンタＢＣ
を示している。

【０１２３】このバイナリカウンタＢＣは、クロック信
号ＥＣＬＫ6 を分周してクロック信号信号ＥＣＬＫ7 、
ＥＣＬＫ8 を発生する。

【０１２４】図８は、図４に示した第２実施例のＮＯＲ
型フラッシュメモリにおけるセルアレイブロックＭＣＡ
の消去動作に係る信号波形の一例を示している。

【０１２５】消去モードに入ると、図６（ｂ）のＧＡm
プリデコーダ回路はプリデコーダ信号ＧＡm として
“Ｈ”レベルを出力し、図６（ｃ）のＧＢn プリデコー
ダ回路は、ＲＡ6 〜ＲＡ8 、／ＲＡ6 〜／ＲＡ8 入力と
して供給される３ビットのバイナリ信号をプリデコーダ
した信号ＧＢn （択一的に“Ｈ”レベルになる走査信
号）を出力する。したがって、プリデコーダ信号ＧＡm
とプリデコーダした信号ＧＢn とによって８つのロウデ
コーダブロックＲＤB0〜ＲＤB7を択一的にシリアルに選
択する。

【０１２６】また、消去モード時には、図６（ａ）のＶ
ＣＧl プリデコーダ回路はワード線電圧源信号ＶＣＧl
としてＶＢＢを供給するので、各ロウデコーダブロック
ＲＤB0〜ＲＤB7のうちの１つの選択ロウデコーダブロッ
クの各ロウデコーダＲＤの出力はＶＢＢになり、残りの
非選択のロウデコーダブロックの各ロウデコーダＲＤの
出力は非選択電位（０Ｖ）になる。

【０１２７】また、消去電圧用昇圧回路（図示せず）か
ら供給されるソース線電圧ＶSLは、消去動作の開始から
終了まで６．５Ｖにされる。この結果、サブセルアレイ
ブロックＭＣＡB0からＭＣＡB7までシリアルに消去され
ていく。

【０１２８】即ち、まず、第１のサブセルアレイブロッ
クＭＣＡB0の全てのワード線（第１のワード線ブロッ
ク）は−７．５Ｖにされ、その他のサブセルアレイブロ
ックＭＣＡB1〜ＭＣＡB7のワード線の全ては０Ｖにされ
る。このような動作が、第８のサブセルアレイブロック
ＭＣＡB7のワード線（第８のワード線ブロック）までシ
リアルに繰り返されて消去動作が終了する。

【０１２９】この場合、図３１に示した消去特性から分
かるように、１つのワード線ブロックを−７．５Ｖにす
る時間Ｔ1 を１０ｍｓにすると、全消去時間は８０ｍｓ
（１０ｍｓ×８）になる。

【０１３０】また、ソース線ＳＬをバイアスする消去電
圧用昇圧回路の供給電流ＩSLの波形は、８つのサブセル
アレイブロックＭＣＡB0〜ＭＣＡB7のシリアルな消去動
作に対応して８つのピークに分散できるので、消去電圧
用昇圧回路として必要な面積を減らすことが可能とな
る。

【０１３１】上記第２実施例を拡張して一般的に表現す
ると、５１２Ｋビットのセルアレイブロックのデータの
消去に際して、ロウデコーダおよび複数のワード線をそ
れぞれ第１乃至第Ｎ（≧２）のロウデコーダブロックお
よび第１乃至第Ｎのワード線ブロックにＮ分割し、前記
第１乃至第Ｎのワード線ブロックを個別に選択して第１
乃至第Ｎの消去動作に時分割してデータ消去を行う消去
手段を具備し、前記消去手段は、前記第１乃至第Ｎのワ
ード線ブロックのうちから選択した選択ワード線ブロッ
クに対応する選択ロウデコーダブロック内の全てのロウ
デコーダを選択状態にするようにプリデコード信号を選
択論理にして選択ワード線ブロックの全てのワード線の
電位をソース線電位に対して第１の負電圧にし、かつ前
記選択ロウデコーダブロックを除く非選択ロウデコーダ
ブロック内の全てのロウデコーダを非選択状態にするよ
うに前記プリデコード信号を非選択論理にして前記選択
ワード線ブロックを除く非選択ワード線ブロックの全て
のワード線の電位をソース線電位に対して第１の負電圧
より絶対値の小さい第２の電圧に設定することを特徴と
するものである。

【０１３２】＜第３実施例＞第３実施例は、図４乃至図
８に示した第２実施例と比べて、構成はほぼ同様である
が、消去動作に係る信号波形の印加シーケンスが異な
る。

【０１３３】図９は、第３実施例に係るセルアレイブロ
ックＭＣＡの消去動作に係る信号波形の一例を示してい
る。

【０１３４】消去動作の前半は、サブセルアレイブロッ
クＭＣＡB0〜ＭＣＡB7を２ブロックずつに４区分し、図
８に示した消去動作に準じて各区分をシリアルに選択す
る。この場合、選択したワード線ブロックを−１０Ｖに
する時間を図８中のＴ1 （＝１０ｍｓ）より短いＴ2
（例えば２ｍｓ）とするように制御する。

【０１３５】そして、上記したようなシリアルな選択が
最後の区分のワード線ブロックまで進んだ後、全区分の
ワード線ブロックを選択状態、即ち、５１２Ｋビットセ
ルアレイの全てのワード線を−１０Ｖにする。この場
合、図４の消去特性から分かるように、全ワード線を−
１０Ｖにする時間Ｔ3 は８ｍｓでよい。

【０１３６】したがって、全消去時間は、２ｍｓ×４＋
８ｍｓ＝１６ｍｓとなり、図８に示した消去動作に要す
る全消去時間８０ｍｓよりも大幅に短縮される。

【０１３７】また、ソース線をバイアスする消去電圧用
昇圧回路の供給電流ＩSLの波形は、各区分のサブセルア
レイブロックのシリアルな消去動作および全区分のサブ
セルアレイブロックの消去動作に対応して５つのピーク
に分散できるので、消去電圧用昇圧回路として必要な面
積を減らすことが可能となる。

【０１３８】上記第３実施例を拡張して一般的に表現す
ると、５１２Ｋビットのセルアレイブロックのデータの
消去に際して、ロウデコーダおよび複数のワード線をそ
れぞれ第１乃至第Ｎ（≧２）のロウデコーダブロックお
よび第１乃至第Ｎのワード線ブロックにＮ分割し、前記
第１乃至第Ｎのワード線ブロックを個別に選択して第１
乃至第Ｎの消去動作に時分割してデータ消去を行った
後、全てのワード線ブロックに対して同時にデータを消
去する消去手段を具備し、前記消去手段は、前記第１乃
至第Ｎのワード線ブロックのうちから個別に選択した選
択ワード線ブロックのデータを消去する際、選択ワード
線ブロックに対応する選択ロウデコーダブロック内の全
てのロウデコーダを選択状態にするようにプリデコード
信号を選択論理にして選択ワード線ブロックの全てのワ
ード線の電位をソース線電位に対して第１の負電圧に
し、かつ前記選択ロウデコーダブロックを除く非選択ロ
ウデコーダブロック内の全てのロウデコーダを非選択状
態にするように前記プリデコード信号を非選択論理にし
て前記選択ワード線ブロックを除く非選択ワード線ブロ
ックの全てのワード線の電位をソース線電位に対して第
１の負電圧より絶対値の小さい第２の電圧に設定し、前
記全てのワード線ブロックに対して同時にデータを消去
する際、全てのロウデコーダブロック内の全てのロウデ
コーダを選択状態にするように前記プリデコード信号を
選択論理にして全てのワード線ブロックの全てのワード
線の電位をソース線電位に対して第１の負電圧に設定す
ることを特徴とするものである。

【０１３９】＜第４実施例＞図１０は、第４実施例に係
るＮＯＲ型フラッシュメモリのセルアレイブロックＭＣ
Ａとそれに対応するロウデコーダアレイを示す。

【０１４０】このＮＯＲ型フラッシュメモリは、５１２
Ｋビット（６４Ｋバイト）のビット容量を有するセルア
レイブロックＭＣＡを、それぞれ３２Ｋバイトのビット
容量を有する２つのサブセルアレイブロックＭＣＡB1、
ＭＣＡB2に区分する。

【０１４１】各サブセルアレイブロックＭＣＡB1、ＭＣ
ＡB2は、１０２４本のビット線ＢＬ0 〜ＷＬ(i-1) を共
有し、サブセルアレイブロックＭＣＡB1は、２５６本の
ワード線ＷＬ0 〜ＷＬ(j-1) とワード線方向に沿って設
けられた１本のソース線ＳＬ1 を有し、サブセルアレイ
ブロックＭＣＡB2は、２５６本のワード線ＷＬj 〜ＷＬ
(2j-1)とワード線方向に沿って設けられた１本のソース
線ＳＬ2 を有する。

【０１４２】また、前記２つのサブセルアレイブロック
ＭＣＡB1、ＭＣＡB2に対応して２つのロウデコーダブロ
ックＲＤB1、ＲＤB2に区分しており、各ロウデコーダブ
ロックＲＤB1、ＲＤB2はそれぞれ３２個のロウデコーダ
ＲＤを有し、ロウデコーダアレイの全体では６４個のロ
ウデコーダＲＤを有する。

【０１４３】図１１は、図１０中のセルアレイブロック
ＭＣＡの消去動作に係る信号波形の一例を示している。

【０１４４】消去モードに入ると、サブセルアレイブロ
ックＭＣＡB1、ＭＣＡB2をシリアルに選択し、ソース線
ＳＬ1 、ＳＬ2 にＴ1 （＝１０ｍｓ）時間ずつバイアス
（例えば６．５Ｖ）を印加し、消去開始から終了まで全
てのワード線に−１０Ｖを印加する。この結果、サブセ
ルアレイブロックＭＣＡB1、ＭＣＡB2がシリアルに消去
されていく。

【０１４５】したがって、消去動作に要する全消去時間
は２０ｍｓになり、ソース線ＳＬ1、ＳＬ2 をバイアス
する消去電圧用昇圧回路の供給電流ＩSLの波形は２つの
ピークに分散できるので、最大供給電流が２ｍＡの消去
電圧用昇圧回路を用いることができ、消去電圧用昇圧回
路として必要な面積を減らすことが可能となる。

【０１４６】図１２は、図１０中の２本のソース線ＳＬ
1 、ＳＬ2 を選択するためのソースデコーダの一例を示
す回路である。

【０１４７】ロウアドレス信号のうちの最上位ビット信
号から生成された相補的な内部ロウアドレス信号ＲＡ8
、／ＲＡ8 は、それぞれ対応して二入力のＮＡＮＤゲ
ートＮＡ１１、ＮＡ１２の各一方の入力となり、ブロッ
クアドレス信号ＢＬＫＡＤＤは上記ＮＡＮＤゲートＮＡ
１１、ＮＡ１２の各他方の入力となる。

【０１４８】上記ＮＡＮＤゲートＮＡ１１の出力は、イ
ンバータＩＶ１１、ＩＶ１２により反転され、相補的な
信号としてソース線ドライバＳＤ１に入力する。また、
前記ＮＡＮＤゲートＮＡ１２の出力は、インバータＩＶ
１３、ＩＶ１４により反転され、相補的な信号としてソ
ース線ドライバＳＤ２に入力する。上記ソース線ドライ
バＳＤ１、ＳＤ２は、それぞれソース線電圧ＶＳＷノー
ドとＶssノードとの間に接続されているＣＭＯＳラッチ
回路からなる。

【０１４９】上記ソースデコーダの動作は、消去時に、
ブロックアドレス信号ＢＬＫＡＤＤが“Ｈ”レベルにな
り、相補的な内部ロウアドレス信号ＲＡ8 、／ＲＡ8 の
いずれか一方の“Ｈ”レベルによりサブセルアレイブロ
ックＭＣＡB1のソース線ＳＬ1 、サブセルアレイブロッ
クＭＣＡB2のソース線ＳＬ2 のいずれか一方がソース線
電圧ＶＳＷになる。一回の消去動作中に信号ＲＡ8 、／
ＲＡ8 が反転し、ソース線ＳＬ1 、ＳＬ2 はシリアルに
選択されてソース線電圧ＶＳＷになる。

【０１５０】なお、ブロックアドレス信号ＢＬＫＡＤＤ
は、非選択時、あるいは、消去時以外の動作中は“Ｌ”
レベルになり、２本のソース線ＳＬ1 、ＳＬ2 は０Ｖに
なる。

【０１５１】上記第４実施例を拡張して一般的に表現す
ると、５１２Ｋビットのセルアレイブロックのデータの
消去に際して、ソース線を第１乃至第Ｎ（≧２）の複数
本のソース線に分割するとともにロウデコーダおよび複
数のワード線をそれぞれ第１乃至第Ｎのロウデコーダブ
ロックおよび第１乃至第Ｎのワード線ブロックに分割
し、第１の消去動作乃至第Ｎの消去動作に時分割してデ
ータを消去する消去手段を具備し、前記消去手段は、全
てのワード線を所定の電位に設定し、前記第１乃至第Ｎ
のソース線のうちから個別に選択した選択ソース線の電
位を前記ワード線の電位に対して第１の正電圧にし、か
つ前記選択ソース線を除く非選択ソース線の電位を前記
ワード線の電位に対して第１の正電圧より絶対値の小さ
い第２の電圧に設定することを特徴とするものである。

【０１５２】＜第５実施例＞図１３は、第５実施例に係
るＮＯＲ型フラッシュメモリのセルアレイブロックＭＣ
Ａとそれに対応するロウデコーダＲＤＡを示す。

【０１５３】このＮＯＲ型フラッシュメモリは、５１２
Ｋビット（６４Ｋバイト）のビット容量を有するセルア
レイブロックを、それぞれ３２Ｋバイトのビット容量を
有する２つのサブセルアレイブロックＭＣＡB1、ＭＣＡ
B2に区分する。

【０１５４】各サブセルアレイブロックＭＣＡB1、ＭＣ
ＡB2は５１２本のワード線ＷＬ0 〜ＷＬ(j-1) を共有
し、サブセルアレイブロックＭＣＡB1は、２５６本のビ
ット線ＢＬ0 〜ＷＬ(i-1) とビット線方向に沿って設け
られた１本のソース線ＳＬ1 を有し、サブセルアレイブ
ロックＭＣＡB2は、２５６本のビット線ＢＬi 〜ＷＬ(2
i-1)とビット線方向に沿って設けられた１本のソース線
ＳＬ2 を有する。

【０１５５】図１４は、図１３中のセルアレイブロック
ＭＣＡの消去動作に係る信号波形の一例を示している。

【０１５６】消去モードに入ると、最初はサブセルアレ
イブロックＭＣＡB1、ＭＣＡB2をシリアルに選択し、ソ
ース線ＳＬ1 、ＳＬ2 にＴ2 （＜Ｔ1 ）時間ずつバイア
ス（例えば６．５Ｖ）を印加し、バンド間電流が減った
後はソース線ＳＬ1 、ＳＬ2 に同時にバイアスをＴ3 時
間印加し、消去開始から終了まで全てのワード線に−１
０Ｖを印加する。

【０１５７】この場合、最大供給電流が２ｍＡの消去電
圧用昇圧回路を備えている場合には、図３１に示した特
性から分かるように、Ｔ2 ＝２ｍｓ、Ｔ3 ＝８ｍｓとす
ることができる。

【０１５８】この結果、サブセルアレイブロックＭＣＡ
B1、ＭＣＡB2の全消去時間は、２ｍｓ×２＋８ｍｓ＝１
２ｍｓとなり、図１１に示した消去動作に要する全消去
時間２０ｍｓよりも大幅に短縮される。

【０１５９】また、ソース線ＳＬ1 、ＳＬ2 をバイアス
する消去電圧用昇圧回路の供給電流ＩSLの波形は、各区
分のサブセルアレイブロックのシリアルな消去動作およ
び全区分のサブセルアレイブロックの消去動作に対応し
て３つのピークに分散できるので、消去電圧用昇圧回路
として必要な面積を減らすことが可能となる。

【０１６０】図１５は、図１３中の２本のソース線ＳＬ
1 、ＳＬ2 を選択するためのソースデコーダの一例を示
す回路である。

【０１６１】カラムアドレス信号のうちの最上位ビット
信号から生成された相補的な内部カラムアドレス信号Ｃ
Ａ9 、／ＣＡ9 は、それぞれ対応して二入力のＮＡＮＤ
ゲートＮＡ１、ＮＡ２の各一方の入力となり、ブロック
アドレス信号ＢＬＫＡＤＤは上記ＮＡＮＤゲートＮＡ１
１、ＮＡ１２の各他方の入力となる。上記ＮＡＮＤゲー
トＮＡ１１の出力は、インバータＩＶ１１、ＩＶ１２に
より反転され、相補的な信号としてソース線ドライバＳ
Ｄ１に入力する。また、前記ＮＡＮＤゲートＮＡ１２の
出力は、インバータＩＶ１３、ＩＶ１４により反転さ
れ、相補的な信号としてソース線ドライバＳＤ２に入力
する。上記ソース線ドライバＳＤ１、ＳＤ２は、それぞ
れソース線電圧ＶＳＷノードとＶssノードとの間に接続
されているＣＭＯＳラッチ回路からなる。

【０１６２】上記ソースデコーダの動作は、消去時に、
ブロックアドレス信号ＢＬＫＡＤＤが“Ｈ”レベルにな
り、相補的なカラムアドレス信号ＣＡ9 、／ＣＡ9 のい
ずれか一方の“Ｈ”レベルによりサブセルアレイブロッ
クＭＣＡB1のソース線ＳＬ1、サブセルアレイブロック
ＭＣＡB2のソース線ＳＬ2 のいずれか一方がソース線電
圧ＶＳＷになる。一回の消去動作中に信号ＲＡ8 、／Ｒ
Ａ8 が反転し、ソース線ＳＬ1 、ＳＬ2 はシリアルに選
択されてソース線電圧ＶＳＷになる。

【０１６３】なお、ブロックアドレス信号ＢＬＫＡＤＤ
は、非選択時、あるいは、消去時以外の動作中は“Ｌ”
レベルになり、２本のソース線ＳＬ1 、ＳＬ2 は０Ｖに
なる。

【０１６４】上記第５実施例を拡張して一般的に表現す
ると、５１２Ｋビットのセルアレイブロックのデータの
消去に際して、ソース線を第１乃至第Ｎ（≧２）の複数
本のソース線に分割し、第１乃至第Ｎのソース線を個別
に選択して第１乃至第Ｎの消去動作に時分割してデータ
消去を行った後、全てのメモリセルに対して同時にデー
タを消去する消去手段を具備し、前記消去手段は、前記
第１乃至第Ｎのソース線のうちから個別に選択してデー
タを消去する際、全てのロウデコーダを選択状態にする
ようにプリデコード信号を選択論理にして全てのワード
線を所定の電位に設定し、前記第１乃至第Ｎのソース線
のうちから個別に選択した選択ソース線の電位を前記ワ
ード線の電位に対して第１の正電圧にし、かつ前記選択
ソース線を除く非選択ソース線の電位を前記ワード線の
電位に対して第１の正電圧より絶対値の小さい第２の電
圧に設定し、前記全てのメモリセルに対して同時にデー
タを消去する際、全てのワード線を所定の電位に設定し
たまま、全てのソース線の電位を前記ワード線の電位に
対して第１の正電圧に設定することを特徴とするもので
ある。

【０１６５】なお、前記第４実施例では、図１０に示し
たセルアレイブロック、ロウデコーダアレイにおいて図
１４に示した信号波形を用いた消去動作も可能である。

【０１６６】また、前記第５実施例では、図１３に示し
たセルアレイブロック、ロウデコーダアレイにおいて図
１１に示した信号波形を用いた消去動作も可能である。

【０１６７】＜第６実施例＞図１６は、第６実施例に係
るＮＯＲ型フラッシュメモリのセルアレイブロックＭＣ
Ａとそれに対応するロウデコーダアレイを示す。

【０１６８】このＮＯＲ型フラッシュメモリは、５１２
Ｋビット（６４Ｋバイト）のビット容量を有するセルア
レイブロックをそれぞれ１６Ｋバイトのビット容量を有
する４つのサブセルアレイブロックＭＣＡB1、ＭＣＡB
2、ＭＣＡB3、ＭＣＡB4に区分する。

【０１６９】第１列の方向に並ぶ２個のサブセルアレイ
ブロックＭＣＡB1、ＭＣＡB2は、２５６本のビット線Ｂ
Ｌ0 〜ＷＬ(i-1) と１本のソース線ＳＬ1 を共有し、第
２列の方向に並ぶ２個のサブセルアレイブロックＭＣＡ
B3、ＭＣＡB4は、２５６本のビット線ＢＬi 〜ＷＬ(2i-
1)と１本のソース線ＳＬ2 を共有している。

【０１７０】また、第１行の方向に並ぶ２個のサブセル
アレイブロックＭＣＡB1、ＭＣＡB3は、２５６本のワー
ド線ＷＬ0 〜ＷＬ(j-1) を共有し、第２行の方向に並ぶ
２個のサブセルアレイブロックＭＣＡB2、ＭＣＡB4は、
２５６本のワード線ＷＬj 〜ＷＬ(2j-1)を共有してい
る。

【０１７１】また、ロウデコーダアレイを、前記２つの
行のサブセルアレイブロック（ＭＣＡB1、ＭＣＡB3）、
（ＭＣＡB2、ＭＣＡB4）に対応して２つのロウデコーダ
ブロックＲＤB1、ＲＤB2に区分しており、各ロウデコー
ダブロックＲＤB1、ＲＤB2はそれぞれ２５６個のロウデ
コーダＲＤを有し、消去時にはブロック選択信号Ｒ0、
Ｒ1 によって選択・非選択のいずれかにされる。

【０１７２】図１７は、図１６中のセルアレイブロック
ＭＣＡの消去動作に係る信号波形の一例を示している。

【０１７３】消去モードに入ると、最初は第１行のサブ
セルアレイブロック（ＭＣＡB1、ＭＣＡB3）を選択して
ワード線ＷＬ0 〜ＷＬ(j-1) に−１０Ｖを印加し、この
状態で、ソース線ＳＬ1 、ＳＬ2 をシリアルにＴ1 時間
ずつ選択し、選択ソース線にはバイアス（例えば６．５
Ｖ）を印加し、非選択ソース線には０Ｖを印加する。こ
の間、非選択ワード線ＷＬj 〜ＷＬ(2j-1)には０Ｖを印
加する。

【０１７４】次に、第２行のサブセルアレイブロック
（ＭＣＡB2、ＭＣＡB4）を選択してワード線ＷＬj 〜Ｗ
Ｌ(2j-1)に−１０Ｖを印加し、この状態で、ソース線Ｓ
Ｌ1 、ＳＬ2 をシリアルにＴ1 時間ずつ選択し、選択ソ
ース線にはバイアス（例えば６．５Ｖ）を印加し、非選
択ソース線には０Ｖを印加する。この間、非選択ワード
線ＷＬ0 〜ＷＬ(j-1) には０Ｖを印加する。

【０１７５】この結果、サブセルアレイブロックＭＣＡ
B1、ＭＣＡB3、ＭＣＡB2、ＭＣＡB4がシリアルに消去さ
れていく。

【０１７６】したがって、消去動作に要する全消去時間
は４０ｍｓになり、ソース線ＳＬ1、ＳＬ2 をバイアス
する消去電圧用昇圧回路の供給電流ＩSLの波形は４つの
ピークに分散できるので、最大供給電流が１ｍＡの消去
電圧用昇圧回路を用いることができ、消去電圧用昇圧回
路として必要な面積を減らすことが可能となる。

【０１７７】上記第６実施例を拡張して一般的に表現す
ると、５１２Ｋビットのセルアレイブロックのデータの
消去に際して、ワード線を第１乃至第Ｍ（≧２）の複数
のワード線ブロックに分割するとともにソース線を第１
乃至第Ｎ（≧２）の複数のソース線に分割し、第１乃至
第Ｍのワード線ブロックの個別選択と第１乃至第Ｎのソ
ース線の個別選択との組合わせに依存する第（１、１）
乃至第（Ｍ、Ｎ）のブロックを個別に選択して第（１、
１）乃至第（Ｍ、Ｎ）の消去動作に時分割してデータ消
去を行う消去手段を具備し、前記消去手段は、選択ワー
ド線ブロックに対応する全てのロウデコーダを選択状態
にするようにプリデコード信号を選択論理にして選択ワ
ード線ブロックの全てのワード線を第１の電圧に設定
し、非選択ワード線ブロックの全てのワード線を前記第
１の電圧より高い第２の電圧に設定し、選択ソース線を
前記第１の電圧より高い第３の電圧に設定し、非選択ソ
ース線の電位を前記第３の電圧より低い第４の電圧に設
定することを特徴とするものである。

【０１７８】＜第７実施例＞第７実施例は、図１６およ
び図１７に示した第６実施例と比べて、構成はほぼ同様
であるが、消去動作に係る信号波形の印加シーケンスが
異なる。

【０１７９】図１８は、第７実施例に係るセルアレイブ
ロックＭＣＡの消去動作に係る信号波形の一例を示して
いる。

【０１８０】消去モードに入ると、最初は、図１７の消
去動作と同様のシーケンスでＴ2 （＜Ｔ1 ）時間ずつソ
ース線バイアスを印加し、バンド間電流が減った後は、
終了までのＴ3 時間に全てのＷＬ0 〜ＷＬ(j-1) 、ＷＬ
j 〜ＷＬ(2j-1)に−１０Ｖ、全てのＳＬ1 、ＳＬ2 にソ
ース線バイアスを印加する。

【０１８１】この場合、最大供給電流が１ｍＡの消去電
圧用昇圧回路を備えている場合には、図３１に示した特
性から分かるように、Ｔ2 ＝２ｍｓ、Ｔ3 ＝８ｍｓとす
ることができる。

【０１８２】この結果、サブセルアレイブロックＭＣＡ
B1、ＭＣＡB2の全消去時間は、２ｍｓ×４＋８ｍｓ＝１
６ｍｓとなり、図１７に示した消去動作に要する全消去
時間４０ｍｓよりも大幅に短縮される。

【０１８３】また、ソース線ＳＬ1 、ＳＬ2 をバイアス
する消去電圧用昇圧回路の供給電流ＩSLの波形は、各区
分のサブセルアレイブロックのシリアルな消去動作およ
び全区分のサブセルアレイブロックの消去動作に対応し
て５つのピークに分散できるので、消去電圧用昇圧回路
として必要な面積を減らすことが可能となる。

【０１８４】上記第７実施例を拡張して一般的に表現す
ると、５１２Ｋビットのセルアレイブロックのデータの
消去に際して、ワード線を第１乃至第Ｍ（≧２）の複数
のワード線ブロックに分割するとともにソース線を第１
乃至第Ｎ（≧２）の複数のソース線に分割し、前記第１
乃至第Ｍのワード線ブロックの個別選択と第１乃至第Ｎ
のソース線の個別選択との組合わせに依存する第（１、
１）乃至第（Ｍ、Ｎ）のブロックを個別に選択して第
（１、１）乃至第（Ｍ、Ｎ）の消去動作に時分割してデ
ータ消去を行った後、全てのメモリセルに対して同時に
データを消去する消去手段を具備し、前記消去手段は、
前記第（１、１）乃至第（Ｍ、Ｎ）のブロックを個別に
選択してデータを消去する際、選択ワード線ブロックに
対応する全てのロウデコーダを選択状態にするようにプ
リデコード信号を選択論理にして選択ワード線ブロック
の全てのワード線を第１の電圧に設定し、非選択ワード
線ブロックの全てのワード線を前記第１の電圧より高い
第２の電圧に設定し、選択ソース線を前記第１の電圧よ
り高い第３の電圧に設定し、非選択ソース線を前記第３
の電圧より低い第４の電圧に設定し、前記全てのメモリ
セルに対して同時にデータを消去する際、全てのワード
線を前記第１の電圧に設定し、全てのソース線を前記第
３の電圧に設定することを特徴とするものである。

【０１８５】次に、ＮＯＲ型フラッシュメモリにおける
データ書込みテストに関する本発明の特徴について説明
する。

【０１８６】即ち、ここでは、複数のセルアレイブロッ
クを有し、通常のデータ書込み時には前記メモリセルの
１個にデータを書込む、または同一セルアレイブロック
の複数のメモリセルに同時にデータを書込むが、データ
書込みテスト時には複数のセルアレイブロックのメモリ
セルに同時にデータを書込む。

【０１８７】＜第８実施例＞図１９は、第８実施例に係
るＮＯＲ型フラッシュメモリの一例を示す。

【０１８８】メモリコア部は、メモリセルが配列された
２つのセルアレイブロックＭＣＡB0、ＭＣＡB1と、上記
セルアレイブロックＭＣＡ0 、ＭＣＡ1 に対応して設け
られたワード線選択用のロウデコーダＲＤ0 、ＲＤ1 、
前記セルアレイブロックＭＣＡ0 、ＭＣＡ1 に対応して
設けられたビット線選択用のカラムゲートＣＧ0 、ＣＧ
1 から構成される。

【０１８９】なお、セルアレイブロックＭＣＡ0 は、図
示を簡略するために、１本のワード線ＷＬ0 および１本
のビット線ＢＬ0 を代表的に示しており、セルアレイブ
ロックＭＣＡ1 は、１本のワード線ＷＬ1 および１本の
ビット線ＢＬ1 を代表的に示している。

【０１９０】ブロックアドレスデコーダＢＡＤは、アド
レスピンＡｎから入力されるブロックアドレス信号をデ
コードしてブロック選択信号ＢＡ0 、ＢＡ1 を出力する
ものである。

【０１９１】ウエルドライバＷＤ0 、ＷＤ1 は、前記ブ
ロック選択信号ＢＡ0 、ＢＡ1 によって活性化制御さ
れ、セルアレイブロックＭＣＡB0、ＭＣＡB1のＰ型ウエ
ル配線Ｗell0、Ｗell1に所要の電圧を印加するものであ
る。

【０１９２】ロウアドレスデコーダＲＡＤは、アドレス
ピンＡｎから入力されるロウアドレス信号をデコードし
て前記ロウデコーダＲＤ0 、ＲＤ1 の活性化（イネーブ
ル）・非活性化（ディセーブル）状態を制御するための
ロウデコーダ選択信号ＲＡ0、ＲＡ1 を出力するもので
ある。

【０１９３】前記ロウデコーダＲＤ0 、ＲＤ1 は、活性
化されると、ロウアドレス信号に対応して前記セルアレ
イブロックＭＣＡ0 、ＭＣＡ1 の特定のワード線を駆動
するものである。

【０１９４】なお、前記ロウデコーダＲＤ0 、ＲＤ1
は、前記ロウデコーダ選択信号ＲＡ0、ＲＡ1 だけでな
く、さらに前記ブロック選択信号ＢＡ0 、ＢＡ1 によっ
て活性化（イネーブル）・非活性化（ディセーブル）状
態が制御されるように構成されていてもよい。

【０１９５】カラムアドレスデコーダＣＡＤは、アドレ
スピンＡｎから入力されるカラムアドレス信号をデコー
ドして前記カラムゲートＣＧ0 、ＣＧ1 の特定カラムの
選択・非選択を制御するためのカラム選択信号ＣＡを出
力するものである。

【０１９６】上記カラムゲートＣＧ0 、ＣＧ1 は、対応
して前記ブロック選択信号ＢＡ0 、ＢＡ1 により活性化
（イネーブル）・非活性化（ディセーブル）状態が制御
され、前記カラム選択信号ＣＡに応じて前記セルアレイ
ブロックＭＣＡB0、ＭＣＡB1の特定カラムのビット線を
選択するものである。

【０１９７】データ線ＤＬは、前記カラムゲートＣＧ0
、ＣＧ1 に共通に接続されており、上記カラムゲート
ＣＧ0 、ＣＧ1 を介して対応して前記セルアレイブロッ
クＭＣＡ0 、ＭＣＡ1 のビット線に接続されている。

【０１９８】センスアンプＳＡは、データ読み出し時に
選択されたメモリセルからデータ線ＤＬに読み出された
セルデータに依存した電圧をセンス増幅するものであ
る。

【０１９９】入出力バッファＩＯＢは、センスアンプＳ
Ａの出力データを入出力ピンＩＯから外部に出力するも
のである。

【０２００】書込み負荷回路ＰＧＭＬは、データ書込み
時に前記入出力ピンＩＯから入力された書込みデータに
よって制御され、"0" 書込み時にはデータ線ＤＬを５Ｖ
に、"1" 書込み時にはデータ線ＤＬを０Ｖにバイアスす
るものである。

【０２０１】コマンド制御回路ＣＭＤは、コントロール
ピンＣＴＬおよび前記入出力ピンＩＯピンの入力によっ
て、書込み・消去・読み出しなどの各動作モードが指定
され、前記ロウアドレスデコーダＲＡＤおよびカラムア
ドレスデコーダＣＡＤにモード制御信号を出力するもの
である。

【０２０２】書込み高電圧切換回路ＳＷは、通常の書込
み時には書込み昇圧回路ＷＢの昇圧出力を選択し、書込
みテスト時には書込みテスト用外部端子ＴＥＳＴに外部
から印加される書込み高電圧を選択し、所要の内部回路
へ供給するものである。

【０２０３】図２０は、図１９中の２つのセルアレイブ
ロックＭＣＡ0 、ＭＣＡ1 と、２つのカラムゲート（列
選択トランジスタおよびブロック選択トランジスタ）の
一例を概略的に示す。

【０２０４】ここでは、図示を簡略化するため、セルア
レイブロックＭＣＡ0 は、同一行の２個のセルと、同一
行のセルの各制御ゲートに共通に連なるワード線ＷＬ0
と、同一カラムのセルに共通に連なるビット線を代表的
に示しており、あるカラムの１個のセルにCell0 、ビッ
ト線にＢＬ0 の符号を付している。

【０２０５】そして、上記セルアレイブロックＭＣＡ0
に対応するカラムゲートは、カラム選択信号Ｙ0 、Ｙn
により選択される２カラム分を代表的に示しており、各
カラムはビット線に直列に列選択トランジスタＣＳおよ
びブロック選択信号ＢＡ0 により選択されるブロック選
択トランジスタＢＳが接続されている。

【０２０６】同様に、セルアレイブロックＭＣＡ1 は、
同一行の２個のセルと、同一行のセルの各制御ゲートに
共通に連なるワード線ＷＬ1 と、同一カラムのセルに共
通に連なるビット線を代表的に示しており、あるカラム
の１個のセルにCell1 、ビット線にＢＬ1 の符号を付し
ている。

【０２０７】そして、上記セルアレイブロックＭＣＡ1
に対応するカラムゲートは、カラム選択信号Ｙ0 、Ｙn
により選択される２カラム分を代表的に示しており、各
カラムはビット線に直列に列選択トランジスタＣＳおよ
びブロック選択信号ＢＡ1 により選択されるブロック選
択トランジスタＢＳが接続されている。

【０２０８】図２１は、図１９の回路における２つのロ
ウデコーダＲＤ0 、ＲＤ1 を選択制御するために設けら
れたロウメインデコーダＲＭＤと、２つのセルアレイブ
ロックＭＣＡ0 、ＭＣＡ1 と、２つのカラムゲート（列
選択トランジスタおよびブロック選択トランジスタ）Ｃ
Ｇ0 、ＣＧ1 の一例を概略的に示す。

【０２０９】ここでは、図示を簡略化するため、セルア
レイブロックＭＣＡB0は、一行、一列分のセルCell0
と、ワード線（サブワード線）のうちの１本ＷＬ0 と、
ビット線のうちの１本ＢＬ0 を代表的に示している。

【０２１０】カラムゲートＣＧ0 は、上記ビット線ＢＬ
0 に直列に接続されている列選択トランジスタＣＳおよ
びブロック選択トランジスタＢＳを代表的に示してい
る。

【０２１１】そして、ロウデコーダＲＤ0 は、１本のブ
ロック選択信号線（カラムゲート選択信号線）ＢＡ0
と、このブロック選択信号線ＢＡ0 と前記セルアレイブ
ロックＭＣＡ0 の各サブワード線との間にそれぞれ対応
して挿入接続されたＣＭＯＳトランスファゲート（代表
的に１個のみ示している）ＴＧと、前記セルアレイブロ
ックＭＣＡ0 の各サブワード線と接地ノードとの間に各
対応して挿入接続されたノイズキャンセラー用のＮＭＯ
ＳトランジスタＮＴとを有する。

【０２１２】同様に、セルアレイブロックＭＣＡB1は、
一行、一列分のセルCell1 と、ワード線（サブワード
線）のうちの１本ＷＬ1 と、ビット線のうちの１本ＢＬ
1 を代表的に示している。

【０２１３】カラムゲートＣＧ1 は、上記ビット線ＢＬ
1 に直列に接続されている列選択トランジスタＣＳおよ
びブロック選択トランジスタＢＳを代表的に示してい
る。

【０２１４】そして、ロウデコーダＲＤ1 は、１本のブ
ロック選択信号線（カラムゲート選択信号線）ＢＡ１
と、このブロック選択信号線ＢＡ１と前記セルアレイブ
ロックＭＣＡ1 の各ワード線との間にそれぞれ対応して
挿入接続されたＣＭＯＳトランスファゲート（代表的に
１個のみ示している）ＴＧと、前記セルアレイブロック
ＭＣＡB0の各サブワード線と接地ノードとの間に各対応
して挿入接続されたノイズキャンセラー用のＮＭＯＳト
ランジスタＮＴとを有する。

【０２１５】ロウメインデコーダＲＭＤは、２ビットの
内部ロウアドレス信号ＲＡｉ、ＲＡｊをデコードし、そ
のデコード出力（相補的なロウメインデコード信号Ｍi
j、／Ｍij）により２つのセルアレイブロックＭＣＡ0
、ＭＣＡ1 における各対応するサブワード線に挿入接
続されているＣＭＯＳトランスファゲートＴＧを選択制
御し、一方のロウメインデコード信号／Ｍijにより２つ
のセルアレイブロックＭＣＡ0 、ＭＣＡ1 のサブワード
線に各対応して接続されたノイズキャンセラー用のＮＭ
ＯＳトランジスタＮＴを駆動制御する。

【０２１６】上記第８実施例のＮＯＲ型フラッシュメモ
リにおいては、データの読み出し／書込み／消去時に
は、一方のセルアレイブロックＭＣＡ0 またはＭＣＡ1
内のセルの１個または複数個を同時に選択し、書込みテ
スト時には、前記２つのセルアレイブロックＭＣＡ0 、
ＭＣＡ1 内のセルの１個または複数個を同時に選択する
ように制御される。

【０２１７】図２２は、図２１の回路の動作のうち、通
常の書込み動作／書込みテスト動作に係る信号波形の一
例を示している。

【０２１８】第８実施例に係るＮＯＲ型フラッシュメモ
リの通常の書込み動作では、ブロックアドレス信号ＢＡ
0 、ＢＡ1 は一方が選択、他方が非選択状態に制御され
る。これにより、選択状態の一方のブロック内のセルが
選択され、非選択状態の他方のブロックのセルは全て非
選択状態にある。

【０２１９】即ち、通常の書込み時に、例えばセルアレ
イブロックＭＣＡ0 のセルCell0 が書込み対象のセルで
ある場合には、前記セルアレイブロックＭＣＡ0 を選択
するために、ブロック選択信号ＢＡ0 は活性状態
（“Ｈ”）になるが、他のブロック選択信号ＢＡ1 は非
活性状態（“Ｌ”）になる。

【０２２０】そして、前記セルCell0 のゲートを選択す
るために、ロウメインデコード信号Ｍijのうちでサブワ
ード線ＷＬ0 、ＷＬ1 に対応する信号Ｍ00は“Ｈ”にな
るが、それ以外の信号Ｍijは“Ｌ”となる。この場合、
サブワード線ＷＬ0 は前記ブロック選択信号ＢＡ0 が
“Ｈ”であるので選択されるが、サブワード線ＷＬ1 は
前記ブロック選択信号ＢＡ1 が“Ｌ”であるので選択さ
れない。

【０２２１】また、前記セルCell0 のドレインを選択す
るために、カラム選択信号のうちで前記ビット線ＢＬ0
に対応する信号Ｙ0 は活性状態（“Ｈ”）になるが、そ
れ以外の信号は非活性状態（“Ｌ”）になる。

【０２２２】つまり、２つのセルアレイブロックＭＣＡ
B0、ＭＣＡB1の同一カラムアドレスのビット線（本例で
はＢＬ0 、ＢＬ1 ）のうち、セルアレイブロックＭＣＡ
0 のビット線ＢＬ0 はブロック選択信号ＢＡ0 およびカ
ラム選択信号Ｙ0 によって選択されてデータ線ＤＬに接
続されるが、セルアレイブロックＭＣＡ1 のビット線Ｂ
Ｌ1 は選択されない。

【０２２３】したがって、セルアレイブロックＭＣＡ0
における選択ビット線ＢＬ0 に接続されている選択セル
Cell0 は、ドレインが書込み負荷回路ＰＧＭＬによって
バイアスされ、ゲート（サブワード線ＷＬ0 ）が選択さ
れているので、データを書込むことができる。

【０２２４】一方、書込みテスト時には、ブロック選択
信号ＢＡ0 、ＢＡ1 はそれぞれ選択状態にされ、ロウデ
コーダＲＤ0 、ＲＤ1 はロウデコーダ選択信号ＲＡ0 、
ＲＡ1 によってそれぞれ活性化され、ロウアドレス信号
に対応してセルアレイブロックＭＣＡ0 、ＭＣＡ1 の同
一行のサブワード線（本例ではＷＬ0 、ＷＬ1 ）を選択
する。

【０２２５】また、２つのセルアレイブロックＭＣＡ0
、ＭＣＡ1 の同一カラムアドレスのビット線（本例で
はＢＬ0 、ＢＬ1 ）は、ブロック選択信号ＢＡ0 および
カラム選択信号Ｙ0 によって選択されるとともにブロッ
ク選択信号ＢＡ1 およびカラム選択信号Ｙ0 によって選
択され、それぞれデータ線ＤＬに接続される。

【０２２６】したがって、セルアレイブロックＭＣＡ0
、ＭＣＡ1 における選択ビット線ＢＬ0 、ＢＬ1 に接
続されている選択セルCell0 、Cell1 は、それぞれドレ
インが書込み負荷回路ＰＧＭＬによってバイアスされ、
ゲート（サブワード線ＷＬ0 、ＷＬ1 ）が選択されてい
るので、それぞれテストデータを同時に書込むことがで
きる。

【０２２７】この時、各アレイブロックＭＣＡB0、ＭＣ
ＡB1毎に、ウエルドライバＷＤ0 、ＷＤ1 からウエル配
線Ｗell0、Ｗell1（ソース線やウエル線）に０Ｖが供給
されているので、ソース線電位の浮きやウエル電位の浮
きの問題は生じない。

【０２２８】その結果、従来と比べて同時書込みが可能
なビット数を増やすことができるので、書込みテスト時
間をブロックの数に反比例して短縮できる。従って、大
容量メモリでより顕著になる書込みテスト時間の増加を
抑えることが可能となる。

【０２２９】図２３は、上記第８実施例に係るＮＯＲ型
フラッシュメモリにおける同時書込みビット数と臨界ソ
ース線電圧Ｖc との関係を実線で示し、比較のために従
来のＮＯＲ型フラッシュメモリにおける同時書込みビッ
ト数と臨界ソース線電圧Ｖcとの関係を点線で示してい
る。

【０２３０】図２３から分かるように、第８実施例のＮ
ＯＲ型フラッシュメモリによれば、同時書込みするメモ
リセルのセルアレイブロック数を複数（Ｎ）倍に拡大さ
せるので、同時に書込み可能なビット数を従来例のビッ
ト数ＢのＮ倍に増やすことができるようになり、書込み
テスト時間を短縮することができる。

【０２３１】また、単一ブロック中の同時書込みビット
数を増やすだけでなく、複数ブロックを同時に選択する
（この場合、ブロック選択信号ＢＡ0 、ＢＡ1 をそれぞ
れ“Ｈ”にする）ことによって、臨界ソース線電圧Ｖc
に達する同時書込みビット数をブロック数倍に増加させ
ることができる。

【０２３２】なお、第８実施例はＮＯＲ型フラッシュメ
モリを例にとって説明したが、テスト時間がより重要に
なる多値メモリやこれらの不揮発性メモリを混載するロ
ジックデバイスにも有効である。また、書込みテスト動
作に限ることなく、通常の書込み動作において複数のセ
ルアレイブロックへの同時書込みを行うことも可能にな
る。

【０２３３】

【発明の効果】上述したように本発明の不揮発性半導体
メモリによれば、同一セルアレイブロックの複数のメモ
リセルに対してビット幅分の書込みビットを書き込む
際、書込みが進行するにつれて書込みビット数を増やす
ように書き込むことにより、書込み時間を短縮でき、書
込み電圧用昇圧回路で必要とする面積と消費電流を抑制
することができる。

【０２３４】また、本発明の不揮発性半導体メモリによ
れば、選択されたセルアレイブロックを細分割してシリ
アルに消去することにより、一括消去する場合のバンド
間トンネル電流の初期値よりも消去電圧用昇圧回路の供
給電流を減少させることができ、消去電圧用の昇圧回路
で必要とする面積と消費電流を抑制することができる。

【０２３５】また、本発明の不揮発性半導体メモリによ
れば、同時に書込めるビット数の制約を緩和でき、例え
ばデータ書込みテスト時間を短縮でき、テストコストを
抑制することができる。

【図面の簡単な説明】

【図１】第１実施例に係るＮＯＲ型フラッシュメモリの
書込み制御パルス信号の波形の一例を示す図。

【図２】図１に示したシーケンスで書込み制御パルス信
号を生成するための書込み制御パルス生成回路の一例を
示す回路図。

【図３】図１に示したシーケンスで書込み制御パルス信
号を生成するための書込み制御パルス生成回路の一例を
示す回路図。

【図４】第２実施例に係るＮＯＲ型フラッシュメモリに
おける１つのセルアレイブロックおよびそれに対応する
ロウデコーダの構成の一例を示すブロック図。

【図５】図４中のロウデコーダブロックを構成するロウ
デコーダの１個分の一例を示す図。

【図６】図５のロウデコーダＲＤにプリデコード信号を
供給するためのＶＣＧl プリデコーダ回路、ＧＡm プリ
デコーダ回路およびＧＢn プリデコーダ回路の一例を示
す図。

【図７】図６中の内部ロウアドレス信号を生成する回路
の１個分、内部ロウアドレス信号を生成する回路の１個
分、それに関連するクロック信号供給用のバイナリカウ
ンタ回路を示す図。

【図８】図４に示したＮＯＲ型フラッシュメモリにおけ
るセルアレイブロックの消去動作に係る信号波形の一例
を示す図。

【図９】第３実施例に係るセルアレイブロックの消去動
作に係る信号波形の一例を示す図。

【図１０】第４実施例に係るＮＯＲ型フラッシュメモリ
のセルアレイブロックとそれに対応するロウデコーダア
レイを示す図。

【図１１】図１０中のセルアレイブロックの消去動作に
係る信号波形の一例を示す図。

【図１２】図１０中の２本のソース線を選択するための
ソースデコーダの一例を示す回路図。

【図１３】第５実施例に係るＮＯＲ型フラッシュメモリ
のセルアレイブロックとそれに対応するロウデコーダア
レイを示す図。

【図１４】図１３中のセルアレイブロックの消去動作に
係る信号波形の別の例を示す図。

【図１５】図１３中の２本のソース線を選択するための
ソースデコーダの一例を示す回路図。

【図１６】第６実施例に係るＮＯＲ型フラッシュメモリ
のセルアレイブロックとそれに対応するロウデコーダア
レイを示す図。

【図１７】図１６中のセルアレイブロックの消去動作に
係る信号波形の一例を示す図。

【図１８】第７実施例に係るセルアレイブロックの消去
動作に係る信号波形の一例を示す図。

【図１９】第８実施例に係るＮＯＲ型フラッシュメモリ
の一例を示す図。

【図２０】図１９中の２つのセルアレイブロックと２つ
のカラムゲートの一例を概略的に示す回路図、

【図２１】図１９中のロウデコーダ、セルアレイブロッ
ク、カラムゲートの接続関係の一例を示す回路図。

【図２２】図２１の回路の動作のうち通常の書込み動作
／書込みテスト動作に係る信号波形の一例を示す図。

【図２３】第８実施例に係るＮＯＲ型フラッシュメモリ
における同時書込みビット数と臨界ソース線電圧との関
係を示す図。

【図２４】ＮＯＲ型フラッシュメモリのメモリセル単体
の一例について平面パターンおよび断面構造を概略的に
示す図。

【図２５】図２４に示したメモリセルの複数個がマトリ
クス状に配置されたメモリセルアレイの一例を示す図。

【図２６】複数ビット構成のＮＯＲ型フラッシュメモリ
におけるセルアレイブロックの一部と関連する周辺回路
の一部を示す図。

【図２７】ＮＯＲ型フラッシュメモリにおけるメモリセ
ルの書込み時間対閾値電圧変化特性を示す図。

【図２８】ＮＯＲ型フラッシュメモリにおけるメモリセ
ルの書込み時間対書込み電流（ドレイン電流）変化特性
を示す図。

【図２９】書込み電圧用昇圧回路の面積と消費電流を低
減する方法として考えられる書込み信号波形の一例を示
す図。

【図３０】ＮＯＲ型フラッシュメモリにおけるメモリセ
ルの消去時間対閾値電圧変化特性を示す図。

【図３１】ＮＯＲ型フラッシュメモリにおけるメモリセ
ルの消去時間対消去電流（ソース電流）変化特性を示す
図。

【図３２】従来のＮＯＲ型フラッシュメモリにおけるセ
ルアレイブロックの回路構成の一例を概略的に示す図。

【符号の説明】

ＢＬi …ビット線、 ＣＳ…列選択トランジスタ、 ＣＴ…ビット線電位クランプ用トランジスタ、 ＤＬ…データ線、 ＬＴ…ビット線負荷トランジスタ、 ＳＡ…センスアンプ、 ＷＴ…書込みトランジスタ。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 山田 誠司 神奈川県横浜市磯子区新杉田町８番地 株 式会社東芝横浜事業所内 (72)発明者 森 誠一 神奈川県横浜市磯子区新杉田町８番地 株 式会社東芝横浜事業所内 (72)発明者 栗山 正男 神奈川県川崎市幸区堀川町580番１号 株 式会社東芝半導体システム技術センター内 (72)発明者 大塚 伸朗 神奈川県川崎市幸区堀川町580番１号 株 式会社東芝半導体システム技術センター内

Claims (15)

【特許請求の範囲】
1. 【請求項１】 複数のワード線と、 複数のビット線と、 ソース線と、 それぞれゲート電極、ドレイン電極、ソース電極を有
   し、前記ゲート電極は前記複数のワード線のうちの１つ
   のワード線に接続され、前記ドレイン電極は前記複数の
   ビット線のうちの１つのビット線に接続され、前記ソー
   ス電極は前記ソース線に接続された複数の不揮発性のメ
   モリセルと、 データの書込みに際して、前記複数のワード線のうち任
   意の１つのワード線を選択するとともに前記複数のビッ
   ト線のうちの複数グループの各１本のビット線を同時に
   選択可能なセル選択回路と、 前記複数グループのビット線にそれぞれ接続されたトラ
   ンジスタと、 前記セル選択回路により同時に選択される複数のメモリ
   セルに対して複数ビットのデータを書き込む時に、書込
   みの進行につれて書込みビット数を増やしていく書込み
   手段とを具備したことを特徴とする不揮発性半導体メモ
   リ。
2. 【請求項２】 請求項１記載の不揮発性半導体メモリに
   おいて、 前記書込み手段は、前記同時に選択される複数のメモリ
   セルをＮ（≧２）区分し、各区分のメモリセルを単位と
   してそれぞれ第１の時間ずつシリアルに書き込む第１の
   書込み期間と２区分以上のメモリセルを単位としてそれ
   ぞれ第２の時間ずつシリアルに書き込む第２の書込み期
   間との少なくとも２つの期間に分けてデータを書き込む
   ことを特徴とする不揮発性半導体メモリ。
3. 【請求項３】 請求項２記載の不揮発性半導体メモリに
   おいて、 前記第２の時間が前記第１の時間よりも長いことを特徴
   とする不揮発性半導体メモリ。
4. 【請求項４】 請求項２または３記載の不揮発性半導体
   メモリにおいて、 前記第１の書込み期間は、メモリセルの書込み電流が初
   期値から略半減するまでの時間であることを特徴とする
   不揮発性半導体メモリ。
5. 【請求項５】 複数のワード線と、 複数のビット線と、 １つのソース線と、 それぞれゲート電極、ドレイン電極、ソース電極を有
   し、前記ゲート電極は前記複数のワード線のうちの１つ
   のワード線に接続され、前記ドレイン電極は前記複数の
   ビット線のうちの１つのビット線に接続され、前記ソー
   ス電極は前記１つのソース線に接続された複数の不揮発
   性のメモリセルと、 入力されたアドレスをプリデコードするアドレスプリデ
   コーダと、 前記プリデコードされたプリデコード信号が入力し、前
   記複数のワード線のうち任意のワード線を選択するロウ
   デコーダと、 前記複数のメモリセルに記憶されているデータの消去に
   際して、前記ロウデコーダおよび複数のワード線をそれ
   ぞれ第１乃至第Ｎ（≧２）のロウデコーダブロックおよ
   び第１乃至第Ｎのワード線ブロックにＮ分割し、前記第
   １乃至第Ｎのワード線ブロックを個別に選択して第１乃
   至第Ｎの消去動作に時分割してデータ消去を行う消去手
   段とを具備し、 前記消去手段は、前記ソース線を所定の電位に設定し、
   前記第１乃至第Ｎのワード線ブロックのうちから選択し
   た選択ワード線ブロックに対応する選択ロウデコーダブ
   ロック内の全てのロウデコーダを選択状態にするように
   前記プリデコード信号を選択論理にして選択ワード線ブ
   ロックの全てのワード線の電位を前記ソース線電位に対
   して第１の負電圧にし、かつ前記選択ロウデコーダブロ
   ックを除く非選択ロウデコーダブロック内の全てのロウ
   デコーダを非選択状態にするように前記プリデコード信
   号を非選択論理にして前記選択ワード線ブロックを除く
   非選択ワード線ブロックの全てのワード線の電位を前記
   ソース線電位に対して第１の負電圧より絶対値の小さい
   第２の電圧に設定することを特徴とする不揮発性半導体
   メモリ。
6. 【請求項６】 複数のワード線と、 複数のビット線と、 １つのソース線と、 それぞれゲート電極、ドレイン電極、ソース電極を有
   し、前記ゲート電極は前記複数のワード線のうちの１つ
   のワード線に接続され、前記ドレイン電極は前記複数の
   ビット線のうちの１つのビット線に接続され、前記ソー
   ス電極は前記１つのソース線に接続された複数の不揮発
   性のメモリセルと、 入力されたアドレスをプリデコードするアドレスプリデ
   コーダと、 前記プリデコードされたプリデコード信号が入力し、前
   記複数のワード線のうち任意のワード線を選択するロウ
   デコーダと、 前記複数のメモリセルに記憶されているデータの消去に
   際して、前記ロウデコーダおよび複数のワード線をそれ
   ぞれ第１乃至第Ｎ（≧２）のロウデコーダブロックおよ
   び第１乃至第Ｎのワード線ブロックにＮ分割し、前記第
   １乃至第Ｎのワード線ブロックを個別に選択して第１乃
   至第Ｎの消去動作に時分割してデータ消去を行った後、
   全てのワード線ブロックを選択して同時にデータを消去
   する消去手段とを具備し、 前記消去手段は、 前記第１乃至第Ｎのワード線ブロックのうちから個別に
   選択した選択ワード線ブロックのデータを消去する際、 前記ソース線を所定の電位に設定し、選択ワード線ブロ
   ックに対応する選択ロウデコーダブロック内の全てのロ
   ウデコーダを選択状態にするように前記プリデコード信
   号を選択論理にして選択ワード線ブロックの全てのワー
   ド線の電位を前記ソース線電位に対して第１の負電圧に
   し、かつ前記選択ロウデコーダブロックを除く非選択ロ
   ウデコーダブロック内の全てのロウデコーダを非選択状
   態にするように前記プリデコード信号を非選択論理にし
   て前記選択ワード線ブロックを除く非選択ワード線ブロ
   ックの全てのワード線の電位を前記ソース線電位に対し
   て第１の負電圧より絶対値の小さい第２の電圧に設定
   し、 前記全てのワード線ブロックを選択して同時にデータを
   消去する際、 前記ソース線を所定の電位に設定したまま、全てのロウ
   デコーダブロック内の全てのロウデコーダを選択状態に
   するように前記プリデコード信号を選択論理にして全て
   のワード線ブロックの全てのワード線の電位をソース線
   電位に対して第１の負電圧に設定することを特徴とする
   不揮発性半導体メモリ。
7. 【請求項７】 複数のワード線と、 複数のビット線と、 複数のソース線と、 それぞれゲート電極、ドレイン電極、ソース電極を有
   し、前記ゲート電極は前記複数のワード線のうちの１つ
   のワード線に接続され、前記ドレイン電極は前記複数の
   ビット線のうちの１つのビット線に接続され、前記ソー
   ス電極は前記複数のソース線のうちの１つのソース線に
   接続された複数の不揮発性のメモリセルと、 入力されたアドレスをプリデコードするアドレスプリデ
   コーダと、 前記プリデコードされたプリデコード信号が入力し、前
   記複数のワード線のうち任意のワード線を選択するロウ
   デコーダと、 前記複数のメモリセルに記憶されているデータの消去に
   際して、前記複数のソース線を第１乃至第Ｎ（≧２）の
   ソース線に分割し、前記第１乃至第Ｎのソース線を個別
   に選択して第１乃至第Ｎの消去動作に時分割してデータ
   消去を行う消去手段とを具備し、 前記消去手段は、全てのロウデコーダを選択状態にする
   ように前記プリデコード信号を選択論理にして全てのワ
   ード線を所定の電位に設定し、前記第１乃至第Ｎのソー
   ス線のうちから個別に選択した選択ソース線の電位を前
   記ワード線の電位に対して第１の正電圧にし、かつ前記
   選択ソース線を除く非選択ソース線の電位を前記ワード
   線の電位に対して第１の正電圧より絶対値の小さい第２
   の電圧に設定することを特徴とする不揮発性半導体メモ
   リ。
8. 【請求項８】 複数のワード線と、 複数のビット線と、 複数のソース線と、 それぞれゲート電極、ドレイン電極、ソース電極を有
   し、前記ゲート電極は前記複数のワード線のうちの１つ
   のワード線に接続され、前記ドレイン電極は前記複数の
   ビット線のうちの１つのビット線に接続され、前記ソー
   ス電極は前記複数のソース線のうちの１つのソース線に
   接続された複数の不揮発性のメモリセルと、 入力されたアドレスをプリデコードするアドレスプリデ
   コーダと、 前記プリデコードされたプリデコード信号が入力し、前
   記複数のワード線のうち任意のワード線を選択するロウ
   デコーダと、 前記複数のメモリセルに記憶されているデータの消去に
   際して、前記複数のソース線を第１乃至第Ｎ（≧２）の
   ソース線に分割し、前記第１乃至第Ｎのソース線を個別
   に選択して第１乃至第Ｎの消去動作に時分割してデータ
   消去を行った後、全てのメモリセルに対して同時にデー
   タを消去する消去手段とを具備し、 前記消去手段は、 前記第１乃至第Ｎのソース線のうちから個別に選択して
   データを消去する際、全てのロウデコーダを選択状態に
   するように前記プリデコード信号を選択論理にして全て
   のワード線を所定の電位に設定し、前記第１乃至第Ｎの
   ソース線のうちから個別に選択した選択ソース線の電位
   を前記ワード線の電位に対して第１の正電圧にし、かつ
   前記選択ソース線を除く非選択ソース線の電位を前記ワ
   ード線の電位に対して第１の正電圧より絶対値の小さい
   第２の電圧に設定し、 前記全てのメモリセルに対して同時にデータを消去する
   際、 全てのワード線を所定の電位に設定したまま、全てのソ
   ース線の電位を前記ワード線の電位に対して第１の正電
   圧に設定することを特徴とする不揮発性半導体メモリ。
9. 【請求項９】 複数のワード線と、 複数のビット線と、 複数のソース線と、 それぞれゲート電極、ドレイン電極、ソース電極を有
   し、前記ゲート電極は前記複数のワード線のうちの１つ
   のワード線に接続され、前記ドレイン電極は前記複数の
   ビット線のうちの１つのビット線に接続され、前記ソー
   ス電極は前記複数のソース線のうちの１つのソース線に
   接続された複数の不揮発性のメモリセルと、 入力されたアドレスをプリデコードするアドレスプリデ
   コーダと、 前記プリデコードされたプリデコード信号が入力し、前
   記複数のワード線のうち任意のワード線を選択するロウ
   デコーダと、 前記複数のメモリセルに記憶されているデータの消去に
   際して、前記複数のワード線を第１乃至第Ｍ（≧２）の
   ワード線ブロックに分割するとともに前記複数のソース
   線を第１乃至第Ｎ（≧２）のソース線に分割し、前記第
   １乃至第Ｍのワード線ブロックの個別選択と第１乃至第
   Ｎのソース線の個別選択との組合わせに依存する第
   （１、１）乃至第（Ｍ、Ｎ）のブロックを個別に選択し
   て第（１、１）乃至第（Ｍ、Ｎ）の消去動作に時分割し
   てデータ消去を行う消去手段とを具備し、 前記消去手段は、 選択ワード線ブロックに対応する全てのロウデコーダを
   選択状態にするように前記プリデコード信号を選択論理
   にして選択ワード線ブロックの全てのワード線の電位を
   第１の電圧に設定し、非選択ワード線ブロックの全ての
   ワード線の電位を前記第１の電圧より高い第２の電圧に
   設定し、選択ソース線の電位を前記第１の電圧より高い
   第３の電圧に設定し、非選択ソース線の電位を前記第３
   の電圧より低い第４の電圧に設定することを特徴とする
   不揮発性半導体メモリ。
10. 【請求項１０】 複数のワード線と、 複数のビット線と、 複数のソース線と、 それぞれゲート電極、ドレイン電極、ソース電極を有
    し、前記ゲート電極は前記複数のワード線のうちの１つ
    のワード線に接続され、前記ドレイン電極は前記複数の
    ビット線のうちの１つのビット線に接続され、前記ソー
    ス電極は前記複数のソース線のうちの１つのソース線に
    接続された複数の不揮発性のメモリセルと、 入力されたアドレスをプリデコードするアドレスプリデ
    コーダと、 前記プリデコードされたプリデコード信号が入力し、前
    記複数のワード線のうち任意のワード線を選択するロウ
    デコーダと、 前記複数のメモリセルに記憶されているデータの消去に
    際して、前記複数のワード線を第１乃至第Ｍ（≧２）の
    ワード線ブロックに分割するとともに前記複数のソース
    線を第１乃至第Ｎ（≧２）のソース線に分割し、前記第
    １乃至第Ｍのワード線ブロックの個別選択と第１乃至第
    Ｎのソース線の個別選択との組合わせに依存する第
    （１、１）乃至第（Ｍ、Ｎ）のブロックを個別に選択し
    て第（１、１）乃至第（Ｍ、Ｎ）の消去動作に時分割し
    てデータ消去を行った後、全てのメモリセルに対して同
    時にデータを消去する消去手段とを具備し、 前記消去手段は、 前記第（１、１）乃至第（Ｍ、Ｎ）のブロックを個別に
    選択してデータを消去する際、選択ワード線ブロックに
    対応する全てのロウデコーダを選択状態にするように前
    記プリデコード信号を選択論理にして選択ワード線ブロ
    ックの全てのワード線の電位を第１の電圧に設定し、非
    選択ワード線ブロックの全てのワード線の電位を前記第
    １の電圧より高い第２の電圧に設定し、選択ソース線の
    電位を前記第１の電圧より高い第３の電圧に設定し、非
    選択ソース線の電位を前記第３の電圧より低い第４の電
    圧に設定し、 前記全てのメモリセルに対して同時にデータを消去する
    際、 全てのワード線を前記第１の電圧に設定し、全てのソー
    ス線の電位を前記第３の電圧に設定することを特徴とす
    る不揮発性半導体メモリ。
11. 【請求項１１】 複数の不揮発性のメモリセルと複数の
    ワード線と複数のビット線を備えたセルアレイブロック
    を複数有するメモリコア部と、 第１のデータ書込み時には１つのセルアレイブロック内
    の複数のメモリセルに同時にデータを書込み、第２のデ
    ータ書込み時には複数のセルアレイブロック内の複数の
    メモリセルに同時にデータを書込む手段とを具備するこ
    とを特徴とする不揮発性半導体メモリ。
12. 【請求項１２】 請求項１１記載の不揮発性半導体メモ
    リにおいて、 前記第１のデータ書込み時が通常の書き込み時であり、
    前記第２のデータ書込み時が書き込みテスト時の書き込
    み時であることをことを特徴とする不揮発性半導体メモ
    リ。
13. 【請求項１３】 複数の不揮発性のメモリセルと複数の
    ワード線と複数のビット線を備えたセルアレイブロック
    を複数有するメモリコア部と、 １つのセルアレイブロック内の複数のメモリセルについ
    て同時にデータを消去し、複数のセルアレイブロック内
    の複数のメモリセルに同時にデータを書込む手段とを具
    備することを特徴とする不揮発性半導体メモリ。
14. 【請求項１４】 請求項１１乃至１３のいずれか１項に
    記載の不揮発性半導体メモリにおいて、 前記ビット線は、前記セルアレイブロック内のカラムア
    ドレスを選択指定するアドレスデコード信号と前記セル
    アレイブロックを選択指定するブロック選択信号によっ
    て選択され、 前記ワード線は、前記セルアレイブロック内のロウアド
    レスを選択指定するアドレスデコード信号と前記セルア
    レイブロックを選択指定するブロック選択信号によって
    選択されることを特徴とする不揮発性半導体メモリ。
15. 【請求項１５】 請求項１０乃至１４のいずれか１項に
    記載の不揮発性半導体メモリにおいて、 前記各メモリセルは、ゲート電極、ドレイン電極および
    ソース電極を有し、前記ゲート電極は前記複数のワード
    線のうちの１つのワード線に接続され、前記ドレイン電
    極は前記複数のビット線のうちの１つのビット線に接続
    され、前記ソース電極はソース線に接続され、前記ドレ
    イン電極とソース電極の間に電流を流してデータを書込
    むことを特徴とする不揮発性半導体メモリ。