JPH11297100A - 不揮発性半導体記憶装置およびその試験方法 - Google Patents
不揮発性半導体記憶装置およびその試験方法Info
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- JPH11297100A JPH11297100A JP9109398A JP9109398A JPH11297100A JP H11297100 A JPH11297100 A JP H11297100A JP 9109398 A JP9109398 A JP 9109398A JP 9109398 A JP9109398 A JP 9109398A JP H11297100 A JPH11297100 A JP H11297100A
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Abstract
(57)【要約】 (修正有)
【課題】デプリート状態の記憶素子(メモリセル)を正
確に検出して不良解析時間の短縮および歩留まりの向上
が可能な不揮発性半導体記憶装置およびその試験方法を
提供する。 【解決手段】 記憶素子のしきい値の高い状態は消去状
態に対応され、記憶素子のしきい値の低い状態はデータ
書込み状態に対応し、複数の記憶素子のソースが接続さ
れた共通ソース線に電圧切替手段を設け、デプリート試
験の際にデータ読出し時よりも高い例えば1Vのような
電圧を共通ソース線に供給し、選択ワード線には非選択
のワード線の0Vに対しデータ読出し時よりも低い例え
ば1.5Vのような電圧を印加するとともに、ビット線
はデータ読出し時よりも高い例えば2Vのような電位に
プリチャージさせる。
確に検出して不良解析時間の短縮および歩留まりの向上
が可能な不揮発性半導体記憶装置およびその試験方法を
提供する。 【解決手段】 記憶素子のしきい値の高い状態は消去状
態に対応され、記憶素子のしきい値の低い状態はデータ
書込み状態に対応し、複数の記憶素子のソースが接続さ
れた共通ソース線に電圧切替手段を設け、デプリート試
験の際にデータ読出し時よりも高い例えば1Vのような
電圧を共通ソース線に供給し、選択ワード線には非選択
のワード線の0Vに対しデータ読出し時よりも低い例え
ば1.5Vのような電圧を印加するとともに、ビット線
はデータ読出し時よりも高い例えば2Vのような電位に
プリチャージさせる。
Description
【0001】
【発明の属する技術分野】この発明は、不揮発性半導体
記憶装置の試験方式さらには書込み後のしきい値が許容
レベル以下の記憶素子を検出する方式に適用して特に有
効な技術に関し、例えば複数の記憶情報を電気的に一括
消去可能な不揮発性記憶装置(以下、単にフラッシュメ
モリという)に利用して有効な技術に関するものであ
る。
記憶装置の試験方式さらには書込み後のしきい値が許容
レベル以下の記憶素子を検出する方式に適用して特に有
効な技術に関し、例えば複数の記憶情報を電気的に一括
消去可能な不揮発性記憶装置(以下、単にフラッシュメ
モリという)に利用して有効な技術に関するものであ
る。
【0002】
【従来の技術】フラッシュメモリは、コントロールゲー
トおよびフローティングゲートを有する不揮発性記憶素
子をメモリセルに使用しており、1個のトランジスタで
メモリセルを構成することができる。かかるフラッシュ
メモリにおいては、消去動作では、図5に示すように、
ソースおよびウェル領域を例えば0Vにし、コントロー
ゲートCGを16Vのような高電圧にしてフローティン
グゲートFGに負電荷を注入してしきい値を高い状態
(論理“1”)にする。書き込み動作では、図4に示す
ように不揮発性記憶素子のドレイン電圧を例えば4V
(ボルト)にし、コントロールゲートCGが接続された
ワード線を例えば−12Vにすることにより、フローテ
ィングゲートFGから電荷をドレイン領域へ引き抜い
て、しきい値電圧を低い状態(論理“0”)にする。こ
れにより1つの記憶素子に1ビットのデータを記憶させ
るようにしている。
トおよびフローティングゲートを有する不揮発性記憶素
子をメモリセルに使用しており、1個のトランジスタで
メモリセルを構成することができる。かかるフラッシュ
メモリにおいては、消去動作では、図5に示すように、
ソースおよびウェル領域を例えば0Vにし、コントロー
ゲートCGを16Vのような高電圧にしてフローティン
グゲートFGに負電荷を注入してしきい値を高い状態
(論理“1”)にする。書き込み動作では、図4に示す
ように不揮発性記憶素子のドレイン電圧を例えば4V
(ボルト)にし、コントロールゲートCGが接続された
ワード線を例えば−12Vにすることにより、フローテ
ィングゲートFGから電荷をドレイン領域へ引き抜い
て、しきい値電圧を低い状態(論理“0”)にする。こ
れにより1つの記憶素子に1ビットのデータを記憶させ
るようにしている。
【0003】
【発明が解決しようとする課題】フラッシュメモリにお
いては、一旦すべての記憶素子のしきい値を例えば3.
3Vのような高いしきい値を有する消去状態にした後、
書込みデータに応じて選択された記憶素子に対して書込
みを行なうが、記憶素子の欠陥により正常な記憶素子で
は1.8〜2Vのしきい値になるはずの記憶素子のしき
い値が0V以下になってしまういわゆるデプリート状態
の記憶素子が発生することが知られている。従来かかる
書込み状態におけるしきい値の異常に低い不良ビットを
検出するためデプリート試験なるものが行われていた。
いては、一旦すべての記憶素子のしきい値を例えば3.
3Vのような高いしきい値を有する消去状態にした後、
書込みデータに応じて選択された記憶素子に対して書込
みを行なうが、記憶素子の欠陥により正常な記憶素子で
は1.8〜2Vのしきい値になるはずの記憶素子のしき
い値が0V以下になってしまういわゆるデプリート状態
の記憶素子が発生することが知られている。従来かかる
書込み状態におけるしきい値の異常に低い不良ビットを
検出するためデプリート試験なるものが行われていた。
【0004】しかしながら、図6に示すようなローカル
ビット線LDLとローカルソース線LSLとの間に複数
(例えば128個)の記憶素子が並列に接続され、ロー
カルビット線LDLは選択MOSFET Qsdを介して
主ビット線BLに、またローカルソース線LSLは選択
MOSFET Qssを介して共通ソース線に接続される
ように構成されたフラッシュメモリにおける従来のデプ
リート試験は、選択ワード線を0.5V、非選択のワー
ド線を0Vにするとともに、主ビット線DLを1Vにプ
リチャージし、共通ソース線を0Vに固定して行なって
いた。
ビット線LDLとローカルソース線LSLとの間に複数
(例えば128個)の記憶素子が並列に接続され、ロー
カルビット線LDLは選択MOSFET Qsdを介して
主ビット線BLに、またローカルソース線LSLは選択
MOSFET Qssを介して共通ソース線に接続される
ように構成されたフラッシュメモリにおける従来のデプ
リート試験は、選択ワード線を0.5V、非選択のワー
ド線を0Vにするとともに、主ビット線DLを1Vにプ
リチャージし、共通ソース線を0Vに固定して行なって
いた。
【0005】そのため、非選択のワード線に接続されて
いる記憶素子のうち一つでもしきい値が−0.2V以下
のものがあると電流パスが形成されてしまい、デプリー
ト状態の素子があることが検出されるものの、どの素子
においてデプリート状態が発生しているのか特定できな
い。その結果、不良解析時間が長くなったり、冗長回路
による不良ビットの予備ビットへの適切な置き換えによ
る歩留まりの向上が図れないという問題点があることが
明らかになった。
いる記憶素子のうち一つでもしきい値が−0.2V以下
のものがあると電流パスが形成されてしまい、デプリー
ト状態の素子があることが検出されるものの、どの素子
においてデプリート状態が発生しているのか特定できな
い。その結果、不良解析時間が長くなったり、冗長回路
による不良ビットの予備ビットへの適切な置き換えによ
る歩留まりの向上が図れないという問題点があることが
明らかになった。
【0006】この発明の目的は、デプリート状態の記憶
素子(メモリセル)を正確に検出して不良解析時間の短
縮および歩留まりの向上が可能な不揮発性半導体記憶装
置およびその試験方法を提供することにある。
素子(メモリセル)を正確に検出して不良解析時間の短
縮および歩留まりの向上が可能な不揮発性半導体記憶装
置およびその試験方法を提供することにある。
【0007】この発明の前記ならびにほかの目的と新規
な特徴は、本明細書の記述及び添付図面から明らかにな
るであろう。
な特徴は、本明細書の記述及び添付図面から明らかにな
るであろう。
【0008】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものを概要を簡単に説明すれば、下
記のとおりである。
発明のうち代表的なものを概要を簡単に説明すれば、下
記のとおりである。
【0009】すなわち、ゲートとソースおよびドレイン
を有する記憶素子のしきい値を上記ゲート、ソースおよ
びドレインに印加する電圧を制御して変化させデータを
記憶させるように構成された不揮発性半導体記憶装置に
おいて、複数の記憶素子のソースが接続された共通ソー
ス線に電圧切替手段を設けておき、該電圧切替手段を制
御することによって前記共通ソース線に通常動作時より
も高い電圧を供給して所定の動作を行なって不良素子も
しくは不良箇所を特定するようにした。
を有する記憶素子のしきい値を上記ゲート、ソースおよ
びドレインに印加する電圧を制御して変化させデータを
記憶させるように構成された不揮発性半導体記憶装置に
おいて、複数の記憶素子のソースが接続された共通ソー
ス線に電圧切替手段を設けておき、該電圧切替手段を制
御することによって前記共通ソース線に通常動作時より
も高い電圧を供給して所定の動作を行なって不良素子も
しくは不良箇所を特定するようにした。
【0010】具体的には、複数の記憶素子のソースが接
続された共通ソース線に電圧切替手段を設けておき、デ
プリート試験の際に前記共通ソース線にはデータ読出し
時よりも高い電圧を供給可能に構成し、選択される記憶
素子のゲートが接続されたワード線にはデータ読出し時
よりも高い電圧を印加するとともに、記憶素子のドレイ
ンが接続されるビット線はデータ読出し時よりも高い電
位にプリチャージして読出し動作を行なうようにしたも
のである。
続された共通ソース線に電圧切替手段を設けておき、デ
プリート試験の際に前記共通ソース線にはデータ読出し
時よりも高い電圧を供給可能に構成し、選択される記憶
素子のゲートが接続されたワード線にはデータ読出し時
よりも高い電圧を印加するとともに、記憶素子のドレイ
ンが接続されるビット線はデータ読出し時よりも高い電
位にプリチャージして読出し動作を行なうようにしたも
のである。
【0011】さらに具体的には、記憶素子のしきい値の
高い状態は消去状態に対応され、上記記憶素子のしきい
値の低い状態はデータ書込み状態に対応されている不揮
発性半導体記憶装置において、複数の記憶素子のソース
が接続された共通ソース線に電圧切替手段を設けて、デ
プリート試験の際に前記共通ソース線にはデータ読出し
時よりも高い例えば1Vのような電圧を供給し、選択ワ
ード線には非選択のワード線の0Vに対してデータ読出
し時よりも低い例えば1.5Vのような電圧を印加する
とともに、ビット線はデータ読出し時よりも高い例えば
2Vのような電位にプリチャージさせるようにした。
高い状態は消去状態に対応され、上記記憶素子のしきい
値の低い状態はデータ書込み状態に対応されている不揮
発性半導体記憶装置において、複数の記憶素子のソース
が接続された共通ソース線に電圧切替手段を設けて、デ
プリート試験の際に前記共通ソース線にはデータ読出し
時よりも高い例えば1Vのような電圧を供給し、選択ワ
ード線には非選択のワード線の0Vに対してデータ読出
し時よりも低い例えば1.5Vのような電圧を印加する
とともに、ビット線はデータ読出し時よりも高い例えば
2Vのような電位にプリチャージさせるようにした。
【0012】これによって、書込みによって記憶素子の
しきい値が0V以下にされたデプリート状態の記憶素子
が接続されたワード線の非選択レベルにより導通状態に
されるのを防止して、選択レベルにされた記憶素子がデ
プリート状態にあるときにのみビット線からソース線へ
電流が流れるようになって、デプリート状態の記憶素子
を正確に検出して不良解析時間を短縮できるようにする
とともに歩留まりの向上を図ることができる。
しきい値が0V以下にされたデプリート状態の記憶素子
が接続されたワード線の非選択レベルにより導通状態に
されるのを防止して、選択レベルにされた記憶素子がデ
プリート状態にあるときにのみビット線からソース線へ
電流が流れるようになって、デプリート状態の記憶素子
を正確に検出して不良解析時間を短縮できるようにする
とともに歩留まりの向上を図ることができる。
【0013】また、上記デプリート試験の前にすべての
記憶素子を所定の単位で一括してしきい値の高い状態に
させた後、外部から供給される書込みデータに従ってす
べての記憶素子をしきい値の低い状態にさせるようにし
た。これによって、効率良くかつ正確にデプリート状態
の記憶素子を検出することができる。
記憶素子を所定の単位で一括してしきい値の高い状態に
させた後、外部から供給される書込みデータに従ってす
べての記憶素子をしきい値の低い状態にさせるようにし
た。これによって、効率良くかつ正確にデプリート状態
の記憶素子を検出することができる。
【0014】さらに、上記電圧切替手段を切り換えて通
常のデータ書込み時に記憶素子のドレインに印加される
電圧を記憶素子のソースに印加してしきい値を変化可能
に構成する。これによって、断線等によってビット線側
から選択記憶素子のドレインに所定の電圧(例えば4
V)を印加できないことによってしきい値が変化しなか
った場合にも、ソース側から電圧を印加することで書込
みを行なってしきい値が変化した場合には断線箇所等の
不良箇所を特定することができる。
常のデータ書込み時に記憶素子のドレインに印加される
電圧を記憶素子のソースに印加してしきい値を変化可能
に構成する。これによって、断線等によってビット線側
から選択記憶素子のドレインに所定の電圧(例えば4
V)を印加できないことによってしきい値が変化しなか
った場合にも、ソース側から電圧を印加することで書込
みを行なってしきい値が変化した場合には断線箇所等の
不良箇所を特定することができる。
【0015】
【発明の実施の形態】以下、本発明をフラッシュメモリ
に適用した場合の実施例を図面を用いて説明する。
に適用した場合の実施例を図面を用いて説明する。
【0016】図1には、本発明を適用したフラッシュメ
モリの一実施例が示されている。特に制限されないが、
図1に示されている各回路ブロックは、単結晶シリコン
のような1個の半導体チップ上に形成されている。
モリの一実施例が示されている。特に制限されないが、
図1に示されている各回路ブロックは、単結晶シリコン
のような1個の半導体チップ上に形成されている。
【0017】図1において、11は図4に示されている
ようなフローティングゲートを有するMOSFETから
なる不揮発性記憶素子としてのメモリセルがマトリック
ス状に配置されたメモリアレイ、12はメモリアレイ1
1から読み出された1セクタ分のデータを保持したり外
部から入力された書込みデータを保持するデータレジス
タ、13は上記メモリアレイ11とデータレジスタ12
との間に設けられた書込みの際のデータ変換を行なう書
込み回路である。
ようなフローティングゲートを有するMOSFETから
なる不揮発性記憶素子としてのメモリセルがマトリック
ス状に配置されたメモリアレイ、12はメモリアレイ1
1から読み出された1セクタ分のデータを保持したり外
部から入力された書込みデータを保持するデータレジス
タ、13は上記メモリアレイ11とデータレジスタ12
との間に設けられた書込みの際のデータ変換を行なう書
込み回路である。
【0018】また、14は外部から入力されたアドレス
信号を保持するアドレスレジスタ、15はメモリアレイ
11内のワード線の中から上記アドレスレジスタ14に
取り込まれたアドレスに対応した1本のワード線を選択
するXデコーダ、16は外部からの書込みデータを上記
データレジスタ12に順次転送したりデータレジスタ1
2に読み出されたデータを外部へ出力するためのYアド
レス信号(ビット線選択信号)を生成するYアドレスカ
ウンタである。上記Yアドレスカウンタ16は、1セク
タの先頭アドレスから最終アドレスまでを順次更新し出
力する機能を有する。17は生成されたYアドレスをデ
コードして1セクタ内の1つのデータを選択するYデコ
ーダ、18はデータレジスタ12に読み出されたデータ
を増幅して外部へ出力するメインアンプである。
信号を保持するアドレスレジスタ、15はメモリアレイ
11内のワード線の中から上記アドレスレジスタ14に
取り込まれたアドレスに対応した1本のワード線を選択
するXデコーダ、16は外部からの書込みデータを上記
データレジスタ12に順次転送したりデータレジスタ1
2に読み出されたデータを外部へ出力するためのYアド
レス信号(ビット線選択信号)を生成するYアドレスカ
ウンタである。上記Yアドレスカウンタ16は、1セク
タの先頭アドレスから最終アドレスまでを順次更新し出
力する機能を有する。17は生成されたYアドレスをデ
コードして1セクタ内の1つのデータを選択するYデコ
ーダ、18はデータレジスタ12に読み出されたデータ
を増幅して外部へ出力するメインアンプである。
【0019】この実施例のフラッシュメモリは、特に制
限されないが、外部のCPU等から与えられるコマンド
を保持しそれをデコードするコマンドレジスタ&デコー
ダ21と、該コマンドレジスタ&デコーダ21のデコー
ド結果に基づいて当該コマンドに対応した処理を実行す
べくメモリ内部の各回路に対する制御信号を順次形成し
て出力する制御回路(シーケンサ)22とを備えてお
り、コマンドが与えられるとそれを解読して自動的に対
応する処理を開始するように構成されている。
限されないが、外部のCPU等から与えられるコマンド
を保持しそれをデコードするコマンドレジスタ&デコー
ダ21と、該コマンドレジスタ&デコーダ21のデコー
ド結果に基づいて当該コマンドに対応した処理を実行す
べくメモリ内部の各回路に対する制御信号を順次形成し
て出力する制御回路(シーケンサ)22とを備えてお
り、コマンドが与えられるとそれを解読して自動的に対
応する処理を開始するように構成されている。
【0020】上記制御回路22は、例えばマイクロプロ
グラム方式のCPUの制御部と同様に、コマンド(命
令)を実行するのに必要な一連のマイクロ命令群が格納
されたROM(リードオンリメモリ)からなり、コマン
ドレジスタ&デコーダ21がコマンドに対応したマイク
ロ命令群の先頭アドレスを生成して制御回路22に与え
ることによりマイクロプログラムが起動されるように構
成することができる。
グラム方式のCPUの制御部と同様に、コマンド(命
令)を実行するのに必要な一連のマイクロ命令群が格納
されたROM(リードオンリメモリ)からなり、コマン
ドレジスタ&デコーダ21がコマンドに対応したマイク
ロ命令群の先頭アドレスを生成して制御回路22に与え
ることによりマイクロプログラムが起動されるように構
成することができる。
【0021】さらに、この実施例のフラッシュメモリに
は、上記各回路の他、アドレス信号やデータ信号の入出
力を行なうI/Oバッファ回路23、外部のCPU等か
ら供給される制御信号が入力される制御信号入力バッフ
ァ回路24、外部から供給される電源電圧Vccに基づい
て書込み電圧、消去電圧、読出し電圧、ベリファイ電圧
等チップ内部で必要とされる電圧を生成する電源回路2
5、メモリの動作状態に応じてこれらの電圧の中から所
望の電圧を選択してメモリアレイ11やXデコーダ15
に供給する電源切替回路26等が設けられている。上記
電源回路25は、デプリート試験の際に必要とされるワ
ード線用の1.5V、ビット線用の2V、共通ソース線
用の1Vのような電圧も発生可能に構成されている。
は、上記各回路の他、アドレス信号やデータ信号の入出
力を行なうI/Oバッファ回路23、外部のCPU等か
ら供給される制御信号が入力される制御信号入力バッフ
ァ回路24、外部から供給される電源電圧Vccに基づい
て書込み電圧、消去電圧、読出し電圧、ベリファイ電圧
等チップ内部で必要とされる電圧を生成する電源回路2
5、メモリの動作状態に応じてこれらの電圧の中から所
望の電圧を選択してメモリアレイ11やXデコーダ15
に供給する電源切替回路26等が設けられている。上記
電源回路25は、デプリート試験の際に必要とされるワ
ード線用の1.5V、ビット線用の2V、共通ソース線
用の1Vのような電圧も発生可能に構成されている。
【0022】特に制限されないが、この実施例のフラッ
シュメモリは、アドレス信号と書込みデータ信号および
コマンド入力とで外部端子(ピン)I/Oを共用してい
る。そのため、上記I/Oバッファ回路23は、上記制
御信号入力バッファ回路24からの制御信号に従ってこ
れらの入力信号を区別して取り込み所定の内部回路に供
給するように構成されている。
シュメモリは、アドレス信号と書込みデータ信号および
コマンド入力とで外部端子(ピン)I/Oを共用してい
る。そのため、上記I/Oバッファ回路23は、上記制
御信号入力バッファ回路24からの制御信号に従ってこ
れらの入力信号を区別して取り込み所定の内部回路に供
給するように構成されている。
【0023】外部のCPU等からこの実施例のフラッシ
ュメモリに入力される制御信号としては、例えばリセッ
ト信号RESやチップ選択信号CE、書込み制御信号W
E、出力制御信号OE、コマンドもしくはデータ入力か
アドレス入力かを示すためのコマンドイネーブル信号C
DE、システムクロックSC等がある。
ュメモリに入力される制御信号としては、例えばリセッ
ト信号RESやチップ選択信号CE、書込み制御信号W
E、出力制御信号OE、コマンドもしくはデータ入力か
アドレス入力かを示すためのコマンドイネーブル信号C
DE、システムクロックSC等がある。
【0024】なお、上記実施例のフラッシュメモリを制
御する外部の装置としては、アドレス生成機能とコマン
ド生成機能を備えていればよいので、汎用マイクロコン
ピュータLSIを用いることができる。
御する外部の装置としては、アドレス生成機能とコマン
ド生成機能を備えていればよいので、汎用マイクロコン
ピュータLSIを用いることができる。
【0025】図2には書込みによってメモリセルのしき
い値を下げるとともに、デプリート試験を実行できるよ
うに工夫されたメモリアレイ11の具体例を示す。この
実施例のメモリアレイ11は2つのマットで構成されて
おり、図2にはそのうち片方のメモリマットの具体例が
示されている。同図に示すように、各メモリマットは、
列方向に配列され各々ソースおよびドレインが共通接続
された並列形態のn個(例えば128個)のメモリセル
(フローティングゲートを有するMOSFET)MC1
〜MCnからなるメモリ列MCCが行方向(ワード線W
L方向)および列方向(ビット線DL方向)にそれぞれ
複数個配設されている。
い値を下げるとともに、デプリート試験を実行できるよ
うに工夫されたメモリアレイ11の具体例を示す。この
実施例のメモリアレイ11は2つのマットで構成されて
おり、図2にはそのうち片方のメモリマットの具体例が
示されている。同図に示すように、各メモリマットは、
列方向に配列され各々ソースおよびドレインが共通接続
された並列形態のn個(例えば128個)のメモリセル
(フローティングゲートを有するMOSFET)MC1
〜MCnからなるメモリ列MCCが行方向(ワード線W
L方向)および列方向(ビット線DL方向)にそれぞれ
複数個配設されている。
【0026】各メモリ列MCCは、n個のメモリセルM
C1〜MCnのドレインおよびソースがそれぞれ共通の
ローカルビット線LDLおよび共通のローカルソース線
LSLに接続され、ローカルビット線LDLは選択MO
SFET Qs1を介して主ビット線DLに、またローカ
ルソース線LSLは選択MOSFET Qs2を介して共
通ソース線CSLに接続可能にされている。メモリアレ
イが複数のブロックに分割され、各ブロックごとに設け
られたローカルビット線が選択MOSFETQsdを介し
て主ビット線に接続される構成にされることにより、ビ
ット線のプリチャージに要する消費電力を低減すること
ができる。この実施例では、上記共通ソース線CSLは
切替スイッチSW1を介して接地電位または前記電源回
路25から供給される1Vのような電位が印加可能に構
成されている。なお、この電圧切替スイッチSW1は、
図1の電源切替回路26内に設けられていても良い。少
なくとも図1はそのような実施例として記載されてい
る。
C1〜MCnのドレインおよびソースがそれぞれ共通の
ローカルビット線LDLおよび共通のローカルソース線
LSLに接続され、ローカルビット線LDLは選択MO
SFET Qs1を介して主ビット線DLに、またローカ
ルソース線LSLは選択MOSFET Qs2を介して共
通ソース線CSLに接続可能にされている。メモリアレ
イが複数のブロックに分割され、各ブロックごとに設け
られたローカルビット線が選択MOSFETQsdを介し
て主ビット線に接続される構成にされることにより、ビ
ット線のプリチャージに要する消費電力を低減すること
ができる。この実施例では、上記共通ソース線CSLは
切替スイッチSW1を介して接地電位または前記電源回
路25から供給される1Vのような電位が印加可能に構
成されている。なお、この電圧切替スイッチSW1は、
図1の電源切替回路26内に設けられていても良い。少
なくとも図1はそのような実施例として記載されてい
る。
【0027】ローカルビット線LDLおよびローカルソ
ース線LSLを共通にする上記複数のメモリ列MCCの
うちワード線方向に配設されているもの(これを1ブロ
ックと称する)は半導体基板上の同一のウェル領域WE
LL内に形成され、データ消去時にはそのウェル領域W
ELLおよびローカルソース線LSLに0Vのような電
位を与え、ウェル領域を共通にするワード線に16.5
Vのような電圧を印加することで、ブロック単位で一括
消去が可能にされている。
ース線LSLを共通にする上記複数のメモリ列MCCの
うちワード線方向に配設されているもの(これを1ブロ
ックと称する)は半導体基板上の同一のウェル領域WE
LL内に形成され、データ消去時にはそのウェル領域W
ELLおよびローカルソース線LSLに0Vのような電
位を与え、ウェル領域を共通にするワード線に16.5
Vのような電圧を印加することで、ブロック単位で一括
消去が可能にされている。
【0028】なお、データ消去時には選択MOSFET
Qs2がオン状態にされて、各メモリセルのソースに0
Vの電位が印加されるように構成されている。このと
き、選択MOSFET Qs1はオフとされ、ドレインは
コントロールゲートに16.5Vの高電圧が印加される
ことでオン状態にされたメモリセルのチャンネルを通し
てソース側の電圧が伝えられることで0Vのような電位
にされる。
Qs2がオン状態にされて、各メモリセルのソースに0
Vの電位が印加されるように構成されている。このと
き、選択MOSFET Qs1はオフとされ、ドレインは
コントロールゲートに16.5Vの高電圧が印加される
ことでオン状態にされたメモリセルのチャンネルを通し
てソース側の電圧が伝えられることで0Vのような電位
にされる。
【0029】一方、データ書込み時には、選択されるメ
モリセルが接続されたワード線に−12.6Vのような
負電圧が印加されるとともに、選択されるメモリセルに
対応した主ビット線DLが4Vのような電位にされかつ
選択メモリセルが接続されたローカルビット線LDL上
の選択MOSFET Qs1がオン状態され、ドレインに
4Vが印加される。ただし、このときローカルソース線
LSL上の選択MOSFET Qs2はオフ状態とされて
いる。
モリセルが接続されたワード線に−12.6Vのような
負電圧が印加されるとともに、選択されるメモリセルに
対応した主ビット線DLが4Vのような電位にされかつ
選択メモリセルが接続されたローカルビット線LDL上
の選択MOSFET Qs1がオン状態され、ドレインに
4Vが印加される。ただし、このときローカルソース線
LSL上の選択MOSFET Qs2はオフ状態とされて
いる。
【0030】また、データ読出し時には、選択されるメ
モリセルが接続されたワード線に読出し電圧Vr(例え
ば2.5V)のような電圧が印加されるとともに、選択
されるメモリセルに対応した主ビット線DLが1Vのよ
うな電位にプリチャージされかつ選択メモリセルが接続
されたローカルビット線LDL上の選択MOSFETQ
s1がオン状態される。そして、このときローカルソース
線LSL上の選択MOSFET Qs2はオン状態とさ
れ、接地電位(0V)が印加される。
モリセルが接続されたワード線に読出し電圧Vr(例え
ば2.5V)のような電圧が印加されるとともに、選択
されるメモリセルに対応した主ビット線DLが1Vのよ
うな電位にプリチャージされかつ選択メモリセルが接続
されたローカルビット線LDL上の選択MOSFETQ
s1がオン状態される。そして、このときローカルソース
線LSL上の選択MOSFET Qs2はオン状態とさ
れ、接地電位(0V)が印加される。
【0031】さらに、この実施例のフラッシュメモリ
は、デプリート試験時には、選択されるメモリセルが接
続されたワード線に1.5Vのような電圧が、また非選
択のメモリセルが接続されたワード線には0Vが印加さ
れるとともに、選択されるメモリセルに対応した主ビッ
ト線DLが2Vのような電位にプリチャージされ、選択
メモリセルが接続されたローカルビット線LDL上の選
択MOSFET Qs1がオン状態され、ドレインに2V
が印加される。また、このときローカルソース線LSL
上の選択MOSFET Qs2はオン状態とされ、切替ス
イッチSW1は共通ソース線CSLに1Vの電位を供給
し、ローカルソース線LSLを介してメモリセルのソー
スに1Vの電圧が印加される。
は、デプリート試験時には、選択されるメモリセルが接
続されたワード線に1.5Vのような電圧が、また非選
択のメモリセルが接続されたワード線には0Vが印加さ
れるとともに、選択されるメモリセルに対応した主ビッ
ト線DLが2Vのような電位にプリチャージされ、選択
メモリセルが接続されたローカルビット線LDL上の選
択MOSFET Qs1がオン状態され、ドレインに2V
が印加される。また、このときローカルソース線LSL
上の選択MOSFET Qs2はオン状態とされ、切替ス
イッチSW1は共通ソース線CSLに1Vの電位を供給
し、ローカルソース線LSLを介してメモリセルのソー
スに1Vの電圧が印加される。
【0032】これによって、書込みによってしきい値が
0V以下にされたデプリート状態のメモリセルがあって
も、ソースが読出し時の0Vに対し1Vのような電位に
されるため、このメモリセルに接続されたワード線が非
選択レベル(0V)にされることより導通状態になるの
を防止することができる(図7参照)。そして、選択レ
ベルにされたメモリセルがデプリート状態にあるときに
のみローカルビット線LDLからローカルソース線LS
Lへ向かって電流が流れ、データ“0”が読み出され
る。その結果、デプリート状態のメモリセルを正確に検
出できるようになる。なお、このデプリート試験は、外
部から所定のコマンドが入力されたときに、図1のシー
ケンサ22によって自動的に実行されるように構成する
ことができる。
0V以下にされたデプリート状態のメモリセルがあって
も、ソースが読出し時の0Vに対し1Vのような電位に
されるため、このメモリセルに接続されたワード線が非
選択レベル(0V)にされることより導通状態になるの
を防止することができる(図7参照)。そして、選択レ
ベルにされたメモリセルがデプリート状態にあるときに
のみローカルビット線LDLからローカルソース線LS
Lへ向かって電流が流れ、データ“0”が読み出され
る。その結果、デプリート状態のメモリセルを正確に検
出できるようになる。なお、このデプリート試験は、外
部から所定のコマンドが入力されたときに、図1のシー
ケンサ22によって自動的に実行されるように構成する
ことができる。
【0033】上記主ビット線DLの一端(メモリアレイ
の中央側)には読出し時にビット線のレベルを検出する
とともに書込み時に書込みデータに応じた電位を与える
センスラッチ回路SLTと書込みの際にデータを形成し
たりするのに使用するデータ反転回路WRWがそれぞれ
接続されている。上記センスラッチ回路SLTの集合が
図1におけるデータレジスタ12で、データ反転回路W
RWの集合が図1における書込み回路13である。この
実施例のメモリアレイは2つのマットで構成されている
ため、センスラッチ回路SLTの反対側すなわち図の下
側にも上記データ反転回路WRWとメモリマットが配置
されており、そのメモリアレイ内の各主ビット線DLが
対応するデータ反転回路WRWを介してセンスラッチ回
路SLTの他方の入出力端子に接続されている。
の中央側)には読出し時にビット線のレベルを検出する
とともに書込み時に書込みデータに応じた電位を与える
センスラッチ回路SLTと書込みの際にデータを形成し
たりするのに使用するデータ反転回路WRWがそれぞれ
接続されている。上記センスラッチ回路SLTの集合が
図1におけるデータレジスタ12で、データ反転回路W
RWの集合が図1における書込み回路13である。この
実施例のメモリアレイは2つのマットで構成されている
ため、センスラッチ回路SLTの反対側すなわち図の下
側にも上記データ反転回路WRWとメモリマットが配置
されており、そのメモリアレイ内の各主ビット線DLが
対応するデータ反転回路WRWを介してセンスラッチ回
路SLTの他方の入出力端子に接続されている。
【0034】図3には、上記センスラッチ回路SLTお
よびデータ反転回路WRWの具体的回路例を示す。回路
はセンスラッチ回路を挟んで対称であるため、一方のメ
モリマット内の1本のビット線に関してのみ図示すると
ともに、便宜上、ビット線に接続されているメモリ列の
うち1つのメモリ列MCCのみ示したが、実際には複数
のメモリ列MCCが接続されるものである。図示のごと
く、センスラッチ回路SLTはPチャネルMOSFET
とNチャネルMOSFETからなる2つのCMOSイン
バータの入出力端子が交差結合されたフリップフロップ
回路FFにより構成されている。そして、上記センスラ
ッチ回路SLTの一対の入出力端子Na,Nbに、Yデ
コーダの出力によってオン、オフ制御されるいわゆるY
ゲートを構成するカラムスイッチMOSFET Qy
a、Qybが接続されている。
よびデータ反転回路WRWの具体的回路例を示す。回路
はセンスラッチ回路を挟んで対称であるため、一方のメ
モリマット内の1本のビット線に関してのみ図示すると
ともに、便宜上、ビット線に接続されているメモリ列の
うち1つのメモリ列MCCのみ示したが、実際には複数
のメモリ列MCCが接続されるものである。図示のごと
く、センスラッチ回路SLTはPチャネルMOSFET
とNチャネルMOSFETからなる2つのCMOSイン
バータの入出力端子が交差結合されたフリップフロップ
回路FFにより構成されている。そして、上記センスラ
ッチ回路SLTの一対の入出力端子Na,Nbに、Yデ
コーダの出力によってオン、オフ制御されるいわゆるY
ゲートを構成するカラムスイッチMOSFET Qy
a、Qybが接続されている。
【0035】データ反転回路WRWは、上記センスラッ
チ回路SLTの一方の入出力端子Naと一方のメモリマ
ット内の主ビット線DLaとの間に接続された伝送MO
SFET Qt1と、プリチャージ切替端子VCCと主ビ
ット線DLaとの間に接続され制御信号PC2Aによって
制御されるプリチャージ用のMOSFET Qp1と、電
源切替端子VPCと主ビット線DLaとの間に直列接続
されたMOSFETQt2,Qp2とにより構成されてい
る。このうちQt2のゲートには、上記センスラッチ回路
SLTの入出力端子Naの電位が印加され、Qp2のゲー
トには制御信号PC1Aが印加されている。また、上記プ
リチャージ切替端子VCCには、前記電源回路25から
通常動作時に0V、1Vまたは4Vのいずれかの電圧が
供給されるとともに、デプリート試験時に2Vの電圧が
供給されるように構成されている。
チ回路SLTの一方の入出力端子Naと一方のメモリマ
ット内の主ビット線DLaとの間に接続された伝送MO
SFET Qt1と、プリチャージ切替端子VCCと主ビ
ット線DLaとの間に接続され制御信号PC2Aによって
制御されるプリチャージ用のMOSFET Qp1と、電
源切替端子VPCと主ビット線DLaとの間に直列接続
されたMOSFETQt2,Qp2とにより構成されてい
る。このうちQt2のゲートには、上記センスラッチ回路
SLTの入出力端子Naの電位が印加され、Qp2のゲー
トには制御信号PC1Aが印加されている。また、上記プ
リチャージ切替端子VCCには、前記電源回路25から
通常動作時に0V、1Vまたは4Vのいずれかの電圧が
供給されるとともに、デプリート試験時に2Vの電圧が
供給されるように構成されている。
【0036】さらに、上記センスラッチ回路SLTの他
方の入出力端子Nbにも同様の構成のMOSFETQt
1,Qt2,Qp1,Qp2からなるデータ反転回路WRWが
接続されている。
方の入出力端子Nbにも同様の構成のMOSFETQt
1,Qt2,Qp1,Qp2からなるデータ反転回路WRWが
接続されている。
【0037】次にデプリート試験時の上記センスラッチ
SLTおよびデータ反転回路WRWの動作を説明する。
SLTおよびデータ反転回路WRWの動作を説明する。
【0038】デプリート試験は、例えばデプリート試験
コマンドがコマンドレジスタ&デコーダ21に取り込ま
れることによって開始される。なお、このデプリート試
験に際してはその前にすべてのメモリセルが論理“1”
に相当するしきい値の高い消去状態にされてから、外部
から供給される書込みデータに従ってデータ“0”が書
き込まれてしきい値の低い状態にされているものとす
る。デプリート試験の制御シーケンスは、基本的には読
出し時の制御シーケンスと同じである。この制御シーケ
ンスが開始されると、チップ内部がデプリート試験モー
ドにセットアップされ、プリチャージ切替端子VCCに
は電源切替回路26から2Vのプリチャージ電圧が供給
される。また、切替えスイッチSW1により共通ソース
線CSLには電源回路25からの1Vの電圧が供給され
る。
コマンドがコマンドレジスタ&デコーダ21に取り込ま
れることによって開始される。なお、このデプリート試
験に際してはその前にすべてのメモリセルが論理“1”
に相当するしきい値の高い消去状態にされてから、外部
から供給される書込みデータに従ってデータ“0”が書
き込まれてしきい値の低い状態にされているものとす
る。デプリート試験の制御シーケンスは、基本的には読
出し時の制御シーケンスと同じである。この制御シーケ
ンスが開始されると、チップ内部がデプリート試験モー
ドにセットアップされ、プリチャージ切替端子VCCに
は電源切替回路26から2Vのプリチャージ電圧が供給
される。また、切替えスイッチSW1により共通ソース
線CSLには電源回路25からの1Vの電圧が供給され
る。
【0039】そして、まず制御信号TRによって伝送M
OSFET Qt1がオフされた状態で制御信号PC1A
がハイレベル変化されてプリチャージMOSFET Q
p1がオンされて、そのときプリチャージ切替端子VCC
に供給されている2Vの電圧によって主ビット線DLが
プリチャージされる。続いていずれか1本のワード線W
が1.5Vのような選択レベルにされるとともに、当該
ワード線の属するブロックの選択MOSFET Qsd,
Qssがオン状態にされる。このときこの選択ワード線に
接続されたメモリセルのしきい値が正常な書込み状態に
対応した1.8〜2.0Vにあれば当該メモリセルはオ
ンされないので、主ビット線DLの電圧はほぼプリチャ
ージレベル(2V)を維持する。
OSFET Qt1がオフされた状態で制御信号PC1A
がハイレベル変化されてプリチャージMOSFET Q
p1がオンされて、そのときプリチャージ切替端子VCC
に供給されている2Vの電圧によって主ビット線DLが
プリチャージされる。続いていずれか1本のワード線W
が1.5Vのような選択レベルにされるとともに、当該
ワード線の属するブロックの選択MOSFET Qsd,
Qssがオン状態にされる。このときこの選択ワード線に
接続されたメモリセルのしきい値が正常な書込み状態に
対応した1.8〜2.0Vにあれば当該メモリセルはオ
ンされないので、主ビット線DLの電圧はほぼプリチャ
ージレベル(2V)を維持する。
【0040】一方、選択ワード線に接続されたメモリセ
ルのしきい値が0V以下のデプリート状態にあれば当該
メモリセルがオンしてローカルビット線LDLからロー
カルソース線LSLに向かって電流が流れるので、主ビ
ット線DLの電圧が共通ソース線CSLの電位(1V)
まで降下する。従って、その後上記伝送MOSFETQ
t1がオンされることで、主ビット線DLの電位がセンス
ラッチSLTに伝達されて増幅され、1行(1セクタ)
分のデータがデータレジスタ12に読み出される。その
後、カラムスイッチYGがオンされてデータレジスタ1
2に保持されているデータが外部へ出力される。
ルのしきい値が0V以下のデプリート状態にあれば当該
メモリセルがオンしてローカルビット線LDLからロー
カルソース線LSLに向かって電流が流れるので、主ビ
ット線DLの電圧が共通ソース線CSLの電位(1V)
まで降下する。従って、その後上記伝送MOSFETQ
t1がオンされることで、主ビット線DLの電位がセンス
ラッチSLTに伝達されて増幅され、1行(1セクタ)
分のデータがデータレジスタ12に読み出される。その
後、カラムスイッチYGがオンされてデータレジスタ1
2に保持されているデータが外部へ出力される。
【0041】なお、上記センスラッチSLTは、上記主
ビット線DLaのレベル検出の際に、反対側(非選択側
のメモリマット)の主ビット線DLbのレベルと比較し
て増幅を行なう。そのため、非選択のメモリマット側の
主ビット線DLbは、選択主ビット線のプリチャージレ
ベルである2Vと共通ソース線CSLの電位1Vとの中
間の1.5Vのような電位にプリチャージされる。主ビ
ット線DLb側の読出しを行なうときは上記とは逆の電
位関係とされる。
ビット線DLaのレベル検出の際に、反対側(非選択側
のメモリマット)の主ビット線DLbのレベルと比較し
て増幅を行なう。そのため、非選択のメモリマット側の
主ビット線DLbは、選択主ビット線のプリチャージレ
ベルである2Vと共通ソース線CSLの電位1Vとの中
間の1.5Vのような電位にプリチャージされる。主ビ
ット線DLb側の読出しを行なうときは上記とは逆の電
位関係とされる。
【0042】以上、本発明の一実施例のデプリート試験
について説明したが、図2に示すような共通ソースCS
Lに接続された電圧切替手段としてのスイッチSW1を
設けることにより、デプリート不良以外の不良箇所の検
出も可能である。すなわち、通常の書込み動作では図4
に示されているように記憶素子のソースに0Vが、また
ドレインに4Vのような電圧が印加されてしきい値が変
化されるが、図8に示すようにドレインに印加されるべ
き4Vの電圧を発生する電圧発生回路から選択ビット線
DLまでの電圧供給ラインに断線等が発生していて書込
みが行なえなかった場合に、スイッチSW1を切り替え
て共通ソース線を介して選択メモリセルのソースに4V
を印加するとともに選択ワード線は通常書込み時と同じ
例えば−12Vのような電圧を印加することによって書
込みを行なうことができる。
について説明したが、図2に示すような共通ソースCS
Lに接続された電圧切替手段としてのスイッチSW1を
設けることにより、デプリート不良以外の不良箇所の検
出も可能である。すなわち、通常の書込み動作では図4
に示されているように記憶素子のソースに0Vが、また
ドレインに4Vのような電圧が印加されてしきい値が変
化されるが、図8に示すようにドレインに印加されるべ
き4Vの電圧を発生する電圧発生回路から選択ビット線
DLまでの電圧供給ラインに断線等が発生していて書込
みが行なえなかった場合に、スイッチSW1を切り替え
て共通ソース線を介して選択メモリセルのソースに4V
を印加するとともに選択ワード線は通常書込み時と同じ
例えば−12Vのような電圧を印加することによって書
込みを行なうことができる。
【0043】従って、通常の書込みが行なえなかった記
憶素子についてこのようなソース側からの書込みを行な
ってしきい値が変化していれば、4Vの電圧を発生する
電圧発生回路から選択ビット線DLまでの電圧供給ライ
ンに断線等が発生していることを特定することができ
る。なお、このようなソース電圧を切り替えて行なう不
良検出のための書込み動作も、前記デプリート試験のた
めの読出し動作と同様に所定のコマンドが入力されたと
きに図1のシーケンサ22によって自動的に実行される
ように構成することができる。
憶素子についてこのようなソース側からの書込みを行な
ってしきい値が変化していれば、4Vの電圧を発生する
電圧発生回路から選択ビット線DLまでの電圧供給ライ
ンに断線等が発生していることを特定することができ
る。なお、このようなソース電圧を切り替えて行なう不
良検出のための書込み動作も、前記デプリート試験のた
めの読出し動作と同様に所定のコマンドが入力されたと
きに図1のシーケンサ22によって自動的に実行される
ように構成することができる。
【0044】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば、上
記実施例では、データ“1”が記憶素子の高いしきい値
に対応され書込みによって記憶素子のしきい値を低くす
る形式のフラッシュメモリに適用した場合について説明
したが、この発明はそれに限定されず、データ“0”が
記憶素子の高いしきい値に対応されているものや書込み
によって記憶素子のしきい値を高くする形式のフラッシ
ュメモリにおいて消去動作によりしきい値の低くなり過
ぎた記憶素子を検出するためのデプリート試験にも適用
することができる。
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば、上
記実施例では、データ“1”が記憶素子の高いしきい値
に対応され書込みによって記憶素子のしきい値を低くす
る形式のフラッシュメモリに適用した場合について説明
したが、この発明はそれに限定されず、データ“0”が
記憶素子の高いしきい値に対応されているものや書込み
によって記憶素子のしきい値を高くする形式のフラッシ
ュメモリにおいて消去動作によりしきい値の低くなり過
ぎた記憶素子を検出するためのデプリート試験にも適用
することができる。
【0045】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野である一括消
去型フラッシュメモリに適用した場合について説明した
が、この発明はそれに限定されるものでなく、コントロ
ールゲートおよびフローティングゲートを備えた記憶素
子を有する不揮発性記憶装置一般に広く利用することが
できる。
なされた発明をその背景となった利用分野である一括消
去型フラッシュメモリに適用した場合について説明した
が、この発明はそれに限定されるものでなく、コントロ
ールゲートおよびフローティングゲートを備えた記憶素
子を有する不揮発性記憶装置一般に広く利用することが
できる。
【0046】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。
【0047】すなわち、この発明は、デプリート状態の
記憶素子(メモリセル)を正確に検出して不良解析時間
を短縮し、また冗長回路による記憶素子の効率の良い置
換えが可能になって歩留まりを向上させることができ
る。
記憶素子(メモリセル)を正確に検出して不良解析時間
を短縮し、また冗長回路による記憶素子の効率の良い置
換えが可能になって歩留まりを向上させることができ
る。
【図1】本発明を適用したフラッシュメモリの一実施例
の概略を示す全体ブロック図である。
の概略を示す全体ブロック図である。
【図2】本発明を適用したフラッシュメモリのメモリア
レイの構成例を示す回路図である。
レイの構成例を示す回路図である。
【図3】センスラッチ回路SLTおよびデータ反転回路
WRWの具体例を示す回路図である。
WRWの具体例を示す回路図である。
【図4】フラッシュメモリにおけるメモリセルの書込み
時の印加電圧の一例を示す断面図である。
時の印加電圧の一例を示す断面図である。
【図5】フラッシュメモリにおけるメモリセルの消去時
の印加電圧の一例を示す断面図である。
の印加電圧の一例を示す断面図である。
【図6】従来のフラッシュメモリにおけるデプリート試
験方式を示す説明図である。
験方式を示す説明図である。
【図7】本発明を適用したフラッシュメモリにおけるデ
プリート試験方式を示す説明図である。
プリート試験方式を示す説明図である。
【図8】本発明を適用したフラッシュメモリにおける断
線不良検出試験方式を示す説明図である。
線不良検出試験方式を示す説明図である。
11 メモリアレイ 12 データレジスタ 13 書込み回路 14 アドレスレジスタ 15 Xデコーダ 21 コマンドレジスタ&デコーダ 22 シーケンサ WL ワード線 MC メモリセル DL 主ビット線 LDL ローカルビット線 LSL ローカルソース線 CSL 共通ソース線 SLT センスラッチ回路 WRW データ反転回路
Claims (7)
- 【請求項1】 ゲートとソースおよびドレインを有する
記憶素子のしきい値を上記ゲート、ソースおよびドレイ
ンに印加する電圧を制御して変化させデータを記憶させ
るように構成された不揮発性半導体記憶装置において、
複数の記憶素子のソースが接続された共通ソース線に電
圧切替手段を設けておき、該電圧切替手段を制御するこ
とによって前記共通ソース線に通常動作時よりも高い電
圧を供給して所定の動作を行なって不良素子もしくは不
良箇所を特定するようにしたことを特徴とする不揮発性
半導体記憶装置の試験方法。 - 【請求項2】 前記電圧切替手段を制御することによっ
て、前記共通ソース線にデータ読出し時よりも高い電圧
を供給し、選択される記憶素子のゲートが接続されたワ
ード線にはデータ読出し時よりも高い電圧を印加すると
ともに、記憶素子のドレインが接続されるビット線はデ
ータ読出し時よりも高い電位にプリチャージして読出し
動作を行なって不良素子を特定するようにしたことを特
徴とする請求項1に記載の不揮発性半導体記憶装置の試
験方法。 - 【請求項3】 上記記憶素子はしきい値の高い状態が消
去状態に対応され、しきい値の低い状態がデータ書込み
状態に対応されていることを特徴とする請求項1または
2に記載の不揮発性半導体記憶装置の試験方法。 - 【請求項4】 上記試験のための読出し動作の前にすべ
ての記憶素子を所定の単位で一括してしきい値の高い状
態にさせる消去動作を行なった後、外部から供給される
書込みデータに従ってすべての記憶素子をしきい値の低
い状態にさせる書込み動作を行なうようにしたことを特
徴とする請求項3に記載の不揮発性半導体記憶装置の試
験方法。 - 【請求項5】 ゲートとソースおよびドレインを有する
記憶素子のしきい値を上記ゲート、ソースおよびドレイ
ンに印加する電圧を制御して変化させ情報を記憶させる
ように構成された不揮発性半導体記憶装置において、複
数の記憶素子のソースが接続された共通ソース線には、
当該共通ソース線に印加される電圧を切替可能な電圧切
替手段が設けられていることを特徴とする不揮発性半導
体記憶装置。 - 【請求項6】 外部から与えられたコマンドを解読して
内部回路を前記コマンドに対応した所定の順序で動作さ
せてデータの読出し、書込みおよび消去を行なう制御手
段を備え、該制御手段は所定のコマンドが入力されたと
きに上記電圧切替手段を切り換えてデータ読出し時より
も高い電圧を供給し、選択される記憶素子のゲートが接
続されたワード線にはデータ読出し時よりも高い電圧を
印加するとともに、記憶素子のドレインが接続されるビ
ット線はデータ読出し時よりも高い電位にプリチャージ
させるように構成されていることを特徴とする請求項5
に記載の不揮発性半導体記憶装置。 - 【請求項7】 外部から与えられたコマンドを解読して
内部回路を前記コマンドに対応した所定の順序で動作さ
せてデータの読出し、書込みおよび消去を行なう制御手
段を備え、該制御手段は所定のコマンドが入力されたと
きに上記電圧切替手段を切り換えて通常のデータ書込み
時に記憶素子のドレインに印加される電圧を記憶素子の
ソースに印加してしきい値を変化させるように構成され
ていることを特徴とする請求項5に記載の不揮発性半導
体記憶装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9109398A JPH11297100A (ja) | 1998-04-03 | 1998-04-03 | 不揮発性半導体記憶装置およびその試験方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9109398A JPH11297100A (ja) | 1998-04-03 | 1998-04-03 | 不揮発性半導体記憶装置およびその試験方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH11297100A true JPH11297100A (ja) | 1999-10-29 |
Family
ID=14016913
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP9109398A Pending JPH11297100A (ja) | 1998-04-03 | 1998-04-03 | 不揮発性半導体記憶装置およびその試験方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH11297100A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2004057353A1 (ja) * | 2002-12-20 | 2004-07-08 | Fujitsu Limited | 半導体装置及びその試験方法 |
-
1998
- 1998-04-03 JP JP9109398A patent/JPH11297100A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2004057353A1 (ja) * | 2002-12-20 | 2004-07-08 | Fujitsu Limited | 半導体装置及びその試験方法 |
CN100401083C (zh) * | 2002-12-20 | 2008-07-09 | 富士通株式会社 | 半导体装置及其检验方法 |
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