CN103680595B - 单元阵列、存储器以及包括存储器的存储系统 - Google Patents

单元阵列、存储器以及包括存储器的存储系统 Download PDF

Info

Publication number
CN103680595B
CN103680595B CN201310393081.1A CN201310393081A CN103680595B CN 103680595 B CN103680595 B CN 103680595B CN 201310393081 A CN201310393081 A CN 201310393081A CN 103680595 B CN103680595 B CN 103680595B
Authority
CN
China
Prior art keywords
memory
wordline
activation
unit
value
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201310393081.1A
Other languages
English (en)
Other versions
CN103680595A (zh
Inventor
宋清基
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
Hynix Semiconductor Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hynix Semiconductor Inc filed Critical Hynix Semiconductor Inc
Publication of CN103680595A publication Critical patent/CN103680595A/zh
Application granted granted Critical
Publication of CN103680595B publication Critical patent/CN103680595B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C11/00Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/402Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration individual to each memory cell, i.e. internal refresh
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C7/00Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/02Arrangements for writing information into, or reading information out from, a digital store with means for avoiding parasitic signals
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C11/00Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406Management or control of the refreshing or charge-regeneration cycles
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C11/00Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/408Address circuits
    • G11C11/4085Word line control circuits, e.g. word line drivers, - boosters, - pull-up, - pull-down, - precharge
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C11/00Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409Read-write [R-W] circuits 
    • G11C11/4096Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches 
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C7/00Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/20Memory cell initialisation circuits, e.g. when powering up or down, memory clear, latent image memory
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C8/00Arrangements for selecting an address in a digital store
    • G11C8/08Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C2211/00Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C2211/401Indexing scheme relating to cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C2211/406Refreshing of dynamic cells
    • G11C2211/4065Low level details of refresh operations

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Databases & Information Systems (AREA)
  • Dram (AREA)

Abstract

一种存储器,包括:第一单元阵列,其配置成包括与多个字线连接的多个第一存储器单元;第二单元阵列,其配置成包括与多个字线连接的多个第二存储器单元,其中多个第二存储器单元之中的与相应字线连接的组储存相应字线的激活次数;以及激活次数更新单元,其配置成更新多个第二存储器单元之中的与多个字线中的激活的字线连接的相应组中所储存的值。

Description

单元阵列、存储器以及包括存储器的存储系统
相关申请的交叉引用
本申请要求2012年9月20日提交的韩国专利申请No.10-2012-0104745的优先权,其全部内容通过引用合并于此。
技术领域
本发明的示例性实施例涉及半导体设计技术,且更具体而言涉及能够计数且储存每个字线被重复激活的激活次数,且检测特定字线的次数是否等于或大于参考次数的单元阵列、存储器以及包括存储器的存储系统。
背景技术
随着存储器集成度增加,存储器(诸如,DRAM)中所包括的字线之间的间隔减小。随着字线之间的间隔减小,相邻字线之间的耦合效应增加。
同时,每当将数据输入至存储器单元或从存储器单元输出数据时,选中的字线在激活状态与去激活状态之间触发。如上文所描述,随着相邻字线之间的耦合效应增加,连接至与过度激活的字线相邻的字线的存储器单元的数据可能会降级。此现象称为字线干扰或字线锤击(word line hammer)。由于字线干扰,在刷新存储器单元之前,存储器单元的数据可能会遭破坏。
图1为说明DRAM中的单元阵列的一部分的图,其用于解释字线干扰。
在图1中,“WLL”对应于过度激活的字线,且“WLL-1”和“WLL+1”对应于与“WLL”相邻的字线,即,字线“WLL-1”和“WLL+1”布置成与过度激活的字线“WLL”相邻。此外,“CL”表示连接至“WLL”的存储器单元,“CL-1”表示连接至“WLL-1”的存储器单元,且“CL+1”表示连接至“WLL+1”的存储器单元。存储器单元分别包括单元晶体管TL、TL-1和TL+1以及单元电容器CAPL、CAPL-1和CAPL+1。
当字线“WLL”激活或去激活时,字线“WLL-1”和“WLL+1”的电压因字线“WLL”与“WLL-1”之间以及字线“WLL”与“WLL+1”之间的耦合现象而增加或减小。因此,单元电容器CAPL-1和CAPL+1中充电的电荷量受影响,使得存储器单元CL-1和CL+1的数据降级。
此外,字线在激活状态与去激活状态之间触发时所产生的电磁波允许电子引入至与相邻字线连接的存储器单元的单元电容器中或允许电子从单元电容器放电,从而数据会遭破坏。
为了实质上防止因字线干扰的数据降级,有必要提供用于检测过度激活的字线的方案,且因此,需要用于对每个字线的激活次数进行计数的方法。
发明内容
本发明的示例性实施例系涉及能够储存关于每个字线的激活次数的计数信息同时最小化在电路中所占据的用于计数的区域增大的一种单元阵列、存储器以及存储系统。
本发明的其它实施例涉及能够有效防止因字线干扰造成的数据降级的一种单元阵列、存储器以及存储系统。
根据本发明的一个实施例,一种存储器,包括:第一单元阵列,所述第一单元阵列配置成包括与多个字线连接的多个第一存储器单元;第二单元阵列,所述第二单元阵列配置成包括与所述多个字线连接的多个第二存储器单元,其中所述多个第二存储器单元中的与字线连接的组储存字线的激活次数;以及激活次数更新单元,所述激活次数更新单元配置成更新所述多个第二存储器单元之中的与所述多个字线中的激活的字线连接的所述组中所储存的值。根据本发明的另一个实施例,一种存储器,包括:第一单元阵列,所述第一单元阵列配置成包括与多个字线连接的多个第一存储器单元;第二单元阵列,所述第二单元阵列配置成包括与所述多个字线连接的多个第二存储器单元,其中所述多个第二存储器单元之中的与字线连接的组储存字线的激活次数;传送信号发生单元,所述传送信号发生单元配置成响应于激活命令或刷新命令而激活第一传送信号,且在所述第一传送信号激活且经过预定时间之后激活第二传送信号;以及储存值更新单元,所述储存值更新单元配置成响应于所述第一传送信号而接收和增加所述多个第二存储器单元之中的与所述多个字线中的激活的字线连接的所述组中所储存的值,且响应于所述第二传送信号而将所述增加的值传送且更新至所述多个第二存储器单元中的所述组。
根据本发明的另一个实施例,一种存储系统,包括:存储器,所述存储器配置成包括第一单元阵列和第二单元阵列,所述第一单元阵列包括与多个字线连接的多个第一存储器单元,所述第二单元阵列包括与所述多个字线连接的多个第二存储器单元,其中所述多个第二存储器单元之中的与相应字线连接的组储存字线的激活次数,且所述存储器配置成在所述字线的激活次数等于或大于给定参考值时产生警示信号;以及存储器控制器,所述存储器控制器配置成在特殊刷新模式中将过度地址和具有与所述过度地址相邻的值的一个或更多个相邻地址施加至所述存储器,其中所述过度地址与激活次数等于或多于给定的参考值的字线相对应。
根据本发明的另一个实施例,一种单元阵列,包括:第一区域,所述第一区域配置成包括第一单元阵列,所述第一单元阵列包括与多个字线连接的多个第一存储器单元;以及第二区域,所述第二区域配置成包括与所述多个字线连接的多个第二存储器单元,其中所述多个第二存储器单元之中的与字线连接的组储存字线的激活次数。根据本发明的实施例,可以将每个字线的激活次数储存在与相应字线连接的特定存储器单元中,且在每个字线激活时更新储存在特定存储器单元中的值,由此对每个字线的激活次数计数,同时最小化在电路中所占据的用于计数的区域增大。
此外,根据本发明的实施例,当特定字线的激活次数多于给定次数时,可以效率地检测特定字线且可以输出信息,使得可以实质上防止因字线干扰的数据降级。
附图说明
图1说明DRAM中的单元阵列的一部分的图,其用于解释字线干扰。
图2是用于解释存储系统中的特殊刷新操作的时序图。
图3是说明根据本发明的一个实施例的存储系统的配置图。
图4是说明根据本发明的另一个实施例的存储器的配置图。
图5是图4所示的储存值更新单元的详细图。
具体实施方式
以下将结合附图更详细地描述各种实施例。然而,本发明可以实施为不同形式,而不应解释为局限于本文所列的实施例。确切地说,提供这些实施例使得本公开深入和完整,并且将本发明的范围完全地传达给本领域技术人员。在本公开中,在本发明的各个附图和实施例中,相同的附图标记表示相似的部分。
在下文中,与特定字线相邻的字线可以表示布置成在预定距离内邻近特定字线的字线。此处,布置在特定字线与相邻字线之间的字线数目可以等于或小于预定数目。即,可以根据设计而改变与特定字线相邻的字线的范围。在下文中,将提供针对如下情况的描述:其中相邻字线是经布置成与特定字线直接邻近的字线(即,布置在特定字线与所述相邻字线之间的字线的数目为0)。
图2为用于解释存储系统中的特殊刷新操作的时序图。
存储器(未在图2中示出)包括第一至第N字线(N为自然数),且存储器控制器(未在图2中示出)将诸如时钟信号CLK、命令信号CMD、地址ADD<0:A>以及数据(未在图2中示出)的各种信号施加至存储器以控制存储器。在下文中,与第一至第N字线之中的第L字线(L为满足1≤L≤N的自然数)相对应的地址的值将由“L”表示。
第一至第N字线的激活次数实质上等于与激活命令一起地第一至第N字线的地址从存储器控制器输入至存储器的次数。例如,当与激活命令一起地存储器控制器将地址“15”输入十次时,其表示激活第15字线十次。因此,存储器或存储器控制器通过对与第一至第N字线相对应的地址的施加次数计数来判定是否检测到被过度激活的字线,其中被过度激活的字线表示激活次数比给定次数多的特定字线。给定次数可以是存储系统中的内部确定的值,或是从存储系统的外部输入的值。
当与MRS命令(MRS)一起从存储器控制器输入第一特定地址组合时,存储器按模式电阻器设定(“进入”设定)进入特殊刷新模式。当与MRS命令(MRS)一起输入第二特定地址组合时,存储器从特殊刷新模式退出(“退出”设定)。通过使用MRS命令和特定地址组合进入特殊刷新模式而补偿数据降级仅仅是出于说明的目的。例如,可以根据设计使用新定义的信号或现有信号的组合来控制存储器以执行上述补偿操作。
在特殊刷新模式中,存储器控制器以“补偿循环”为单位来操作存储器,补偿循环包括:用于与激活命令一起输入地址(在下文中,称作过度地址)的操作,以及用于激活与对应于过度地址的字线相邻的一个或更多个字线的操作,其中过度地址对应于输入次数等于或多于给定次数的地址。在下文中,将提供针对如下情况的描述:其中对应于第L字线的地址“L”为过度地址。
在每个补偿循环中,第一激活命令ACT和过度地址L被输入至存储器。在给定时间过去之后,预充电命令PRE被输入至存储器。存储器响应于激活命令ACT和地址“L”而激活第L字线,且响应于预充电命令PRE而将激活的第L字线去激活。
接着,顺序地输入激活命令ACT和与相邻于第L字线的字线相对应的地址L+1及L-1。在图2中,输入第二激活命令ACT和地址L+1,且输入第三激活命令ACT和地址L-1。因此,顺序地激活存储器的第L+1字线和第L-1字线。此外,地址L+1和地址L-1的输入次序可以改变。
当完成了用于激活与第L字线相邻的字线的操作时,存储器通过与MRS命令一起从存储器控制器输入的第二特定地址组合而从特殊刷新模式退出。
当激活字线时,刷新与字线连接的存储器单元的数据。因此,在特殊刷新模式中,激活与对应于过度地址的字线相邻的字线,使得可以实质上防止发生因字线干扰导致的数据降级。
为了执行上述特殊刷新操作,需要检测过度地址。
图3是说明根据本发明的一个实施例的存储系统的配置图。
如图3所示,存储系统包括存储器310和存储器控制器320。存储器310包括:第一单元阵列CA1,所述第一单元阵列CA1配置成包括与第一字线WL1至第N字线WLN连接的多个第一存储器单元(未在图3中示出);以及第二单元阵列CA2,所述第二单元阵列CA2配置成包括与第一字线WL1至第N字线WLN连接的多个第二存储器单元(未在图3中示出)。所述多个第二存储器单元之中的与第一字线WL1至第N字线WLN中的相应字线连接的组储存所述相应字线的激活次数。当第一字线WL1至第N字线WLN之中的相应字线的激活次数等于或大于给定参考值时,存储器310产生警示信号ALERT。存储器控制器320配置成在特殊刷新模式中将与激活次数等于或多个给定参考值的字线(在下文中,称作“过度激活的字线”)相对应的过度地址和具有与过度地址相邻的值的一个或更多个相邻地址施加至存储器310。例如,当过度地址为“5”时,相邻值地址为“4”或“6”。
存储器控制器320配置成将命令信号输入至存储器310,其中命令信号包括芯片选择信号CSB、激活信号ACTB、行地址选通信号RASB、列地址选通信号CASB、以及写入使能信号WEB。从存储器控制器320施加特定命令至存储器310表示命令信号CSB、ACTB、RASB、CASB和WEB的组合对应于特定命令。例如,从存储器控制器320施加激活命令至存储器310表示从存储器控制器320施加至存储器310的命令信号CSB、ACTB、RASB、CASB和WEB的组合对应于激活命令。存储器310中所包括的命令译码器(未在图3中示出)配置成对命令信号CSB、ACTB、RASB、CASB以及WEB译码且配置成产生存储器310的内部命令。此外,存储器控制器320除了命令信号CSB、ACTB、RASB、CASB以及WEB之外还将地址ADD<0:A>、数据DATA等施加至存储器310以用于存储器310的操作。
在下文中,特殊刷新模式表示激活与过度激活的字线相邻的字线且使与相邻于过度激活字线的字线连接的多个存储器单元的数据刷新的操作模式。
将参照图3描述存储系统。
第一单元阵列CA1包括与第一字线WL1至第N字线WLN连接的多个第一存储器单元(未在图3中示出)。第一存储器单元用来储存输入至存储器310/从存储器310输出的一般数据。此外,第二单元阵列CA2包括与第一字线WL1至第N字线WLN连接的多个第二存储器单元(未在图3中示出)。第二存储器单元储存第一字线WL1至第N字线WLN之中的相应字线的激活次数。例如,与第K字线WLK连接的多个第二存储器单元储存第K字线WLK的激活次数。
在下文中,将提供对一种方法的描述,在此方法中,存储器310将第一字线WL1至第N字线WLN的激活次数储存在第二单元阵列CA2中,且更新储存在第二单元阵列CA2中的值。
存储器310对从存储器控制器320施加的命令信号CSB、ACTB、RASB、CASB以及WEB译码,并且产生用于激活字线的激活命令、用于对字线预充电的预充电命令、用于执行存储器单元的刷新操作的刷新命令、用于读取存储器单元的数据的读取命令、用于将数据写入存储器单元中的写入命令、用于设定模式电阻器组的MRS命令(模式电阻器组命令)等。
存储器310更新与激活的字线连接的多个第二存储器单元中所储存的值。(1)在响应于激活命令激活与地址ADD<0:A>相对应的字线的情况下,存储器310增加与对应于地址ADD<0:A>的字线连接的多个第二存储器单元中所储存的值。(2)在执行刷新操作或特殊刷新操作的同时激活字线的情况下,存储器310将与激活的字线连接的多个第二存储器单元中所储存的值初始化。初始化表示储存在所述多个第二存储器单元中的字线的激活次数为“0”。
(1)增加储存在多个第二存储器单元中的值的情况
为了执行图2中所描述的特殊刷新操作,由于需要检测过度地址,故对响应于激活命令而激活的每个字线的激活次数进行计数。因此,当响应于激活命令激活对应于地址ADD<0:A>的字线时,存储器310增加储存在与激活的字线连接的多个第二存储器单元中的值。
更详细地,由于与激活的字线连接的多个第一存储器单元和多个第二存储器单元电连接至与所述多个第一存储器单元和所述多个第二存储器单元相对应的位线BL,因此在与激活的字线和位线连接的存储器单元之间传送数据。存储器310将从与响应于激活命令而激活的字线连接的所述多个第二存储器单元输出的值增加“1”,且将增加的值储存在与响应于激活命令而激活的字线连接的所述多个第二存储器单元中。因此,每当响应于激活命令而激活字线时,与激活的字线连接的多个第二存储器单元中所储存的值都增加“1”。
此外,当与激活的字线连接的多个第二存储器单元中所储存的值等于或多于给定参考值时,存储器310激活警示信号ALERT,警示信号ALERT警示特殊刷新操作的必要性。当警示信号ALERT激活时,存储器310可以储存施加至存储器310的地址ADD<0:A>。
当警示信号ALERT激活时,存储器控制器320可以控制存储器310以便执行图2中所描述的特殊刷新操作。存储器控制器320可允许存储器310在警示信号ALERT激活时立即进入特殊刷新模式,或可允许存储器310在警示信号ALERT激活且经过预定时间之后进入特殊刷新模式。从存储器310进入特殊刷新模式的时间点至存储器310从特殊刷新模式退出的时间点,存储器310在特殊刷新模式中操作。
(2)初始化储存在多个第二存储器单元中的值的情况
在存储器310正执行刷新操作时,当包括在存储器310中且与第一字线WL1至第N字线WLN连接的多个第一存储器单元刷新时,需要从开始就对每个字线的激活次数进行计数且检测激活超过参考次数的字线。此外,当激活特定字线超过参考次数且对与特定字线相邻的字线执行特殊刷新操作时,需要从开始对特定字线的激活次数进行计数并且检测激活超过参考次数的字线。因此,当与经由刷新操作或特殊刷新操作而激活的字线连接的多个第一存储器单元刷新时,存储器310初始化储存在与激活的字线中的一些字线连接的多个第二存储器单元中的值。初始化与刷新操作中激活的字线连接的多个第二存储器单元中所储存的值的原因在于,在刷新操作中多个字线被顺序地激活,与激活的字线相邻的字线被直接地激活,且因此与相邻字线连接的多个第一存储器单元的数据被刷新。
更详细地,存储器310将从与在刷新操作中激活的字线连接的多个第二存储器单元输出的值初始化为“0”,且将初始化的值储存在与激活的字线连接的多个第二存储器单元中。此外,存储器310将从与在特殊刷新操作中的上述“补偿循环”中被初次激活的字线(对应于过度地址的字线)连接的多个第二存储器单元输出的值初始化为“0”,且将初始化的值储存在与激活的字线连接的多个第二存储器单元中。
将参照图3描述在特殊刷新模式中的存储系统的操作。
当警示信号ALERT激活时,存储器控制器320通过命令信号CSB、ACTB、RASB以及WEB和地址ADD<0:A>的组合而允许存储器310进入特殊刷新模式。在存储器310进入特殊刷新模式之后,存储器控制器320连同激活命令ACT顺序地施加过度地址L,以及与与对应于过度地址L的字线相邻的字线的相对应的地址L+1和L-1。存储器310响应于激活命令ACT而激活对应于地址“L”、“L+1”和“L-1”的第L字线WLL、第L+1字线WLL+1及第L-1字线WLL-1。当完成特殊刷新操作时,存储器控制器320通过命令信号CSB、ACTB、RASB和WEB以及地址ADD<0:A>的组合而允许存储器310从特殊刷新模式退出。
根据本发明的存储系统使用与每个字线连接的存储器单元储存相应字线的激活次数,由此最小化包括用于计数每个字线的激活次数的配置所需要的区域。相比于本发明,当提供对应于每个字线的计数器以便计数每个字线的激活次数时,不管计数器的配置如何都需要大的区域。此外,存储系统检测激活超过参考次数的字线且使能图2中所描述的特殊刷新操作,由此解决因字线干扰而发生的问题。
图4是说明根据本发明的另一个实施例的存储器310的配置图。
如图4所示,存储器310包括第一单元阵列CA1、第二单元阵列CA2、激活次数更新单元410、警示信号发生单元420、以及地址储存单元430。第一单元阵列CA1配置成包括与第一字线WL1至第N字线WLN连接的多个第一存储器单元C1。第二单元阵列CA2配置成包括多个第二存储器单元C2,所述多个第二存储器单元C2与第一字线WL1至第N字线WLN连接且储存第一字线WL1至第N字线WLN中的与所述多个第二存储器单元C2连接的激活的字线的激活次数。激活次数更新单元410配置成更新与第一字线WL1至第N字线WLN之中的激活的字线连接的多个第二存储器单元C2中所储存的值。警示信号发生单元420配置成在与对应于地址ADD<0:A>的字线连接的多个第二存储器单元C2中所储存的所述对应于地址ADD<0:A>的字线的激活次数等于或多于给定参考值时,激活警示信号ALERT。地址储存单元430配置成在警示信号ALERT激活时储存地址ADD<0:A>。
此外,存储器310包括命令译码器440、行控制单元450、以及列控制单元460。命令译码器440配置成对从存储器控制器320输入的命令信号CSB、ACTB、RASB、CASB以及WEB进行译码,并且产生激活命令ACT、预充电命令(未在图4中示出)、刷新命令REF、读取命令(未在图4中示出)、以及写入命令(未在图4中示出)、MRS命令(未在图4中示出)等。行控制单元450配置成控制与每个存储器单元连接的位线BL,以及控制单元阵列CA1和CA2的行操作。列控制单元460配置成控制第一单元阵列CA1的列操作。
将参照图4描述存储器310。
输入至存储器310/从存储器310输出的数据储存在第一单元阵列CA1中,且第一字线WL1至第N字线WLN的激活次数储存在第二单元阵列CA2中。当施加激活命令ACT、刷新命令REF等时,行控制单元450执行用于激活第一字线WL1至第N字线WLN中的一个或更多个的操作。列控制单元460执行为了从与激活字线连接的多个第一存储器单元读取数据或将数据写入与激活字线连接的多个第一存储器单元中所需的操作。由于用于从第一单元阵列CA1读取数据或将数据写入第一单元阵列CA1中的操作在本领域是公知的,且并不与本发明直接有关,故将省略其描述。
激活次数更新单元410更新与激活的字线连接的多个第二存储器单元中所储存的值。(1)当响应于激活命令激活对应于地址ADD<0:A>的字线时,激活次数更新单元410更新与对应于地址ADD<0:A>的字线连接的多个第二存储器单元中所储存的值。(2)当在正执行刷新操作或特殊刷新操作时字线激活时,激活次数更新单元410初始化与激活的字线连接的多个第二存储器单元中所储存的值。初始化表示使储存在多个第二存储器单元中的字线的激活次数为“0”。
(1)增加储存在多个第二存储器单元中的值的情况
在施加激活命令ACT且经过预定时间(第一时间)之后,激活次数更新单元410读取与响应于激活命令ACT而激活的字线连接的多个第二存储器单元中所储存的值。接下来,激活次数更新单元410将读取值增加“1”且将最终增加的值写入与激活的字线连接的多个第二存储器单元中。
(2)初始化储存在多个第二存储器单元中的值的情况
在存储器310执行刷新操作时,激活次数更新单元410读取与响应于刷新命令REF而激活的字线连接的多个第二存储器单元中所储存的值。接下来,激活次数更新单元410将读取值初始化为初始值(例如,“0”),且将初始值写入与激活的字线连接的多个第二存储器单元C2中。此外,在存储器310执行特殊刷新操作时,激活次数更新单元410读取与响应于激活命令ACT而激活的字线连接的多个第二存储器单元中所储存的值。接下来,激活次数更新单元410将读取值初始化为初始值(例如,“0”),且将初始值写入与激活的字线连接的多个第二存储器单元C2中。
对于上述操作,激活次数更新单元410包括传送信号发生单元411以及储存值更新单元412。
传送信号发生单元411配置成响应于激活命令ACT或刷新命令REF而激活第一传送信号SELF_RD,且在第一传送信号SELF_RD激活且经过预定时间之后激活第二传送信号SELF_WT。
更详细地,传送信号发生单元411在从命令译码器440施加激活命令ACT或刷新命令REF的时间点起经过第一时间之后,将第一传送信号SELF_RD激活。第一时间可以是tRCD(Ras至Cas延迟,其为在RAS信号激活之后将位线BL的电荷充分地分布且位线感测放大器放大位线的数据所花费的时间)。接下来,传送信号发生单元411在从第一传送信号SELF_RD激活的时间点起经过第二时间之后激活第二传送信号SELF_WT。第二时间可以是直到从与激活的字线连接的多个第二存储器单元C2输出的值被储存值更新单元412完全更新为止所需的时间。
针对此操作,传送信号发生单元411包括第一传送信号发生单元411A和第二传送信号发生单元411B。第一传送信号发生单元411A配置成将激活命令ACT或刷新命令REF延迟第一时间且产生第一传送信号SELF_RD。第二传送信号发生单元411B配置成将第一传送信号SELF_RD延迟第二时间且产生第二传送信号SELF_WT。第一传送信号发生单元411A和第二传送信号发生单元411B可与时钟信号同步地延迟它们的输入或可在不与时钟信号同步的情况下延迟它们的输入。
储存值更新单元412配置成响应于第一传送信号SELF_RD而接收从与激活的字线连接的多个第二存储器单元C2输出的值,以更新接收的值,且响应于第二传送信号SELF_WT而将更新值传送至与激活的字线连接的多个第二存储器单元C2。此外,CNT_OUT<0:N>表示从与激活字线连接的多个第二存储器单元C2输出且传送至储存值更新单元412的值,且CNT_IN<0:N>表示传送至储存值更新单元412且输入至与激活的字线连接的多个第二存储器单元C2的值。
更详细地,(1)在响应于激活命令ACT而激活对应于地址ADD<0:A>的字线的情况下,当响应于第一传送信号SELF_RD而传送从与激活的字线连接的多个第二存储器单元C2输出的值时,储存值更新单元412将此值增加“1”。接着,当第二传送信号SELF_WT激活时,储存值更新单元412将增加的值传送至与激活的字线连接的多个第二存储器单元C2。
(2)储存值更新单元412初始化从与在刷新操作或特殊刷新操作中所激活的字线连接的多个第二存储器单元C2输出的值,且将初始化的值传送至与激活的字线连接的多个第二存储器单元C2。
在刷新命令REF在刷新操作中激活且经过预定时间之后,当第一传送信号SELF_RD激活时,储存值更新单元412接收从与激活的字线连接的多个第二存储器单元C2输出的值。此时,储存值更新单元412将响应于激活了“tRFC”(其为一个循环的刷新时间)的刷新信号REFPW而传送的值初始化为初始值。然后,当第二传送信号SELF_WT激活时,储存值更新单元412将初始值传送至与激活的字线连接的多个第二存储器单元C2。
在特殊刷新操作中响应于激活命令ACT而激活对应于地址ADD<0:A>的字线的情况下,当在激活命令ACT激活且经过预定时间之后激活第一传送信号SELF_RD时,储存值更新单元412接收从与字线连接的多个第二存储器单元C2输出的值。此时,储存值更新单元412将响应于特殊刷新操作中所激活的特殊刷新信号TRREN而传送的值初始化为初始值。然后,当激活第二传送信号SELF_WT时,储存值更新单元412将初始值传送至与激活的字线连接的多个第二存储器单元C2。
当由储存值更新单元412增加或更新的值储存在与激活的字线连接的多个第二存储器单元C2中时,用于对字线的激活次数进行计数的操作完成。
警示信号发生单元420配置成比较CNT_POST<0:N>与关于参考次数的信息CNT_REF<0:N>,且产生警示信号ALERT。CNT_REF<0:N>表示在被储存值更新单元412更新之前的值,且CNT_POST<0:N>表示在被储存值更新单元412更新之后的值。稍后将参照图5来描述这些值的内容。当CNT_POST<0:N>等于或多于关于参考次数的信息CNT_REF<0:N>(或CNT_POST<0:N>大于关于参考次数的信息CNT_REF<0:N>)时,由于对应于地址ADD<0:A>的字线的激活次数等于或大于给定的参考值,故警示信号发生单元420激活警示信号ALERT以便通知因字线干扰而发生的数据降级的可能性。当CNT_POST<0:N>小于关于参考次数的信息CNT_REF<0:N>时,警示信号发生单元420将警示信号ALERT去激活。关于参考次数的信息CNT_REF<0:N>可以是存储器310中预设的值或从存储器310的外部输入的值。可以根据操作环境、存储器的性能等来不同地设定此值。
警示信号ALERT可传送至存储器控制器320,其中存储器控制器320可以控制存储器310以在警示信号ALERT激活时直接执行特殊刷新操作,或可以控制存储器310以在警示信号ALERT激活且经过预定时间之后直接执行特殊刷新操作。
地址储存单元430配置成在警示信号ALERT激活时储存地址ADD<0:A>。即,当警示信号ALERT激活时,地址储存单元430储存与当前激活的字线相对应的地址ADD<0:A>。警示信号ALERT的激活表示与当前激活的字线相对应的地址ADD<0:A>对应于上述过度地址。当执行特殊刷新操作时,由于存储器控制器320需要过度地址,因此存储器310可将过度地址储存在地址储存单元430中且根据必要性将过度地址传送至存储器控制器320。
根据本发明的存储器使用与每个字线连接的存储器单元储存相应字线的激活次数,由此最小化包括用于计数每个字线的激活次数的配置所需要的区域。此外,在刷新操作或特殊刷新操作中,将计数的字线的激活次数初始化,使得可以从开始就计数字线的激活次数。
图5是图4所示的储存值更新单元412的详细图。
如图5所示,储存值更新单元412包括加法单元520、第一传送单元510、第二传送单元530以及传送控制单元540。加法单元520配置成将输入至其输入端子IN的值增加预定值,且将增加的值输出至其输出端子OUT。第一传送单元510配置成在第一传送信号SELF_RD激活时将从与第一字线WL1至第N字线WLN之中的激活字线连接的多个第二存储器单元C2输出的值CNT_OUT<0:N>传送至加法单元520的输入端子。第二传送单元530配置成在第二传送信号SELF_WT激活时将输出至加法单元520的输出端子的值传送至与第一字线WL1至第N字线WLN之中的激活的字线连接的多个第二存储器单元C2,或在存储器310执行刷新操作时将初始值传送至与第一字线WL1至第N字线WLN之中的激活的字线连接的多个第二存储器单元C2。传送控制单元540配置成响应于第一传送信号SELF_RD和第二传送信号SELF_WT而控制第一传送单元510和第二传送单元530。
将参照图5描述储存值更新单元412。
传送控制单元540配置成响应于第一传送信号SELF_RD和第二传送信号SELF_WT而产生时段信号SELF_WTS和选通信号SELF_YI。时段信号SELF_WTS表示与当前激活的字线连接的多个第二存储器单元的值输出的时段,或在多个第二存储器单元中储存更新值的时段。当时段信号SELF_WTS激活(具有高电平)时,时段信号SELF_WTS表示更新值储存在多个第二存储器单元中的时段。当时段信号SELF_WTS被去激活(具有低电平)时,时段信号SELF_WTS表示与激活的字线连接的多个第二存储器单元的值输出的时段。传送控制单元540在第一传送信号SELF_RD激活时将时段信号SELF_WTS去激活,且在第二传送信号SELF_WT激活时激活时段信号SELF_WTS。此外,当第一传送信号SELF_RD或第二传送信号SELF_WT激活时,传送控制单元540激活选通信号SELF_YI预定的时段。
当第一传送信号SELF_RD激活时,第一传送单元510将从与激活的字线连接的多个第二存储器单元C2输出的值CNT_OUT<0:N>传送作为CNT_REF<0:N>,CNT_REF<0:N>是加法单元520的输入端子的信号。更详细地,第一传送单元510响应于时段信号SELF_WTS和选通信号SELF_YI而将从与激活的字线连接的多个第二存储器单元C2输出的值CNT_OUT<0:N>传送作为CNT_REF<0:N>,CNT_REF<0:N>是加法单元520的输入端子的信号。在时段信号SELF_WTS去激活时选通信号SELF_YI激活的情况下,第一传送单元510将从与激活的字线连接的多个第二存储器单元C2输出的值CNT_OUT<0:N>传送作为CNT_REF<0:N>,CNT_REF<0:N>是加法单元520的输入端子的信号。
加法单元520通过将输入至其输入端子的CNT_REF<0:N>的值加上预定值来产生值CNT_POST<0:N>,且将值CNT_POST<0:N>输出至其输出端子。加法单元520可以是产生将输入值加“1”而获得的值的一般加法器。
当第二传送信号SELF_WT激活时,第二传送单元530将输出至加法单元520的输出端子的值CNT_POST<0:N>(即,相加的值)传送作为CNT_IN<0:N>,或初始化CNT_IN<0:N>。在图4中所描述的两个信号“REFPW”和“TRREN”去激活的情况下,当时段信号SELF_WTS激活时,如果选通信号SELF_YI激活,则第二传送单元530将通过加法单元520相加的值CNT_POST<0:N>传送作为CNT_IN<0:N>。同时,在两个信号“REFPW”和“TRREN”中的一个激活的情况下,当时段信号SELF_WTS激活时,如果选通信号SELF_YI激活,则第二传送单元530初始化CNT_IN<0:N>。
将再次参照图4描述根据本发明的一个实施例的单元阵列。
如图4所示,单元阵列CA1和CA2包括:第一区域CA1,所述第一区域CA1包括与第一字线WL1至第N字线WLN连接的多个第一存储器单元C1;以及第二区域CA2,所述第二区域CA2包括多个第二存储器单元C2,所述多个第二存储器单元C2与第一字线WL1至第N字线WLN连接且储存第一字线WL1至第N字线WLN中的与所述多个第二存储器单元C2连接的字线的激活次数。
如图3和图4中所描述,当施加激活命令ACT时,储存在与第一字线WL1至第N字线WLN之中的激活字线连接的多个第二存储器单元C2中的值被增加“1”。此外,当执行刷新操作或特殊刷新操作时,将与第一字线WL1至第N字线WLN中的激活的字线连接的多个第二存储器单元C2中所储存的值初始化为“0”。
根据本发明的单元阵列使用包括在单元阵列的第二区域CA2中的多个第二存储器单元C2以便储存每个字线的激活次数,且储存第一字线WL1至第N字线WLN之中的与所述多个第二存储器单元C2连接的字线的激活次数。每当与所述多个第二存储器单元C2连接的字线激活时,所述多个第二存储器单元C2输出储存的值。因此,由于其仅必须增加或初始化在字线激活时输出的值且再次储存值,故可以经由简单的配置和操作来计数和储存每个字线的激活次数。
虽然已参照具体的实施例描述了本发明,但对于本领域技术人员而言显然的是,在不脱离所附权利要求所限定的本发明的精神和范围的前提下可以进行各种变化和修改。
通过以上实施例可以看出,本申请提供了以下的技术方案。
技术方案1.一种存储器,包括:
第一单元阵列,所述第一单元阵列配置成包括与多个字线连接的多个第一存储器单元;
第二单元阵列,所述第二单元阵列配置成包括与所述多个字线连接的多个第二存储器单元,其中所述多个第二存储器单元中的与字线连接的组储存字线的激活次数;以及
激活次数更新单元,所述激活次数更新单元配置成更新所述多个第二存储器单元之中的与所述多个字线中的激活的字线连接的所述组中所储存的值。
技术方案2.如技术方案1所述的存储器,其中,所述激活次数更新单元配置成响应于每个激活命令而增加所述多个第二存储器单元之中的与所述激活的字线连接的所述组中所储存的值。
技术方案3.如技术方案1所述的存储器,其中,所述激活次数更新单元配置成在执行刷新操作时,初始化所述多个第二存储器单元之中的与所述激活的字线连接的所述组中所储存的值。
技术方案4.如技术方案1所述的存储器,其中,所述激活次数更新单元配置成在执行特殊刷新操作时,初始化所述多个第二存储器单元之中的与所述激活的字线连接的所述组中所储存的值。
技术方案5.如技术方案1所述的存储器,还包括:
警示信号发生单元,所述警示信号发生单元配置成在所述多个第二存储器单元之中的与所述激活的字线连接的所述组中所储存的值等于或大于给定参考值时将警示信号激活。
技术方案6.如技术方案5所述的存储器,还包括:
地址储存单元,所述地址储存单元配置成在所述警示信号激活时储存与所述激活的字线相对应的地址。
技术方案7.一种存储器,包括:
第一单元阵列,所述第一单元阵列配置成包括与多个字线连接的多个第一存储器单元;
第二单元阵列,所述第二单元阵列配置成包括与所述多个字线连接的多个第二存储器单元,其中所述多个第二存储器单元之中的与字线连接的组储存字线的激活次数;
传送信号发生单元,所述传送信号发生单元配置成响应于激活命令或刷新命令而激活第一传送信号,且在所述第一传送信号激活且经过预定时间之后激活第二传送信号;以及
储存值更新单元,所述储存值更新单元配置成响应于所述第一传送信号而接收和增加所述多个第二存储器单元之中的与所述多个字线中的激活的字线连接的所述组中所储存的值,且响应于所述第二传送信号而将所述增加的值传送且更新至所述多个第二存储器单元中的所述组。
技术方案8.如技术方案7所述的存储器,其中,所述储存值更新单元配置成在执行刷新操作时将初始值传送且更新至所述多个第二存储器单元之中的与所述激活的字线连接的所述组。
技术方案9.如技术方案7所述的存储器,其中,所述储存值更新单元配置成当所述存储器在特殊刷新操作中操作时,将初始值传送且更新至所述多个第二存储器单元之中的与所述激活的字线连接的所述组。
技术方案10.如技术方案8所述的存储器,其中,所述储存值更新单元包括:
加法单元,所述加法单元配置成将输入至输入端子的值增加预定值且将所述增加的值输出至输出端子;
第一传送单元,所述第一传送单元配置成在所述第一传送信号激活时将从所述多个第二存储器单元之中的与所述激活的字线连接的所述组输出的值传送至所述加法单元的输入端子;以及
第二传送单元,所述第二传送单元配置成当所述第二传送信号激活时将输出至所述加法单元的输出端子的值传送至所述多个第二存储器单元之中的与所述激活的字线连接的所述组,或在执行刷新操作时将初始值传送至所述多个第二存储器单元之中的与所述激活的字线连接的所述组。
技术方案11.如技术方案7所述的存储器,其中,所述传送信号发生单元配置成在所述激活命令或所述刷新命令施加时在经过第一时间之后激活所述第一传送信号,且在所述第一传送信号激活时在经过第二时间之后激活所述第二传送信号。
技术方案12.如技术方案11所述的存储器,其中,所述传送信号发生单元包括:
第一传送信号发生单元,所述第一传送信号发生单元配置成将所述激活命令或所述刷新命令延迟所述第一时间以产生所述第一传送信号;以及
第二传送信号发生单元,所述第二传送信号发生单元配置成将所述第一传送信号延迟所述第二时间以产生所述第二传送信号。
技术方案13.如技术方案12所述的存储器,其中,所述第一传送信号发生单元和所述第二传送信号发生单元配置成分别与时钟信号同步地执行延迟操作。
技术方案14.如技术方案7所述的存储器,还包括:
警示信号发生单元,所述警示信号发生单元配置成当所述多个第二存储器单元之中的与所述激活的字线连接的所述组中的值等于或大于给定参考值时激活警示信号。
技术方案15.如技术方案14所述的存储器,还包括:
地址储存单元,所述地址储存单元配置成在所述警示信号激活时储存地址。
技术方案16.一种存储系统,包括:
存储器,所述存储器配置成包括第一单元阵列和第二单元阵列,所述第一单元阵列包括与多个字线连接的多个第一存储器单元,所述第二单元阵列包括与所述多个字线连接的多个第二存储器单元,其中所述多个第二存储器单元之中的与相应字线连接的组储存字线的激活次数,且所述存储器配置成在所述字线的激活次数等于或大于给定参考值时产生警示信号;以及
存储器控制器,所述存储器控制器配置成在特殊刷新模式中将过度地址和具有与所述过度地址相邻的值的一个或更多个相邻地址施加至所述存储器,其中所述过度地址与激活次数等于或大于给定的参考值的字线相对应。
技术方案17.如技术方案16所述的存储系统,其中,所述存储器控制器配置成在所述警示信号激活时允许所述存储器进入所述特殊刷新模式。
技术方案18.如技术方案16所述的存储系统,其中,所述存储器包括:
激活次数更新单元,所述激活次数更新单元配置成更新储存在所述多个第二存储器单元之中的与激活的字线连接的所述组中的值;
警示信号发生单元,所述警示信号发生单元配置成当所述多个第二存储器单元之中的与所述激活的字线连接的所述组中所储存的值等于或大于所述给定参考值时,将警示信号激活;以及
地址储存单元,所述地址储存单元配置成在所述警示信号激活时储存与所述激活的字线相对应的地址。
技术方案19.如技术方案18所述的存储系统,其中,所述激活次数更新单元配置成响应于每个激活命令而增加储存在所述多个第二存储器单元之中的与对应于所述地址的所述激活的字线连接的所述组中的值。
技术方案20.如技术方案18所述的存储系统,其中,所述激活次数更新单元配置成在刷新模式中初始化所述多个第二存储器单元之中的与所述激活的字线连接的所述组中所储存的值。
技术方案21.如技术方案18所述的存储系统,其中,所述激活次数更新单元配置成在所述特殊刷新模式中初始化所述多个第二存储器单元之中的与所述激活的字线连接的所述组中所储存的值。
技术方案22.如技术方案16所述的存储系统,其中,所述存储器配置成响应于所述激活命令、所述过度地址及所述一个或更多个相邻地址中的至少一者,而将与激活次数等于或大于给定的参考值的字线相邻的一个或更多个相邻字线激活。
技术方案23.一种单元阵列,包括:
第一区域,所述第一区域配置成包括第一单元阵列,所述第一单元阵列包括与多个字线连接的多个第一存储器单元;以及
第二区域,所述第二区域配置成包括与所述多个字线连接的多个第二存储器单元,其中所述多个第二存储器单元之中的与字线连接的组储存字线的激活次数。
技术方案24.一种存储器,包括:
多个第一存储器单元,所述多个第一存储器单元配置成对应于多个字线和第一列组,且配置成储存读取/写入数据;以及
多个第二存储器单元,所述多个第二存储器单元配置成对应于所述多个字线和第二列组,且配置成储存与相应字线的激活次数相对应的值。

Claims (16)

1.一种存储器,包括:
第一单元阵列,所述第一单元阵列配置成包括与多个字线连接的多个第一存储器单元;
第二单元阵列,所述第二单元阵列配置成包括与所述多个字线连接的多个第二存储器单元,其中所述多个第二存储器单元之中的与字线连接的组储存字线的激活次数;
传送信号发生单元,所述传送信号发生单元配置成响应于激活命令或刷新命令而激活第一传送信号,且在所述第一传送信号激活且经过预定时间之后激活第二传送信号;以及
储存值更新单元,所述储存值更新单元配置成响应于所述第一传送信号而接收和增加所述多个第二存储器单元之中的与所述多个字线中的激活的字线连接的所述组中所储存的值,且响应于所述第二传送信号而将所述增加的值传送且更新至所述多个第二存储器单元中的所述组。
2.如权利要求1所述的存储器,其中,所述储存值更新单元配置成在执行刷新操作时将初始值传送且更新至所述多个第二存储器单元之中的与所述激活的字线连接的所述组。
3.如权利要求1所述的存储器,其中,所述储存值更新单元配置成当所述存储器在特殊刷新操作中操作时,将初始值传送且更新至所述多个第二存储器单元之中的与所述激活的字线连接的所述组。
4.如权利要求2所述的存储器,其中,所述储存值更新单元包括:
加法单元,所述加法单元配置成将输入至输入端子的值增加预定值且将所述增加的值输出至输出端子;
第一传送单元,所述第一传送单元配置成在所述第一传送信号激活时将从所述多个第二存储器单元之中的与所述激活的字线连接的所述组输出的值传送至所述加法单元的输入端子;以及
第二传送单元,所述第二传送单元配置成当所述第二传送信号激活时将输出至所述加法单元的输出端子的值传送至所述多个第二存储器单元之中的与所述激活的字线连接的所述组,或在执行刷新操作时将初始值传送至所述多个第二存储器单元之中的与所述激活的字线连接的所述组。
5.如权利要求1所述的存储器,其中,所述传送信号发生单元配置成在所述激活命令或所述刷新命令施加时在经过第一时间之后激活所述第一传送信号,且在所述第一传送信号激活时在经过第二时间之后激活所述第二传送信号。
6.如权利要求5所述的存储器,其中,所述传送信号发生单元包括:
第一传送信号发生单元,所述第一传送信号发生单元配置成将所述激活命令或所述刷新命令延迟所述第一时间以产生所述第一传送信号;以及
第二传送信号发生单元,所述第二传送信号发生单元配置成将所述第一传送信号延迟所述第二时间以产生所述第二传送信号。
7.如权利要求6所述的存储器,其中,所述第一传送信号发生单元和所述第二传送信号发生单元配置成分别与时钟信号同步地执行延迟操作。
8.如权利要求1所述的存储器,还包括:
警示信号发生单元,所述警示信号发生单元配置成当所述多个第二存储器单元之中的与所述激活的字线连接的所述组中的值等于或大于给定参考值时激活警示信号。
9.如权利要求8所述的存储器,还包括:
地址储存单元,所述地址储存单元配置成在所述警示信号激活时储存地址。
10.一种存储系统,包括:
存储器,所述存储器配置成包括第一单元阵列和第二单元阵列,所述第一单元阵列包括与多个字线连接的多个第一存储器单元,所述第二单元阵列包括与所述多个字线连接的多个第二存储器单元,其中所述多个第二存储器单元之中的与相应字线连接的组储存字线的激活次数,且所述存储器配置成在所述字线的激活次数等于或大于给定参考值时产生警示信号;以及
存储器控制器,所述存储器控制器配置成在特殊刷新模式中将过度地址和具有与所述过度地址相邻的值的一个或更多个相邻地址施加至所述存储器,其中所述过度地址与激活次数等于或大于给定的参考值的字线相对应。
11.如权利要求10所述的存储系统,其中,所述存储器控制器配置成在所述警示信号激活时允许所述存储器进入所述特殊刷新模式。
12.如权利要求10所述的存储系统,其中,所述存储器包括:
激活次数更新单元,所述激活次数更新单元配置成更新储存在所述多个第二存储器单元之中的与激活的字线连接的所述组中的值;
警示信号发生单元,所述警示信号发生单元配置成当所述多个第二存储器单元之中的与所述激活的字线连接的所述组中所储存的值等于或大于所述给定参考值时,将警示信号激活;以及
地址储存单元,所述地址储存单元配置成在所述警示信号激活时储存与所述激活的字线相对应的地址。
13.如权利要求12所述的存储系统,其中,所述激活次数更新单元配置成响应于每个激活命令而增加储存在所述多个第二存储器单元之中的与对应于所述地址的所述激活的字线连接的所述组中的值。
14.如权利要求12所述的存储系统,其中,所述激活次数更新单元配置成在刷新模式中初始化所述多个第二存储器单元之中的与所述激活的字线连接的所述组中所储存的值。
15.如权利要求12所述的存储系统,其中,所述激活次数更新单元配置成在所述特殊刷新模式中初始化所述多个第二存储器单元之中的与所述激活的字线连接的所述组中所储存的值。
16.如权利要求10所述的存储系统,其中,所述存储器配置成响应于激活命令、所述过度地址及所述一个或更多个相邻地址中的至少一者,而将与激活次数等于或大于给定的参考值的字线相邻的一个或更多个相邻字线激活。
CN201310393081.1A 2012-09-20 2013-09-02 单元阵列、存储器以及包括存储器的存储系统 Active CN103680595B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2012-0104745 2012-09-20
KR1020120104745A KR102003894B1 (ko) 2012-09-20 2012-09-20 셀 어레이, 메모리 및 이를 포함하는 메모리 시스템

Publications (2)

Publication Number Publication Date
CN103680595A CN103680595A (zh) 2014-03-26
CN103680595B true CN103680595B (zh) 2018-05-04

Family

ID=50274334

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201310393081.1A Active CN103680595B (zh) 2012-09-20 2013-09-02 单元阵列、存储器以及包括存储器的存储系统

Country Status (4)

Country Link
US (2) US9275716B2 (zh)
KR (1) KR102003894B1 (zh)
CN (1) CN103680595B (zh)
TW (1) TWI611421B (zh)

Families Citing this family (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9190131B2 (en) * 2012-12-20 2015-11-17 SK Hynix Inc. Memory and memory system including the same
US9449671B2 (en) * 2013-03-15 2016-09-20 Intel Corporation Techniques for probabilistic dynamic random access memory row repair
US9202547B2 (en) 2013-03-15 2015-12-01 Intel Corporation Managing disturbance induced errors
KR20140139849A (ko) 2013-05-28 2014-12-08 에스케이하이닉스 주식회사 메모리 및 이를 포함 하는 메모리 시스템
US9047978B2 (en) 2013-08-26 2015-06-02 Micron Technology, Inc. Apparatuses and methods for selective row refreshes
KR102157769B1 (ko) 2013-10-28 2020-09-18 에스케이하이닉스 주식회사 메모리 시스템 및 이의 동작 방법
KR102182368B1 (ko) * 2013-12-19 2020-11-24 에스케이하이닉스 주식회사 어드레스 검출회로 및 이를 포함하는 메모리
KR102168115B1 (ko) * 2014-01-21 2020-10-20 에스케이하이닉스 주식회사 메모리 및 이를 포함하는 메모리 시스템
KR20160000626A (ko) * 2014-06-25 2016-01-05 에스케이하이닉스 주식회사 메모리 장치
CN105448321B (zh) * 2014-08-20 2018-12-18 华邦电子股份有限公司 存储器的存取方法
KR20160023274A (ko) * 2014-08-22 2016-03-03 에스케이하이닉스 주식회사 메모리 장치 및 이를 포함하는 메모리 시스템
KR102194768B1 (ko) * 2014-09-24 2020-12-23 에스케이하이닉스 주식회사 반도체 메모리 장치 및 반도체 메모리 시스템
KR20160069213A (ko) * 2014-12-08 2016-06-16 에스케이하이닉스 주식회사 반도체 메모리 장치
KR20160119588A (ko) * 2015-04-06 2016-10-14 에스케이하이닉스 주식회사 반도체 메모리 장치
KR20160147517A (ko) * 2015-06-15 2016-12-23 에스케이하이닉스 주식회사 반도체시스템
US9812185B2 (en) * 2015-10-21 2017-11-07 Invensas Corporation DRAM adjacent row disturb mitigation
US10580475B2 (en) 2018-01-22 2020-03-03 Micron Technology, Inc. Apparatuses and methods for calculating row hammer refresh addresses in a semiconductor device
US11152050B2 (en) 2018-06-19 2021-10-19 Micron Technology, Inc. Apparatuses and methods for multiple row hammer refresh address sequences
US11054995B2 (en) * 2018-09-07 2021-07-06 Micron Technology, Inc. Row hammer protection for a memory device
US10770127B2 (en) 2019-02-06 2020-09-08 Micron Technology, Inc. Apparatuses and methods for managing row access counts
US11043254B2 (en) 2019-03-19 2021-06-22 Micron Technology, Inc. Semiconductor device having cam that stores address signals
US11264096B2 (en) 2019-05-14 2022-03-01 Micron Technology, Inc. Apparatuses, systems, and methods for a content addressable memory cell with latch and comparator circuits
US11158364B2 (en) 2019-05-31 2021-10-26 Micron Technology, Inc. Apparatuses and methods for tracking victim rows
US11158373B2 (en) 2019-06-11 2021-10-26 Micron Technology, Inc. Apparatuses, systems, and methods for determining extremum numerical values
US11139015B2 (en) 2019-07-01 2021-10-05 Micron Technology, Inc. Apparatuses and methods for monitoring word line accesses
US10832792B1 (en) 2019-07-01 2020-11-10 Micron Technology, Inc. Apparatuses and methods for adjusting victim data
US11386946B2 (en) 2019-07-16 2022-07-12 Micron Technology, Inc. Apparatuses and methods for tracking row accesses
US10943636B1 (en) 2019-08-20 2021-03-09 Micron Technology, Inc. Apparatuses and methods for analog row access tracking
US10964378B2 (en) 2019-08-22 2021-03-30 Micron Technology, Inc. Apparatus and method including analog accumulator for determining row access rate and target row address used for refresh operation
US11200942B2 (en) 2019-08-23 2021-12-14 Micron Technology, Inc. Apparatuses and methods for lossy row access counting
US11222682B1 (en) 2020-08-31 2022-01-11 Micron Technology, Inc. Apparatuses and methods for providing refresh addresses
US11462291B2 (en) * 2020-11-23 2022-10-04 Micron Technology, Inc. Apparatuses and methods for tracking word line accesses
US11482275B2 (en) 2021-01-20 2022-10-25 Micron Technology, Inc. Apparatuses and methods for dynamically allocated aggressor detection
US11600314B2 (en) 2021-03-15 2023-03-07 Micron Technology, Inc. Apparatuses and methods for sketch circuits for refresh binning
US11664063B2 (en) 2021-08-12 2023-05-30 Micron Technology, Inc. Apparatuses and methods for countering memory attacks
US11688451B2 (en) 2021-11-29 2023-06-27 Micron Technology, Inc. Apparatuses, systems, and methods for main sketch and slim sketch circuit for row address tracking
EP4300499A1 (en) * 2022-06-28 2024-01-03 Samsung Electronics Co., Ltd. Semiconductor memory device

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1132875A (zh) * 1994-11-22 1996-10-09 株式会社日立制作所 半导体装置
US7352642B2 (en) * 2005-06-30 2008-04-01 Kabushiki Kaisha Toshiba Semiconductor memory device
CN101206916A (zh) * 2006-12-22 2008-06-25 富士通株式会社 存储器设备、存储器控制器和存储器系统
CN101405818A (zh) * 2006-03-28 2009-04-08 富士通株式会社 半导体存储器以及测试系统
CN102314948A (zh) * 2010-07-07 2012-01-11 海力士半导体有限公司 非易失性存储器件及其操作方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20080064476A (ko) 2007-01-05 2008-07-09 주식회사 하이닉스반도체 플래쉬 메모리 소자의 소거 횟수 저장 방법
JP2009205724A (ja) * 2008-02-27 2009-09-10 Toshiba Corp 半導体記憶装置
KR101881366B1 (ko) 2012-06-04 2018-07-24 에스케이하이닉스 주식회사 반도체 장치 및 그 동작 방법

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1132875A (zh) * 1994-11-22 1996-10-09 株式会社日立制作所 半导体装置
US7352642B2 (en) * 2005-06-30 2008-04-01 Kabushiki Kaisha Toshiba Semiconductor memory device
CN101405818A (zh) * 2006-03-28 2009-04-08 富士通株式会社 半导体存储器以及测试系统
CN101206916A (zh) * 2006-12-22 2008-06-25 富士通株式会社 存储器设备、存储器控制器和存储器系统
CN102314948A (zh) * 2010-07-07 2012-01-11 海力士半导体有限公司 非易失性存储器件及其操作方法

Also Published As

Publication number Publication date
TW201413733A (zh) 2014-04-01
US9275716B2 (en) 2016-03-01
US20160148668A1 (en) 2016-05-26
TWI611421B (zh) 2018-01-11
US20140078845A1 (en) 2014-03-20
KR20140038246A (ko) 2014-03-28
US9799390B2 (en) 2017-10-24
KR102003894B1 (ko) 2019-07-25
CN103680595A (zh) 2014-03-26

Similar Documents

Publication Publication Date Title
CN103680595B (zh) 单元阵列、存储器以及包括存储器的存储系统
CN112997251B (zh) 具有行锤击地址锁存机构的设备
US11615831B2 (en) Apparatuses and methods for memory mat refresh sequencing
CN104376868B (zh) 存储器和包括其的存储器系统
CN107025927B (zh) 执行锤刷新操作的存储器设备和包括其的存储器系统
US7057961B2 (en) Circuit and method for evaluating and controlling a refresh rate of memory cells of a dynamic memory
WO2020163600A1 (en) Apparatuses and methods for managing row access counts
CN105654983B (zh) 半导体器件及包括半导体器件的存储系统
CN104240745A (zh) 半导体存储装置和包括其的存储系统
KR102003851B1 (ko) 메모리 및 이를 포함하는 메모리 시스템
TW584857B (en) Semiconductor memory
KR100232336B1 (ko) 반도체 기억장치
US20230206980A1 (en) Apparatuses and methods for row hammer counter mat
EP4115422A1 (en) Apparatuses and methods for on-memory pattern matching
CN116978420A (zh) 用于基于存取的刷新操作的设备及方法
US20230206989A1 (en) Apparatuses and methods for row hammer counter mat
US7394716B1 (en) Bank availability indications for memory device and method therefor
US20060044912A1 (en) Method and apparatus for refreshing memory device
KR20220141879A (ko) 온 메모리 패턴 매칭을 인터페이싱하기 위한 장치 및 방법
KR100953607B1 (ko) 반도체 메모리 및 메모리 시스템
CN105845169B (zh) 半导体器件及其驱动方法
CN115374030A (zh) 具有存储器发起的命令插入的存储器以及相关联系统、装置和方法
US20040184337A1 (en) Memory module having a plurality of integrated memory components
WO2009093548A1 (ja) 半導体記憶装置
US11837276B2 (en) Apparatuses and methods for 1T and 2T memory cell architectures

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant