CN1132875A - 半导体装置 - Google Patents

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Abstract

集成于一块半导体芯片上的半导体装置，它包括一个存储单元阵列，多个运算电路和多个数据传送电路。该数据传送电路通过分别给出的读出路径和写入路径在运算电路和存储单元之间传送数据。分别通过读出路径和写入路径，能够在同一时间内分时地从存储单元向运算电路和从运算电路向存储单元传送数据，使得可以更快地完成图象数据处理，而且可以在一旦激活了的字线上连续地处理数据，以此来减少每一个字线的驱动次数，减少功耗。

Description

半导体装置
本发明涉及半导体装置，特别是涉及在一个芯片上实现了高集成存储器和多个运算电路的适于进行数据处理的半导体装置。
在现有技术中，人们知道这样的半导体装置：为了对像图象处理之类的大量的数据进行处理，用把处理器与存储器装在一块电路板上并通过用作专用处理系统以进行高速处理。在该现有例中，由于存储器与处理器可以总线相连，故必须有总线判断处理，而且，当反复进行大量数据的读/运算/写的时候，如图3C所示，读/写以及其切换要占用很多时间，致使数据处理的效率上不去。
此外，作为更先进的现有例，人们知道这样的半导体装置：在同一块芯片上装有多个运算电路和存储单元阵列，并行地读出存诸单元阵列内的一条字线上的存储单元的数据，并行地对此读出来的数据进行运算处理。作为这一类的半导体装置，比如说有相本等人的论文所述的装置。该论文是：“存诸器集成式处理器IMAPLSI的存诸器部分电路方式”，1994年电子情报通信学会春季大会讲演论文集5-261 C-693。
在上述的现有例中，集成有2Mb的SRAM和64个并行运算电路，并使运算电路用SIMD(单指令流多数据流：SingleInstruction sleam Multiple Data steam)方式进行并行运算。在这样的半导体装置中，由于用一条指令使与存储器阵列装在同芯片上的多个运算电路并行运算并使之反复执行，故得以进行各种各样的图象数据处理。在进行这种图象数据处理的时候，虽然进行数据处理所必须的运算本身并不那么难，但由于应当处理的数据量庞大，故必须许多次地重复进行同一运算。
在应用上述装有多个运算电路和存储单元阵列的现有技术的半导体装置对图象数据进行处理时，首先，要读出已写入存储单元中的数据，按着用SIMD式运算电路进行必要的运算，最后，把运算结果写入至存储单元中去。这样的动作要反复地执行。假定读出所需的时间为tr，运算所需的时间为tc，写入所需的时间为tw。在上述现有技术的半导体装置中，设读出、运算、写入这一连串的动作逐次进行，则所需时间总计为(tr＋tc＋tw)，在m次反复进行这一连串动作时，所需时间为m×(tr＋tc＋tw)。
今后，由于半导体制造技术的进展传微细化不断进步。可以期待运算电路的高速动作，所以，如运算内容相同，就可以缩短运算所需的时间tc。
但是，如果采用前边说过的在同一芯片上已经集成了多个运算电路和存储单元阵列的现有技术的半导体装置，则即便是假定随着半导体制造技术的进展微细化不断进步，但对存储单元阵列来说，由于和运算电路的情况相反，越是微细化就越难于从存储单元中取出大量的信息，所以就不大可能缩短读出和写入所需的时间tr和tw。为此，就存在着这样一个问题：在反复进行对从存储单元中读出的数据加以运算处理，然后再写回到同一存储单元中去这种图象数据处理的情况下，数据处理的动作将因读出时间tr和写入时间tw而使速度受到限制。
所以，本发明的目的就是提供一种半导体装置，这种半导体装置在进行像图象处理那样反复进行相同的运算的情况下可谋求数据处理时间的高速化，同时还可以降低功耗。
本发明的另一目的是提供这样一种半导体装置，这种半导体装置是一种多用途的半导体装置，它不仅是图象数据处理专用，还可以作为通常的存储器用于主存储器，或者将之分割成图象数据处理部分和通常的存储器部分来使用。
为了解决前述课题，本发明所涉及的半导体装置的特征是：该半导体装置把，具有配置于多条数据线与多条字线的交叉部位的多个存储单元的存储单元阵列；选择字线中的至少一条以把存储在上述存储单元阵列中的不同的多个存储单元中的信息读出到与字线交叉的不同的多条数据线上来的译码器；至少一个运算电路；在上述运算电路和存储单元阵列之间进行数据传送的数据传送电路；至少控制数据传送电路，译码器和控制运算电路的控制电路集成到一个芯片上，其中，上述数据传送电路分别具有读出路径和写入路径，使得可以在同一时间内至少部分地进行向与上述译码器所选中的字线相交叉的多条数据线中的部分数据线的写入和从另外一部分数据线的读出。
在上述半导体装置中，上述数据传送电路可以具有读出功能和写入功能。上述读出功能选择多条数据线中所需条数的数据线，并把读出到该数据线上的各个数据送往运算电路。上述写入机能与上述读出功能独立地选择上述多条数据线中的所需条数的数据线，并可以该数据线从运算电路向存储单元写入。
此外，上述把读出到数据线上的各个数据送往运算电路的读出功能可由开关实现，这此开关由来自分别设置于读出路径和各数据线之间的上述控制电路的信号进行控制。上述经由数据线把运算结果由运算电路写入存储单元的写入功能可由开关实现，这些开关由来自分别设置于写入路径和各数据线之间的上述控制电路的信号进行控制。
还有，上述数据传送电路若由下述部分构成则比较适宜，这些部分是：把多条数据线分割成每块(block)有所需要数目而构成的多个块；对各块而设置的一条或者一对读出路径以及一条或一对写入路径；分别设于各块之内的各条数据线与各块的读出路径和写入路径之间的开关，这些开关被上述控制电路控制为连向读出路径，写入路径，开路三种连接状态的任何一种。
进而，上述数据传送电路还可以由下述部分构成：把上述各块再分割成每小块有更少数目数据线的小块；同时，分别设于各小块内的各自的数据线与各小块的读出路径一侧及写入路径一侧的开关，这些开关被上述控制电路控制为连接读出路径，写入路径或开路三种连接状态中的任何一种；由上述控制电路进行通/断控制的开关，它们分别设于各小块的上述各读出路径连接线和读出路径之间；由上述控制电路控制为通/断的开关，这些开关分别被设置于各小块的上述各写入路径连接线与写入路径之间。
此外，不管在上述哪一种半导体装置中，都可以构成为使之具有从外部直接存取已存于上述存储单元阵列中的数据的功能。
再有，本发明所涉及的半导体装置的特征是：它具备有：字线、与该字线交叉的第1和第2数据线；分别设于上述字线与上述第1和第2数据线的交点上的第1和第2存储单元；运算电路；连接于该运算电路的输入端上的读出路径；连接于上述运算电路的输出端上的写入路径；使上述第1数据线与上述读出路径或写入路径进行连接的第1开关装置；使上述第2数据线与上述读出路径或者写入路径进行连接的第2开关装置，并在上述字线被激活期间，上述第1开关装置使上述第1数据线与上述读出装置相连，上述第2开关装置使上述第2字线与上述写入路径相连。
若采用本发明所涉及的半导体装置，则在保存数据的存储单元阵列和接受数据并进行运算的运算电路之间，通过采用使数据传送电路分别具有把存储单元的数据送往运算电路的读出路径和把数据从运算电路送往存储单元的写入路径的方法，使得可以在把存储单元阵列的输出传送到运算电路去的同时，把运算电路的输出传送到存储单元阵列中去。就是说，通过读出路径与写入路径独立，使得可以在存储单元阵列与运算电路之间在同一时间内选择各自的数据线部分重叠地进行读出动作和写入动作并分别执行。所以，在反复进行从存储单元读出数据，接着进行运算并将结果写回存储单元中去这样的处理的情况下，由于分别具有写入路径和读出路径，故可以同时进行数据的读出和写入。为此，在m次重复上述一连串处理的情况下，例如通过在运算时间tc之内进行读出和写入，可以视在地把现有技术所必需的处理时间m×(tr＋tc＋tw)缩短为tr＋m×tc＋tw。
此外，分别设于读出路径与各数据线之间的由来自上述控制电路的信号进行控制的开关，通过连接读出路径与数据线，可以把已被出到上述多条数据线中被选的所需条数的数据线上的数据读出到运算电路中去，而分别设于写入路径和各数据线之间的由来自上述控制电路的信号控制的开关，可经由上述多条数据线中被选的所需条数的数据线，把运算结果从运算电路写入存储单元。
此外，上述数据传送电路，通过采用使之由(1)把多条数据线分割成每块各有所需条数而构成的多个块，(2)对各块设置的一条或一对读出路径和一条或一对写入路径，(3)由分别设置于各块内的各条数据线与各块的读出路径与写入路径之间的由控制电路控制为连往读出路径，连往写入路径或开路这三种连接状态之一的开关构成的办法，在能够把来自一个块的数据线连到读出路径上并从存储单元读出数据的同时，能够把同一块内的数据线连到写入路径上把运算电路的运算结果写入到存储单元中去。
还有，上述数据传送电路，在把上述各块分别分割成每块有条数更少的数据线的小块的同时，由分别设于各小块内各条数据线和各小块的读出路径一侧及写入路径一侧的被上述控制电路控制为连接读出路径连接线，写入路径连接线或者开路这三种状态之一的开关，分别设于各小块的上述读出路径连线和读出路径之间的由上述控制电路控制为通/断的开关以及分别设于各小块的上述写入路径连线和写入路径之间的由上述控制电路进行通/断控制的开关构成，使读出路径和写入路径形成分层化，可以减少用于控制开关的信号线数目。
此外，通过具有把存于上述存储单元阵列中的数据从外部直接存取的功能，把本发明所涉及的半导体装置用于图象处理专用的同时，也可根据需要把它用通常的存储器，或者仅仅把存储单元阵列中图象处理所必须数量的存储单元用于运算电路专用，把剩下的部分用作通常的存储器等等，用一个芯片来对应多种用途。
下面对附图进行简单说明。
图1是一个框图，它示出了本发明所涉及的半导体装置的一个实施例的基本构成。
图2是一详细的电路构成图，它示出了图1的半导体装置中所使用的数据传送电路的一个例子。
图3比较说明了本发明所涉及的半导体装置的动作和现有技术的动作，图3A和图3B的时序图示出了图1的半导体装置的动作例，图3C的时序图示出了现有技术的动作例。
图4的框图示出了本发明所涉及的半导体装置的另一个实施例的基本构成。
图5的详细电路构成图示出了图4的半导体装置所用的数据传送电路的一个例子。
图6的电路构成图示出了本发明所涉及的半导体装置的数据传送电路中所使用的开关S11的具体构成例的一个例子。
图7是一电路构成图，它示出了本发明所涉及的半导体装置的数据传送电路中所使用的开关S11的具体构成例的另外一个例子。
图8是一个电路构成图，它示出了本发明所涉及的半导体装置的数据传送电路中所使用的开关S11的具体构成例的另外一个例子。
下边参照附图对本发明所涉及的半导体装置的实施例进行详细的说明。
实施例1
图1是示出本发明所涉及的半导体装置的一个实施例的基本的电路构成框图。在图1中，参照标号10表示存储单元阵列，此存储单元阵列10是DRAM单元阵列，由配置于n条字线WLi(i＝1～n)和m条数据线DLj(j＝1～m)的各个交叉点上的i行j列的存储单元Cij构成。各字线WLi被连接到用于选择存储单元阵列10中将变为激活(active)的存储单元Cij的译码器70上去。而译码器70上还连接有输入口71使得可以从外部指定地址。各个数据线DLj经由I/O口61被连接到与外部进行数据传送的串行存取存储器60上去，同时，经由将从存储单元陈列10读出的信号进行放大和保持的读出放大器20被分割成多个块并连接到与各块相对应的多个数据传送电路30上。各个数据传送电路30被连接到相对应的各个运算电路40上，并把从存储单元阵列10读出来的数据传送到各自的运算电路40中去。各个运算电路40经由I/O口51被连接到和外部进行数据传送的串行存取存储器50上。控制全体的控制电路80经由I/O口81与外部相连，同时还连接到上述各电路20，30，40，50，60和70上去。而且，上述各个电路和I/O口等被集成于一块硅芯片90上。
下边来说明这样构成的本发明所涉及的半导体装置的动作。
这种半导体装置对从芯片90的外部经由I/O口51和串行存取存储器50而输入的数据和存储单元阵列10中的数据，能够用运算电路40进行数据处理。通过I/O口81从外部接受指令和时钟信号的控制电路80，根据时钟控制译码器70，读出放大器20，数据传送电路30，运算电路40，串行存取存储器50，串行存取存储器60的动作。从控制电路80接收到指令的译码器70依据由输入口71或控制电路80所指定的地址使被选中的字线WLi被激活，并使存储单元阵列10中的i行的存储单元列Ci1，Ci2，Ci3……Cim被激活。已变为活化的存储单元的内容经由连接到各个存储单元上的各自的数据线DL1～DLm被取出来，并用读出放大器20进行放大和保持。各个数据传送电路30根据控制电路80所选中的信号线SS1，SS2，SS3，……SSq把i行的存储单元列Ci1，Ci2，Ci3……Cim的内容送往运算电路40。
在此，我们把数据送电路30的详细构成示于图2。另外，还示出了图1中的多个数据传送电路30的一个电路。数据传送电路30把各一条读出路径和写入路径和q条数据线作为一个块，整体由p块构成。各块可以从块内的q条数据线之中向读出路径和写入路径分别各连一条线。
一条字线WLi被激活后，用数据线DL1～DLm把i行的存储单元列Ci1～Cim内容取出，并用读出放大器20放大并保持，这时，数据将呈现于经由读出放大器20连接到各个数据传送电路30上的各条数据线DL1～DLm上。在图2所示的数据传送电路30中，由于连接有pxq条的数据线DL1～DLpq，故数据将呈现在数据线DL1～DLpq上。
例如，假定根据从控制电路80输出的信号线SS1的信号把第1块～第p块中的S11，S21，S31，……Sp1分别连接到读出路径R1，R2，R3，……Rp一侧。于是，数据线DL1，DLq＋1，DL2q＋1……DL(p－1)q＋1上的数据将通过读出路径R1，R2，R3，……Rp被传送至运算电路40。运算电路40应用由数据传送电路30送来的数据和从芯片90的外部经由I/O口51输入到串行存取存储器中来的数据进行规定的运算，并把运算结果分别输出到写入路径W1，W2，W3，……Wp中去。
在把运算结果数据写回到数据已读出来的各存储单元中去的情况下，在对此运算经过了予先定好了的规定的运算时间之后，控制电路80就把信号送往信号线SS1，把上述各个开关S11，S21，S31，……Sp1分别与写入路径W1，W2，W3，……Wp一侧相连。由此，运算电路40通过数据传送电路30把运算结果写入各个存储单元Ci1，Ci(q＋1)，Ci(2q＋1)，……Ci((p－1)q＋1)。
再有，各个开关S11，S21，S31，……Sp1是依据来自控制电路80的信号连接读出路径一侧，写入路径一侧和开路这三种连接状态之一的开关，通常处于开路状态。另外，也可以把运算电路40构成为把表示运算已经结束的信号送往控制电路，来代替在经过了规定的运算时间时，控制电路80把信号送往信号线SS1～SSq。这时，由于根据这一运算结束信号使由控制电路80对信号线SS1～SSq的控制变得易于进行，故控制电路80的设计得以简化。即，即便是在使运算电路40变更为可以使之进行复杂的运算的情况下，也可以保持原样不变地应用控制电路80，而不必事先估算进行这种复杂所需要的时间并重新设计。
在这里，虽然我们对把数据写回到已进行过读出的存储单元中去的情况进行了说明，但向其他的存储单元写入也是容易的。在这种情况下，可用信号线SS1，SS2，SS3，……SSq选择要连往规定数据线的开关。此外，在向多个存储单元写入同样数据的情况下，可用多条信号线SS1，SS2，……SSq把多个开关连到一个写入路径上。
这样一来，若采用本实施例的半导体装置，则运算电路可以正经由写入路径向存储单元进行写入的时该，应用读入路径从另外的存储单元读出所需的数据。例如，各个数据传送电路30把用于通过各自的写入路径W1，W2，W3，……Wp，向存储单元Ci1，Ci(q＋1)，Ci(2q＋1)，……Ci((p－1)q＋1)进行数据写入的路径，用来自控制电路80的信号线SS1的信号，把各个开关S11，S21，S31，……Sp1分别连接到各自的写入路径一侧的同时，用信号线SS2的信号把各个开关S12，S22，S32，……Sp2连接到各自的读出路径一侧，把数据线DL2，DLq＋2，DL2q＋2，……DL(p－1)q＋2连到读出路径R1，R2，R3，……Rp上。这样一来，就可以把存储单元Ci2，Ci(q＋2)，Ci(2q＋2)，……Ci((p－1)q＋2)的数据读出来并传到运算电路40中去。还可根据需要，将这样的写入和读出动作顺次反复进行，对存在于内译码器70所选中的字线WLi所激活的i行存储单元列Ci1，Ci2，Ci3，……Cim中的数据进行处理。另外，通过激活其他的字线对其他行的存储单元列也进行同样地处理，就可以对存储单元阵列10中的所有的数据进行处理。
图3A中模式性地示出了通过激活一条字线，使处于已活化的各存储单元中的数据如上述那样顺次进行处理的情况的一个例子。在该图中，横轴表示经过时间，在图的上部、中部和下部分别示出了连于读出路径R1上的数据线的线名和读出所需的时间，运算电路40的数据处理时间和连于写入路径W1上的数据线的线名和写入所需的时间。
数据的流向用虚线箭头表示，比如，从连接到读出路径R1上的数据线DL1经时间tr从存储单元读出的数据，在运算电路40中在tc时间内进行处理，通过写入路径W1和数据线DL1经tw时间被再度写入存储单元。若用纵向的数据流来看图3A，比如说，在把数据线DL3接到读出路径R1上去的时候，在运算电路40中对从数据线DL2传送来的数据进行处理，在写入路径W1中，把从数据线DL1传送来并用运算电路40处理过的数据送往数据线DL1。就是说，在进行一次从存储单元读出，数据的运算，向存储单元写入这一连串动作的过程中，缩短了数据处理所需要的视在时间。
假定在从存储单元的读出时间tr，数据的运算时间tc，向存储单元的写入时间tw之中，数据的运算时间最长，则把呈现于1块范围内的q条数据线DL1，DL2……DLq上的q个数据全部进行处理所需的时间将变为(tr＋q×tc＋tw)，进行高速数据处理是可能的。此外，在读出时间tr，运算时间tc，写入时间tw之中，读出时间tr或者写入时间tw最长时的处理时间将分别变为(q×tr＋tc＋tw)、(tr＋tc＋q×tw)，不论是那一种情况，与前边说过的现有技术例的半导体装置时的处理时间q×(tr＋tc＋tw)相比都可进行高速数据处理。
在图3B中给出了进行上述处理时的时序图。在一条字线激活的期间，通过读出路径/写入路径，部分同时地进行读出/写入。例如，把来自数据线DL3的数据传送到运算电路的读出路径R1去的同时，把运算结果的数据从运算电路的写入路径W1传往数据线DL1。而且，这一动作和对先前从数据线DL2读出的数据用运算电路处理的动作并行地进行。
另一方面，参看现有例的图3C时得知，它进行的作业是：使字线被激活读出来自数据线DL1’的数据，使字线去活，在处理器处理了数据之后，再次使字线被激活以进行写入，使字线去活，再次使字线被激活以读取来自下一个数据DL2’的数据。这样的方业用总线判断处理进行，在用总线把通常的存储器芯片与处理器芯片连接起来的情况下，这是不可避免的。
所以，当把本发明的动作与现有例比较时，可以列举出本发明的下述一些优点：在本发明中不需进行总线判断处理，不需要读/写切换时间；不必使字线再次被激活，等等。因而得知本发明可以进行高速数据处理。
还有，由于在数据传送电路30中，读出和写入可以独立地进行，故以在这里说明过的时序以外的时序使之进行与目的相一致的动作也是容易的。例如，以从数据线DL1，DL2，DL3连续读出数据，宜在用此三个数据进行了运算之后写入数据线DL1这样的时序使之进行动作也是可能的，而且这在图象的滤波处理的情况下很适用。
另外，在图象存储器中，为了清除画面，有想把固定数据写入存储单元中的要求。在为满足这一要求方面，数据传送电路30也是有效的。这时，要先把欲写入的数据输出到写入路径里去，然后把多条数据线同时连接到写入路径上即可。用这种办法，可向多个存储单元一次同时写入数据。如果必要的话，通过同时激活多条数据线，还可向更多的存储单元同时一次地写入数据，所以可使画面的清屏高速化。
若采用本实施例的数据传送电路30，由于可把因一次活化的字线而使之变为活化态的存储单元列内的数据在保持字线激活的情况下进行处理，所以就减少了字线的激活次数和读出放大器的动作次数，具有使数据处理高速化和功耗降低的效果。另外，例如，由于可以在从用由信号线SS1连接起来的一连串的数据线DL1，DLq＋1，DL2q＋1，……DL(p－1)q＋1所选中的存储单元群中读出数据的同时，对用由另一信号线SS2连接起来的一连串的数据线DL2，DLq＋2，DL2q＋2，……DL(p－1)q＋2所选中的存储单元群进行写入，故不需要使运算电路40等待用于读出/写入的时间，因而可以进行高速数据处理。
此外，在芯片90的制版方面，在存储单元阵列10的数据线的步距和一个运算电路40的宽度之间存在着大的间隔的情况下，在实际上设计芯片90的时候，将产生一种使数据线的步距与运算电路40的宽度合拍的必要，但如果应用本实施例的半导体装置，则可用数据传送电路30使数据线步距缓和为q比2。因此，通过使这一比值与步距的间隔一致来进行设计，可以把运算电路40和存储单元阵列10进行高密度的制版。
另外，本实施例的半导体装置还可用作通常的存储器。这时，控制电路80通过I/O口81从外部接受控制信号和时钟脉冲并根据钟脉中控制读出放大器20、译码器70、串行存取存储器50和60。地址由输入口71输入，数据的输入输出由串行存取存储器50和60通过I/O口51和61进行。因此，可以有这样的使用方法，即平常把本实施例的半导体装置设置作为图象处理专用，在需要的时候把它作为通常的存储器用于系统的主存储器等等以时分改变用途的方法，通过采用这种半导体装置，可以构成较小的系统。
另外，还可以把存储单元阵列10分开为用作通常的存储器的部分和在运算电路40中专用的部分来使用。例如，在应用于图象处理的情况下，为了与图象的性质、画面的大小、显示速度等相适应，有时要根据系统来变更在运算电路40中专用的存储器容量。在这种情况下，在全部存储容量内，可仅把图象处理所必须的存储容量用作运算电路专用进行图象处理，把剩下的部分用作系统的主存储器。
这样一来，由于可用一个芯片来对应各种各样的用途，故可节约芯片设计所需的劳力和时间。而且，由于可把多余的存储器用作系统的主存储器，故除去可构成更小的系统之外，可用本实施例的半导体装置和其他的处理器并行地进行图象处理故可以进行更高速的处理。
此外，在把图象显示于显示屏上的时候，或者在把已存放于存储器中的图象数据逐次处理下去之类的情况下，则可对存储单元阵列10全体进行数据处理。通常在存储器中应用DRAM是要进行刷新，但在上述那样的情况下，在存取存储单元阵列的时间比存储单元的信息保持时间短时，不需要进行刷新。这样一来，由于在这种情况下即使在存储器中用了DRAM也不需要刷新周期，故除了可以期待更高速的动作外，还由于不需要用于刷新的电路，所以还可以省掉刷新电路而减小芯片尺寸。
这里，我们对用MOS晶体管来构成图2所示的数据传送电路30中所用的开关Sjk(j＝1－p，k＝1－q)的情况，以开关S11为例示于图6。在图6中开关S11由两个MOS晶体管TrR和TrW构成。在此构成例中，控制开关S11的信号线SS1，由于要输入到各个MOS晶体管的栅极上去，故需要用于连接读出路径的信号线SS1R和用于连接写入路径的信号线SS1W这两条线。当用信号线SS1R使MOS晶体管TrR导通时，数据线DL1就被连到读出路径R1上。当用信号线SS1W使MOS晶体管TrW导通时，数据线DL1就被连到写入路径W1上。
此外，在本实施例的半导体装置中，有时在读出放大器里使用差分放大器并把数据线DL1，DL2，……DLq作成为每两条为一组的数据线对DL1T，DL1B，DL2T，DL2B，……DLqT，DLqB这样的构成以传送相互不同的信号。在这种情况下，作为数据传送电路30上所使用的开关SjK(j＝1－p，K＝1－q)可作成为图7所示的那种构成。此外，作为例子图7示出了开关S11。在这种情况下开关S11由4个MOS晶体管TrRT，TrWT，TrRB，TrWB构成。与数据线对DL1T，DL1B相对应，读出路径R1和写入路径W1也分别变成为各2条的读出路径对R1T，R1B和写入路径对W1T，W1B。信号线SS1和图6一样，变成为用于连接读出路径的信号线SS1R和用于连接写入路径的信号线SS1W这两条线。当用信号线SS1R使MOS晶体管TrR和TrW一起变成通导时，数据线对DL1T和DL1B分别连接到相对应的读出路径对R1T和R1B上去。要把数据线对DL1T和DL1B分别连接到相对应的写入路径W1T和W1B上去时，用信号线SS1W使MOS晶体管TrWT，TrWB同时导通即可。
再者，在不需要把读出路径和写入路径双方都作成一对的情况下，也可以把开关S11作成为图8所示的那种构成。图8的构成适合于这种情况：数据线对的步距狭窄，且用图7的构成例难于进行晶体管布线。在此，示出的是把读出路径作成为一对，写入路径作成为一条的情况，但是，根据需要也可把读出路径作成一条，把写入路径作成一对，这是不言而喻的。
以上，应用图6～图8说明了用nMOS晶体管构成开关SjK(j＝1－p，K＝1－q)为例时的情况，但不言而喻，根据需要既可用pMOS晶体管，也可用CMOS晶体来构成该开关。
实施例2
图4的框图示出了本发明所涉及的半导体装置的另外一个实施例的基本电路构成。另外，为了便于说明，对与实施例1中所示的构成部分相同的构成部分，标以同一参照标号而不对其进行详细说明。就是说，在本实施例中，不同之处是数据传送电路的构成和在控制数据传送电路的控制电路中增添了p条信号线SSR1～SSRP和p条信号线SSW1～SSWp，使读出路径与写入路径分层化。
这里把本实施例的数据传送电路32的详细构成示于图5。另外，示于图5的传送电路32仅仅是图4中的多个数据传送电路32的一个电路中的一部分，相当于示于实施例1的图2的数据传送电路30的一个块(例如，图2的第1个块)。这种数据传送电路32把q条数据线进一步分成为每小块y条的小块，由总共x个小块构成，各小块的y条数据线，由来自控制电路82的信号线SSR1～SSRX的信号，经由可取为接通或断开这两种状态的与各自的小块相对应的各一个开关SR1～SRx被连接到一条读出路径R1上，用信号线SSW1～SSWx的信号经由进行同样动作的各一个开关SW1～SWx连到一条写入路径W1上。因而，各个小块可用控制电路82信号线SS1～SSy的信号从各个小块内的xy(＝q)条数据线中选择所需要的数据线并分别连接到所对应的开关S11～Sxy的读出路径一侧的连接线上或者写入路径一侧的连接线上，被选中的数据线由信号线SSR1～SSRx或者SSW1～SSWx的信号，使开关SR1～SRx或开关SW1～SWx闭合，连接到所对应的读出路径R1或者写入路径W1上。
这样一来，通过使读出路径和写入路径分层化，虽然本实施例的控制电路82需要重新进行总数为2x条的信号线SSR1～SSRX和SSW1～SSWX的控制，但却有着下述的优点。
就是说，在图2所示的数据传送电路30的构成中，连接到一条读出路径或写入路径上的数据线的条数为q条，但示于图5的本实施例的数据传送电路32，一个读出路径或一个写入路径上所连接的数据线的数目还可以作得比q条要少。若这种数据线的数目不太多则信号线SS1～SSq的数目也要增加，同时呈现于读出路径和写入路径上的电容也将增加而使动作速度变慢，但在这种情况下，由于数据传送电路32通过用控制电路82控制伴随着分层化而变为必须的信号线SSR1～SSRx和SSW1～SSWx，并断开与不需要连接的小块相对应的开关SR1～SRx或者开关SW1～SWx使一个读出路径或写入路径上可连接更多的数据线而不增加呈现于一个读出路径、一个写入路径上的负载电容，故可使读出和写入动作高速化。
对分层化构成的数据传送电路32与图2的数据传送电路30相比负载电容变轻这一问题进行简单说明。在此，我们将以分别用两个MOS晶体管来构成各个开关S11～Sxy，S11～Spq，分别以一个MOS晶体管构成各个开关SR1～SRx，SW1～SWx的情况为例进行说明。
在读出路径R1上连有数据线DL1时的大体上的负载电容对于每一数据传送电路30和32进行估算。
假定MOS晶体管的源/漏电容为Cd，则从读出路径R1看到的负载电容，在图2的数据传送电路30的情况下，在开关S11为断开的状态下为Cd×q。此外，假定Cd包括和栅极之间的寄生电容。当开关S11变为导通状态时，由于要再加上Cd，故总的电容GFIG2将变成Cd×(q＋1)。与此相对应，在图5的数据传送电路32的情况下，从读出路径看到的负载电容，在开关SR1～SRx断开的状态下为Cd×x。当开关SR1变为导通状态时，还要加上Cd×(y＋1)，开关S11变成导通状态后还要再加上Cd，故总的容CFIG5变为Cd×(x＋y＋2)。
在此，我们取电容CFIG2与电容CFIG5之比，来考虑CFIG2/CFIG5＝K小于1的条件，即电容CFIG5比电容CFIG5大的条件时，由于x，y都是正整数，故可得下式。
(x×y＋1)/(x＋y＋2)＜1
(x×y＋1)－(x＋y＋2)＜0
∴(x－1)×(y－1)＜2    ……(1)
因此，根据(1)式，只有在(x，y)＝(2，3)或者(3，2)的时候，电容CFTG5才比电容CFIG2大。换句话说，如果X，Y都大于3的话，数据传送电路32的负载电容CFIG5这一方将变小。而且，由于X，Y越大则K值越大，故可以知道数据传送电路32的负载电容与数据传送电路30相比要小。
此外，在本实施例的数据传送电路32中，把在图2的数据传送电路30中以q条数据线为一块的结构分成由X条组成的Y个小块的结构，所以相对于在数据传送电路30中，来自控制电路80的控制开关的信号线的数目为X×y(＝q)条，在数据传送电路32中来自控制电路82的信号线为y＋2x条。为此，通过应用本实施例的数据传送电路32的构成，由于能够在增加了数据线数目的情况下抑制信号线数目的增加，故除对缩小芯片面积有好处之外，由于展宽了可连接于一条写入路径，读出路径上的数据线的选择宽度，故提高了设计的自由度。此外，在分别用两个MOS晶体管构成各个开关S11～Sxy，S11～Spq的情况下，由于各个栅极上需要输入信号线，故来自上述控制电路80，82的信号线SS1～SSy，SS1～SSq的数目将变成2倍。
与上述实施例1同样，本实施例的半导体装置也可用作通常的存储器，也可以是用时分来改变用途的使用方法：平常用作图象处理专用存储器，在有必要的时候作为通常的存储器用于系统的主存储。此外，还可以把存储单元阵列的区域分成为用作通常的存储器的部分和在运算电路中专用的部分来使用等等，不言而喻与实施例1具有同样的效果。
另外，在图5所示的数据传送电路32中所使用的各个开关S11～Sxy的由MOS晶体管形成的具体结构，与实施例1一样，可根据情况使用示于图6～图8的任何一种结构。
以上对本发明的适合的实施例进行了说明，但本发明当然不受限于上述实施例，在不偏离本发明精神的范围内可以有种种的设计变更。
如从上述实施例所知，如果采用本发明的半导体装置，则通过在存储单元阵列和运算电路之间所设置的传送电路中，分别独立地设置从存储单元进行数据读出，向存储单元进行数据写入的路径，构成为可以同时进行读出/写入动作，则可把数据处理所用的时间m×(tr＋tc＋tw)缩短为(m×tr＋tc＋tw)，或(tr＋m×tc＋tw)，或(tr＋tc＋m×tw)等，使大幅度的高速化成为可能，同时，通过顺次对处于一旦激活了的字线上的存储单元内的数据进行处理，使字线激活次数减少从而可减少功耗。

Claims (7)

1.一种半导体装置，在一个芯片上集成有：具有被配置在多条数据线和多条字线交叉部位上的多个存储单元的存储单元阵列；用于选择字线中的至少一条，以把存储于上述存储单元阵列内的不同的多个存储单元中的信息读出到与字线相交叉的不同的多条数据线上来的译码器；至少一个运算电路；在上述运算电路和存储单元阵列之间进行数据传送的数据传送电路；至少控制数据传送电路，译码器和运算电路的控制电路；
其特征是：上述数据传送电路分别独立地具有读出路径和写入路径，使得至少部分地在同一时间内向与由上述译码器中的字线相交叉的多条数据线中一部分数据线的写入和从另外一部分数据线的读出。
2.权利要求1所述的半导体装置，特征在于：
这一装置的上述数据传送电路具有选择多条数据线中所需数目的数据线并把已读出到该数据线上的各个数据读出到运算电路去的功能和与上述读出功能独立地具有选择上述多条数据线内所需数目的数据线，并经由该数据线从运算电路向存储单元写入的功能。
3.权利要求2所述的半导体装置，特征在于：
该装置的把已经读到上述数据线上的各个数据读到运算电路中去的功能由分别设于读出路径和各数据线之间的由来自上述控制电路的信号进行控制的开关实现，经由上述数据线从运算电路向存储单元写入的功能由分别设于写入路径和各数据线之间的用来自上述控制电路的信号进行控制的开关实现。
4.权利要求1～3的任何一个中所述的半导体装置，特征在于：
上述数据传送电路由把多条数据线各分割成所需数目而构成的多个块，对于各块而设置的一条或一对读出路径及一条或一对写入路径和由上述控制电路控制的开关组成，上述开关设置于各块内的各自的数据线与各块的读出路径以及写入路径之间，由上述控制电路控制为连接读出路径，连接写入路径或开路这三种连接状态中的任何一种。
5.权利要求4所述的半导体装置，特征在于：
上述数据传送电路构成如下：把上述各块分别分割成每小块数据线数目更少的小块的同时，分别设于各小块内的各自的数据线和各小块的读出路径一侧及写入路径一侧的开关，这些开关由上述控制电路控制为连接读出路径或写入路径或开路这三种连接态中一种状态；分别设于各小块的上述各读出路径连接线与读出路径之间由上述控制电路控制其通/断的开关，分别设于各小块的上述各写入连接线与写入路径之间由上述控制电路控制其通/断的开关。
6.权利要求1～5的任何一个权利要求所述的半导体装置，特征在于：
该装置具有从外部直接存取已存入上述存储单元阵列中的数据的功能。
7.一种半导体装置，其特征是包括：
有字线，与该字线交叉的第1和第2数据线，分别设于上述字线与第1和第2数据线的交点上的第1和第2存储单元；
运算电路，已连到该运算电路的输入端子上的读出路径，已连到上述运算电路的输出端子上的写入路径；
使上述第1数据线与上述读出路径或者写入路径进行连接的第1开关装置，使上述第2数据线与上述读出路径或者写入路径进行连接的第2开关装置；
在上述字线被激活期间，上述第1开关装置进行上述第1数据线与上述读出路径之间的连接，上述第2开关装置进行上述第2数据线和上述写入路径之间的连接。
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