JP2010182402A

JP2010182402A - 不揮発性メモリ装置及びその動作方法

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Publication number: JP2010182402A
Application number: JP2010018053A
Authority: JP
Inventors: Kyu Hee Lim; 圭姫林; Seisai Park; 成濟朴; Jung Chul Han; 正哲韓
Original assignee: Hynix Semiconductor Inc
Current assignee: SK Hynix Inc
Priority date: 2009-02-04
Filing date: 2010-01-29
Publication date: 2010-08-19
Also published as: CN101794618B; US20100195400A1; KR101074539B1; US8174896B2; KR20100089504A; CN101794618A

Abstract

【課題】不揮発性メモリ装置のプログラム時間のうち、検証動作に必要とされる時間を最小化させることができる不揮発性メモリ装置及びその動作方法を提供する。
【解決手段】単一ページに含まれたプログラム対象セルのうち、基準電圧以上にプログラムされたセルが発生する場合１ビットパス信号を出力するページバッファ部と、プログラムパルスの印加回数をカウンティングするカウンタと、第１ページに対するプログラム動作のうち、前記１ビットパス信号伝達の時まで印加されたプログラムパルスの個数を格納するプログラムパルスの印加回数格納部と、前記プログラムパルスの印加回数を基礎にして第２ページに対するプログラム開始電圧を設定するプログラム開始電圧設定部と、を含む。
【選択図】図１５

Description

本発明は不揮発性メモリ装置及びその動作方法に関する。

最近、電気的にプログラムと消去が可能であり、かつ一定の周期ことにデータを再作成しなければならないリフレッシュ機能が必要でない不揮発性メモリ素子に対する需要が増加している。

前記不揮発性メモリセルは、電気的なプログラム／消去動作が可能な素子であり、薄い酸化膜に印加される強い電場によって電子が移動しながらセルのしきい値電圧を変化させ、プログラム及び消去動作を遂行する。

前記不揮発性メモリセルのプログラム動作の時にはプログラム対象セルが検証電圧以上にプログラムされたかどうかを確認する検証動作を遂行するようになる。シングルレベルセルプログラム方式では、互いに異なる二つの状態のセルのみが存在するので、前記検証電圧は一つであるが、マルチレベルセルプログラム方式では多くの状態のセルが一つのページに存在するようになるので、前記検証電圧も複数になる。例えば、２ビットマルチレベルセルプログラム方式で上位ビットＭＳＢプログラム動作を遂行する場合には、三種類の検証電圧を基準として検証動作を遂行するようになる。

ＩＳＰＰ（ＩＮＣＲＥＭＥＮＴＡＬＳＴＥＰＰＵＬＳＥＰＲＯＧＲＡＭ）プログラム方式によると、一度のパルスが印加された後、三度の検証動作を遂行する必要がある。この時、各検証動作を同時に遂行せず、セルのプログラム速度を考慮して一部検証動作のみを遂行するブラインド検証方法が知られている。ただし、不揮発性メモリ装置のプログラム／消去回数が増加する場合、プログラム速度が増加する傾向があって、これを考慮したプログラム方法が必要な状況である。

したがって、本発明は前記問題を鑑みてなされたものであって、その目的は、不揮発性メモリ装置のプログラム時間のうち、検証動作に必要とされる時間を最小化させることができるプログラム方法を提供することである。さらに、前記最適化されたプログラム方法の遂行のために改善した構造のページバッファ及び不揮発性メモリ装置を提供することである。

前記目的を達成するための本発明の不揮発性メモリ装置は、単一ページに含まれたプログラム対象セルのうち、基準電圧以上にプログラムされたセルが発生する場合、１ビットパス信号を出力するページバッファ部と、プログラムパルスの印加回数をカウンティングするカウンターと、第１ページに対するプログラム動作のうち、前記１ビットパス信号伝達の時まで印加されたプログラムパルスの個数を格納するプログラムパルスの印加回数格納部と、前記プログラムパルスの印加回数を基礎にして第２ページに対するプログラム開始電圧を設定するプログラム開始電圧設定部とを含むことを特徴とする。

また、前記目的を達成するための本発明の不揮発性メモリ装置の動作方法は、プログラム／消去動作回数増加によるプログラム速度増加の特性を補償するダミープログラムパルス印加方式において、第１ページに対してプログラム動作を遂行する段階と、検証電圧以上にプログラムされたセルが発生する前までプログラムパルスの印加回数をカウンティングし、前記プログラム動作及び検証動作を繰り返し遂行する段階と、前記検証電圧以上にプログラムされたセルが発生すればブラインド検証方法によってプログラム、及び検証動作を遂行して前記第１ページに対するプログラム動作を完了する段階と、前記検証電圧以上にプログラムされたセルが発生された時点までのプログラムパルスの印加回数に応じて第２ページに対するプログラム開始電圧を設定する段階と、前記設定されたプログラム開始電圧に応じて第２ページに対してプログラム動作を遂行する段階とを含むことを特徴とする。

以上のように本発明によれば、ダミープログラムパルス印加方式のプログラム方法とブラインド検証方法を適用するプログラム方法において、検証動作に必要とされる時間を最小化することができるという効果がある。ずなわち、第１ページに対するプログラム結果を基礎として第２ページに対するプログラム動作の時、最適のプログラム開始電圧を設定することができるいう効果がある。さらに、新しく改善した構造の不揮発性メモリ装置によって前記プログラム方法をより效率的に適用することができるという効果がある。

通常的な不揮発性メモリ装置のマルチレベルセルプログラム方法を説明するための図面である。通常的な不揮発性メモリ装置のＩＳＰＰプログラム方法の概念を説明するための図面である。通常的なＩＳＰＰプログラム方法でプログラムパルス印加によるしきい値電圧の移動を示した図面である。通常的なＩＳＰＰプログラム方法でプログラム開始電圧の設定による分布の変化を示した図面である。プログラム消去動作の回数による不揮発性メモリ装置のプログラム速度変化の概念を示した図面である。通常的な不揮発性メモリ装置の検証方法のうち、ブラインド検証方法の概念を説明するための図面である。通常的な不揮発性メモリ装置の上位ビットプログラムに対するプログラム／検証方法を説明するための図面である。本発明の一実施例による不揮発性メモリ装置のプログラム／検証方法を説明するための図面である。本発明の一実施例による不揮発性メモリ装置の動作方法を示した順序図である。本発明のまた他の実施例による不揮発性メモリ装置の動作方法を示した順序図である。本発明のまた他の実施例による不揮発性メモリ装置のプログラム／検証方法を説明するための図面である。本発明のまた他の実施例による不揮発性メモリ装置のフロッグラム方法を示した順序図である。本発明のまた他の実施例による不揮発性メモリ装置の動作方法の概念を示した図面である。本発明の一実施例による不揮発性メモリ装置のページバッファを示した図面である。本発明の一実施例による不揮発性メモリ装置を示した図面である。本発明の一実施例による不揮発性メモリ装置を示した図面である。

以下、添付された図面を参照して本発明の好ましい実施例を詳しく説明する。

図１は、通常的な不揮発性メモリ装置のマルチレベルセルプログラム方法を説明するための図面である。

下位ビットプログラム（ＬＳＢＰＧＭ）動作では、プログラム動作によって互いに異なる二つのセル分布が現われる。すなわち、検証電圧（ＬＰＶ１）以上にプログラムされたセルの分布を第２状態とし、そうでないセルの分布を第１状態とする。

このように、下位ビットプログラム動作を遂行した状態で上位ビットプログラ（ＭＳＢＰＧＭ）M動作を遂行するようになる。上位ビットプログラム動作によって互いに異なるしきい値電圧を持つ四つのセル分布（第３ないし第６状態）が現われる。この時、各分布別に検証電圧が異なっているため、低い順序から整列すれば、第１検証電圧ＭＰＶ１、第２検証電圧ＭＰＶ２、第３検証電圧ＭＰＶ３を挙げることができる。すなわち、第３検証電圧ＭＰＶ３以上にプログラムされた状態を第６状態、第３検証電圧より低いが第２検証電圧ＭＰＶ２以上にプログラムされた状態を第５状態、第２検証電圧より低いが第１検証電圧ＭＰＶ１以上にプログラムされた状態を第４状態、第１検証電圧より低くプログラムされた状態を第３状態とする。また、前記第４状態にプログラムしようとするセルを第１検証対象セル、第５状態にプログラムしようとするセルを第２検証対象セル、第６状態にプログラムしようとするセルを第３検証対象セルにロ定義する。このように上位ビットプログラム動作では下位ビットプログラム動作に比べてさらに多くの検証電圧を基準に検証動作を遂行しなければならない。

図２は、通常的な不揮発性メモリ装置のＩＳＰＰプログラム方法の概念を説明するための図面である。

ＩＳＰＰプログラム方法によれば、プログラムパルスを繰り返して印加するが、繰り返しの度に検証動作を遂行し、プログラムパルスをステップ電圧Ｖｓｔｅｐほど増加させて印加する。

図示されたように、最初にはプログラム開始電圧Ｖｓｔａｒｔを印加し、次にプログラムパルス印加の時にはステップ電圧Ｖｓｔｅｐほど増加されたプログラムパルスを印加する。そして、プログラムパルスの印加ごとに検証動作を遂行する。したがって、一度のプログラムパルスに印加に必要とされる時間は、プログラムパルス印加時間ｔＰＵＬＳＥと検証時間ｔＶＦＹの合と同じである。

一方、消去状態のセルに対してプログラム開始電圧Ｖｓｔａｒｔを最初に印加する場合、セルの分布を固有分布ΔＶｔｈｉと定義する。図面では固有分布がおおよそ４Ｖの場合が図示されている。プログラム開始電圧Ｖｓｔａｒｔ、ステップ電圧Ｖｓｔｅｐ、第１検証電圧ＰＶ１を基準としてプログラム動作を遂行すれば、各しきい値電圧が第１検証電圧ＰＶ１以上で、固有分布ΔＶｔｈｉの最大値より低いセルの分布が形成される。この時、プログラムが完了したセルの分布はステップ電圧Ｖｓｔｅｐの大きさと同じである。

理論的には、プログラム動作の完了に必要なパルス印加回数Ｎｐｇｍは、固有分布ΔＶｔｈｉとステップ電圧Ｖｓｔｅｐの比によって決められる。例えば、固有分布ΔＶｔｈｉが４Ｖで、ステップ電圧Ｖｓｔｅｐが１Ｖであれば、総４回のパルスが印加されなければならない。

全体プログラム動作に必要とされる時間ｔＰＲＯＧは、前記パルス印加回数Ｎｐｇｍと一度のプログラムパルスの印加に必要とされる時間ｔＰＵＬＳＥ＋ｔＶＦＹの倍と同じである。このようなＩＳＰＰプログラムの特性によれば、ステップ電圧Ｖｓｔｅｐを増加させるほどパルス印加回数Ｎｐｇｍが減少するので、全体プログラム動作に必要とされる時間tＰＲＯＧは減少される。しかし、プログラムが完了したセルの分布はステップ電圧Ｖｓｔｅｐと同じであるから、全体分布が広くなるという問題が発生する。

図３は、通常的なＩＳＰＰプログラム方法でプログラムパルス印加によるしきい値電圧の移動を示した図面である。

プログラム開始電圧Ｖｓｔａｒｔが１６Ｖで、ステップ電圧Ｖｓｔｅｐが１Ｖ、固有分布ΔＶｔｈｉが４Ｖであると仮定する。プログラムしようとする目標電圧は１Ｖ〜２Ｖで、検証電圧は１Ｖである。

最初プログラムパルス印加の時のプログラム電圧ＶＰｇｍは１６Ｖになる。最初プログラムパルス印加の時には、前記固有分布ΔＶｔｈｉによって各セルのしきい値電圧が決められる。前記最初プログラムパルス印加以後、１Ｖ以上にプログラムされたセルはページバッファに格納されたデータが変更され、以後プログラムパルスがそれ以上印加されない。

二番目のプログラムパルス印加の時に、１Ｖよりしきい値電圧の低いセルは、プログラムパルス印加によってしきい値電圧がさらに上昇する。好ましくは、１Ｖよりしきい値電圧の低いセルが１Ｖずつしきい値電圧が上昇するようになる。最初プログラムパルス印加の時のセルの分布が全体的に１Ｖほど上昇したことが分かる。ただし、前に説明したように最初プログラムパルスの時１Ｖ以上にプログラムされたセルに対してはプログラムパルスがさらに印加されないので、しきい値電圧の変化がない。

三番目、四番目のプログラムパルス印加の時にも前記と同様に１Ｖずつしきい値電圧が上昇することが分かる。そして、プログラムが完了状態のしきい値電圧の分布はステップ電圧の大きさと同じである。

図４は、通常的なＩＳＰＰプログラム方法でプログラム開始電圧の設定による分布変化を示した図面である。

プログラム開始電圧Ｖｓｔａｒｔが１６Ｖの場合と１７Ｖの場合、固有分布ΔＶｔｈｉは４Ｖ、ステップ電圧（Ｖｓｔｅｐは１Ｖ）プログラム動作が完了した時、しきい値電圧の分布状態が異なっていくことが分かる。すなわち、プログラム開始電圧が大きくなれば、最大しきい値電圧値がさらに大きくなるようになる。プログラム開始電圧Ｖｓｔａｒｔが１６Ｖの場合の最大しきい値電圧値は２Ｖであるが、プログラム開始電圧Ｖｓｔａｒｔが１７Ｖの場合の最大しきい値電圧値は３Ｖになる。この時、プログラムが終了状態での最大しきい値電圧値は異なるが、しきい値電圧の分布自体は１Ｖで同一であることが分かる。前に説明したようにしきい値電圧の分布はステップ電圧Ｖｓｔｅｐによって決められるからである。

このようにプログラム開始電圧の変化に応じてプログラムの終了状態は異なるようになる。この時、プログラムパルスの印加回数及びプログラム動作に必要とされる時間は同じである。このような特性に照らして見る時、色々のしきい値電圧分布状態を必要とするＭＬＣプログラム動作では、一つのプログラム開始電圧を基準としてプログラム動作を遂行する必要がある。すなわち、目標とするしきい値電圧がもっとも低いセルを基準としてプログラム開始電圧を設定するとオーバープログラムを防止することができる。

例えば、目標とするしきい値電圧が１Ｖ〜２Ｖの場合、１７Ｖをプログラム開始電圧に設定すれば、図示されたように一度のプログラムパルス印加で２Ｖ〜３Ｖのしきい値電圧を持つセルが発生するところ、このようなセルはオーバープログラムされたものと見る。したがって、１６Ｖをプログラム開始電圧に設定してプログラム動作を遂行する。

図５は、プログラム消去動作回数による不揮発性メモリ装置のプログラム速度変化の概念を示した図面である。

不揮発性メモリ装置を使用すれば、プログラム動作と消去動作を数回繰り返すようになる。この時プログラム動作はページ単位で、消去動作はブロック単位で進行される。プログラム／消去動作の回数が増加するほど不揮発性メモリ装置のプログラム速度が速くなる傾向がある。すなわち、プログラム／消去動作回数の増加によって不揮発性メモリセルのフローティングゲートにトラップされるチャージの量が増加するので、一般セルに比べてプログラム速度が増加する。この時プログラム速度は、第１回のプログラムパルス印加によるしきい値電圧の変化量に定義されうる。

したがって、ＩＳＰＰのプログラムパルス印加の回数Ｎｐｇｍを決定する要素である固有分布ΔＶｔｈｉにプログラム／消去回数の増加による変化量を追加して考慮しなければならない。この時、前記変化量はプログラム／消去回数が増加するほど大きくなる。このような特性を考慮してプログラム開始電圧を設定するとしたら、プログラム／消去回数が最小の場合に比べてプログラム開始電圧を低く設定しなければならない。すなわち、不揮発性メモリ装置の最初動作の時からプログラム／消去回数の増加によるプログラム速度を考慮してプログラム開始電圧を低く印加するのである。このような構成によると、最初動作の時から特定プログラム／消去回数の到達前までは実質的にダミー（Ｄｕｍｍｙ）プログラムパルスを印加するようになるような効果が発生するので、全体的にプログラム動作に必要とされる時間が増加することになるという問題が発生する。

図６は、通常的な不揮発性メモリ装置の検証方法のうち、ブラインド検証方法の概念を説明するための図面である。

前記検証方法は、ＭＬＣプログラム方法に適用される。図示された検証方法は、２ビットマルチレベルセルプログラム時の検証方法である。全部三つの検証電圧（ＰＶ１、ＰＶ２、ＰＶ３）を基準として検証動作を遂行する。前記三つの検証電圧を基準にそれぞれ検証動作を遂行するので、原則的には一度のプログラムパルス印加後、三度の検証動作を遂行しなければならない。

しかし、前に言及したようにプログラム開始電圧はしきい値電圧がもっとも低い状態を基準に設定されるので、最初プログラムパルス印加の時には第２検証電圧ＰＶ２及び第３検証電圧ＰＶ３以上にプログラムされるセルは発生しなくなる。すなわち、プログラムパルスがある程度印加された後、第２検証電圧、第３検証電圧以上にプログラムされるセルが発生するようになる。したがって、検証動作で所要される時間を短縮させるために、最初幾つかの区間の間はプログラムパルス後第１検証電圧を基準とした検証動作のみを遂行する。このように一部検証動作を略すると言ってブラインド（Ｂｌｉｎｄ）検証方法と言う。ただし、このようなブラインド検証方法の概念に加えて、前に説明したプログラム／消去検証回数によるプログラム速度の変化を考慮したプログラムパルス印加方法を適用する場合、次のような問題が発生する。

図７は、通常的な不揮発性メモリ装置の上位ビットプログラムに対するプログラム／検証方法を説明するための図面である。

第１プログラム／検証方法によれば、前に説明したブラインド検証方法によって最初プログラム電圧か後に第１検証電圧ＭＰＶ１を基準とする検証動作のみを実施する。原則的には第２検証電圧、第３検証電圧等を基準とする検証動作も同時に実施するであるが、前に説明したブラインド検証方法によって第１検証電圧を基準とする検証動作のみを実施する。

プログラムパルス印加、及び第１検証電圧を基準とする検証動作のみを３回ぐらい実施した後、第１検証電圧のみならず第２検証電圧を基準とする検証動作も実施する。また、第１及び第２検証電圧を基準とする検証動作を３回ぐらい実施した後、第１検証電圧及び第２検証電圧はもちろん第３検証電圧を基準にした検証動作を実施する。一方、第１検証電圧のみを基準とする検証動作が実施される回数、第１及び第２検証電圧のみを基準とする検証動作が実施される回数はあらかじめ設定されている。

次に、第２プログラム／検証方法についてよく調べて見る。前記第２プログラム／検証方法はプログラム／消去回数の増加に応じてプログラム速度が増加する傾向を補償するためにプログラム開始パルスを低めて印加する。すなわち、図示されたように第１プログラム／検証方法に比べてプログラム開始パルスを低めて印加するようになる。ただし、これはプログラム／消去回数によって問題を現わすことができる。

すなわち、プログラム／消去回数が高い場合には、プログラム速度が早いために低いプログラムパルスの印加にもしきい値電圧の変化量が大きい。したがって、低いプログラム電圧の印加の時にも検証動作を遂行する必要がある。また、しきい値電圧が一部上昇した時点以後（Ａ以後）には、第１及び第２検証電圧を基準にした検証動作を実施する必要がある。しかし、プログラム／消去回数が少ない場合にはプログラムの速度が遅いために低いプログラムパルスの印加に対するしきい値電圧の変化量が小さい方である。したがって、低いプログラム電圧の印加の時に検証動作を遂行しなければならない必要は少なくなる。また、しきい値電圧の上昇幅が小さいから、プログラムパルスがある程度印加された以後（Ａ以後）にも第１検証電圧を基準とした検証動作以外に、第２検証電圧を基準とした検証動作まで実施する必要は少なくなる。

図８は、本発明の一実施例による不揮発性メモリ装置のプログラム／検証方法を説明するための図面である。

本発明では、プログラム／消去回数増加によるプログラム速度の上昇傾向を反映して最初プログラム開始電圧を低く印加する。ただし、このような状態で前に説明したブラインド検証方法を断片的に適用する場合、プログラム／消去回数が低い初期動作では第１検証電圧を基準とする検証動作の外に不要に第２検証電圧を基準とする検証動作を実施するようになるような場合が存在する。これを防止するために本発明では第１検証電圧以上にプログラムされたセルが検出された場合に限ってブラインド検証方法を適用する。すなわち、図示されたように第１検証電圧以上にプログラムされたセルが検出される前までは第１検証電圧を基準とする第１検証動作と、ＩＳＰＰプログラム動作を交互に遂行する。そして第１検証電圧以上にプログラムされたセルが検出された直後には、前に説明したブラインド検証方法を遂行する。

図９は、本発明の一実施例による不揮発性メモリ装置の動作方法を示した順序図である。

まず、プログラム開始電圧によってプログラム動作を遂行する（段階９１０）。この時、前記プログラム開始電圧は通常的に印加されるプログラム開始電圧より低く設定する。すなわち、プログラム／消去回数増加によるプログラム速度の増加傾向を反映してあらかじめ低く設定されたプログラム開始電圧を印加する。

次に、第１検証対象セルが第１検証電圧以上にプログラムされたかどうかを確認する第１検証動作を遂行する（段階９２０）。前に説明したように第１検証対象セルは、図１の第４状態、すなわち、第２検証電圧より低く第１検証電圧より大きくプログラムするセルを意味する。

次に、前記第１検証動作の結果、第１検証電圧以上にプログラムされたセルがあるかどうかを確認する（段階９２２）。通常的な不揮発性メモリ装置のページバッファ構造による検証動作を調べて見る。特定セルが第１検証電圧以上にプログラムされれば、該セルがターンオンされて該セルが含まれたセルストリングの電流経路が遮断される。したがって、ハイレベルでフリーチャージされたビットラインの電圧レベルがそのまま維持され、これはそのまま感知ノードに伝達される。前記感知ノードの電圧レベルがハイレベル状態なので、これによってレジスタに格納されたデータが変換される。全体ページバッファで、このようにデータ変換が発生するセルが一つでも発生した場合、第１検証電圧以上にプログラムされたと判断する。このように第１検証電圧以上にプログラムされたセルが一つ以上ある場合を１ビットパスといい、本発明では１ビットパスの要否を判断するための回路を追加的に構成しようとする。回路についの詳細はのちほど説明する（図１４、図１５）。

一方、前記段階の結果によってブラインド検証方法を遂行するかどうかを判断することになる。すなわち、前記検証の結果、第１検証電圧以上にプログラムされたセルがある場合にはブラインド検証方法を始めて、そうでない場合にはプログラム電圧をステップ電圧ほど増加させて、前記プログラム動作（段階９１０）と第１検証動作段階（９２０）を繰り返し遂行する。また、プログラムパルスの印加回数を１ほど増加させる（段階９２４）。前記増加されたプログラムパルスの印加回数は、以後説明されるプログラム方法の実施に適用される（図１２）。

前記第１検証の結果、第１検証電圧以上にプログラムされたセルが発生した場合には、直前のプログラム動作の時印加されたプログラム電圧をステップ電圧ほど増加させてプログラム動作を繰り返し遂行する（段階９３２）。この時、前記動作の遂行の前に、第１検証動作実行回数i及び第２検証動作実行回数jをそれぞれ０に初期化する（段階９３０）。

次に、すべての検証動作が完了したかどうかを確認する（段階９４０）。すなわち、第１検証動作ないし第３検証動作によってすべての検証対象セルが目的のとおりプログラムされたかどうかを確認する。通常的な不揮発性メモリ装置では各検証動作が遂行された後にはページバッファの各レジスタに格納されたデータによって、該検証電圧以上にプログラムされたという情報を現わすパス信号、または該検証電圧が以上にプログラムされていないセルがあるという情報を現わすフェイル信号が生成される。このようなパス／フェイル信号を根拠として第１ないし第３検証動作がすべて完了したかどうかを確認する。

前記検証動作がすべて完了した場合には、各検証対象セルが各検証電圧以上にプログラムされたことを意味するので、これ以上プログラム動作を遂行せずプログラム動作を終了する。実施例によっては前記プログラム動作の繰り返し回数を特定回数に制限する場合もある。その場合には該回数内に検証動作が完了されなければ、メモリセルの特性が不良であると判断してバッドブロック（ＢＡｄＢＬｏｃｋ）処理動作を遂行するようになる。

次に、前記検証動作が完了されていしないと判断された場合には、順次第１ないし第３検証動作を実施する。まず、プログラム動作及び第１検証動作のみを第１臨界値回数ほど実施する（段階９５０、９５２、９５４、９３２）。これはブラインド検証方法を遂行することで、プログラム電圧の印加回数が低い初期には第１臨界値ほど第１検証動作のみを遂行する。この時、第１検証動作の遂行後には第１検証動作実行回数が第１臨界値より大きいかどうかを判断して（段階９５２）、判断結果、第１検証動作実行回数が第１臨界値より小さいか同じである場合にはプログラム電圧をステップ電圧ほど増加させてプログラム動作を繰り返すようになる。この時、第１検証動作の実行回数が１ほど増加される（段階９５４）。

すなわち、図８のようにプログラム動作と第１検証動作を第１臨界値ほど繰り返すようになる。前記第１臨界値は、セルの特性等によって実施者が最適の値を選択する。好ましくは、前記第１臨界値は３回とする。一方、前記第１検証動作の中にはページバッファのレジスタに格納されたデータによってパス／フェイルの可否を確認するようになり、その結果は次のプログラム動作遂行後、すべての検証動作が完了したかどうかを確認する動作（段階９４０）に使用される。

次に、前記第１検証動作が第１臨界値ほど遂行された場合には、プログラム動作、第１検証動作遂行後に第２検証対象セルが第２検証電圧以上にプログラムされたかを確認する第２検証動作を遂行する（段階９６０）。そして、第１検証動作及び第２検証動作を第２臨界値回数ほど実施する（段階９６０、９６２、９６４）。同様にブラインド検証方法を遂行する。この時、第２検証動作の遂行後には、第２検証動作実行回数が第２臨界値より大きいかを判断して（段階９６２）、判断結果第２検証動作実行回数が第２臨界値より小さいか同じである場合にはプログラム電圧をステップ電ほど位増加させてプログラム動作を繰り返すようになる。すなわち、図８のようにプログラム動作と第１検証動作、第２検証動作を第２臨界値ほど繰り返すようになる。前記第２臨界値は、セルの特性等によって実施者が最適の値を選択する。好ましくは、前記第２臨界値は３回とする。一方、前記第２検証動作の中にはページバッファのレジスタに格納されたデータによってパス／フェイルの可否を確認するようになり、その結果は次のプログラム動作遂行後すべての検証動作が完了したかを確認する動作（段階９４０）に使用される。

次に、前記第２検証動作が第２臨界値ほど遂行された場合には、プログラム動作、第１検証動作、第２検証動作遂行後に第３検証対象セルが第３検証電圧以上にプログラムされたかを確認する第３検証動作を遂行する（段階９７０）。前記第３検証動作の中にはページバッファのレジスタに格納されたデータによってパス／フェイルの可否を確認するようになり、その結果は次のプログラム動作遂行後すべての検証動作が完了したか確認する動作（段階９４０）に使用される。

第３検証動作遂行の時には別途のブラインド検証方法を遂行する必要がないので、臨界値より大きいの可否を判断しない。そして、第３検証動作遂行の後には、プログラム電圧をステップ電圧ほど増加させ、プログラム動作を遂行して（段階９３２）、検証動作の完了可否（段階９４０）によってプログラム動作の繰り返し可否を判断するようになる。一方、実施例によって第３検証動作の回数が特定臨界値より大きいどうかを判断する段階を追加することができる。第３検証動作の回数が該臨界値を超過した場合には、該セルをバッドブロック処理する方法で実施することができる。

整理すれば、第１ないし第３検証動作を遂行する際に、一度のプログラム動作の後第１ないし第３検証動作をすべて遂行するのではなく、ブラインド検証方法によって検証動作を遂行する。ただし、プログラム消去回数を考慮してプログラム開始電圧を低く設定しているところ、第１検証電圧以上にプログラムされたセルが発生した時点からブラインド検証方法を適用する。

図１０は、本発明のまた他の実施例による不揮発性メモリ装置の動作方法を示した順序図で、図１１は本発明のまた他の実施例による不揮発性メモリ装置のプログラム／検証方法を説明するための図面である。

全体的な方法は、図９とほぼ同じである。ただし、第１ないし第３検証動作の遂行中、特定検証動作が完了すれば該検証動作は遂行しないことを特徴とする。すなわち、図１１に図示されたように検証動作の遂行中に第１検証対象セルが第１検証電圧以上にすべてプログラムされれば、つまり、第１検証動作が完了すれば該検証動作は遂行せず、残りの検証動作を遂行するのである。したがって、全体的な構成はほほ同じであり、ただ、各検証動作遂行の前に各検証動作が完了したかどうかを別に判断する段階を追加した。

まず、プログラム開始電圧によってプログラム動作を遂行する（段階１０１０）。この時、前記プログラム開始電圧は通常的に印加されるプログラム開始電圧より低く設定する。すなわち、プログラム／消去回数増加によるプログラム速度の増加傾向を反映してあらかじめ低く設定されたプログラム開始電圧を印加する。

次に、第１検証対象セルが第１検証電圧以上にプログラムされたかを確認する第１検証動作を遂行する（段階１０２０）。

次に、前記第１検証動作の結果、第１検証電圧以上にプログラムされたセルがあるかどうかを確認する（段階１０２２）。前記段階の結果によってブラインド検証方法を遂行するか否めかを判断するようになる。すなわち、前記検証の結果第１検証電圧以上にプログラムされたセルがある場合にはブラインド検証方法を始め、そうでない場合にはプログラム電圧をステップ電圧位増加させ、前記プログラム動作（段階１０１０）と第１検証動作段階（１０２０）を繰り返し遂行する。また、プログラムパルスの印加回数を１ほど増加させる（段階１０２４）。前記増加されたプログラムパルス印加の回数は以後説明されるプログラム方法の実施に適用される（図１２）。

前記第１検証の結果、第１検証電圧以上にプログラムされたセルが発生した場合には、直前プログラム動作の時印加されたプログラム電圧をステップ電圧ほど増加させてプログラム動作を繰り返し遂行する（段階１０３２）。この時、前記動作の遂行の前に、第１検証動作の実行回数i及び第２検証動作の実行回数jをそれぞれ０に初期化する（段階１０３０）。

次に、第１検証動作の遂行の前に直前プログラム動作によって第１検証動作が完了したかどうかを確認する（段階１０４０）。直前プログラム動作の時の第１検証動作遂行段階（１０２０、１０４０）中にはページバッファのレジスタに格納されたデータによってパス／フェイルの要否を確認するようになり、その結果を利用して第１検証動作が完了したかどうかを確認する。前記第１検証動作が完了した場合には第２検証動作が完了したかどうかを確認する（段階１０６０）に移動し、第１検証動作が完了していない場合には第１検証動作を実施する（段階１０５０）。

前記第１検証動作は、第１臨界値回数ほど実施される（段階１０５２、１０５４、１０３２）。これはブラインド検証方法を遂行することで、詳細な動作は図９の実施例と同じである。すなわち、第１検証動作の遂行後には第１検証動作の実行回数が第１臨界値より大きいかどうかを判断して（段階１０５２）、判断結果、第１検証動作の実行回数が第１臨界値より少ないか同じである場合にはプログラム電圧をステップ電圧ほど増加させてプログラム動作を繰り返すようになる。すなわち、図１１のようにプログラム動作と第１検証動作を第１臨界値ほど繰り返すようになる。前記第１臨界値は、セルの特性等によって実施者が最適の値を選択する。

一方、前記第１検証動作中にはページバッファのレジスタに格納されたデータによってパス／フェイルの可否を確認するようになり、その結果は次のプログラム動作遂行後第１検証動作が完了したかどうかを確認する動作（段階１０４０）に使用される。

次に、前記第１検証動作が第１臨界値ほど遂行された場合、または前記第１検証動作が完了した場合には、第２検証動作の遂行前に直前プログラム動作によって第２検証動作が完了したかどうかを確認する（段階１０６０）。直前プログラム動作の時の第２検証動作遂行（段階１０７２）中にはページバッファのレジスタに格納されたデータによってパス／フェイルの可否を確認するようになり、その結果を利用して第２検証動作が完了したかどうかを確認する。そして、第２検証動作を第２臨界値回数ほど実施する（段階１０７０、１０７２、１０７４、１０３２）。同様にブラインド検証方法を遂行する。この時、第２検証動作の遂行後には第２検証動作の実行回数が第２臨界値より大きいかどうかを判断して（段階１０７４）、判断結果第２検証動作の実行回数が第２臨界値より少ないか同じである場合には、プログラム電圧をステップ電圧ほど増加させてプログラム動作を繰り返すようになる。すなわち、図１１のようにプログラム動作と第１検証動作、第２検証動作を第２臨界値ほど繰り返すようになる。前記第２臨界値は、セルの特性等によって実施者が最適の値を選択する。一方、前記第２検証動作中にはページバッファのレジスタに格納されたデータによってパス／フェイルの可否を確認するようになり、その結果は次のプログラム動作遂行後第２検証動作が完了したかどうかを確認する動作（段階１０６０）に使用される。

次に、前記第２検証動作が第２臨界値ほど遂行された場合、または、前記第２検証動作が完了した場合には、第３検証動作の遂行の前に直前プログラム動作によって第３検証動作が完了したかどうかを確認する（段階１０８０）。直前プログラム動作の時に第３検証動作遂行（段階１０９０）中にはページバッファのレジスタに格納されたデータによってパス／フェイルの可否を確認するようになり、その結果を利用して第３検証動作が完了したかどうかを確認する。前記第３検証動作の完了した場合はプログラム動作を終了する。一般に第３検証電圧が一最も大きいので、第３検証動作の完了の前に第１及び第２検証動作が完了するようになる。したがって、第３検証動作が完了すれば全体検証動作が完了したとしてプログラム動作を終了する。

第３検証動作の遂行の時には別途のブラインド検証方法を遂行する必要がないので臨界値より大きいかどうかを判断しない。そして、第３検証動作の遂行後にはプログラム電圧をステップ電圧ほど増加させてプログラム動作を遂行し、（段階１０３２）、前記第３検証動作の完了可否（段階１０８０）によってプログラム動作の繰り返し可否を判断するようになる。一方、前記第３検証動作中にはページバッファのレジスタに格納されたデータによってパス／フェイルの可否を確認するようになり、その結果は次のプログラム動作遂行後第３検証動作が完了したかどうかを確認する動作（段階１０９０）に使用される。一方、実施例によって第３検証動作の回数が特定臨界値より大きいかどうかを判断する段階を追加することができる。第３検証動作の回数が該臨界値を超過した場合には該セルをバッドブロック処理する方法で実施することができる。

整理すれば、第１ないし第３検証動作を遂行する際に、一度のプログラム動作後第１ないし第３検証動作をすべて遂行するのではなく、ブラインド検証方法によって検証動作を遂行する。ただし、プログラム消去の回数を考慮してプログラム開始電圧を低く設定しているところ、第１検証電圧以上にプログラムされたセルが発生した時点からブラインド検証方法を適用する。そして、各検証動作別に検証動作が完了すれば次のプログラム動作の時には該検証動作を遂行しないこともある。

図１２は、本発明のまた他の実施例による不揮発性メモリ装置の動作方法を示した順序図で、図１３は本発明のまた他の実施例による不揮発性メモリ装置の動作方法の概念を示した図面である。本実施例では図９または図１０の実施例によるプログラム方法を使用するが、各ページ別プログラム開始電圧を設定することにおいて特徴的な構成を含んでいる。

まず、第１ページに対してプログラム動作を完了する段階（１２１０）。前に説明した図９のプログラム方法または図１０のプログラム方法を使用して第１ページに対してプログラム動作を完了する。すなわち、前に説明したように１ビットパス時点を基準としてブラインド検証方法を適用してプログラム動作を完了する。

次に、前記プログラム動作の時第１検証電圧以上にプログラムされたセルが発生するまで印加されたプログラムパルス回数Ａを算出する（段階１２２０）。すなわち、１ビットパスパスが発生する時までのプログラムパルス印加の回数Ａを算出する。図１３の場合、第１ページに対するプログラム動作の時、１ビットパス発生時点まで総５個のプログラムパルスが印加されたことが分かる。前記プログラムパルスの印加回数Ａは、図９のプログラム方法の段階９２４または図１０のプログラム方法の段階１０２４を通じて算出される。

次に、前記算出されたプログラムパルスの印加回数に応じて第２ページに対するプログラム開始電圧を設定する（段階１２３０）。

本発明では前記算出されたプログラムパルスの印加回数に応じて第２ページに対するプログラム開始電圧を設定しようとする。不揮発性メモリ装置ではページ単位でプログラム動作が遂行され、ブロック単位で消去動作が遂行される。したがって、同一ブロック内に含まれた各ページは同じプログラム／消去動作回数を持つようになり、プログラム／消去動作回数によるプログラム速度の特性は大体同じである。したがって、第１ページに対して設定したプログラム開始電圧を同一ブロックに含まれた隣接したページである第２ページに対しても印加しようとする。

一方、１ビットパス発生の時のプログラムパルスの印加回数は該ページのプログラム速度の特性を意味する。１ビットパス発生の時のプログラムパルスの印加回数がすくなければ、プログラム速度の特性が相対的に速いことを意味し、前記プログラムパルスの印加回数が大きければプログラム速度の特性が相対的に遅いということを意味する。本発明のようにプログラム／消去動作の回数を考慮してプログラム開始電圧を低く設定してプログラム動作を遂行すれば、第１ページに対するプログラム動作の時１ビットパス発生時のプログラムパルスの印加回数が多くなる。以後、第２ページに対するプログラム動作の時にはこのような特性を考慮して第２ページに対してはプログラム開始電圧を増加させて印加する。

前記臨界値Ｎは好ましくは２に設定する。前記プログラムパルスの印加回数Ａが臨界値Ｎより大きい場合には、前記プログラムパルスの印加回数Ａと臨界値Ｎの差ほどステップ電圧Ｖｓｔｅｐを掛けた値を第１ページに対するプログラム開始電圧Ｖｓｔａｒｔ＿１値に加えて第２ページに対するプログラム開始電圧Ｖｓｔａｒｔ＿２に設定する。すなわち、次の数式１、
（数式１）
Ｖｓｔａｒｔ＿２=Ｖｓｔａｒｔ＿１＋（Ａ−Ｎ）×Ｖｓｔｅｐ
によってプログラム開始電圧を設定する。

前記プログラムパルスの印加回数Ａが臨界値Ｎより小さい場合には、第１ページに対するプログラム開始電圧Ｖｓｔａｒｔ＿１値を第２ページに対するプログラム開始電圧Ｖｓｔａｒｔ＿２に設定する。すなわち、次の数式２、
（数式２）
Ｖｓｔａｒｔ＿２=Ｖｓｔａｒｔ＿１
によってプログラム開始電圧を設定する。

図１３を例をあげて説明すると、第１ページに対するプログラム動作で１ビットパス発生時点までのプログラムパルスの印加回数は５であり、これは臨界値２より３ほど大きいので、第１ページに対するプログラム開始電圧に３倍のステップ電圧を加えて第２ページに対するプログラム開始電圧の設定する。

次に、前記設定されたプログラム開始電圧に応じて第２ページに対してプログラム動作を遂行する（段階１２４０）。

このように第１ページのプログラム結果を根拠として第２ページのプログラム開始電圧を可変的に設定するので、ダミープログラムパルスの印加に必要とされる時間を短縮させることができる。すなわち、図１３の場合のように第２ページに対するプログラム動作の時三度のダミープログラムのパルス印加及び検証動作に所要される時間を減少させることができる。

図１４は、本発明の一実施例による不揮発性メモリ装置のページバッファを示した図面である。図示されたページバッファは、一つの実施例であり、実施者の選択によって変更可能な構成であることは自明である。

前記ページバッファ１４００は、ビットライン選択部１４１０、ビットラインセンシングブ１４１２、感知ノードフリーチャージ部１４１４、データ入力部１４１６、接地電圧供給部１４１８、第１レジスタ１４２０、第２レジスタ１４３０、第３レジスタ１４４０、第１データ送信部１４５０、第２データ送信部１４６０、感知ノードディスチャージ部１４７０、パス完了判断部１４８０、１ビットパス判断部１４９０を含む。

前記ビットライン選択部１４１０は、第１ビットライン選択信号ＢＳＬｅに応答してイーブンビットラインＢＬｅと感知ノードＳＯを接続させるＮＭＯＳトランジスタＮ１４１５と、第２ビットライン選択信号ＢＳＬｏに応答してオードビットラインＢＬｏと感知ノードＳＯを接続させるＮＭＯＳトランジスタＮ１４１７を含む。

また、前記ビットライン選択部１４１０は、特定レベルの可変電圧ＶＩＲＰＷＲを印加する可変電圧入力端、第１ディスチャージ信号ＤＩＳＣＨｅに応答して前記イーブンビットラインＢＬｅと可変電圧入力端を接続させるＮＭＯＳトランジスタＮ１４１１、第２ディスチャージ信号ＤＩＳＣＨｏに応答して前記オードビットラインＢＬｏと可変電圧入力端を接続させるＮＭＯＳトランジスタＮ１４１３を含む。

前記構成によって特定ビットラインと感知ノードを選択的に接続させることができる。前記ビットラインセンシングブ１４１２は、ビットラインセンシング信号ＰＢＳＥＮＳＥに応答してターンオンされ、前記ビットライン選択部１４１０と感知ノードＳＯに接続されたＮＭＯＳトランジスタＮ１４１２を含む。

検証／読出し動作の時にセンシング電圧を印加して特定メモリセルの状態が感知ノードに伝達されるようにする。一方、実施例によって前記ビットラインセンシングブ１４１２を除去し、前記ビットライン選択部１４１０のビットライン選択トランジスタＮ１４１５、Ｎ１４１７が同じ動作を遂行可能にすることができる。

前記感知ノードフリーチャージ部１４１４は、フリーチャージ信号Ｐｒｅｃｈｂに応答して前記感知ノードＳＯにハイレベル電圧ＶＤＤを印加する。このために、前記電源電圧端子ＶＤＤと感知ノードの間に接続されたＰＭＯＳトランジスタＰ１４１４を含む。したがって、ローレベルのフリーチャージ信号に応答して前記感知ノードＳＯにハイレベルの電源電圧が印加される。

前記データ入力部１４１６は、外部データの伝達を受けて第１レジスタに伝達する。このために入力駆動信号ＹＡＤＲＶによって外部データを伝達するＮＭＯＳトランジスタＮ１４１６、第１データ入力信号ＤＡＴＡＬＯＡＤによって前記外部データを第１レジスタの第１ノードＣＢに伝達するＮＭＯＳトランジスタＮ１４１７、第２データ入力信号ＤＡＴＡＬＯＡＤ＿Ｎによって前記外部データを第１レジスタの第２ノードＣＢ＿Ｎに伝達するＮＭＯＳトランジスタＮ１４１９を含む。

前記接地電圧供給部１４１８は、感知ノードの電圧レベルによって接地電圧を前記各レジスタ１４２０、１４３０、１４４０に印加させる。このために、前記感知ノードがゲートに接続されて、前記各レジスタと接地端子の間に接続されたＮＭＯＳトランジスタＮ１４１８を含む。したがって、感知ノードの電圧レベルによって接地電圧が各レジスタに印加される。

前記第１レジスタ１４２０は、データが格納されるラッチ部１４２２、データ設定信号ＣＲＳＴ、ＣＳＥＴによって前記接地電圧供給部１４１８から伝達される接地電圧を前記ラッチ部１４２２に伝達するデータ設定部１４２６を含む。前記ラッチ部１４２２は入力端子と出力端子が互いに接続された第１インバータＩＶ１４２２、第２インバータＩＶ１４２４を含む。第１インバータＩＶ１４２２の入力端子と第２インバータＩＶ１４２４の出力端子の接続ノードを第１ノードＣＢとし、第１インバータＩＶ１４２２の出力端子と第２インバータＩＶ１４２４の入力端子の接続ノードを第２ノードＣＢ＿Ｎとする。したがって、前記第１ノードＣＢと第２ノードＣＢ＿Ｎには互いに相反したレベルのデータが格納される。

前記データ設定部１４２６は、第１データ設定信号ＣＲＳＴによって前記接地電圧供給部１４１８で伝達する接地電圧を前記第１ノードＣＢに印加させるＮＭＯＳトランジスタＮ１４２６、第２データ設定信号CSETによって前記接地電圧供給部１４１８で伝達する接地電圧を前記第２ノードＣＢ＿Ｎに印加させるＮＭＯＳトランジスタＮ１４２８を含む。

前記第２レジスタ１４３０は、データが格納されるラッチ部１４３２、データ設定信号ＭＲＳＴ、ＭＳＥＴによって前記接地電圧供給部１４１８から伝達される接地電圧を前記ラッチ部１４３２に伝達するデータ設定部１４３６を含む。前記ラッチ部１４３２は、入力端子と出力端子が互いに接続された第１インバータＩＶ１４３２、第２インバータＩＶ１４３４を含む。第１インバータＩＶ１４３２の入力端子と第２インバータＩＶ１４３４の出力端子の接続ノードを第１ノードＭＢとし、第１インバータＩＶ１４３２の出力端子と第２インバータＩＶ１４３４の入力端子の接続ノードを第２ノードＭＢ＿Ｎとする。したがって、前記第１ノードＭＢと第２ノードＭＢ＿Ｎには互いに相反したレベルのデータが格納される。

前記データ設定部１４３６は、第１データ設定信号ＭＲＳＴによって前記接地電圧供給部１４１８から伝達される接地電圧を前記第１ノードＭＢに印加させるＮＭＯＳトランジスタＮ１４３６、第２データ設定信号ＭＳＥＴによって前記接地電圧供給部１４１８から伝達される接地電圧を前記第２ノードＭＢ＿Ｎに印加させるＮＭＯＳトランジスタＮ１４３８を含む。

前記第３レジスタ１４４０は、データが格納されるラッチ部１４４２、データ設定信号ＴＲＳＴ、ＴＳＥＴによって前記接地電圧供給部１４１８から伝達される接地電圧を前記ラッチ部１４４２に伝達するデータ設定部１４４６を含む。

前記ラッチ部１４４２は、入力端子と出力端子が互いに接続された第１インバータＩＶ１４４２、第２インバータＩＶ１４４４を含む。第１インバータＩＶ１４４２の入力端子と第２インバータＩＶ１４４４の出力端子の接続ノードを第１ノードＴＢとし、第１インバータＩＶ１４４２の出力端子と第２インバータＩＶ１４４４の入力端子の接続ノードを第２ノードＴＢ＿Ｎとする。したがって、前記第１ノードＴＢと第２ノードＴＢ＿Ｎには互いに相反したレベルのデータが格納される。

前記データ設定部１４４６は、第１データ設定信号ＴＲＳＴによって前記接地電圧供給部１４１８から伝達される接地電圧を前記第１ノードＴＢに印加させるＮＭＯＳトランジスタＮ１４４６、第２データ設定信号ＴＳＥＴによって前記接地電圧供給部１４１８から伝達される接地電圧を前記第２ノードＴＢ＿Ｎに印加させるＮＭＯＳトランジスタＮ１４４８を含む。

前記第１データ送信部１４５０は、第１データ送信信号ＣＴＲＡＮ＿Ｎによって前記第１レジスタ１４２０の第１ノードＣＢに格納されたデータを前記感知ノードに伝達するＮＭＯＳトランジスタＮ１４５２、第２データ送信信号ＣＴＲＡＮによって前記第１レジスタ１４２０の第２ノードＣＢ＿Ｎに格納されたデータを前記感知ノードに伝達するＮＭＯＳトランジスタＮ１４５４を含む。したがって、特定データ送信信号の印加によって特定ノードに格納されたデータを巻くのノードに伝送することができる。

前記第２データ送信部１４６０は、データ送信信号ＭＴＲＡＮによって前記第２レジスタ１４３０の第２ノードＭＢ＿Ｎに格納されたデータを前記感知ノードに伝達するＮＭＯＳトランジスタＮ１４６０を含む。

前記感知ノードディスチャージ部１４７０は、第１感知ノードディスチャージ信号ＴＳＯＳＥＴ＿Ｎと第３レジスタ１４４０の第１ノードＴＢのレベルによって前記感知ノードを接地でディスチャージさせる第１ディスチャージ部１４７２、第２感知ノードディスチャージ信号ＴＳＯＳＥＴと第３レジスタ１４４０の第２ノードＴＢ＿Ｎのレベルによって前記感知ノードを接地でディスチャージさせる第２ディスチャージ部１４７６を含む。

前記第１ディスチャージ部１４７２は、感知ノードと接地の間に直列接続される第１、及び第２ＮＭＯＳトランジスタＮ１４７２、Ｎ１４７４を含む。この時、図示されたように、接地と接続される第１ＮＭＯＳトランジスタＮ１４７２は第１ノードＴＢのレベルによってターンオンされ、感知ノードと接続される第２ＮＭＯＳトランジスタＮ１４７４は第１感知ノードディスチャージ信号ＴＳＯＳＥＴ＿Ｎのレベルによってターンオンされるように構成する。また、実施例によって接地と接続される第１ＮＭＯＳトランジスタＮ１４７２は、第１感知ノードディスチャージ信号ＴＳＯＳＥＴ＿Ｎのレベルによってターンオンされるように構成し、感知ノードと接続される第２ＮＭＯＳトランジスタＮ１４７４は第１ノードＴＢのレベルによってターンオンされるように構成することができる。したがって、前記第１感知ノードディスチャージ信号TＳＯSET＿Ｎが印加され、前記第１ノードＴＢに格納されたデータがハイレベルデータの場合に限って、前記感知ノードが接地でディスチャージされる。

前記第２ディスチャージ部１４７６は、感知ノードと接地の間に直列接続される第３及び第４ＮＭＯＳトランジスタＮ１４７６、Ｎ１４７８を含む。この時図示されたように、接地と接続される第３ＮＭＯＳトランジスタＮ１４７６は第２ノードＴＢ＿Ｎのレベルによってターンオンされ、感知ノードと接続される第４ＮＭＯＳトランジスタＮ１４７８は第２感知ノードディスチャージ信号ＴＳＯＳＥＴのレベルによってターンオンされるように構成する。また、実施例によって接地と接続される第３ＮＭＯＳトランジスタＮ１４７６は第２感知ノードディスチャージ信号ＴＳＯＳＥＴのレベルによってターンオンされるように構成し、感知ノードと接続される第４ＮＭＯＳトランジスタＮ１４７８は第２ノードＴＢ＿Ｎのレベルによってターンオンされるように構成することができる。したがって、前記第２感知ノードディスチャージ信号ＴＳＯＳＥＴが印加され、前記第２ノードＴＢ＿Ｎに格納されたデータがハイレベルデータの場合に限って、前記感知ノードが接地でディスチャージされる。

前記パス完了判断部１４８０は、接地端子と第１検証信号出力端ＰＢＶＥＲ１の間に直列接続された第１及び第２ＮＭＯＳトランジスタＮ１４８２、Ｎ１４８４を含む。この時、第１ＮＭＯＳトランジスタＮ１４８２は第２レジスタの第１ノードＭＢによってターンオンされ、第２ＮＭＯＳトランジスタＮ１４８４は前記感知ノードＳＯによってターンオンされる。したがって、前記感知ノードにハイレベル電圧が印加され、前記第２レジスタの第１ノードＭＢにハイレベルデータが印加された場合、前記第１検証信号出力端ＰＢＶＥＲ１に接地電圧が出力される。第１検証信号出力端ＰＢＶＥＲ１に接地電圧が印加される場合は、検証が完了しなかったことを意味するフェイル信号が出力されることとする。通常的にプログラム対象データの場合、第２ノードＭＢ＿Ｎに‘０’データが格納され、プログラム対象データがプログラムが完了すれば前記‘０’データが‘１’データに変換される。すなわち、すべてのセルのプログラムが完了すれば、第１ノードＭＢには‘０’データが格納される。したがって、すべてのセルのプログラムが完了すれば各パス完了判断部１４８０の第１ＮＭＯＳトランジスタＮ１４８２がターンオフされるので、第１検証信号出力端ＰＢＶＥＲ１がフローティング状態になる。

前記パス完了判断部１４８０の構成は、本発明の出願人が出願した大韓民国特許出願（２００８−００４４１２７）にもパス／フェイルチェック部（２８０、１２９０）として開示されている。前記パス完了判断部１４８０を利用して各検証対象セルが各検証電圧以上にプログラムされたかどうかを確認することができる。ただし、その詳細な構成に対する説明は前記文献に記載している内容をもって代わる。

前記１ビットパス判断部１４９０は、接地端子と第２検証信号出力端ＰＢＶＥＲ２の間に直列接続された第１及び第２ＮＭＯＳトランジスタＮ１４９２、Ｎ１４９４を含む。この時、第１ＮＭＯＳトランジスタＮ１４９２は第２レジスタの第２ノードＭＢ＿Ｎによってターンオンされ、第２ＮＭＯＳトランジスタＮ１４９４は前記感知ノードＳＯによってターンオンされる。

通常的にプログラム対象データの場合、第２ノードＭＢ＿Ｎに‘０’データが格納され、プログラム対象データがプログラムが完了すれば前記‘０’データが‘１’データに変換される。すなわち、通常的な読出し動作または検証動作によれば、いずれか一つのセルが検証電圧以上にプログラムされる場合、感知ノードＳＯの電圧レベルがハイレベルを維持するようになる。それによって接地電圧供給部１４１８が駆動されて接地電圧がデータ設定部１４３６に伝達され、この時第１データ設定信号ＭＲＳＴが印加されることによって前記第２ノードＭＢ＿Ｎに格納された‘０’データが‘１’データに変換される。したがって、第１検証対象セルが第１検証電圧以上にプログラムされれば、前記感知ノードにハイレベル電圧が印加され、前記第１レジスタの第２ノードＭＢ＿Ｎにハイレベルデータが印加されるので、前記第２検証信号出力端ＰＢＶＥＲ２に接地電圧が出力される。

一方、消去対象セルらの場合、初期動作時から前記第２ノードＭＢ＿Ｎに‘１’データが格納されているが、消去対象セルらは読出し動作の時感知ノードの電圧レベルがローレベルを維持するはずなので、このセルらによって前記１ビットパス判断部１４９０が接地電圧を前記第２検証信号出力端ＰＢＶＥＲ２に出力しない。したがって、第２検証信号出力端ＰＢＶＥＲ２に接地電圧が印加される場合は、第１検証電圧以上にプログラムされたセルが一つ以上発生した、すなわち、１ビットパスが発生したという意味に解釈される。

図１５は、本発明の一実施例による不揮発性メモリ装置で１ビットパス判断部の接続関係を示した図面である。

前記不揮発性メモリ装置１５００は、複数のページバッファ（１５１０、１５２０、１５３０）、前記第１検証信号出力端ＰＢＶＥＲ１の状態によってパス完了の可否を確認する信号を出力する第１論理組合部１５４０、前記第２検証信号出力端ＰＢＶＥＲ２の状態によってパス完了の可否を確認する信号を出力する第２論理組合部１５５０を含む。

通常、一つのページバッファはイーブンビットライン、及びオードビットラインを介して二つの互いに異なるセルと接続されるので、単一ページに含まれたセルの１／２の個数ほどページバッファが含まれる。前に説明したように各ページバッファは、パス完了判断部１５３２及び１ビットパス判断部１５３４をそれぞれ含み、各ページバッファのパス完了判断部１５３２の出力端は、前記第１検証信号出力端ＰＢＶＥＲ１に並列接続され、各ページバッファの１ビットパス判断部１５３４の出力端は前記第２検証信号出力端ＰＢＶＥＲ２に並列接続される。前記パス完了判断部１５３２、及び１ビットパス判断部１５３４の構成は図１４にて説明したパス完了判断部１４８０及び１ビットパス判断部１４９０の構成とそれぞれ同じである。

前記第１論理組合部１５４０は、前記第１検証信号出力端ＰＢＶＥＲ１の信号及び第１チェック信号ＩＯＣＨＫ１によってパス完了の確認可否を確認する信号を出力する。このために、反転された第１チェック信号ＩＯＣＨＫ１＿Ｎによって第１検証信号出力端をハイレベルでフリーチャージさせる第１プールアップ素子Ｐ１５４０を含む。前記第１プールアップ素子Ｐ１５４０では、前記第１検証信号出力端ＰＢＶＥＲ１と電源電圧端子の間に接続され、反転された第１チェック信号ＩＯＣＨＫ１＿Ｎをゲートに入力を受けるＰＭＯＳトランジスタＰ１５４０が含まれる。また、前記第１検証信号出力端ＰＢＶＥＲ１の信号、及び第１チェック信号ＩＯＣＨＫ１を入力とするＮＡＮＤゲートＮＡＮＤ１５４０、前記ＮＡＮＤゲートＮＡＮＤ１５４０の出力を反転して出力するインバータＩＶ１５４０を含む。

前記第１論理組合部１５４０の動作を説明すると、まず、ハイレベルの第１チェック信号ＩＯＣＨＫ１の印加により、第１プールアップ素子Ｐ１５４０が前記第１検証信号出力端ＰＢＶＥＲ１をハイレベルでフリーチャージさせる。また、前記ＮＡＮＤゲートＮＡＮＤ１５４０にハイレベル信号が入力される。前に説明したようにプログラム対象セルが各検証電圧以上にプログラムが完了すれば、該ページバッファのパス完了判断部１５３２の出力端は、フローティング状態になる。しかし、検証電圧以上にプログラムされていないセルがある場合、ＮＭＯＳトランジスタＮ１５３２、Ｎ１５３３がターンオンされ、前記第１検証信号出力端ＰＢＶＥＲ１が接地される。前記第１検証信号出力端ＰＢＶＥＲ１がフローティング状態にある場合、第１プールアップ素子Ｐ１５４０によるフリーチャージレベルがそのまま維持され、すべてのプログラム対象セルが検証電圧以上にプログラムされたという意味のパス完了信号ＩＯＶＥＲ１が出力される。すなわち、ハイレベルのパス完了信号ＩＯＶＥＲ１が出力されれば、すべてのプログラム対象セルが検証電圧以上にプログラムされたという意味で、ローレベルのパス完了信号ＩＯＶＥＲ１が出力されれば、検証電圧以上にプログラムされていないセルがあるという意味である。このような論理組合部の詳細な構成は実施者の選択によって変更可能である。

前記第２論理組合部１５５０は、前記第２検証信号出力端ＰＢＶＥＲ２の信号及び第２チェック信号ＩＯＣＨＫ２によって１ビットパスの可否を確認する信号を出力する。このために反転された第２チェック信号ＩＯＣＨＫ２＿Ｎによって第２検証信号出力端をハイレベルでフリーチャージさせる第２プールアップ素子Ｐ１５５０を含む。前記第２プールアップ素子Ｐ１５５０では前記第２検証信号出力端ＰＢＶＥＲ２と電源電圧端子の間に接続され、反転された第２チェック信号ＩＯＣＨＫ２＿Ｎをゲートに入力を受けるＰＭＯＳトランジスタＰ１５５０が含まれる。また、前記第２検証信号出力端ＰＢＶＥＲ２の信号及び第２チェック信号ＩＯＣＨＫ２を入力とするＮＡＮＤゲートＮＡＮＤ１５５０、前記ＮＡＮＤゲートＮＡＮＤ１５５０の出力を反転して出力するインバータＩＶ１５５０を含む。

前記第２論理組合部１５５０の動作を説明すると、まず、ハイレベルの第２チェック信号ＩＯＣＨＫ２の印加により、第２プールアップ素子Ｐ１５５０が前記第２検証信号出力端ＰＢＶＥＲ２をハイレベルでフリーチャージさせる。また、前記ＮＡＮＤゲートＮＡＮＤ１５５０にハイレベル信号が入力される。

プログラム動作のために、第２ノードＭＢ＿Ｎに‘０’または‘１’データが格納される。‘０’データがプログラム対象セルで、‘１’データが消去対象セルである。したがって、プログラム対象セルによって前記ＮＭＯＳトランジスタＮ１５３４はターンオフされ、各１ビットパス判断部１５３４の出力端はフローティング状態になる。また、消去対象セルの感知ノードはローレベル状態を維持するはずなので、前記ＮＭＯＳトランジスタＮ１５３５等がターンオフされて各１ビットパス判断部１５３４の出力端はフローティング状態になる。すなわち、プログラム動作によって検証電圧以上にプログラムされたセルが発生する前までは第２検証信号出力端ＰＢＶＥＲ２はフローティング状態を維持する。

以後、前に説明したように第１検証電圧以上にプログラムされたセルが発生すれば、該ページバッファの１ビットパス判断部１５３４の出力端は接地状態になる。すなわち、ＮＭＯＳトランジスタＮ１５３４、Ｎ１５３５がターンオンされ、前記第２検証信号出力端ＰＢＶＥＲ２が接地される。したがって、第２プールアップ素子Ｐ１５５０によるフリーチャージレベルが第２検証信号出力端ＰＢＶＥＲ２によって接地され、前記ＮＡＮＤゲートＮＡＮＤ１５５０の一端子にローレベル信号が入力される。これによって検証電圧以上にプログラムされたセルが一つ以上発生したという１ビットパス信号ＩＯＶＥＲ２が出力される。すなわち、ローレベルの１ビットパス信号ＩＯＶＥＲ２が出力されれば、検証電圧以上にプログラムされたセルが一つ以上発生したという意味で、ハイレベルの１ビットパス信号ＩＯＶＥＲ２が出力されれば、検証電圧以上にプログラムされたセルが発生しなかったという意味になる。このような論理組合部の詳細な構成は実施者の選択によって変更可能である。

図１６は、本発明の一実施例による不揮発性メモリ装置を示した図面である。前記不揮発性メモリ装置１６００は、制御部１６１０、高電圧発生器１６２０、メモリセルアレイ１６３０、ページバッファ部１６４０を含む。

前記制御部１６１０は、不揮発性メモリ装置のプログラム動作、読出し動作、消去動作等各種動作を遂行する。外部から入力される命令語、アドレス、データ等の入力を受けて、当該動作を遂行する。また、高電圧発生器１６２０を制御して各動作にあたる高電圧（プログラム電圧、パス電圧、読出し電圧など）をメモリセルオレイに印加させる。また、プログラム動作の時に遂行される検証動作では各メモリセルが基準電圧以上にプログラムされたかの可否を確認するところ、パス完了信号が入力されればプログラム動作が終了するように制御する。また、本発明では第１ページのプログラム対象セルが基準電圧以上にプログラムの完了したセルが発生した時点、すなわち、１ビットパス時点まで印加されたプログラムパルスの印加回数を測定し、それによって第２ページに対するプログラム開始電圧を設定する。このために、前記制御部１６１０はプログラム開始電圧設定部１６１６、プログラムパルスの印加回数格納部１６１４、カウンタ１６１２を含む。

前記カウンタ１６１２は、プログラムパルスが印加されるだびにプログラムパルスの印加回数を１ずつ増加させてその回数をカウンティングする。そして、図１５の第２論理組合部１５５０から出力される１ビットパス信号ＩＯＶＥＲ２入力の時のプログラムパルスの印加回数を前記プログラムパルスの印加回数格納部１６１４に格納させる。これは、第１ページに対するプログラムパルスの印加回数になる。一方、第１ページに対するプログラム動作は、第１論理組合部１５６０から出力されるパス完了信号ＩＯＶＥＲ１が出力になるまで続く。

前記プログラムパルスの印加回数格納部１６１４は、第１ページの１ビットパス時点まで印加されたプログラムパルスの印加回数を格納する。

前記プログラム開始電圧設定部１６１６は、第１ページに対するプログラム動作の時１ビットパス時点まで印加されたプログラムパルスの印加回数を基礎として第２ページに対するプログラム開始電圧を設定する。詳細なプログラム開始電圧設定方法は図１２の説明と同様である。

前記高電圧発生器１６２０は、制御部１６１０によって不揮発性メモリ装置の各種動作に必要な高電圧を生成してメモリセルアレイ１６３０、ページバッファ部１６４０などに伝達する。特に、前記プログラム開始電圧設定部１６１６で設定したプログラム開始電圧によってプログラム電圧を生成して前記メモリセルアレイ１６３０に伝達する。

前記ページバッファ部１６４０は、図１５で説明したように、単一ページに含まれたプログラム対象セルのうち、基準電圧以上にプログラムされたセルが発生する場合、１ビットパス信号を出力する。また、単一ページに含まれたプログラム対象セル全体が基準電圧以上にプログラムされた場合１ビット完了信号を出力する。このような構成によって第１ページに対するプログラム結果を基礎として第２ページに対するプログラム動作の時最適のプログラム開始電圧を設定することができる。

以上説明したように、本発明の最も好ましい実施形態について説明したが、本発明は、上記記載に限定されるものではなく、特許請求の範囲に記載され、又は明細書に開示された発明の要旨に基づき、当業者において様々な変形や変更が可能なのはもちろんであり、斯かる変形や変更が、本発明の範囲に含まれることは言うまでもない。

１４００、１５１０、１５２０、１５３０：ページバッファ
１４８０、１５３２：パス確認判断部
１４９０、１５３４：１ビットパス判断部
１５００：不揮発性メモリ装置
１５４０：第１論理組合部
１５５０：第２論理組合部

Claims

単一ページに含まれたプログラム対象セルのうち、基準電圧以上にプログラムされたセルが発生する場合１ビットパス信号を出力するページバッファ部と、
プログラムパルスの印加回数をカウンティングするカウンタと、
第１ページに対するプログラム動作のうち、前記１ビットパス信号の伝達の時まで印加されたプログラムパルスの個数を格納するプログラムパルスの印加回数格納部と、
前記プログラムパルスの印加回数を基礎にして第２ページに対するプログラム開始電圧を設定するプログラム開始電圧設定部と、を含むことを特徴とする不揮発性メモリ装置。
前記カウンタは、前記１ビットパス信号の出力時点までカウンティングしたプログラムパルスの印加回数を前記プログラムパルスの印加回数格納部に伝達することを特徴とする請求項１に記載の不揮発性メモリ装置。
前記プログラム開始電圧設定部は、前記プログラムパルスの印加回数が臨界値より大きい場合、前記プログラムパルスの印加回数と臨界値の差ほどステップ電圧を掛けた値を前記第１ページに対するプログラム開始電圧値に加えて前記第２ページに対するプログラム開始電圧に設定し、
前記プログラムパルスの印加回数が臨界値より少ないか同じである場合、前記第１ページに対するプログラム開始電圧値を前記第２ページに対するプログラム開始電圧に設定することを特徴とする請求項１に記載の不揮発性メモリ装置。
プログラム/消去動作回数の増加によるプログラム速度増加の特性を補償するダミープログラムパルス印加方式の不揮発性メモリ装置の動作方法において、
第１ページに対してプログラム動作を遂行する段階と、
検証電圧以上にプログラムされたセルが発生する前までプログラムパルスの印加回数をカウンティングして前記プログラム動作及び検証動作を繰り返し遂行する段階と、
前記検証電圧以上にプログラムされたセルが発生すれば、ブラインド検証方法によってプログラム及び検証動作を遂行して前記第１ページに対するプログラム動作を完了する段階と、
前記検証電圧以上にプログラムされたセルが発生された時点までのプログラムパルスの印加回数に応じて第２ページに対するプログラム開始電圧を設定する段階と、
前記設定されたプログラム開始電圧によって第２ページに対してプログラム動作を遂行する段階と、を含むことを特徴とする不揮発性メモリ装置の動作方法。
前記検証電圧以上にプログラムされたセルが発生すれば、ブラインド検証方法によってプログラム及び検証動作を遂行して前記第１ページに対するプログラム動作を完了する段階は、
プログラム動作及び第１検証動作を第１臨界値回数ほど繰り返し遂行する段階と、
前記プログラム動作及び第１検証動作の実行回数が前記第１臨界値を超過した場合、前記プログラム動作、第１検証動作及び第２検証動作を第２臨界値回数ほど繰り返し遂行する段階と、
前記プログラム動作、第１検証動作及び第２検証動作の実行回数が前記第２臨界値を超過した場合、前記プログラム動作、第１検証動作、第２検証動作及び第３検証動作を繰り返し遂行する段階と、を含むことを特徴とする請求項４に記載の不揮発性メモリ装置の動作方法。
前記検証電圧以上にプログラムされたセルが発生すれば、ブラインド検証方法によってプログラム及び検証動作を遂行して前記第１ページに対するプログラム動作を完了する段階は、
プログラム動作及び第１検証動作を第１臨界値回数ほど繰り返し遂行する段階と、
前記プログラム動作及び第１検証動作の実行回数が前記第１臨界値を超過した場合、前記プログラム動作、第１検証動作及び第２検証動作を第２臨界値回数ほど繰り返し遂行する段階と、
前記プログラム動作、第１検証動作及び第２検証動作の実行回数が前記第２臨界値を超過した場合、前記プログラム動作、第１検証動作、第２検証動作及び第３検証動作を繰り返し遂行する段階とを含むが、
前記第１検証動作は、第１検証対象セルがすべて第１検証電圧以上にプログラムされるまでに遂行し、前記第２検証動作は第２検証対象セルがすべて第２検証電圧以上にプログラムされるまでに遂行し、前記第３検証動作は第３検証対象セルがすべて第３検証電圧以上にプログラムされるまでに遂行することを特徴とする請求項４に記載の不揮発性メモリ装置の動作方法。
前記検証電圧以上にプログラムされたセルが発生された時点までのプログラムパルスの印加回数に応じて第２ページに対するプログラム開始電圧を設定する段階は、
前記プログラムパルスの印加回数が臨界値より大きい場合、前記プログラムパルスの印加回数と臨界値の差ほどステップ電圧を掛けた値を前記第１ページに対するプログラム開始電圧値に加えて前記第２ページに対するプログラム開始電圧で設定する段階を含むことを特徴とする請求項４に記載の不揮発性メモリ装置の動作方法。
前記検証電圧以上にプログラムされたセルが発生された時点までのプログラムパルスの印加回数に応じて第２ページに対するプログラム開始電圧を設定する段階は、
前記プログラムパルスの印加回数が臨界値より少ないか同じである場合、前記第１ページに対するプログラム開始電圧値を前記第２ページに対するプログラム開始電圧に設定する段階を含むことを特徴とする請求項４に記載の不揮発性メモリ装置の動作方法。
プログラム/消去動作回数の増加によるプログラム速度増加の特性を補償するダミープログラムパルス印加方式の不揮発性メモリ装置の動作方法において、
第１ページに対してプログラム及び検証動作をしながら、検証電圧以上にプログラムされたセルが１ビット以上発生する前までプログラムパルスの印加回数をカウンティングする段階と、
第１ページ以後のプログラムする第２ページに対し、先行された前記第１ページのプログラム及び検証動作でカウンティングし、前記検証電圧以上にプログラムされたセルが発生された時点までのプログラムパルスの印加回数に応じてプログラム開始電圧を設定する段階と、
前記設定されたプログラム開始電圧によって前記第２ページに対してプログラム及び検証動作をしながら、検証電圧以上にプログラムされたセルが１ビット以上発生する前までプログラムパルスの印加回数をカウンティングする段階と、を含むことを特徴とする不揮発性メモリ装置の動作方法。
前記検証電圧以上にプログラムされたセルが発生された時点までのプログラムパルスの印加回数に応じて次にプログラムする前記第２ページに対するプログラム開始電圧を設定する段階は、
前記プログラムパルスの印加回数が臨界値より大きい場合、前記プログラムパルスの印加回数と臨界値の差ほどステップ電圧を掛けた値を前記第１ページに対するプログラム開始電圧値に加えて前記第２ページに対するプログラム開始電圧で設定する段階を含むことを特徴とする請求項９に記載の不揮発性メモリ装置の動作方法。