JP2011119016A - フラッシュメモリ装置及びそのプログラム方法 - Google Patents

Abstract

【課題】電気的に消去及びプログラムが可能であるフラッシュメモリ装置を提供する。
【解決手段】フラッシュメモリ装置はワードラインとビットラインに配列されたメモリセルを有するメモリセルアレイと、選択されたワードラインに印加されるプログラム電圧を発生するよう構成される電圧発生回路と、各ワードラインの一番目のページのプログラム特性により、各ワードラインの残りのページに適用されるプログラム電圧の開始レベルを可変制御するよう構成されるプログラム電圧制御器を含む。
【選択図】 図３

Description

本発明は電気的に消去及びプログラムが可能なメモリ装置に関する。

一般に、半導体メモリは、衛星から一般の電子技術まで幅広く使用されている。斯かる半導体メモリは、マイクロプロセッサをもとにする応用及びコンピュータのようなデジタルロジック設計に欠かせない必須のマイクロ電子素子である。従って、高い集積度及び速い速度のためのスケーリング（ｓｃａｌｉｎｇ）を通じて得られるプロセスの向上及び技術開発を含む半導体メモリの製造技術の進歩は他のデジタルロジック系列の性能基準を確立することに役に立つ。

半導体メモリ装置は、概ね揮発性半導体メモリ装置と不揮発性半導体メモリ装置とに分けられる。揮発性半導体メモリ装置において、ロジック情報はスタティックランダムアクセスメモリの場合、双安定フリップ−フロップのロジック状態を設定することにより、又は、ダイナミックランダムアクセスメモリの場合、キャパシタの充電を通じて貯蔵される。揮発性半導体メモリ装置の場合、電源が印加されている間にデータを貯蔵かつ読み出しでき、電源が遮断されるとデータは消去される。

ＭＲＯＭ、ＰＲＯＭ、ＥＰＲＯＭ、ＥＥＰＲＯＭのような不揮発性半導体メモリ装置は、電源が遮断されてもデータを維持する。不揮発性メモリデータの貯蔵状態は、使用される製造技術によって永久的に維持されたり、又は、再プログラムが可能である。不揮発性半導体メモリ装置はコンピュータ、航空電子工学、通信、そして、一般電子技術産業のような幅広い範囲の応用において、プログラム及びマイクロコードの貯蔵のために使用される。単一チップで揮発性及び不揮発性メモリ貯蔵モードの組合せが速く、再プログラムが可能である不揮発性メモリが要求されるシステムにおいて、不揮発性ＲＡＭ（ｎｖＲＡＭ）のような装置にも使用可能である。且つ、応用指向の業務のための性能を最適化するためにいくつかの追加的なロジック回路を含む特定のメモリ構造が開発されている。

不揮発性半導体メモリ装置において、ＭＲＯＭ、ＰＲＯＭ及びＥＰＲＯＭは、システム自体では消去及び書き込みが制限されるので一般使用者が貯蔵内容を新しく更新することは容易ではない。しかし、ＥＥＰＲＯＭは電気的に消去及び書き込みが可能なので引き続き更新が必要であるシステムプログラミング（ｓｙｓｔｅｍ ｐｒｏｇｒａｍｍｉｎｇ）又は補助記憶装置等に応用が拡大されている。

不揮発性メモリ装置の一例として、フラッシュメモリ装置は複数のメモリ領域が一度のプログラム動作で消去又はプログラムされる一種のＥＥＰＲＯＭである。一般に、ＥＥＰＲＯＭは１つのメモリ領域が一度に消去又はプログラムが可能であり、これはフラッシュメモリ装置を使用するシステムが同時に他のメモリ領域に対して読み出し及び書き込みするときより速く、かつ効果的な速度でフラッシュメモリ装置が動作することを意味する。

フラッシュメモリ及びＥＥＰＲＯＭの全ての形態はデータを貯蔵するために使用される電荷貯蔵手段を囲んでいる絶縁膜の摩滅により所定回数の消去動作の後には劣化する。
フラッシュメモリ装置は、シリコンチップに貯蔵された情報を維持するのに電源が要らない方法でシリコンチップ上に情報を貯蔵する。これは、仮に、チップに供給される電源が遮断されても電源の使用なしに情報が維持されることを意味する。加えて、フラッシュメモリ装置は物理的な衝撃に対する抵抗性及び速い読み出しのアクセス時間を提供する。フラッシュメモリ装置は、斯かる特徴を有するので、バッテリにより電源を供給される装置の貯蔵装置として一般に使用されている。フラッシュメモリ装置は、各貯蔵素子に使用されるロジックゲートの形態によって２種類、即ち、ＮＯＲフラッシュメモリ装置とＮＡＮＤフラッシュメモリ装置とに分類される。

フラッシュメモリ装置は、セルと呼ばれるトランジスタのアレイに情報を貯蔵し、各セルは１−ビットの情報を貯蔵する。マルチ−レベルセル装置と呼ばれるより新しいフラッシュメモリ装置は、セルのフローティングゲート上の電荷量を可変することによってセル当たり１ビット以上の情報を貯蔵することができる。

米国特許公開第２００８−００２３７４７号公報 米国特許公開第２００８−００８４７２９号公報 米国特許第６８５８９０６号公報 米国特許公開第２００４−０１６９２３８号公報 米国特許公開第２００６−０１８０８５１号公報 韓国特許第６７３０２０号公報

本発明の目的は、プログラムの性能を向上させることができる技術を提供することである。

本発明は、ワードラインとビットラインに配列されたメモリセルを有するメモリセルアレイと、選択されたワードラインに印加されるプログラム電圧を発生するよう構成される電圧発生回路と、各ワードラインの一番目のページのプログラム特性により、各ワードラインの残りのページに適用されるプログラム電圧の開始レベルを可変制御するよう構成されるプログラム電圧制御器とを含むフラッシュメモリ装置を提供する。

本発明はまた、ワードラインとビットラインに配列されたメモリセルを有するフラッシュメモリ装置のプログラム方法を提供する。本発明のプログラム方法は、デフォルトコードに対応する開始レベルを有するプログラム電圧を発生し、該プログラム電圧により選択されたワードラインの一番目のページに属するメモリセルをプログラムし、選択されたワードラインの一番目のページに属するメモリセルの中の少なくとも１つがオフ−セルにプログラムされたか否かを判別し、判別結果によってプログラム電圧を貯蔵することを含み、貯蔵されたプログラム電圧は選択されたワードラインの残りのページに適用されるプログラム電圧の開始レベルで使用される。

本発明の例示的な実施形態によると、各ワードラインに属するメモリセルのプログラム速度を考慮してプログラム電圧の開始レベルを決定することにより、フラッシュメモリ装置のプログラムの性能を最適化する。

本発明のフラッシュメモリ装置を概略的に示すブロック図である。 本発明のメモリセルアレイの構成図である。 図１の制御ロジックを概略的に示すブロック図である。 本発明のプログラムコードレジスタにプログラムコードを貯蔵する方式を説明するための図である。 図３のプログラムコードレジスタを概略的に示すブロック図である。 本発明のフラッシュメモリ装置を含む集積回路カードを概略的に示すブロック図である。 本発明のフラッシュメモリ装置を含むコンピューティングシステムを概略的に示すブロック図である。 図７のメモリ制御器を概略的に示すブロック図である。

本発明の長所及び特徴、そして、それを達成する方法は、添付される図面と後述する実施形態を通じて詳細に説明される。しかし、本発明はここで説明されている実施形態に限定されず、他の形態で具体化され得る。但し、本実施形態は、本発明が属する技術分野の通常の知識を有する者に本発明の技術を容易に実施できるよう詳細に説明するために提供されるものである。

図面において、本発明の実施形態は、図示された特定の形態に制限されるものではない。図面では明確性のために誇張されている。なお、本明細書の全体にわたって同一符号で示された部分は同じ又は類似な構成要素を示す。
本明細書において、‘及び／又は’は前後に配置された構成要素の中の少なくとも１つを含む意味で使用される。また、‘接続される／結合される’は他の構成要素と直接接続されたり、他の構成要素を通じて間接的に接続されることを含む意味で使用される。本明細書において、単数形は文言上特別に言及していない限り複数形も含む。また、明細書で使用される‘含む’で言及された構成要素、段階、動作及び素子は１つ以上の異なる構成要素、段階、動作、素子及び装置の存在又は追加を意味する。

図１は本発明の例示的な実施形態によるフラッシュメモリ装置を概略的に示すブロック図である。
図１を参考にすると、フラッシュメモリ装置は、例えば、ＮＡＮＤフラッシュメモリ装置である。しかし、本発明はＮＡＮＤフラッシュメモリ装置に限定されない。フラッシュメモリ装置は行（ワードライン：ＷＬ）と列（ビットライン：ＢＬ）に配列されたメモリセルを有するメモリセルアレイ１００を含む。各メモリセルは１−ビットのデータ又はＭ−ビット（マルチ−ビット）のデータ（Ｍは２以上の整数）を貯蔵する。各メモリセルはフローティングゲート又は電荷トラップ層のような電荷貯蔵層を有するメモリセル、可変抵抗素子を有するメモリセルからなる。メモリセルアレイ１００はよく知られている単層アレイ構造（ｓｉｎｇｌｅ−ｌａｙｅｒ ａｒｒａｙ ｓｔｒｕｃｔｕｒｅ）（２次元アレイ構造と呼ばれる）又は多層アレイ構造（ｍｕｌｔｉ−ｌａｙｅｒ ａｒｒａｙ ｓｔｒｕｃｔｕｒｅ）（３次元アレイ構造と呼ばれる）を有する。例示的な３次元アレイ構造が特許文献１に“ＳＥＭＩＣＯＮＤＵＣＴＯＲ ＭＥＭＯＲＹ ＤＥＶＩＣＥ ＷＩＴＨ ＭＥＭＯＲＹ ＣＥＬＬＳ ＯＮ ＭＵＬＴＩＰＬＥ ＬＡＹＥＲＳ”の題目、そして、特許文献２に“ＳＥＭＩＣＯＮＤＵＣＴＯＲ ＤＥＶＩＣＥ ＷＩＴＨ ＴＨＲＥＥ−ＤＩＭＥＮＳＩＯＮＡＬ ＡＲＲＡＹ ＳＴＲＵＣＴＵＲＥ”の題目として各々開示されていて、この出願の引用文献に含まれる。

行選択回路２００はメモリセルアレイ１００の行に対する選択及び駆動動作を行なうよう構成される。電圧発生回路３００は制御ロジック４００によって制御され、プログラム、消去、そして、読み込み及び読み出し動作に必要な電圧（例えば、プログラム電圧、パス電圧、消去電圧、読み込み及び読み出し電圧）を生成するように構成される。ページバッファ回路５００は制御ロジック４００によって制御され、動作モードにより感知増幅器又は書き込みドライバとして動作する。例えば、読み出し動作の間、ページバッファ回路５００は選択された行のメモリセルからデータを感知する感知増幅器として動作する。

プログラム動作の間、ページバッファ回路５００はプログラムのデータによって選択された行のメモリセルを駆動する書き込みドライバとして動作する。ページバッファ回路５００はビットラインに又はビットライン対に各々対応するページバッファを含む。メモリセルの各々がマルチ−ビットのデータを貯蔵する場合、ページバッファ回路５００の各ページバッファは２個又はそれより多いラッチを有するよう構成される。列選択回路６００は制御ロジック４００によって制御され、読み込み／プログラム動作の際列（またはページバッファ）を定められた単位で順に選択する。入出力インターフェース７００は外部（例えば、メモリ制御器又はホスト）とインターフェースするように構成される。

制御ロジック４００はフラッシュメモリ装置の動作を全般的に制御する。制御ロジック４００は各ワードラインに属するメモリセルのプログラム速度を考慮して電圧発生回路３００のプログラム電圧の初期レベル（または、開始レベル）を決定する。特に、本発明の例示的な実施形態による制御ロジック４００は各ワードラインの一番目のページ（例えば、ＬＳＢページ）をプログラムするとき、各ワードラインに属するメモリセルのプログラム特性（例えば、プログラム速度）を把握し、把握されたプログラム特性（例えば、プログラム速度）によって次のページ（例えば、ＭＳＢページ又は中間及びＭＳＢページ）のプログラム電圧の開始レベルを決定するこれは各ワードラインのプログラム電圧の開始レベルが各ワードラインの一番目のページ（例えば、ＬＳＢページ）のプログラムの結果により個別的／独立的に制御されることを意味する。各ワードラインに属するメモリセルのプログラム速度を考慮してプログラム電圧の開始レベルを決定することによってフラッシュメモリ装置のプログラムの性能を最適化する。

図２は、オールビットラインメモリ構造又はオッド−イーブンメモリ構造のためにメモリセルアレイをメモリブロックから構成する例を示す図である。メモリセルアレイ１００の例示的な構造を説明する。一例として、メモリセルアレイ１００が１０２４個のメモリブロックに分けられたＮＡＮＤフラッシュメモリ装置として説明する。各メモリブロックに貯蔵されたデータは同時に消去される。一実施形態において、メモリブロックは同時に消去される貯蔵素子の最少単位である。各メモリブロックには、例えば、ビットライン（例えば、１ＫＢのビットライン）に各々対応する複数の列を構成する。オールビットライン（ａｌｌｂｉｔ ｌｉｎｅ：ＡＢＬ）構造と呼ばれる一実施形態において、メモリブロックの全てのビットラインは読み込み及びプログラム動作の間、同時に選択される。共通ワードラインに属するとともに全てのビットラインと接続された貯蔵素子は同時にプログラムされる。

例示的な実施形態において、同じ列に属する複数の貯蔵素子はＮＡＮＤストリング１１１を構成するよう直列に接続される。ＮＡＮＤストリングの一端子はストリング選択ラインＳＳＬによって制御される選択トランジスタを通じて対応するビットラインに接続され、他の端子は接地選択ラインＧＳＬによって制御される選択トランジスタを通じて共通ソースラインＣＳＬに接続される。

オッド−イーブン構造（ｏｄｄ−ｅｖｅｎ ａｒｃｈｉｔｅｃｔｕｒｅ）と呼ばれる他の例示的な実施形態において、ビットラインはイーブンビットラインＢＬｅとオッドビットラインＢＬｏとに区分される。オッド／イーブンビットライン構造において、共通ワードラインに属し、オッドビットラインと接続された貯蔵素子が第１時間にプログラムされ、共通ワードラインに属し、イーブンビットラインと接続された貯蔵素子が第２時間にプログラムされる。データは異なるブロックからプログラムされ、異なるメモリブロックから読み出される。斯かる動作は同時に実行される。

図３は図１の制御ロジックを概略的に示すブロック図である。
本発明の例示的な実施形態による制御ロジック４００はプログラム動作の際、電圧発生回路３００のプログラム電圧Ｖｐｇｍの開始レベルを制御する。本発明の例示的な実施形態によると、プログラム電圧Ｖｐｇｍの開始レベルはメモリセルアレイ１００に属する全てのページに同様に適用されるものではなく全てのページの中で一部可変して適用される。例えば、各ワードラインに属する一番目のページ（例えば、ＬＳＢページ）には同じ開始レベルを有するプログラム電圧Ｖｐｇｍが適用され、各ワードラインに属する残りのページ（例えば、ＭＳＢページ又は中間及びＭＳＢページ）には各ワードラインに属する一番目のページに適用されたものと異なる開始レベルを有するプログラム電圧Ｖｐｇｍが選択的に適用される。これについては、以下に詳しく説明する。

図３を参考にすると、制御ロジック４００はプログラム制御器４１０とプログラム電圧制御器４８０とを含む。プログラム制御器４１０はフラッシュメモリ装置の全般的な動作（例えば、プログラム動作）を制御する。しかし、プログラム制御器４１０は消去動作、読み込み及び読み出し動作、検証読み取り動作のような異なる動作も制御できる。プログラム電圧制御器４８０は各ワードラインに属するページの中のどのページがプログラムされるかによって電圧発生回路３００により生成されるプログラム電圧Ｖｐｇｍの開始レベルを制御する。プログラム電圧制御器４８０はデフォルトコードレジスタ４２０、増加分（以下に、ＩＳＰＰと称する）コードレジスタ４３０、オフ−セル検出器４４０、プログラムコードレジスタ４５０、選択器４６０、そして、カウンタ４７０を含む。

デフォルトコードレジスタ４２０はフラッシュメモリ装置に適用されるプログラム電圧Ｖｐｇｍの開始レベルを表すデフォルトコードＤ＿ＣＯＤＥ１（以下に、第１デフォルトコードと称する）を貯蔵するために使用される。第１デフォルトコードＤ＿ＣＯＤＥ１はフラッシュメモリ装置のテストを通じて得られる。例えば、プログラム電圧Ｖｐｇｍの開始レベルはフラッシュメモリ装置のメモリセルをプログラムすることによって得られるプログラム速度により決定される。このように決定されたプログラム速度により第１デフォルトコードＤ＿ＣＯＤＥ１が決定される。例えば、プログラム速度が一番速いメモリセルを基準にしてプログラム電圧Ｖｐｇｍの開始レベルが決定される。しかし、プログラム電圧Ｖｐｇｍの開始レベルを決定する方式はここに開示されたものに限定されない。デフォルトコードＤ＿ＣＯＤＥ１はプログラム動作の際、選択器４６０に伝送される。

ＩＳＰＰコードレジスタ４３０はプログラムループの繰り返しの際、プログラム電圧Ｖｐｇｍの増加分を表すＩＳＰＰコードＩ＿ＣＯＤＥを貯蔵するために使用される。増加型ステップパルスプログラミング（ＩＳＰＰ）方式によると、プログラム電圧Ｖｐｇｍはプログラムループの繰り返しの際、定められた増加分だけ増加される。

ＩＳＰＰコードＩ＿ＣＯＤＥは増加分の値を表すために使用される。プログラム電圧Ｖｐｇｍはプログラムループの繰り返しの際、ＩＳＰＰコードＩ＿ＣＯＤＥに対応する値だけ増加される。オフ−セル検出器４４０は、検証読み取り動作の間、選択されたページに属するメモリセル（または、プログラムされるべきメモリセル）の中の少なくとも１つのメモリセルがオフ−セルになったか否かを検出する。オフ−セル検出器４４０は検出結果としてアクティブハイ信号（Ａｃｔｉｖｅ ｈｉｇｈ ｓｉｇｎａｌ）である検出信号ＯＦＦ＿ＤＥＴを出力する。ここで、検出信号ＯＦＦ＿ＤＥＴの活性化は選択されたページに属するメモリセル（または、プログラムされるべきメモリセル）の中の少なくとも１つのメモリセルがオフ−セルになったことを意味する。オフ−セル検出器４４０は各ワードラインの一番目のページ（例えば、ＬＳＢページ）がプログラムされる間に活性化され、これはプログラム制御器４１０によって制御される。検出信号ＯＦＦ＿ＤＥＴが活性化される場合、次のプログラムループからオフ−セル検出器４４０は動作しない。これはプログラム制御器４１０によって制御される。

例示的な実施形態において、オフ−セルを検出する方式は様々に具現できる。例えば、オフ−セルはページバッファのラッチを初期化し、選択されたメモリセルの状態を感知し、感知された状態の中の少なくとも１つの状態がオフ−セルの状態を有するか否かを判別することによって検出される。しかし、オフ−セルを検出する方式はここに開示されるものに限定されない。

プログラムコードレジスタ４５０は検出信号ＯＦＦ＿ＤＥＴが活性化されるとき、カウンタ４７０の出力Ｖｐｇｍ＿ＣＯＤＥを貯蔵する。カウンタ４７０の出力Ｖｐｇｍ＿ＣＯＤＥはプログラム電圧Ｖｐｇｍを生成するために必要なコードである。プログラムコードレジスタ４５０に貯蔵されたコード（以下に、第２デフォルトコード（Ｄ＿ＣＯＤＥ２）と称する）は各ワードラインの残りのページに印加されるプログラム電圧Ｖｐｇｍの開始レベルを決定するために使用される。第２デフォルトコードＤ＿ＣＯＤＥ２は各ワードラインの残りのページ（例えば、ＭＳＢページ又は中間及びＭＳＢページ）に対するプログラム動作が要請されるとき選択器４６０に伝送される。

選択器４６０は第１デフォルトコードＤ＿ＣＯＤＥ１と第２デフォルトコードＤ＿ＣＯＤＥ２の中の何れか１つを選択し、選択されたデフォルトコードをカウンタ４７０に伝送する。選択器４６０は各ワードラインの一番目のページ（例えば、ＬＳＢページ）がプログラムされたか否かを表すフラグ情報を貯蔵するレジスタ４６１を含む。選択器４６０は各ワードラインの一番目のページに対するプログラム動作が要請されるとき、第１デフォルトコードＤ＿ＣＯＤＥ１をカウンタ４７０に伝送する。各ワードラインの残りのページに対するプログラム動作が要請されるとき、選択器４６０はレジスタ４６１に貯蔵されたフラグ情報により、選択されたワードラインの一番目のページがプログラムされたか否かを判別する。仮に、選択されたワードラインの一番目のページがプログラムされているものと判別されると、選択器４６０は第２デフォルトコードＤ＿ＣＯＤＥ２をカウンタ４７０に出力する。仮に、選択されたワードラインの一番目のページがプログラムされていないと判別されると、選択器４６０は第１デフォルトコードＤ＿ＣＯＤＥ１をカウンタ４７０に出力する。

カウンタ４７０には選択器４６０によって選択されたデフォルトコードとＩＳＰＰコードＩ＿ＣＯＤＥとが入力される。一番目のプログラムループの際、カウンタ４７０は入力されたデフォルトコードをプログラムコードＶｐｇｍ＿ＣＯＤＥとして電圧発生回路３００に出力する。この際、電圧発生回路３００はデフォルトコードに対応する開始レベルを有するプログラム電圧Ｖｐｇｍを発生する。次のプログラムループの際、カウンタ４７０はデフォルトコードの値をＩＳＰＰコードＩ＿ＣＯＤＥだけ増加させる。このように増加されたコード、即ち、プログラムコードＶｐｇｍ＿ＣＯＤＥが電圧発生回路３００に伝送され、その結果、プログラム電圧ＶｐｇｍはＩＳＰＰコードに対応する値（定められた増加分）だけ増加される。

以上の説明から分かるように、各ワードラインの一番目のページのプログラム動作の間に、最初にオフ−セルが検出されると、カウンタ４７０の出力即ち、プログラムコードＶｐｇｍ＿ＣＯＤＥはプログラムコードレジスタ４５０に貯蔵される。各ワードラインの残りのページのプログラム動作が要請されるとき、プログラムコードレジスタ４５０に貯蔵されたプログラムコードは選択器４６０とカウンタ４７０とを通じてデフォルトコードとして電圧発生回路３００に供給される。

図面には図示されていないが、プログラム制御器４１０又はプログラム電圧制御器４８０には選択されたメモリセルのプログラムパス／フェールを判別するためのパス／フェール検出回路が構成される。プログラムパス／フェールは、例えば、オフ−セル検出の前に又はオフ−セル検出の後に行なわれる。パス／フェール検出及びオフ−セル検出が１つの回路を通じて行なわれるよう制御ロジック４００を具現することも可能である。

図４は本発明の例示的な実施形態によるプログラムコードレジスタにプログラムコードを貯蔵する方式を説明するための図である。
説明の便宜のために、各メモリセルが３−ビットデータを貯蔵し、メモリブロックが６４個のワードラインＷＬ０−ＷＬ６３を含むものと仮定する。ボックス８０１に表示された番号はプログラムの順を示す。ボックス８０１の一番目の列はＬＳＢデータを示し、ボックス８０１の二番目の列は中間データを示し、ボックス８０１の三番目の列はＭＳＢデータを示す。

ワードラインＷＬ０−ＷＬ６３は、ボックス８０２に示されたように、複数のゾーン（例えば、１６個のゾーン）に区分され、各ゾーンは４個のワードラインを含む。各ゾーンに属する４個のワードラインは各々第１乃至第４グループに区分される。例えば、一番目のゾーンに属する４個のワードラインＷＬ０−ＷＬ３は、ボックス８０３に示されたように、第１乃至第４グループＡ、Ｂ、Ｃ、Ｄに各々対応する。対応するワードラインの一番目のページのプログラム動作の際、得られるプログラムコードＶｐｇｍ＿ＣＯＤＥが各グループＡ、Ｂ、Ｃ、Ｄに貯蔵される。
各メモリセルが２−ビットのデータ又はＭ−ビットのデータ（Ｍは４以上の整数）を貯蔵する場合にも本発明を適用することができる。

図５は本発明の例示的な実施形態による図３のプログラムコードレジスタを概略的に示すブロック図である。
図５を参考にすると、プログラムコードレジスタ４５０は第１及び第２デコーダ４５１、４５２、第１及び第２レジスタセット４５３、４５４、そして、比較器４５５を含む。第１デコーダ４５１はメモリブロックのワードライン（例えば、６４個のワードライン）を選択するための行アドレスＷＬ＿ＡＤＤ［５：０］の中の第１アドレスＷＬ＿ＡＤＤ［１：０］をデコーディングして選択信号ＧＥ０−ＧＥ３を活性化する。選択信号ＧＥ０−ＧＥ３は第１及び第２レジスタセット４５３、４５４に伝送される。

第２デコーダ４５２はメモリブロックのワードラインを選択するための行アドレスＷＬ＿ＡＤＤ［５：０］の中の第２アドレスＷＬ＿ＡＤＤ［５：２］をデコーディングして選択信号ＺＥ０−ＺＥ１５を活性化する。選択信号ＺＥ０−ＺＥ１５は第１及び第２レジスタセット４５３、４５４に伝送される。

第１レジスタセット４５３は選択信号ＺＥ０−ＺＥ１５に各々対応する複数のレジスタゾーン４５３ａ−４５３ｂを含む。各レジスタゾーンにはゾーンを表す情報（例えば、ゾーンを指定するために使用されるアドレス）が貯蔵される。例えば、第１レジスタゾーン４５３ａは４個のレジスタＺＲ０−ＺＲ３から構成される。第１レジスタゾーン４５３ａは対応する選択信号ＺＥ０によって選択され、第１レジスタゾーン４５３ａのレジスタＺＲ０−ＺＲ３は選択信号ＧＥ０−ＧＥ３によって各々選択される。検出信号ＯＦＦ＿ＤＥＴが活性化される際、選択信号（例えば、ＺＥ０、ＧＥ０）によって選択された第１レジスタゾーン４５３ａのレジスタＺＲ０には第２アドレスＷＬ＿ＡＤＤ［５：２］が貯蔵される。

各ワードラインの残りのページ（例えば、ＭＳＢページ又は中間及びＭＳＢページ）に対するプログラム動作が要請されるとき、選択されたレジスタゾーン４５３ａに属するレジスタＺＲ０−ＺＲ３に各々貯蔵された第２アドレスＷＬ＿ＡＤＤ［５：２］は比較器４５５に伝送される。
第１レジスタセット４５３に属する残りのレジスタゾーンも第１レジスタゾーン４５３ｂと同じ方式で動作するのでその説明は省略する。

第２レジスタセット４５４は選択信号ＺＥ０−ＺＥ１５に各々対応する複数のレジスタグループ４５４ａ−４５４ｂを含む。各レジスタグループにはプログラムコードＶｐｇｍ＿ＣＯＤＥが貯蔵される。例えば、第１レジスタグループ４５４ａは４個のレジスタＧＲ０−ＧＲ３から構成される。第１レジスタグループ４５４ａは対応する選択信号ＺＥ０によって選択され、第１レジスタグループ４５４ａのレジスタＧＲ０−ＧＲ３は選択信号ＧＥ０−ＧＥ３によって各々選択される。検出信号ＯＦＦ＿ＤＥＴが活性化される際、選択信号（例えば、ＺＥ０、ＧＥ０）によって選択されたレジスタＧＲ０にはプログラムコードＶｐｇｍ＿ＣＯＤＥが貯蔵される。

各ワードラインの残りのページに対するプログラム動作が要請されるとき、選択信号ＺＥ０−ＺＥ１５の中の活性化された選択信号（例えば、ＺＥ０）によって第１レジスタグループ４５４ａが選択される。選択されたレジスタグループ４５４ａに属するレジスタＧＲ０−ＧＲ３の中の１つが比較器４５５からの選択信号Ｅ０−Ｅ３によって選択される。このように選択されたレジスタ（例えば、ＧＲ０）に貯蔵されたプログラムコードＶｐｇｍ＿ＣＯＤＥは第２デフォルトコードＤ＿ＣＯＤＥ２として図３に図示された選択器４６０に出力される。第２レジスタグループ４５４に属する残りのレジスタグループも第１レジスタグループ４５４ｂと同じ方式で動作するのでその説明は省略する。

一番目のページを除いた各ワードラインの残りのページに対するプログラム動作が要請されるとき、比較器４５５は第１レジスタセット４５３の選択されたレジスタゾーン（例えば、４５３ａ）のレジスタＺＲ０−ＺＲ３に貯蔵された第２アドレスが要請されたプログラム動作の第２アドレスＷＬ＿ＡＤＤ［５：２］と一致するか否かを判別する。仮に、レジスタＺＲ０−ＺＲ３に貯蔵された第２アドレスの中の何れか１つが要請されたプログラム動作の第２アドレスＷＬ＿ＡＤＤ［５：２］と一致すると判別されると、比較器４５５は選択信号Ｅ０−Ｅ３の中の１つを活性化する。例えば、レジスタＺＲ０に貯蔵されたアドレスが要請されたプログラム動作の第２アドレスＷＬ＿ＡＤＤ［５：２］と一致する場合、比較器４５５は選択信号Ｅ０を活性化する。レジスタＺＲ３に貯蔵されたアドレスが要請されたプログラム動作の第２アドレスＷＬ＿ＡＤＤ［５：２］と一致する場合、比較器４５５は選択信号Ｅ３を活性化する。

例示的な実施形態において、プログラム電圧制御器４８０はメモリブロックの選択が変更されるとき、プログラム制御器４１０によって初期化される。例えば、前に選択されたメモリブロックが現在選択されたメモリブロックと異なる場合、プログラム電圧制御器４８０はプログラム制御器４１０によって初期化される。これはレジスタ４５０、４６１に貯蔵された値が初期化されたことを意味する。レジスタ４５０が１つのメモリブロックに対するプログラムコード及びアドレス情報を貯蔵するために使用されるので、残りのメモリブロックの各々に対するプログラムコード及びアドレス情報はレジスタ４５０の初期化を通じてレジスタ４５０に貯蔵される。

以下に、本発明の例示的な実施形態によるフラッシュメモリ装置の動作を詳しく説明する。
先ず、メモリセルに３−ビットのデータが貯蔵され、ワードラインＷＬ０に属するページの中のＬＳＢページ（即ち、一番目のページ）に対するプログラム動作が要請されているものと仮定する。
ワードラインＷＬ０に属するページの中のＬＳＢページ（即ち、一番目のページ）に対するプログラム動作が要請されると、プログラム制御器４１０の制御により第１デフォルトコードＤ＿ＣＯＤＥ１がプログラムコードとして電圧発生回路３００に伝送される。

さらに詳しく説明すると、プログラム電圧制御器４８０の選択器４６０はＬＳＢページ（即ち、一番目のページ）に対するプログラム動作の要請によってデフォルトコードレジスタ４２０に貯蔵された第１デフォルトコードＤ＿ＣＯＤＥ１を選択する。該選択された第１デフォルトコードＤ＿ＣＯＤＥ１はカウンタ４７０に伝送される。一番目のプログラムループの場合、カウンタ４７０に伝送された第１デフォルトコードＤ＿ＣＯＤＥ１は変更なしに電圧発生回路３００に伝送される。電圧発生回路３００は第１デフォルトコードＤ＿ＣＯＤＥ１に対応する開始レベルを有するプログラム電圧Ｖｐｇｍを発生する。続いて、よく知られている方式により選択されたページに属するメモリセルがプログラムされる。メモリセルがプログラムされた後、選択されたメモリセルが正しくプログラムされたか否かを判別するための検証読み取り動作が行われる。

検証読み取り動作が実行された後、オフ−セル検出器４４０は選択されたメモリセルの中の少なくとも１つがオフ−セルにプログラムされたか否かを判別する。仮に、選択されたメモリセルの中の少なくとも１つがオフ−セルにプログラムされていると判別されると、オフ−セル検出器４４０は検出信号ＯＦＦ＿ＤＥＴを活性化する。一方、選択されたメモリセルの中の少なくとも１つがオフ−セルにプログラムされていないものと判別されると、検出信号ＯＦＦ＿ＤＥＴは活性化しない。検出信号ＯＦＦ＿ＤＥＴが非活性化になる場合、カウンタ４７０の出力即ち、プログラムコードＶｐｇｍ＿ＣＯＤＥはプログラムコードレジスタ４５０に貯蔵されない。続いて、次のプログラムループが実行される。次のプログラムループが実行されると、カウンタ４７０の値はＩＳＰＰコードＩ＿ＣＯＤＥだけ増加され、増加されたコード値即ち、プログラムコードＶｐｇｍ＿ＣＯＤＥは電圧発生回路３００に伝送される。この際、プログラム電圧ＶｐｇｍはＩＳＰＰコードＩ＿ＣＯＤＥに対応する値だけ増加される。引き続き、次のプログラムループのプログラム動作が実行される。

仮に、検出信号ＯＦＦ＿ＤＥＴが活性化すると、カウンタ４７０の出力即ち、プログラムコードＶｐｇｍ＿ＣＯＤＥはプログラムコードレジスタ４５０に貯蔵される。さらに詳しく説明すると、ワードラインＷＬ０が選択されるので、プログラム電圧レジスタ４５０の第１デコーダ４５１は第１アドレスＷＬ［１：０］により選択信号ＧＥ０を活性化し、プログラム電圧レジスタ４５０の第２デコーダ４５２は第２アドレスＷＬ［５：２］により選択信号ＺＥ０を活性化する。選択信号ＧＥ０、ＺＥ０が活性化することによって、第１レジスタセット４５３の第１レジスタゾーン４５３ａに属するレジスタＺＲ０には第２アドレスＷＬ＿ＡＤＤ［５：２］が貯蔵される。それと同時に、選択信号ＧＥ０、ＺＥ０が活性化することにより、第２レジスタセット４５４の第１レジスタグループ４５４ａに属するレジスタＧＲ０にはプログラムコードＶｐｇｍ＿ＣＯＤＥが貯蔵される。一旦、検出信号ＯＦＦ＿ＤＥＴの活性化によりプログラムコードＶｐｇｍ＿ＣＯＤＥが貯蔵されると、オフ−セル検出器４４０の動作は実行されない。これは次のプログラムループから検出信号ＯＦＦ＿ＤＥＴが活性化しないことを意味する。斯かる動作はプログラム制御器４１０によって制御される。

先に説明された動作は残りのワードラインＷＬ１−ＷＬ６３の一番目のページ（例えば、ＬＳＢページ）がプログラムされる場合にも同様に適用され、それに対する説明は省略する。

以上の説明から分かるように、各ワードラインのページの中の一番目のページ（例えば、ＬＳＢページ）に対するプログラム動作が実行される間、最初にオフ−セルが検出されるとき、プログラムコードＶｐｇｍ＿ＣＯＤＥがプログラムコードレジスタ４５０に貯蔵される。
メモリセルに３−ビットのデータが貯蔵され、ワードラインＷＬ０に属するページの中の中間／ＭＳＢページ（即ち、残りのページ）に対するプログラム動作が要請されているものと仮定する。

ワードラインＷＬ０に属するページの中の中間／ＭＳＢページ（即ち、残りのページ）に対するプログラム動作が要請されると、プログラム制御器４１０の制御により第１デフォルトコードＤ＿ＣＯＤＥ１と第２デフォルトコードＤ＿ＣＯＤＥ２の中の何れか１つがプログラムコードとして電圧発生回路３００に伝送される。さらに詳しく説明すると、中間／ＭＳＢページに対するプログラム動作の要請の際、プログラム電圧制御器４８０の選択器４６０はレジスタ４６１にワードラインＷＬ０の一番目のページのプログラム状態を表すフラグ情報が貯蔵されているか否かを判別する。仮に、レジスタ４６１にワードラインＷＬ０の一番目のページのプログラム状態を表すフラグ情報が貯蔵されていないものと判別されると、選択器４６０は第１デフォルトコードＤ＿ＣＯＤＥ１を選択する。即ち、選択されたワードラインの残りのページに対するプログラム動作が要請され、選択されたワードラインの一番目のページに対するプログラムのフラグ情報が貯蔵されていないとき、第１デフォルトコードＤ＿ＣＯＤＥ１が選択される。これはレジスタセット４５３、４５４に貯蔵された値が消失される場合、そして、選択されたワードラインの一番目のページに対するプログラム動作が省略される場合に適用される。即ち、レジスタセット４５３、４５４に貯蔵された値が消失される場合、そして、選択されたワードラインの一番目のページに対するプログラム動作が省略される場合、第１デフォルトＤ＿ＣＯＤＥ１が選択器４６０によって選択される。レジスタセット４５３、４５４に貯蔵された値が消失される場合は、パワーオフとメモリブロックの変更のような場合を含む。

仮に、レジスタ４６１にワードラインＷＬ０の一番目のページのプログラム状態を表すフラグ情報が貯蔵されているものと判別されると、選択器４６０はプログラムコードレジスタ４５０に貯蔵された第２デフォルトコードＤ＿ＣＯＤＥ２を選択する。第２デフォルトコードＤ＿ＣＯＤＥ２の選択は次のように行なわれる。ワードラインＷＬ０が選択されるので、第２デコーダ４５２は選択信号ＺＥ０を活性化する。選択信号ＺＥ０が活性化することにより、第１レジスタセット４５３に属する第１レジスタゾーン４５３ａが選択される。それと同時に、第２レジスタセット４５４に属する第１レジスタグループ４５４ａが選択される。

選択されたレジスタゾーン４５３ａに属するレジスタＺＲ０−ＺＲ３に貯蔵された値（即ち、第２アドレス）は比較器４５５に出力される。一番目のページを除いた各ワードラインの残りのページに対するプログラム動作が要請されるとき、比較器４５５は第１レジスタゾーン４５３ａのレジスタＺＲ０−ＺＲ３に貯蔵された第２アドレスが要請されたプログラム動作の第２アドレスＷＬ＿ＡＤＤ［５：２］と一致するか否かを判別する。仮に、レジスタＺＲ０−ＺＲ３に貯蔵された第２アドレスの中の何れか１つが要請されたプログラム動作の第２アドレスＷＬ＿ＡＤＤ［５：２］と一致すると判別されると、比較器４５５は選択信号Ｅ０−Ｅ３の中の１つ（例えば、Ｅ０）を活性化する。

選択信号Ｅ０が活性化することにより、選択信号ＺＥ０によって選択された第１レジスタグループ４５４ａのレジスタＧＲ０に貯蔵されたプログラムコードＶｐｇｍ＿ＣＯＤＥが選択される。該選択されたプログラムコードＶｐｇｍ＿ＣＯＤＥはワードラインＷＬ０の残りのページ（即ち、中間及びＭＳＢページ）のプログラム電圧Ｖｐｇｍを生成するために使用される。選択されたプログラムコードＶｐｇｍ＿ＣＯＤＥは第２デフォルトコードＤ＿ＣＯＤＥ２としてカウンタ４７０に伝送される。第２デフォルトコードＤ＿ＣＯＤＥ２に対応する開始レベルを有するプログラム電圧Ｖｐｇｍが電圧発生回路３００により生成される。続いて、よく知られている方式によりプログラム動作が実行される。

以上の説明から分かるように、各ワードラインに属するメモリセルのプログラムの速度を考慮して電圧発生回路３００のプログラム電圧の初期レベル（または、開始レベル）が決定される。具体的に、各ワードラインの一番目のページ（例えば、ＬＳＢページ）をプログラムするとき、各ワードラインに属するメモリセルのプログラムの特性（例えば、プログラムの速度）を把握し、把握されたプログラムの特性（例えば、プログラムの速度）によって次のページ（例えば、ＭＳＢページ又は中間及びＭＳＢページ）のプログラム電圧の開始レベルを決定する。これは、各ワードラインのプログラム電圧の開始レベルが各ワードラインの一番目のページ（例えば、ＬＳＢページ）のプログラムの結果により個別的／独立的に制御されることを意味する。

プログラム電圧の開始レベルがプログラムの速度が一番速いメモリセルを基準として決定される場合、相対的にプログラムの速度が遅いメモリセルはさらに多いプログラムループを必要とする。これはメモリ装置のプログラムの性能が低下することを意味する。しかし、各ワードラインに属するメモリセルのプログラムの速度を考慮してプログラム電圧の開始レベルを決定することによってフラッシュメモリ装置のプログラムの性能を最適化することができる。

図６は本発明の例示的な実施形態によるフラッシュメモリ装置を含む集積回路カードを概略的に示すブロック図である。
図６を参考にすると、集積回路カード（例えば、スマートカード）は不揮発性メモリ装置１０００と制御器２０００とを含む。不揮発性メモリ装置１０００は図１に図示されたものと同様であり、それに対する説明は省略する。制御器２０００は不揮発性メモリ装置１０００を制御し、ＣＰＵ２１００、ＲＯＭ２２００、ＲＡＭ２３００、そして、入出力インターフェース２４００を含む。ＣＰＵ２１００はＲＯＭ２２００に貯蔵される様々なプログラムにより集積回路カードの動作を全般的に制御し、入出力インターフェース２４００は外部とのインターフェースを提供する。

フラッシュメモリ装置は電源が遮断されても貯蔵されたデータを維持できる不揮発性メモリ装置である。セルラ電話、ＰＤＡデジタルカメラ、ポータブルゲームコンソール、そして、ＭＰ３Ｐのようなモバイル装置の使用増加により、フラッシュメモリ装置はデータストレージだけではなく、コードストレージとしてより幅広く使用されている。フラッシュメモリ装置は、また、ＨＤＴＶ、ＤＶＤ、ルータ、ＧＰＳのようなホームアプリケーションに使用できる。本発明の例示的な実施形態によるフラッシュメモリ装置を含むコンピューティングシステムが図７に概略的に図示されている。

本発明によるコンピューティングシステムはバス３００１に電気的に接触されたマイクロプロセッサ３１００、使用者インターフェース３２００、ベースバンドチップセット（ｂａｓｅ ｂａｎｄ ｃｈｉｐ ｓｅｔ）のようなモデム３３００、メモリ制御器３４００、そして、貯蔵媒体としてフラッシュメモリ装置３５００を含む。フラッシュメモリ装置３５００は図１に図示されているものと同様に構成される。フラッシュメモリ装置３５００にはマイクロプロセッサ３１００によって処理された／処理されるＮ−ビットのデータ（Ｎは１以上の整数）がメモリ制御器３４００を通じて貯蔵される。

本発明によるコンピューティングシステムがモバイル装置である場合、コンピューティングシステムの動作電圧を供給するためのバッテリ３６００が追加に構成される。図には図示されていないが、本発明によるコンピューティングシステムには応用チップセット（ａｐｐｌｉｃａｔｉｏｎ ｃｈｉｐ ｓｅｔ）、カメライメージプロセッサ（Ｃａｍｅｒａ Ｉｍａｇｅ Ｐｒｏｃｅｓｓｏｒ：ＣＩＳ）、モバイルＤＲＡＭをさらに構成しても良い。メモリ制御器とフラッシュメモリ装置とは、例えば、データを貯蔵するために不揮発性メモリを使用する半導体ドライブ／ディスク（Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｒｉｖｅ／Ｄｉｓｋ：ＳＳＤ）を構成する。

図８は図７に図示されたメモリ制御器を概略的に示すブロック図である。
図８を参考にすると、制御器は貯蔵媒体にデータを貯蔵するように、そして、貯蔵媒体からデータを読み出すように構成される。制御器はホストインターフェース４１００、メモリインターフェース４２００、処理ユニット４３００、バッファメモリ４４００、そして、エラー制御ユニット４５００を含む。ホストインターフェース４１００は外部装置（例えば、ホスト）とインターフェースし、メモリインターフェース４２００は貯蔵媒体とインターフェースする。処理ユニット４３００は制御器の動作を全般的に制御する。バッファメモリ４４００は貯蔵媒体に貯蔵されるべきデータを又は貯蔵媒体から読み出されたデータを臨時貯蔵するために使用される。また、バッファメモリ４４００は処理ユニット４３００のワークメモリ（ｗｏｒｋ ｍｅｍｏｒｙ）として使用される。エラー制御ユニット４５００は貯蔵媒体から読み出されたデータのエラーを検出及び訂正する。図８に示したように、制御器にコードデータを貯蔵するためのＲＯＭ４６００が追加に構成されても良い。

本発明の例示的な実施形態において、メモリセルは電荷貯蔵層を有する様々なセル構造の中の１つを利用して具現することができる。電荷貯蔵層を有するセル構造は電荷トラップ層を利用する電荷トラップフラッシュ構造、アレイが多層に構成されるスタックフラッシュ構造、ソース−ドレインがないフラッシュ構造、ピン−タイプフラッシュ構造を含む。

電荷貯蔵層として電荷トラップフラッシュ構造を有するメモリ装置が特許文献３、特許文献４、そして、特許文献５に各々開示されていて、この出願の引用文献に含まれる。ソース／ドレインがないフラッシュ構造は特許文献６に開示されていて、この出願の引用文献に含まれる。

本発明によるフラッシュメモリ装置、メモリ制御器は様々な形態のパッケージを利用して実装することができる。例えば、本発明によるフラッシュメモリ装置、メモリコントローラはＰｏＰ（Ｐａｃｋａｇｅ ｏｎ Ｐａｃｋａｇｅ），Ｂａｌｌ ｇｒｉｄ ａｒｒａｙｓ（ＢＧＡｓ），Ｃｈｉｐ ｓｃａｌｅ ｐａｃｋａｇｅｓ（ＣＳＰｓ），Ｐｌａｓｔｉｃ Ｌｅａｄｅｄ Ｃｈｉｐ Ｃａｒｒｉｅｒ（ＰＬＣＣ），Ｐｌａｓｔｉｃ Ｄｕａｌ Ｉｎ−Ｌｉｎｅ Ｐａｃｋａｇｅ（ＰＤＩＰ），Ｄｉｅ ｉｎ Ｗａｆｆｌｅ Ｐａｃｋ，Ｄｉｅ ｉｎ Ｗａｆｅｒ Ｆｏｒｍ，Ｃｈｉｐ Ｏｎ Ｂｏａｒｄ（ＣＯＢ），Ｃｅｒａｍｉｃ Ｄｕａｌ Ｉｎ−Ｌｉｎｅ Ｐａｃｋａｇｅ（ＣＥＲＤＩＰ），Ｐｌａｓｔｉｃ Ｍｅｔｒｉｃ Ｑｕａｄ Ｆｌａｔ Ｐａｃｋ（ＭＱＦＰ），Ｔｈｉｎ Ｑｕａｄ Ｆｌａｔｐａｃｋ（ＴＱＦＰ），Ｓｍａｌｌ Ｏｕｔｌｉｎｅ（ＳＯＩＣ），Ｓｈｒｉｎｋ Ｓｍａｌｌ Ｏｕｔｌｉｎｅ Ｐａｃｋａｇｅ（ＳＳＯＰ），Ｔｈｉｎ Ｓｍａｌｌ Ｏｕｔｌｉｎｅ（ＴＳＯＰ），Ｔｈｉｎ Ｑｕａｄ Ｆｌａｔｐａｃｋ（ＴＱＦＰ），Ｓｙｓｔｅｍ Ｉｎ Ｐａｃｋａｇｅ（ＳＩＰ），Ｍｕｌｔｉ Ｃｈｉｐ Ｐａｃｋａｇｅ（ＭＣＰ），Ｗａｆｅｒ−ｌｅｖｅｌ Ｆａｂｒｉｃａｔｅｄ Ｐａｃｋａｇｅ（ＷＦＰ），Ｗａｆｅｒ−Ｌｅｖｅｌ Ｐｒｏｃｅｓｓｅｄ Ｓｔａｃｋ Ｐａｃｋａｇｅ（ＷＳＰ）のようなパッケージを利用して実装する。

本発明の範囲又は技術思想を外れず、本発明の構造を様々に修正又は変更できるのは、該分野の熟練者において自明である。上述した内容を考慮すると、例えば、本発明の修正及び変更が請求項及び均等物の範疇内に属すると、本発明はその変更及び修正を含むものと解すべきである。

１００ メモリセルアレイ
２００ 行選択回路
３００ 電圧発生回路
４００ 制御ロジック
４１０ プログラム制御器
４２０ デフォルトコードレジスタ
４３０ ＩＳＰＰコードレジスタ
４４０ オフ−セル検出器
４５０ プログラムコードレジスタ
４５１ 第１デコーダ
４５２ 第２デコーダ
４５５ 比較器
４６０ 選択器
４７０ カウンタ
５００ ページバッファ回路
６００ 列選択回路
７００ 入出力インターフェース
２４００ 入出力インターフェース
３１００ マイクロプロセッサ
３２００ 使用者インターフェース
３３００ モデム
３４００ メモリ制御器
３５００ フラッシュメモリ装置
３６００ バッテリ
４３００ 処理ユニット

Claims (10)

1. ワードラインとビットラインに配列されたメモリセルを有するメモリセルアレイと、
   選択されたワードラインに印加されるプログラム電圧を発生するよう構成される電圧発生回路と、
   前記各ワードラインの一番目のページのプログラム特性により、前記各ワードラインの残りのページに適用される前記プログラム電圧の開始レベルを可変制御するプログラム電圧制御器とを含むことを特徴とするフラッシュメモリ装置。
2. 前記電圧発生回路は、前記プログラム電圧制御器から提供されるプログラムコードにより前記プログラム電圧を発生するよう構成されることを特徴とする請求項１に記載のフラッシュメモリ装置。
3. 前記各ワードラインの一番目のページのプログラム動作の間、前記プログラム電圧制御器は、前記各ワードラインの一番目のページに属するメモリセルの中の少なくとも１つがオフ−セルにプログラムされていると判別されるとき、使用された前記プログラム電圧に対応する前記プログラムコードを貯蔵するよう構成されることを特徴とする請求項２に記載のフラッシュメモリ装置。
4. 前記各ワードラインの残りのページに対するプログラム動作が要請されるとき、前記プログラム電圧制御器は前記各ワードラインの残りのページに対する前記プログラム電圧の開始レベルとして貯蔵されたプログラムコードを前記電圧発生回路に伝送するよう構成されることを特徴とする請求項３に記載のフラッシュメモリ装置。
5. 前記各ワードラインの残りのページに対するプログラム動作が要請されるとき、前記プログラム電圧制御器は前記各ワードラインの一番目のページがプログラムされたか否かを判別するよう構成されることを特徴とする請求項３に記載のフラッシュメモリ装置。
6. 前記各ワードラインの残りのページに対するプログラム動作が要請され、前記各ワードラインの一番目のページがプログラムされていないと判別されるとき、前記プログラム電圧制御器は前記各ワードラインの一番目のページに適用される開始レベルを有するプログラム電圧を生成するよう前記電圧発生回路を制御することを特徴とする請求項５に記載のフラッシュメモリ装置。
7. 前記各ワードラインの一番目のページに適用される前記プログラム電圧の開始レベルは固定されていることを特徴とする請求項１に記載のフラッシュメモリ装置。
8. ワードラインとビットラインに配列されたメモリセルを有するフラッシュメモリ装置のプログラム方法において、
   デフォルトコードに対応する開始レベルを有するプログラム電圧を発生し、
   前記プログラム電圧により選択されたワードラインの一番目のページに属するメモリセルをプログラムし、
   前記選択されたワードラインの一番目のページに属するメモリセルの中の少なくとも１つがオフ−セルにプログラムされたか否かを判別し、
   判別の結果によって前記プログラム電圧を貯蔵し、
   前記貯蔵されたプログラム電圧は前記選択されたワードラインの残りのページに適用される前記プログラム電圧の開始レベルとして使用されることを特徴とするプログラム方法。
9. 前記選択されたワードラインの残りのページに対するプログラム動作が要請されるとき、前記選択されたワードラインの一番目のページがプログラムされたか否かを判別することを特徴とする請求項８に記載のプログラム方法。
10. 前記選択されたワードラインの一番目のページがプログラムされていると判別されると、前記貯蔵されたプログラム電圧は前記選択されたワードラインの残りのページに適用される前記プログラム電圧の開始レベルとして使用されることを特徴とする請求項９に記載のプログラム方法。

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