JP2012505493A - 最も速いおよび/または最も遅いプログラミングビットを無視することによってプログラムベリファイを削減する不揮発性メモリおよび方法 - Google Patents
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Abstract
Description
多状態またはマルチレベルEEPROMメモリセルの場合、導通ウィンドウは2つ以上のブレークポイントによって3つ以上の領域に区分され、各セルが2ビット以上のデータを記憶することができるようになっている。したがって、所与のEEPROMアレイが記憶することができる情報は、各セルが記憶することができる状態の数とともに増加する。多状態またはマルチレベルメモリセルを有するEEPROMまたはフラッシュEEPROMは、米国特許第5,172,338号(特許文献1)に記載されている。
メモリセルとして働くトランジスタは、一般に、2つのメカニズムのうちの1つによって「プログラムされた」状態にプログラムされる。「ホットエレクトロン注入」では、ドレインに印加される高い電圧によって、基板のチャネル領域にわたって電子が加速される。同時に、コントロールゲートに印加される高い電圧によって、ホットエレクトロンは薄いゲート誘電体を介してフローティングゲート上に引き込まれる。「トンネル注入」では、基板に対して高い電圧がコントロールゲートに印加される。このようにして、基板から介在するフローティングゲートに電子が引き込まれる。
メモリデバイスは、一般に、カード上に搭載されることもある1つ以上のメモリチップを含む。各メモリチップは、デコーダならびに消去、書き込みおよび読み出し回路などの周辺回路によってサポートされるメモリセルのアレイを含む。さらに高度なメモリデバイスは、インテリジェントでかつ高水準のメモリ動作およびインターフェイスを実行する外部メモリコントローラで動作する。
一連の交互に実施されるプログラム/ベリファイサイクルを使用している従来のプログラミング技術は、相対的に大きなVPGM の変化に応答してセルのしきい値電圧が最初に急速に増大するというプログラミングプロセスにおける不確実性に対処することである。しかし、フローティングゲートにプログラムされる電荷がシールドとして働いて電子をフローティングゲート内にさらにトンネリングさせる有効電界を減少させるにつれて、この増大は衰えていき最終的に止まる。このプロセスは非線形に見えるので、試行錯誤しながら進められる。
端部セルのオーバープログラミングまたはアンダープログラミングによって生じるどんなエラーもエラー訂正コードによって訂正される。開始をどの程度遅延するか、および様々なベリファイレベルをどの程度早く終了させるかを決定するために、セルをそれぞれの目標状態にプログラムするのに使用される同一プログラミングパスの間にグループの分布内の端部セルの境界がオンザフライ(on-the-fly)で特定される。端部セルをベリファイしないことによって、ベリファイステップの数が30%〜40%ほども削減される場合がある。
このようにして、メモリセルのグループの分布の中から最も遅いビットはベリファイされずにベリファイされたかのように扱われる。これによってベリファイが削減されることになる。このようなベリファイされないセルによって生じるいかなるエラーもエラー訂正コードによって訂正される。
1つの好適な実施形態では、所定の数の追加プログラミングパルスは1つである。このようにして、ベリファイされなかったこのような最も遅いビットに対して、追加パルスはこのようなビットをその目標状態に近づくようにプログラムするのに役立つことになる。
図1〜図10は、本発明の様々な態様が実施され得る例示的なメモリシステムを示す。
図11および図12は、従来のプログラミング技術を示す。
図13〜図22は、本発明の様々な態様および実施形態の内容および詳細を示す。
メモリアレイ200は、行デコーダ230(230Aと230Bとに分割)を介してワード線によって、および列デコーダ260(260Aと260Bとに分割)を介してビット線によってアドレス指定可能である(図4および図5も参照)。読み出し/書き込み回路270(270Aと270Bとに分割)は、メモリセルのページを並列に読み出すかまたはプログラムできるようにする。データI/Oバス231は、読み出し/書き込み回路270に接続されている。
好適な実施形態では、ページは、同一ワード線を共有するメモリセルの隣接する行から構成される。別の実施形態では、メモリセルの行が複数のページに区分されるが、読み出し/書き込み回路270を個々のページに多重化するためにブロックマルチプレクサ250(250Aと250Bとに分割)が設けられる。例えば、メモリセルの奇数列および偶数列によってそれぞれ形成される2つのページが読み出し/書き込み回路に多重化される。
メモリアレイ200は、一般に、行および列に配置されるメモリセルの2次元アレイとして編成され、ワード線およびビット線によってアドレス指定可能である。NOR型またはNAND型アーキテクチャに従ってアレイを形成することができる。
今日使用されている不揮発性ソリッドステートメモリデバイスで商業的に成功しているものが多い。このようなメモリデバイスは、異なる種類のメモリセルを使用してもよく、それぞれの種類は1つ以上の電荷蓄積素子を有している。
一般的な不揮発性メモリセルは、EEPROMおよびフラッシュEEPROMを含む。EEPROMセルおよびそれを製造する方法の例は、米国特許第5,595,924号(特許文献17)に与えられている。フラッシュEEPROMセル、メモリシステムにおけるその使用およびそれを製造する方法の例は、米国特許第5,070,032号(特許文献2)、第5,095,344号(特許文献3)、第5,315,541号(特許文献4)、第5,343,063号(特許文献5)、第5,661,053号(特許文献6)、第5,313,421号(特許文献7)および第6,222,762号(特許文献8)に与えられている。特に、NANDセル構造を有するメモリデバイスの例は、米国特許第5,570,315号(特許文献9)、第5,903,495号(特許文献10)、第6,046,935号(特許文献11)に記載されている。さらに、誘電体記憶素子を利用するメモリデバイスの例は、Eitan et al., "NROM: A Novel Localized Trapping, 2-Bit Nonvolatile Memory Cell," IEEE Electron Device Letters, vol. 21, no. 11, November 2000, pp.543-545 、ならびに米国特許第5,768,192号(特許文献12)および第6,011,725号(特許文献13)に記載されている。
あるいは、区分された電流ウィンドウの中で伝導電流を検出する代わりに、テスト中に所与のメモリ状態に対するしきい値電圧をコントロールゲートで設定し、伝導電流がしきい値電流より小さいか大きいかを検出することも可能である。1つの実施例では、しきい値電流に対する伝導電流の検出は、伝導電流がビット線の容量を介して放電する速度を評価することによって達成される。
図6は、メモリセルのアレイにわたってp個のセンスモジュールのバンクを含む、図1に示される読み出し/書き込み回路270Aおよび270Bを示す。並列に動作するp個のセンスモジュール480のバンク全体によって、行に沿ったp個のセル10のブロック(またはページ)を並列に読み出したりプログラムしたりすることが可能になる。本質的に、センスモジュール1はセル1の電流I1 を検知し、センスモジュール2はセル2の電流I2 を検知し・・・センスモジュールpはセルpの電流Ip を検知することになるなど、以下同様である。ソース線34から集約ノードCLSRCに、さらにそこから接地に流れるそのページのすべてのセル電流iTOT は、p個のセルのすべての電流の総和となる。従来のメモリアーキテクチャでは、共通ワード線を有するメモリセルの行は2つ以上のページを形成し、ページ内のメモリセルは並列に読み出しおよびプログラムされる。2つのページを有する行の場合、一方のページは偶数ビット線によってアクセスされ、他方のページは奇数ビット線によってアクセスされる。検知回路のページは、偶数ビット線か奇数ビット線かに一度に接続される。その場合、読み出し/書き込み回路270Aおよび270Bを個々のページにそれぞれ多重化するように、ページマルチプレクサ250Aおよび250Bが設けられる。
データラッチのスタック430は、そのスタックに関連する各メモリセルについて1つのデータラッチ430−1〜430−kから構成されている。I/Oモジュール440は、データラッチがI/Oバス231を介して外部とデータを交換することができるようにする。
さらに、共通プロセッサは、エラー状態などのメモリ動作の状態を示す状態信号を出力する出力507も含む。状態信号を使用して、ワイヤードOR構成でフラグバス509に接続されるn形トランジスタ550のゲートを駆動する。フラグバスは、コントローラ310によってプリチャージされるのが好ましく、状態信号が読み出し/書き込みスタックのいずれかでアサートされるとプルダウンされることになる。
メモリセルがそれぞれ複数ビットのデータを記憶する不揮発性メモリを、図3に関連してこれまで説明した。特定の例は、電界効果トランジスタのアレイから形成されるメモリであって、各電界効果トランジスタはそのチャネル領域とそのコントロールゲートとの間に電荷蓄積層を有する。電荷蓄積層またはユニットは、各電界効果トランジスタのしきい値電圧の範囲のもとになる電荷の範囲を蓄積することができる。可能なしきい値電圧の範囲は、しきい値ウィンドウの範囲にわたる。しきい値ウィンドウが複数の小領域またはゾーンのしきい値電圧に区分される場合、それぞれの分解可能なゾーンを使用してメモリセルの異なるメモリ状態を表す。1つ以上のバイナリビットによって複数のメモリ状態を符号化することができる。例えば、4つのゾーンに区分されるメモリセルは、2ビットのデータとして符号化することができる4つの状態をサポートすることができる。同様に、8つのゾーンに区分されるメモリセルは、3ビットのデータとして符号化することができる8つのメモリ状態をサポートすることができるなど、以下同様である。
ページをプログラムする1つの方法は、フルシーケンスプログラミングである。ページのすべてのセルは、最初消去状態にある。したがって、ページのすべてのセルは消去状態からその目標状態へと並列にプログラムされる。目標状態として「1」状態を有するこれらのメモリセルは、一度「1」状態にプログラムされるとそれ以上プログラムされるのを禁止されることになるが、目標状態「2」あるいはそれ以上を有する他のメモリセルは、さらにプログラムされることになる。最終的に、目標状態として「2」を有するメモリセルについてもそれ以上プログラムされるのをロックされることになる。同様に、進行するプログラミングパルスによって、目標状態「3」〜「7」を有するセルが実現されてロックされる。
プログラム/ベリファイプログラミング技術の欠点は、ベリファイサイクルは時間がかかる上に性能に影響を与えることである。この問題は、複数のビットを記憶可能なメモリセルの実施例によって深刻化する。本質的に、ベリファイは、メモリセルの可能な複数の状態のそれぞれに対して実施される必要がある。16の可能なメモリ状態を有するメモリの場合、これは各ベリファイステップが少なくとも16検知動作まで担うことになることを意味する。他の一部の方式では、これが数倍にもなり得る。したがって、メモリがますます多くの状態数に区分化されると、プログラム/ベリファイ方式のベリファイサイクルはますます時間がかかるようになる。
したがって、ベリファイサイクルの数を削減する改善されたプログラミング性能を有するメモリデバイスが必要である。
図13は、同時にプログラムされるNAND型メモリセルのページの例を示す。図13は、本質的に、図5Bのメモリアレイ200からのNANDストリング50のバンクを示し、各NANDストリングの詳細は、図5Aにあるように明確に示される。ページ60のような「ページ」は、同時にプログラム可能なメモリセルのグループである。セルのページは、ワード線42に共通に接続されるセルのコントロールゲートを有し、ページの各セルは、ビット線36のようなビット線を介して検知回路(例えば、図8に示される検知モジュール480)によってアクセス可能である。現在の世代のメモリデバイスでは、1ページは16kセルの規模にすることができる。セル60のページをプログラムする場合、プログラミング電圧が共通ワード線WL3に印加される。プログラミングは、各パルス後のベリファイステップでパルス毎に計測され、ベリファイレベルに対する各セルのしきい値レベルを決定する。マルチレベルメモリデバイスの場合、ベリファイは、異なるメモリ状態間を画定するベリファイレベルのうちの1つ以上と比較することになる。
ステップ600:メモリセルのグループを有する不揮発性メモリを提供する。各メモリセルはセルのしきい値ウィンドウ内の目標しきい値電圧にプログラム可能であり、しきい値ウィンドウはベリファイレベルのセットによって分解可能な範囲に区分されている。
ステップ610:メモリセルのグループをそれぞれの目標しきい値電圧に同時にプログラムするためのプログラミングパスを提供する。プログラミングパスは、パルス毎に増加するプログラミング電圧を印加する。各パルスの後に、1つ以上のベリファイレベルに対してセルをベリファイすること、およびセルの目標状態に対してベリファイされたセルをそれ以上プログラムするのを禁止することが続く。
ステップ610は、本質的に、ステップ620に続いてステップ630にあるような2つの段階をそれぞれ含む。ステップ620はステップ622を含み、ステップ630はステップ632を含む。
ステップ622を含むステップ620:ベリファイは、まずセットのうちの最も低いベリファイレベルに対して比較される。
ステップ632を含むステップ630:第1の所定の数のセルが最も低いベリファイレベルをプログラムパスした後に、ベリファイは、その後、セットのうちの他のベリファイレベルを含み、他のベリファイレベルのそれぞれは、ベリファイに含めるように各ベリファイレベルに応じてスケジュールされる。
この方式の1つの利点は、予備のソフトプログラミングパスが必要ないことであることが分かる。分布の中の最も速いプログラミングセルは、セルをそれぞれの目標状態にプログラムするのに使用される同一のプログラミングパスで決定される。このような最も速いセルのプログラミングに対する様々なベリファイレベルの開始を遅くすることは、ベリファイ動作の総数を削減するのに役立つ。
ステップ622:ベリファイは、まずセットの最も低いベリファイレベルと比較される。
ステップ624:ベリファイは、まず第1の所定の数のセルが最も低いベリファイレベルをプログラムパスした時点の第1のパルスレベルを決定することを含む。
ステップ632:第1の所定の数のセルが最も低いベリファイレベルをプログラムパスした後に、ベリファイは、その後、セットのうちの他のベリファイレベルを含み、他のベリファイレベルのそれぞれは、ベリファイに含めるように各ベリファイレベルに応じてスケジュールされる。
ステップ634:他のベリファイレベルのそれぞれは、第1のパルスから関連する追加パルス数の後にベリファイに含まれるようにスケジュールされ、関連する追加パルス数は各ベリファイレベルに依存している。
この例では、プログラミングパスは、プログラムパルスP1 から開始してP13で終了する。最初のパルスP1 は、同時にプログラムされるセルのグループのワード線に印加される最初のプログラミング電圧VPGM0を有する。プログラミングパルスP1 〜P4 は、第1の段階(ステップ620)の間に印加され、VV1で示される各パルス後のベリファイは、ベリファイレベルV1 と比較されるだけである。
各ベリファイの後に、グループ内のセルの間でページスキャンが実施されてどのセルがV1 を越えてプログラムされたかを判断する。n1 個のセルがV1 をパスしたと検出された場合、現在のパルス数が集団のn1 個のセルがベリファイレベルV1 に達することができる第1のパルスとして設定される。これは、ベリファイがV2 およびV3 のようなさらに高いベリファイレベルを含むようにスケジュールする基準点を提供する。
例えば、ベリファイレベルV1 から次のベリファイレベルV2 に移動するのにΔm1 (例えば、3)パルスかかり、ベリファイレベルV1 からベリファイレベルV3 に移動するのにΔm2 (例えば、5)パルスかかる。図18を参照すると、第1の基準パルスがP4 で設定された後に、ベリファイはベリファイレベルV1 と比較するだけであることが示される。P4 後からP7 の3パルス(Δm1 )では、ベリファイはV2 も含む。P4 後からP9 の5パルス(Δm2 )では、ベリファイはV3 も含む。
このプログラミング方法は、本質的に、高速ビットを無視し、より高いベリファイレベルのベリファイを遅らせることで時間を節約するということが分かる。
ステップ700:同時にプログラムされるメモリセルのグループを提供する。各メモリセルは、1セットのメモリ状態を示す画定された区分を有するしきい値ウィンドウ内のしきい値電圧レベルにプログラム可能である。
ステップ702:プログラミングパスに対して、一連の増加するプログラミング電圧パルスを提供する。各パルスはパルス#によって識別可能である。
ステップ710:初期化する(現在のパルス#=0)。
ステップ712:現在のパルス#を1だけ増加する(現在のパルス#=現在のパルス#+1)。
ステップ714:現在のパルスでグループをプログラムする。
ステップ720:第1のベリファイレベルV1 に対して最初にベリファイする。V1 は、消去状態と第1のプログラム状態とを画定する。
ステップ722:ベリファイされた第1のプログラム状態を目標とするグループのどのセルもそれ以上プログラムすることを禁止する。
ステップ724:第1の所定の数n1 個のメモリセルがV1 を越えてプログラムされたことが検出されたか?その場合はステップ726に進み、そうでない場合はステップ712に戻る。
ステップ726:第1の基準パルス#=現在のパルス#を設定する。
ステップ728:i番目の画定レベルVi がその後のベリファイに含まれるスタート−ベリファイパルス#(i)を推定する(すなわち、スタートVi @パルス#(i)=第1の基準パルス#+Δパルス#(Vi ))。
ステップ730:現在のパルス#を1だけ増加する(現在のパルス#=現在のパルス#+1)。
ステップ732:現在のパルスでグループをプログラムする。
ステップ734:含まれるベリファイレベルのセットの各ベリファイレベルに対してベリファイする。各ベリファイレベルは、現在のパルス#以下のスタート−ベリファイパルス#(i)を有する(すなわち、セット内のすべてのiについてスタートVi @パルス#(i)=<現在のパルス#)。
ステップ736:グループ内のベリファイされたセルをそれ以上プログラムすることを禁止する。
ステップ738:グループ内のすべてのセルがベリファイされたか?その場合はステップ740に進み、そうでない場合はステップ730に戻る。
ステップ740:グループのプログラミングパスを完了する。
このようにして、メモリセルのグループの分布の中から最も遅いビットは、ベリファイされないでベリファイされたかのように扱われる。これによってベリファイが削減されることになる。このようなベリファイされないセルから生じるどんなエラーもエラー訂正コードによって訂正される。
ステップ636:ベリファイレベルに対してベリファイされていない第2の所定の数のセルn2 がグループに残っている場合は常に、ベリファイに含まれるこのベリファイレベルがベリファイから取り除かれる。
ステップ638:まだベリファイされていない第2の所定の数のセルをベリファイされたかのように(すなわち、擬似ベリファイまたは擬似パスとして)扱う。
ステップ639:第2の所定の数のセルn2 はゼロである。
この実施形態では、本質的に最も遅いビットはすべてベリファイされる。ベリファイは削減されないことになる。
ステップ639’:第2の所定の数のセルn2 は1つである。
この実施形態では、各ベリファイレベルに対し、残る最後のビットはベリファイされないでベリファイされたかのように扱われる。これによって1つ以上の追加パルスおよびベリファイが削減されることになる。
ステップ640:セルがベリファイされたかのように扱われた後に、所定の数の追加プログラミングパルスがセルに印加される。
1つの好適な実施形態では、所定の数の追加プログラミングパルスは1つである。このようにして、ベリファイされなかったこのような最も遅いビットに対して、追加パルスはこのようなビットをその目標状態に近づくようにプログラムするのに役立つことになる。
本発明の様々な態様を特定の実施形態を参照しながら説明してきたが、当然のことながら、本発明は、添付の特許請求の範囲の全範囲内においてその権利が保護される権利を有する。
Claims (26)
- メモリセルのグループを有する不揮発性メモリであって、各メモリセルが前記セルのしきい値ウィンドウ内の目標しきい値電圧にプログラム可能であり、前記しきい値ウィンドウがベリファイレベルのセットによって分解可能な範囲に区分される不揮発性メモリにおいて、前記メモリセルのグループをプログラムする方法が、
前記メモリセルのグループをそれぞれの目標しきい値電圧に同時にプログラムするために、各パルスの後に1つ以上のベリファイレベルに対して前記セルをベリファイすることと、セルの目標に対してベリファイされたセルのさらなるプログラミングを禁止することとが続くパルス毎に増加するプログラミング電圧を印加するプログラミングパスを提供するステップを含み、
前記ベリファイすることが、最初に前記セットの最も低いベリファイレベルと比較され、
第1の所定の数のセルが前記最も低いベリファイレベルをプログラムパスした後に、前記ベリファイすることがその後前記セットの他のベリファイレベルを含み、前記他のベリファイレベルのそれぞれが前記ベリファイすることに含まれるように各ベリファイレベルに応じてスケジュールされる方法。 - 請求項1記載の方法において、
前記最も低いベリファイレベルが、消去状態と第1のプログラムメモリ状態とを識別する方法。 - 請求項1記載の方法において、
前記第1の所定の数のセルは、前記メモリセルのグループによって形成されるセルの集団の0.02%である方法。 - 請求項1記載の方法において、
前記ベリファイすることが、前記第1の所定の数のセルが前記最も低いベリファイレベルをプログラムパスした時点の第1のパルスレベルを決定することを含み、
前記第1のパルスから各ベリファイレベルに依存する関連する追加パルス数の後に、前記他のベリファイレベルのそれぞれが前記ベリファイすることに含まれるようにスケジュールされる方法。 - 請求項4記載の方法において、
前記関連する追加パルス数の数が、2つの隣接するパルス間のステップサイズにも依存する方法。 - 請求項1記載の方法において、
所与のベリファイレベルに対する関連する追加パルス数の数は、所定のマージンに、前記最も低いベリファイレベルから所与のベリファイレベルに前記メモリセルをプログラムすると推定されるパルス数を加えた値である方法。 - 請求項6記載の方法において、
前記所定のマージンは、少なくとも2つのパルスである方法。 - 請求項1記載の方法において、
前記プログラミング方法から生じるエラーを訂正するためのエラー訂正コードを提供するステップをさらに含む方法。 - 請求項1記載の方法において、
まだプログラミング中の前記メモリセルのグループが、所与のベリファイレベルに対するベリファイをもう必要としない場合は常に、前記ベリファイすることが前記所与のベリファイレベルに対するベリファイを除外する方法。 - 請求項1記載の方法において、
第2の所定の数のセルがまだベリファイされていない前記セットの各ベリファイレベルに対し、前記第2の所定の数のセルが、ベリファイされないで前記ベリファイレベルに対してベリファイされたかのように扱われる方法。 - 請求項10記載の方法において、
前記第2の所定の数のセルは、1つである方法。 - 請求項10記載の方法において、
前記セルがベリファイされたかのように扱われた後に、所定の数の追加プログラミングパルスを前記セルに印加する方法。 - 請求項10記載の方法において、
所定の数の追加プログラミングパルスは、1つである方法。 - 不揮発性メモリであって、
メモリセルのグループであって、各メモリセルが前記セルのしきい値ウィンドウ内の目標しきい値電圧にプログラム可能であり、前記しきい値ウィンドウがベリファイレベルのセットによって分解可能な範囲に区分されるメモリセルのグループと、
各パルスの後に1つ以上のベリファイレベルに対して前記セルをベリファイすることと、セルの目標に対してベリファイされたセルのさらなるプログラミングを禁止することとが続くパルス毎に増加するプログラミング電圧を印加するプログラミングパスにおいて、前記メモリセルのグループをそれぞれの目標しきい値電圧に同時にプログラムするためにプログラミング、ベリファイおよび禁止を行うための回路と、を備え、
前記ベリファイすることが、最初に前記セットの最も低いベリファイレベルと比較され、
第1の所定の数のセルが前記最も低いベリファイレベルをプログラムパスした後に、前記ベリファイすることがその後前記セットの他のベリファイレベルを含み、前記セットの他のベリファイレベルのそれぞれが前記ベリファイすることに含まれるように各ベリファイレベルに応じてスケジュールされる不揮発性メモリ。 - 請求項14記載の不揮発性メモリにおいて、
前記最も低いベリファイレベルが、消去状態と第1のプログラムメモリ状態とを識別する不揮発性メモリ。 - 請求項14記載の不揮発性メモリにおいて、
前記第1の所定の数のセルは、前記メモリセルのグループによって形成されるセルの集団の0.02%である不揮発性メモリ。 - 請求項14記載の不揮発性メモリにおいて、
前記ベリファイすることが、前記第1の所定の数のセルが前記最も低いベリファイレベルをプログラムパスした時点の第1のパルスレベルを決定することを含み、
前記第1のパルスから各ベリファイレベルに依存する関連する追加パルス数の後に、前記他のベリファイレベルのそれぞれが、前記ベリファイすることに含まれるようにスケジュールされる不揮発性メモリ。 - 請求項17記載の不揮発性メモリにおいて、
前記関連する追加パルス数の数が、2つの隣接するパルス間のステップサイズにも依存する不揮発性メモリ。 - 請求項14記載の不揮発性メモリにおいて、
所与のベリファイレベルに対する関連する追加パルス数の数は、所定のマージンに、前記最も低いベリファイレベルから前記所与のベリファイレベルに前記メモリセルをプログラムすると推定されるパルス数を加えた値である不揮発性メモリ。 - 請求項19記載の不揮発性メモリにおいて、
前記所定のマージンは、少なくとも2つのパルスである不揮発性メモリ。 - 請求項14記載の不揮発性メモリにおいて、
前記プログラミング方法から生じるエラーを訂正するためのエラー訂正コードを提供することをさらに含む不揮発性メモリ。 - 請求項14記載の不揮発性メモリにおいて、
まだプログラミング中の前記メモリセルのグループが、所与のベリファイレベルに対するベリファイをもう必要としない場合は常に、前記ベリファイすることが前記所与のベリファイレベルに対するベリファイを除外する不揮発性メモリ。 - 請求項14記載の不揮発性メモリにおいて、
第2の所定の数のセルがまだベリファイされていない前記セットの各ベリファイレベルに対し、前記第2の所定の数のセルが、ベリファイされないで前記ベリファイレベルに対してベリファイされたかのように扱われる不揮発性メモリ。 - 請求項23記載の不揮発性メモリにおいて、
前記第2の所定の数のセルは、1つである不揮発性メモリ。 - 請求項23記載の不揮発性メモリにおいて、
セルがベリファイされたかのように扱われた後に、所定の数の追加プログラミングパルスを前記セルに印加する不揮発性メモリ。 - 請求項23記載の不揮発性メモリにおいて、
所定の数の追加プログラミングパルスは、1つである不揮発性メモリ。
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