CN102177555B - 具有通过忽略最快和/或最慢编程位减少编程验证的非易失性存储器和方法 - Google Patents

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Abstract

通过一系列递增的编程脉冲来在编程遍中编程一组非易失性存储器单元，其中，每个脉冲之后的是编程-验证和可能的编程-禁止步骤。通过延迟开始和永久终止分界多个存储器状态的各个验证电平来在编程遍期间改善性能。这导致跳过该组的最快和最慢编程(边缘)单元的验证和禁止步骤。当最快单元都已经相对于第一验证电平被编程-验证时，建立参考脉冲。在哪个脉冲处开始哪个验证电平将相对于参考脉冲而被延迟。当仅预定数量的单元维持相对于该给定的验证电平而未验证时，验证对于该给定的验证电平而停止。来源于边缘单元的过度或不足编程的任何错误由错误校正码来校正。

Description

具有通过忽略最快和/或最慢编程位减少编程验证的非易失性存储器和方法
技术领域
本发明通常涉及非易失性半导体存储器，诸如电可擦除可编程只读存储器(EEPROM)和快闪EEPROM，且具体地涉及其中通过忽略对非常快和非常慢的编程单元的验证来减少验证操作的数量的存储器和编程操作。
背景技术
能够非易失性地存储电荷的固态存储器、尤其是以被包装为小形状因子卡的EEPROM和快闪EEPROM的形式，近来已经变为在各种移动和手持设备、特别是信息用品和消费者电子产品中的存储的选择。不像也是固态存储器的RAM(随机存取存储器)，闪存是非易失性的，且即使在掉电之后也维持其存储的数据。尽管有较高的成本，闪存也逐渐用于大容量存储应用。基于诸如硬盘和软盘的旋转磁介质的传统大容量存储器不适用于移动和手持环境。这是因为磁盘趋于大容量，因此趋于机械故障，且具有高延迟时间和高功率需求。这些不可期望的属性使得基于盘的存储器在大多数移动和便携应用中不实际。另一方面，闪存、嵌入式和以可移除卡的形式的，都由于其小尺寸、低功耗、高速度和高可靠性特性而理想地适用于移动和手持环境。
EEPROM和电可编程只读存储器(EPROM)是可以被擦除且使得新数据写入或″编程″到其存储器单元中的非易失性存储器。两者都使用位于在源极和漏极区域之间的半导体衬底中的沟道区域上以场效应晶体管结构的浮置(未连接)导电栅极。然后，控制栅极被提供在浮置栅极上。晶体管的阈值电压特性受浮置栅极上保留的电荷量控制。也就是说，对于在浮置栅极上的给定水平的电荷，存在在晶体管导″通″以允许在其源极和漏极区域之间导电之前施加到该控制栅极的对应电压(阈值)。
浮置栅极可以保持一定范围的电荷，且因此可以被编程到阈值电压窗内的任何阈值电压电平。通过该器件的最小和最大阈值电平来划界阈值电压窗的尺寸，这又对应于可以被编程到浮置栅极上的该范围的电荷。该阈值窗通常取决于存储器器件的特征、操作条件和历史。在该窗内的每个不同、可分解的阈值电压电平范围可以原则上用于指定该单元的有限存储器状态。当阈值电压被划分为两个不同区域时，每个存储器单元将能够存储一位数据。类似地，当阈值电压窗被划分为多于两个不同区域时，每个存储器单元将能够存储多于一位的数据。
在通常的两状态EEPROM单元中，建立至少一个电流断点水平来将导电窗划分为两个区域。当通过施加预定、固定电压来读单元时，通过与断点水平(或参考电流IREF)相比较，其源极/漏极电流被分解到存储器状态。如果读取的电流高于断点水平的读取的电流，该单元被确定为处于一个逻辑状态(例如″零″状态)。另一方面，如果电流小于断点水平的读取的电流，该单元被确定为处于另一逻辑状态(例如″一″状态)。因此，这种两状态单元存储一位的数字信息。可以被外部编程的参考电流源通常被提供作为存储器系统的部分，以生成断点水平电流。
为了增加存储器容量，随着半导体技术的状态改进，快闪EEPROM正被制造得越来越高密度。增加存储容量的另一方法使得每个存储器单元存储多于两个状态。
对于多状态或多级EEPROM存储器单元，导电窗通过多于一个断点而被划分为多于两个区域，以便每个单元能够存储多于一位的数据。随着每个单元可以存储的状态的数量而因此增加给定EEPROM阵列可以存储的信息。已经在美国专利No.5,172,338中描述了具有具有多状态或多级存储器单元的EEPROM或快闪EEPROM。
用作存储器单元的晶体管通常被两个机制之一编程到″已编程″状态。在″热电子注入″中，施加到漏极的高电压加速电子跨过衬底沟道区域。同时，在施加到控制栅极的高电压将热电子拉过薄栅极电介质到浮置栅极上。在″遂穿注入″中，高电压被施加到相对于该衬底的控制栅极。以此方式，将电子从衬底拉到中间的浮置栅极。
该存储器器件可以被多个机制擦除。对于EPROM，该存储器可通过用紫外线辐射从浮置栅极移除电荷来大量被擦除。对于EEPROM，存储器单元可通过向相对于控制栅极的衬底施加高电压而被电擦除，以便引导浮置栅极中的电子以遂穿过薄氧化物到衬底沟道区域(即，Fowler-Nordheim遂穿)。通常，EEPROM可逐字节擦除。对于快闪EEPROM，该存储器可一次全部或一次一个或多个块地被电擦除，其中，一块可以由512字节或更大的存储器构成。
该存储器器件通常包括可以被安装到卡上的一个或多个存储器芯片。每个存储器芯片包括由诸如解码器和擦除、读和写电路的外围电路支持的存储器单元的阵列。更复杂的存储器器件与进行智能且较高级存储器操作和接口(interfacing)的外部存储器控制器一起操作。
存在当今正使用的许多商业成功的非易失性固态存储器器件。这些存储器器件可以是快闪EEPROM，或可以使用其他类型的非易失性存储器单元。在美国专利号5,070,032，5,095,344，5,315,541，5,343,063，和5,661,053，5,313,421以及6,222,762中给出闪存和制造它们的系统和方法的例子。具体地，在美国专利号5,570,315，5,903,495，6,046,935中描述具有NAND串结构的闪存器件。而且，也从具有用于存储电荷的介电层制造非易失性存储器器件。取代先前描述的导电浮置栅极源极，使用介电层。使用介电存储元件的这种存储器器件已经由以下描述：Eitan等人的“NROM：A Novel LocalizedTrapping，2-Bit Nonvolatile Memory Cell”，IEEE Electron Device Letters，vol.21，no.11,2000年11月，pp.543-545。ONO介电层跨越源极和漏极扩散之间的沟道而延伸。一个数据位的电荷被定位于与漏极相邻的介电层，且另一数据位的电荷被定位于与源极相邻的介电层。例如，美国专利5,768,192和6,011,725公开了具有在两个二氧化硅层之间夹着的捕获电介质(trappingdielectric)的非易失性存储器单元。通过分开地读取介电层内的空间上分开的电荷储存区的二进制状态来实现多状态数据存储。
为了改善读和编程性能，并行读或编程在阵列中的多电荷存储元件或存储器晶体管。因此，存储器元件的″页″被一起读或编程。在现有存储器架构中，一行通常包含若干交织的页，或其可以组成一页。一页的所有存储器元件将一起被读或编程。
使用一系列交替的编程/验证循环的传统编程技术对待在其中该单元的阈值电压初始地响应于在VpGM中的相对大的改变而快速地增长的编程处理中的不确定性。但是，随着被编程到浮置栅极中的电荷用作屏蔽以减小有效电场来进一步将电子遂穿到浮置栅极中，该增长减慢，且最终停止。该处理显得非线性，且因此使用反复试验方法。
编程/验证编程技术的缺点是验证循环占据时间，且影响性能。通过实现能够存储多位的存储器单元来恶化该问题。基本上，需要对存储器单元的可能的多个状态的每个来进行验证。对于具有16个可能的存储器状态的存储器，这意味着，每个验证循环可以导致高达16个感测操作。因此，通过多级存储器单元(″MLC″)中的增加的数量的可区分状态级，编程/验证机制的验证循环变得越来越耗时。
由Nima Mokhlesi在2007年3月31日提交的且被指定给与本申请的相同申请人的美国专利申请No.11/694,992，″DYNAMIC VERIFY BASED ONTHRESHOLD VOLTAGE DISTRIBUTION″公开了其中非易失性存储器单元的阈值分布的特征被软编程遍确定的一种方法。在实际编程遍之前进行进行软编程遍。软编程遍在第一编程状态之前将所有单元从其已擦除状态编程到中间状态。一旦确定了阈值分布的特征，使用该信息来在随后的实际编程遍中最优化编程和验证操作。该最优化包括在实际编程遍期间忽略特定快速位和特定慢速位。由于忽略特定位而导致的错误可以被错误校正码校正。例如，美国专利No.6,185,134和7,434,111公开了可以容忍某种程度的错误的存储器系统。但是，美国申请No.11/694,992的方法调用专用编程遍来公开阈值分布的特征，其是除了规则编程遍以外的，且因此必然降低编程性能。
因此，存在对高容量和高性能非易失性存储器的普遍需求。具体地，存在具有拥有改进的编程性能的高容量非易失性存储器的需要，其中，最小化前述缺点。
发明内容
在编程遍中通过一系列递增的编程脉冲来编程一组非易失性存储器单元，其中，每个脉冲之后是编程-验证和可能的编程-禁止步骤。在编程遍期间，通过延迟地开始并永久地终止划分多个存储器状态的各个验证电平来改进性能。这导致跳过该组的最快和最慢编程(边缘)的验证和禁止步骤。
由于通过一系列脉冲来横跨该编程遍，给定脉冲表示在编程遍中的给定阶段。建立参考脉冲，且规划不同验证电平来被包括在以相对于参考脉冲的不同脉冲开始的验证中。当预定数量的单元(较快单元)已经首先被相对于第一验证电平而被编程-验证时，确定参考脉冲。随后的验证电平将基于对从第一验证电平编程到随后的验证电平的多少脉冲的估计在参考脉冲之后开始特定数量的脉冲。由于在预定数量单元已经被编程过第一验证电平之后建立参考脉冲，这意味着，允许快速位被编程，而不将它们经历时变。该影响导致忽略快速位，且随后的验证电平都被延迟。因此，然后，在随后脉冲处的随后验证电平的开始都将当相对于参考脉冲而被规划时被延迟。这导致节省验证操作的总数量。
可选地，当第二预定数量的单元相对于该给定的电平而维持未验证时，验证永久地对于给定的验证电平而停止。这些剩余的未验证单元将被视为好像被验证(伪验证)。这也导致节省验证操作的总数量。
来源于边缘单元的过或欠编程的任何错误被错误校正码校正。为了确定延迟该开始多少且如何永久地终止各个验证电平，在该组的分布中的边缘单元的边界在用于将单元编程到其各个目标的相同编程遍期间被联机标识。通过不验证边界单元，可以将验证步骤的数量减少多达30％到40％。
根据本发明的总的方面，随着编程遍交替地编程，验证且禁止对所验证的单元的编程，以便并行地将一组存储器单元编程到其各个目标电平，该组的阈值分布被联机评估。评估的分布允许该组的最快和最慢编程位的预定边缘全体在验证期间被忽略以节省时间。这通过使用评估的分布来实现以规划每个随后的验证电平的开始电，以便减少验证操作的总数。由于正被忽略的边缘位而导致的错误可被错误校正码(″ECC″.)校正。
根据本发明的优选实施例，其中，每个存储器单元的阈值电压可编程到对应于在存储器状态的集合中的各个目标的值，一种在编程遍中并行地编程一组存储器单元的方法，包括用递增的脉冲交替地编程且验证直到预定初始数量的存储器单元已经到达了第一已编程存储器状态，其中在该点处，在编程遍的剩余中建立和使用基线编程脉冲，以在此之后规划附加脉冲来开始验证在其集合中的哪个验证电平处来在存储器状态之间划界。
根据本发明的优选实施例，其中，每个存储器单元的阈值电压可编程到对应于在存储器状态的集合之间的各个目标的值，一种在编程遍中并行地编程一组存储器单元的方法，包括用递增的脉冲交替地编程并相对于一个或多个验证电平来验证，其中，对于相对于其第二预定数量的单元维持被验证的每个验证电平，第二预定数量的单元不被验证但被视为好像相对于该验证电平而被验证。
以此方式，来自该组存储器单元的分布的最低位不被验证且被视为就像被验证。这导致在验证中节省。来自这些未验证的单元的任何错误被错误校正码校正。
根据本发明的另一方面，其中，每个存储器单元的阈值电压可编程到对应于在存储器状态的集合之间的各个目标的值，一种在编程遍中并行地编程一组存储器单元的方法，包括用递增的脉冲交替地编程并相对于一个或多个验证电平来验证，其中，对于相对于其第二预定数量的单元维持被验证的每个验证电平，第二预定数量的单元不被验证但被视为好像相对于该验证电平而被验证。被视为就好像被验证的单元被给定了预定数量的附加编程脉冲，而无需中间的验证或禁止步骤。
在一个优选的实施例中，附加的编程脉冲的预定数量是一。以此方式，对于不曾被验证的这些最低位，附加的脉冲将有助于将它们编程到更接近于它们的目标。
将从其优选实施例的以下描述中理解本发明的附加特征和优点，该描述应该与附图结合。
附图说明
图1示意性地图示了其中可以实现本发明的非易失性存储器芯片的功能块。
图2示意性地图示了非易失性存储器单元。
图3图示了在浮置栅极可以选择性地在任意时间存储的四个电荷Q1-Q4的源极-漏极电流ID和控制栅极电压VCG之间的关系。
图4图示了存储器单元的NOR阵列的例子。
图5A示意性地图示了被组织为NAND串的存储器单元的串。
图5B图示了由图5A中示出的NAND串50构成的存储器单元的NAND阵列200的例子。
图6图示了图1所示的读/写电路270A和270B，包含跨越存储器单元的阵列的一堆p传感模块。
图7示意性地图示图6所示的感测模块的优选组织。
图8更详细地图示了图7所示的读/写堆栈。
图9(0)-9(2)图示编程4状态存储器单元的全体的例子。
图10(0)-10(2)图示编程8状态存储器单元的全体的例子。
图11图示用于将4状态存储器单元编程为目标存储器状态的传统技术。
图12是图示使用传统的交替编程/验证算法来编程一页的编程脉冲和验证循环的评估的数量的表。
图13图示了正被并行编程的NAND型存储器单元的一页的例子。
图14图示了全体存储器单元的编程特征的例子。
图15是图示根据本发明的优选实施例的用减少的验证的编程方法的流程图。
图16是图示图15所示的步骤620的更具体的实施例的流程图。
图17是图示图15所示的步骤630的更具体的实施例的流程图。
图18示意性地图示根据本发明的用于对4状态存储器的编程遍的时序图。
图19是图示根据本发明的更具体、优选实施例的图15的编程方法的流程图。
图20是图示在图15和图17所示的编程方法中处理最慢位的附加步骤的流程图。
图21A是图示用于在图20的步骤630中忽视的每个验证电平的数量剩余位的具体实例的流程图。
图21B是图示用于在图20的步骤630中忽视的每个验证电平的数量剩余位的另一具体实例的流程图。
图22是图示的其中附加预定数量的脉冲被施加到要在图20所示的步骤630中忽视的每个验证电平的数量剩余位的本发明的另一方面的流程图。
具体实施方式
存储器系统
图1到图10图示了其中可以实现本发明的各个方面的示例存储器系统。
图11和图12图示传统编程技术。
图13到图22图示本发明的各个方面和实施例的背景和细节。
图1示意性地图示了其中可以实现本发明的非易失性存储器芯片的功能块。存储器芯片100包括存储器单元的二维阵列200、控制电路210和诸如解码器、读/写电路和复用器的外围电路。
该存储器阵列200可经由行解码器230(分为230A、230B)被字线寻址，且经由列解码器260(分为260A、260B)被位线寻址(也件图4和5)。读/写电路270(分为270A、270B)允许并行读取或编程一页存储器单元。数据I/O总线231耦合于读/写电路270。
在优选实施例中，一页由共享相同字线的存储器单元的邻近行构成。在另一实施例中，其中，存储器单元的行被划分为多个页，提供块复用器250(分为250A和250B)来将读/写电路270复用到各个页中。例如，分别由存储器单元的奇数和偶数列形成的两页被复用到读/写电路。
图1图示了一种优选布置，其中以对称的方式在该阵列的相对侧上实现由各种外围电路对存储器阵列200的存取，以便在每个侧上的存取线和电路的密度减少了一半。因此，行解码器被分裂为行解码器230A和230B，且列解码器被分裂为列解码器260A和260B。在其中存储器单元的行被划分为多页的实施例中，复用器250被分为页复用器250A和250B。类似地，读/写电路270被分裂为从阵列200的底部连接到位线的读/写电路270A和从阵列1100的顶部连接到位线的读/写电路270B。以此方式，读/写模块的密度和因此的感测模块380的密度实质上减少了一半。
控制电路110是与读/写电路270合作以对存储器阵列200进行存储器操作的芯片上控制器。控制电路110通常包括状态机112和诸如芯片上地址解码器和功率控制模块(未明显示出)的其他电路。状态机112提供存储器操作的芯片级控制。控制电路经由外部存储器控制器与主机通信。
存储器阵列200通常被组织为在行和列中排列且由字线和位线寻址的存储器单元的二维阵列。可以根据NOR类型或NAND类型架构来形成该阵列。
图2示意性地图示了非易失性存储器单元。存储器单元10可以由具有诸如浮置栅极或介电层的电荷存储单元的场效应晶体管实现。存储器单元还包括源极14、漏极16和控制栅极30。
存在当今正使用的许多商业成功的非易失性固态存储器器件。这些存储器器件可以使用不同类型的存储器单元，每个类型具有一个或多个电荷存储元件。
通常，非易失性存储器单元包括EEPROM和快闪EEPROM。在美国专利no.5,595,924中给出EEPROM单元和制造它们的方法的例子。在美国专利号5,070,032，5,095,344，5,315,541，5,343,063，5,661,053，5,313,421和6,222,76中给出快闪EEPROM单元、其在存储器系统中的使用和制造它们的方法的的例子。具体地，在美国专利号5,570,315，5,903,495，6,046,935中描述具有NAND单元结构的存储器器件的例子。使用介电存储元件的这种存储器器件已经由以下描述：Eitan等人的揘ROM：A Novel Localized Trapping，2-BitNonvolatile Memory Cell，_IEEE Electron Device Letters，vol.21，no.11,2000年11月，pp.543-545和在美国专利号5,768,192和6,011,725。
实际上，通常通过当向控制栅极施加参考电压时感测跨过单元的源极和漏极的导电电流来读该单元的存储器状态。因此，对于单元的浮置栅极上的每个给定的电荷，可以针对固定参考控制栅极电压来检测对应的导电电流。类似地，可编程到浮置栅极上的范围定义了对应的阈值电压窗或对应的导电电流窗。
或者，代替检测在分区的电流窗之间的导电电流，能够为在控制栅极处的测试之下的给定存储器状态设置阈值电压，并检测导电电流是低于还是高于阈值电流。在一个实施方式中，通过检查导电电流通过位线的电容而放电来实现针对阈值电流检测导电电流。
图3图示了在浮置栅极可以选择性地在任意时间存储的四个电荷Q1-Q4的源极-漏极电流ID和控制栅极电压VCG之间的关系。四个实线ID相对VCG曲线表示分别对应于四个可能的存储器状态的能够在存储器单元的浮置栅极上被编程的四个可能的电荷水平。作为例子，全体单元的阈值电压窗的范围可以从0.5V到3.5V。可以通过将阈值窗划分为以每个0.5V的间隔的五个区域来分界分别表示一个已擦除和六个已编程状态的七个可能的存储器状态″0″，″1″，″2″，″3″，″4″，″5″，″6″。例如，如果如所示地示出了参考电流、2μA的IREF，则用Q1编程的单元可以被视为存储器状态″1″，因为其曲线与IREF在由VCG＝0.5V和1.0V分界的阈值窗的区域中交叉。类似地，Q4处于存储器状态″5″。
如可以从上述描述看见的，使得存储器单元存储更多的状态，其阈值窗划分得越精细。例如，存储器器件可以具有拥有范围从-1.5V到5V的阈值窗的存储器单元。这提供了6.5V的最大宽度。如果该存储器单元要存储16个状态，每个状态可以在阈值窗中占据从200mV到300mV。这将需要在编程和读操作中的更高的精度以便能够实现需要的分辨率。
图4图示了存储器单元的NOR阵列的例子。在存储器阵列200中，存储器单元的每行被其源极14和漏极16以菊花链方式连接。该设计有时称为虚拟地设计()。在一行中的单元10具有连接到诸如字线42的字线的其控制栅极30。在一列中的单元具有分别连接到诸如位线34和36的所选位线的其源极和漏极。
图5A示意性地图示了被组织为NAND串的存储器单元的串。NAND串50由其源极和漏极菊花链的一系列存储器晶体管M1，M2，...Mn(例如n＝4，8，16或更高)构成。一堆选择晶体管S1、S2控制存储器晶体管串分别经由NAND串的源极端54和漏极端56与外部的连接。在存储器阵列中，当导通源极选择晶体管S1时，源极端耦合于源极线(见图5B)。类似地，当导通漏极选择晶体管S2时，NAND串的漏极端被耦合于存储器阵列的位线。在该串中的每个存储器晶体管10用作存储器单元。其具有电荷存储元件20来存储给定量的电荷以便表示意图的存储器状态。每个存储器晶体管的控制栅极30允许对读和写操作的控制。如将在图5B中看见的，一行NAND串的对应存储器晶体管的控制栅极30都被连接到相同字线。类似地，选择晶体管S1、S2的每个的控制栅极32分别经由其源极端54和漏极端56提供对NAND串的控制访问。类似地，一行NAND串的对应选择晶体管的控制栅极32都被连接到相同选择线。
当在编程期间读或验证在NAND串内的被寻址的存储器晶体管10时，其控制栅极30被供应了适当的电压。同时，通过对其控制栅极施加足够的电压来充分导通NAND串50中的剩余未寻址的存储器晶体管。以此方式，有效地从单独的存储器晶体管的源极到NAND串的源极端54，且类似地对于单独的存储器晶体管的漏极到该单元的漏极端56建立导电路径。在美国专利5,570,315，5,903,495，6,046,935中描述了具有这种NAND串结构的存储器器件。
图5B图示了由图5A中示出的NAND串50构成的存储器单元的NAND阵列200的例子。沿着NAND串的每列，诸如位线36的位线耦合于每个NAND串的漏极端56。沿着NAND串的每堆，诸如源极线34的源极线耦合于每个NAND串的漏极端54。也沿着在NAND串的堆中的存储器单元的行的控制栅极被连接到诸如字线42的字线。也沿着在NAND串的堆中的选择晶体管的行的控制栅极被连接到诸如选择性44的选择线。可以由NAND串的对的字线和选择线上的是的那个电压来寻址在NAND串的堆中的存储器单元的整行。当在NAND串内的存储器晶体管正被读时，经由相关字线来硬导通在该串中的剩余存储器晶体管，以便流过该串的电流基本上取决于在正被读的单元中存储的电荷水平。
传感电路和技术
图6图示了图1所示的读/写电路270A和270B，包含跨越存储器单元的阵列的一堆p传感模块。并行地工作的整堆p个传感模块480允许沿着一行的一块(页)p个单元10被并行读取或编程。基本上，感测模块1将感测在单元1中的电流I1，感测模块2将感测在单元2中的电流I2，......感测模块p将感测在单元p中的电流Ip等。从源极线34流出到聚集节点CLSRC中且从那里到地的页的总单元电流iTOT将是在p个单元中的所有电流的总和。在传统的存储器架构，具有公共字线的一行存储器单元形成两个或多个页，其中，在一页中的存储器单元被并行读取和编程。在具有两个页的行的情况下，一页被偶数位线访问，且另一页被奇数位线访问。一页传感电路在任一时间被耦合到偶数位线或到奇数位线。在该情况下，提供页复用器250A和250B以分别复用读/写电路270A和270B到各个页。
在基于56nm技术而当前制造的芯片中，p＞64000，且在43nm 32G位x4芯片中，p＞150000。在优选实施例中，该块是一连串整行单元。这是所谓全位线摂架构，其中，该页从分别耦合于连续位线的一行连续存储器单元构成。在另一实施例中，该块是在该行中的单元的子集。例如，单元的子集可能是整行的一半或整行的四分之一。单元的子集可能是一连串连续单元或每隔一个的单元，或每隔预定数量的单元。每个传感模块被经由位线耦合到存储器单元，且包括用于传感存储器单元的传导电流的传感放大器。通常，如果读/写电路被分布在存储器阵列的相反侧上，且该堆p传感模块将被分布在两组读/写电路270A和270B之间。
图7示意性地图示图6所示的感测模块的优选组织。包含p个感测模块的读/写电路270A和270B被分组到读/写堆栈400的堆中。
图8更详细地图示了图7所示的读/写堆栈。每个读/写堆栈400并行地在k个位线的组上操作。如果一页具有p＝r*k个位线，将存在r个读/写堆栈400-1......400-r。基本上，该架构是如此，每个堆栈的k个传感模块被公共处理器500服务以便节省空间。公共处理器500基于在那些锁存器中的电流值和来自状态机112的控制来计算要存储在位于感测模块480和在数据锁存器430处的锁存器中的更新的数据。已经在2006年6月29日的美国专利申请公开号US-2006-0140007-A1中公开了公共处理器的详细描述，其整个公开通过引用附于此。
并行地工作的被划分的读/写堆栈400的整个堆允许沿着一行的一块(页)p单元被并行读取或编程。因此，将存在用于整行单元的p个读/写模块。由于每个堆栈正服务k个存储器单元，因此，由r＝p/k给出了在该堆中的读/写堆栈的总数。例如，如果r是在该堆中的堆栈的数量，则p＝r*k。一个示例存储器阵列可以具有p＝150000，k＝8，且因此r＝18750。
每个读/写堆栈、诸如400-1，基本上包含并行地服务k个存储器单元的区段的传感模块480-1到480-k的堆栈。该页控制器410经由线411向读/写电路370提供控制和时序信号。该页控制器本身取决于经由线311的存储器控制器310。由互连的堆栈总线431影响并由页控制器410控制在每个读/写堆栈400之间的通信。控制器411从页控制器410向读/写堆栈400-1的组件提供控制和时钟信号。
在优选布置中，堆栈总线被划分为用于在公共处理器500和传感模块480的堆栈之间通信的SA总线(SABus)422、和用于在处理器和数据锁存器430的堆栈之间通信的D总线(Dbus)423。
数据锁存器430的堆栈包括数据锁存器430-1到430-k，对于与该堆栈相关的每个存储器单元有一个。I/O模块440使得数据锁存器经由I/O总线321与外部交换数据。
公共处理器还包括输出507，用于输出指示存储器操作的状态、诸如错误状况的状态信号。状态信号用于驱动在配线为或的配置中被贴到标记总线(FLAG BUS)509的n晶体管550的栅极。FLAG BUS优选地被控制器310预充电，且将当由读/写堆栈中的任一采用状态信号时被下拉。
多状态存储器划分的例子
已经结合图3描述其中存储器单元每个存储多位数据的非易失性存储器。一个具体例子是从场效应晶体管的阵列形成的存储器，每个具有在其沟道区域和其控制栅极之间的电荷存储层。电荷存储层或单元可以存储一定范围的电荷，导致每个场效应晶体管的阈值电压的范围。可能的阈值电压的范围跨越阈值窗。当该阈值窗被划分为阈值电压的子范围或区时，每个可分解区用于表示存储器单元的不同存储器状态。可以由一个或多个二进制位来编码多存储器状态。例如，被划分为四个区中的存储器单元可以支持可以被编码为2位数据的四个状态。类似地，被划分为八个区中的存储器单元可以支持可以被编码为3位数据的八个状态，等等。
图9(0)-9(2)图示编程4状态存储器单元的全体的例子。图9(0)图示了可编程到分别表示存储器状态″0″，″1″，″2″和″3″的阈值电压的四个不同分布的全体存储器单元。图9(1)图示已擦除存储器的″已擦除″阈值电压的初始分布。图9(2)图示了在已经编程了许多存储器单元之后的存储器的例子。基本上，单元初始地具有″已擦除″阈值电压，且编程将把其移动到由V1、V2和V3分界的三个区之一中的更高的值。以此方式，每个存储器单元可以被编程到三个已编程状态″1″，″2″和″3″之一，或维持在″已擦除″状态下被未编程。随着该存储器得到更多的编程，图9(1)中示出的″已擦除″状态的初始分布将变得更窄，且由″0″状态表示已擦除状态。
具有较低位和较高位的2位码可以用于表示四个存储器状态的每个。例如，分别由″11″，″01″，″00″和″10″表示″0″，″1″，″2″和″3″状态。可以通过在″全序列″模式下感测，来从存储器读2位数据，其中，通过分别在三个子遍中相对于读分界阈值V1，V2和V3感测来一起感测两位。
图10(0)-10(2)图示编程8状态存储器单元的全体的例子。图10(0)图示了可编程到分别表示存储器状态″0″-″7″的阈值电压的八个不同分布的全体存储器单元。图10(1)图示已擦除存储器的″已擦除″阈值电压的初始分布。图10(2)图示了在已经编程了许多存储器单元之后的存储器的例子。基本上，单元初始地具有″已擦除″阈值电压，且编程将把其移动到由V1-V7分界的三个区之一中的更高的值。以此方式，每个存储器单元可以被编程到七个已编程状态″1″-″7″之一，或维持在″已擦除″状态下被未编程。随着该存储器得到更多的编程，图10(1)中示出的″已擦除″状态的初始分布将变得更窄，且由″0″状态表示已擦除状态。
具有较低位和较高位的3位码可以用于表示四个存储器状态的每个。例如，分别由″111″，″011″，″001″，″101″，″100″，″000″，″010″和″110″表示″0″，″1″，″2″，″3″，″4″，″5″，″6″和″7″状态。可以通过在″全序列″模式下感测，来从存储器读3位数据，其中，通过分别在七个子遍中相对于读分界阈值V1-V7感测来一起感测三位。
页或字线编程和验证
一种编程页的方法是全序列编程。
该页的所有单元初始地处于已擦除状态。从已擦除状态并行地将该页的所有单元朝向其目标状态编程。具有作为目标状态的″1″状态的那些存储器单元一旦它们已经被编程到″1″状态，将被禁止以不编程，同时具有目标状态″2″或更高的其他存储器单元将经历进一步编程。最终，具有作为目标状态的″2″的存储器单元还将被锁止以不进一步编程。类似地，通过逐次编程脉冲，具有目标状态″3″-″7″的单元被达到且锁止。
由于在编程脉冲之后发生验证且每个验证可以相对于验证电平的数量，因此已经实现各种″智能″验证机制来减少验证操作的总数。例如，由于逐个脉冲地编程增加朝向越来越高的阈值电平来编程全体单元，因此不需要开始相对于更高的验证电平的验证，直到特定脉冲。在Gongwer等的在2007年7月10日公告的且被分配给本申请的相同申请人的美国专利号7,243,275，″SMART VERIFY FOR MULTI-STATE MEMORIES″中公开具有智能验证的编程技术的例子。US 7,243,275的整个公开被引用并于此。
图11图示用于将4状态存储器单元编程为目标存储器状态的传统技术。编程电路通常向所选字线施加一系列编程脉冲。以此方式，其控制栅极被耦合于该字线的一页存储器单元可以一起被编程。使用的编程脉冲串可以具有增加的周期或幅度，以便抵消被编程到存储器单元的电荷存储单元中的累积电子。编程电压VpGM被施加到在编程下的页的字线。编程电压VpGM是以从初始电压电平VpGMO开始的阶梯形式的一系列编程电压脉冲。在编程下的页的每个单元经历该系列编程电压脉冲，且在每个脉冲处的试图以向该单元的电荷存储元件添加递增的电荷。在编程脉冲之间，该单元被读回以确定其阈值电压。该读回处理可以涉及一个或多个感测操作。编程当其阈值电压已经被验证以落入对应于目标状态的阈值电压区时对该单元停止。无论何时该页的存储器单元已经被编程到其目标状态，其都被编程禁止，同时其他单元继续经历编程，直到该页的所有单元已经被编程-验证了。
使用一系列交替的编程/验证循环的传统编程技术对待在其中该单元的阈值电压初始地响应于在VpGM中的相对大的改变而快速地增长的编程处理中的不确定性。但是，随着被编程到浮置栅极中的电荷用作屏蔽以减小有效电场来进一步将电子遂穿到浮置栅极中，该增长减慢，且最终停止。
编程/验证编程技术的缺点是验证循环占据时间，且影响性能。通过实现能够存储多位的存储器单元来恶化该问题。基本上，需要对存储器单元的可能的多个状态的每个来进行验证。对于具有16个可能的存储器状态的存储器，这意味着，每个验证步骤可以导致至少16个感测操作。在一些其他机制中，其可能甚至是更多倍。因此，通过将存储器划分为递增的数量的状态，编程/验证机制的验证循环变得越来越耗时。
图12是图示使用传统的交替编程/验证算法来编程一页的编程脉冲和验证循环的评估的数量的表。例如，对于N位存储器，该划分为Ns＝2N状态。编程脉冲的数量至少与状态的数量Ns相同。某种算法可以需要k个编程遍，其中，k可以是0到4。对于多状态存储器，每个验证操作还乘以2N-1，对于每个已编程状态一个。因此，被验证的评估数与22N成比例，这是状态的数量的平方。如可以从该表中看见的，对于3位单元，验证循环的标定数量已经极高，且这不包括在其他机制中需要的附加的感测。对于4位单元，验证循环的数量是限额的。
因此，存在对具有改进的编程性能、其中减少验证循环的数量的存储器器件的需要。
具有减少的验证的编程同时忽略最快和最慢位
图13图示了正被并行编程的NAND型存储器单元的一页的例子。其基本上示出了来自图5B的存储器阵列200的NAND串50的堆，其中图5A中明显地示出了每个NAND串的细节。诸如页60的″页″是可并行编程的一组存储器单元。单元的页具有共同连接到字线42的其控制栅极和可由感测电路(例如，图8所示的感测模块480)经由诸如位线36的位线访问的页的每个单元。在存储器器件的电流生成中，一页可以是与16k个单元一样大。当编程单元60的页时，编程电压施加到公共字线WL3。该编程通过每个脉冲之后的验证步骤被逐个脉冲地定量来相对于验证电平确定每个单元的阈值电平。对于多级存储器器件，该验证将相对于在不同存储器状态之间分界的验证电平中的一个或多个。
在编程之前，已经被编程到其目标状态的那些单元被编程禁止。这通过有效地减少在单元的控制栅极和沟道区域之间的电压差来实现以便阻碍电子从源极遂穿到浮置栅极(见图2)。如对于NAND类型存储器公知的，这通过将相关位线设置到导致漏极选择晶体管截止、由此将相关位线的列中的NAND串的沟道区域浮置的电压(例如Vcc)来实现。另一方面，其中NAND串使能用于编程的列、相关的位线被设置为0V。
图14图示了全体存储器单元的编程特征的例子。随着全体存储器单元变得被编程，被编程到存储器单元中的阈值电压的分布通常遵循正常分布500。通常，如果正由一系列递增的编程电压脉冲来编程所有单元，整个正常分布将逐个脉冲地偏移到更高的阈值。当然，实际上，用户数据被编程到全体存储器单元，且随着每个单元被编程到其目标，其被锁止(即，被禁止以不进一步编程)。通常，该全体被隔离到多个子组分布中，每个表示如图9和图10先前所示的存储器状态之一。
为了图示每个单元的编程特征(即整个全体)，图14图示当所有单元变得被编程而不被锁止到存储器状态的任一时的情况。例如，随着每个脉冲被视角到所有单元，分布500朝向更高的阈值逐个脉冲地偏移。在x数量的脉冲之后，整个分布500被偏移到分布500′。靠近分布500的下端的单元具有最低阈值电压，这意味着这些单元低以变得已编程过给定阈值电平。靠近分布500的上端的单元具有最高阈值电压，这意味着这些单元快且在第一之间以变得已编程过给定阈值电平。
在所示的例子中，正常分布500跨过4.4V的阈值电压范围。如果排除对应于分布的上边缘的全体的最快0.02％(在3和4标准背离)和对应于该分布的下边缘的全体的最低0.02％，则该全体的剩余将仅覆盖减少的跨度、诸如例如2.4V。因此，例如，如果每个编程脉冲具有将每个存储器单元的阈值电压偏移0.2V的强度，其将用22个脉冲来掠过整个分布超过给定的阈值电平。通常，在每个脉冲，进行将包括不同存储器状态的多个感测的验证操作。另一方面，如果跨过1V的上边缘被忽略，将存在不必须对5个脉冲进行验证的节省。类似地，如果忽略下边缘，将存在不必须对另一5个脉冲进行验证的另一节省。如果两个边缘被忽略，将存在不必须对总共22个脉冲中的10个脉冲进行验证的节省。
在外边缘中的单元经历编程，而无需验证的益处，且因此可以变得过度编程通过其目标。如果由于过度编程而出现错误，可通过通常被设计以校正全体的从4％到10％的错误校正码(″ECC″)来简单地校正这些快速单元(例如，全体的0.02％)。在具有16k个单元的示例页中，其中每个单元可以存储4位，每个页将存储总共64k个位。因此，将在任一边缘上被忽略的位(大约0.02％到0.03％)将导致每页的粗略地15个位。
在Nima Mokhlesi在2007年3月31日提交的且被分配到与本申请相同的申请人的美国专利申请号11/694,992，″DYNAMIC VERIFY BASED ONTHRESHOLD VOLTAGE DISTRIBUTION″中公开通过考虑阈值分布来减少编程验证的方法。上述申请的整个公开被引用并于此。忽略单元全体的阈值分布的外边缘的机制被公开。在这些单元被编程到其目标状态之前，阈值分布的跨度首先被专用的、初步软编程遍确定。一旦由初步软编程遍确定分布的特征，则其可以用于配置实际上将单元编程到其各个目标的随后的编程遍的最佳编程/验证系列。例如，基于确定的分布的特征，通过开始的编程脉冲电平和结束的编程脉冲电平来特征化用于随后的编程遍的跨度。
该页的已擦除单元通常具有低于指定的擦除电平的阈值电平的分布。在软编程遍中，逐步施加递增的一系列编程电压脉冲，且在每个步骤之后进行验证操作来将已擦除单元编程到在以下擦除电平和偏移量电平之间的更紧密的分布。在第一、软编程遍期间，通过起初的n个单元(上边缘全体)已经被软编程来给出随后的遍的开始编程脉冲。而且，通过当m数量的单元(下边缘全体)被软编程时来给出结束的编程脉冲电平。基于这两个编程电压脉冲电平，阈值分布的跨度被特征化(见Mokhlesi的图17)。实际上将这些单元编程到其目标的随后的编程遍每个将具有用分别具有这两个电压脉冲电平开始和结束的脉冲系列。以第一确定的编程脉冲电平开始，基本上假设首先n个快速编程单元可以随着延迟其验证而变为过编程，但节省从最低脉冲电平开始和所有中间的验证步骤。将通过ECC校正任何得到的错误。类似地，以第二确定的编程电压脉冲结束，过早地假设可能的m个单元不正被编程到其目标状态，但减少脉冲的总数和其附随的验证步骤。将通过ECC校正任何得到的错误。
Mokhlesi的编程方法有助于减少验证操作的数量，但在可以编程存储器单元之前，必须首先进行专用于发现阈值分布的特征的初步编程遍。该初步遍是对将每个单元编程到其目标状态不做任何事情的附加编程遍。
根据本发明总的方面，随着编程遍交替地编程，验证且禁止对所验证的单元的编程，以便并行地将一组存储器单元编程到其各个目标电平，该组的阈值分布被联机评估。评估的分布允许该组的最快和最慢编程位的预定边缘全体在验证期间被忽略以节省时间。这通过使用评估的分布来实现以规划每个随后的验证电平的开始电，以便减少验证操作的总数。由于正被忽略的边缘位而导致的错误可被错误校正码(″ECC″.)校正。
根据本发明的优选实施例，其中，每个存储器单元的阈值电压可编程到对应于在存储器状态的集合中的各个目标的值，一种在编程遍中并行地编程一组存储器单元的方法，包括用递增的脉冲交替地编程且验证直到预定初始数量的存储器单元已经到达了第一已编程存储器状态，其中在该点处，在编程遍的剩余中建立和使用基线编程脉冲，以在此之后规划附加脉冲来开始验证在其集合中的哪个验证电平处来在存储器状态之间划界。
图15是图示根据本发明的优选实施例的用减少的验证的编程方法的流程图。
步骤600：在具有一组存储器单元的非易失性存储器中，每个存储器单元可编程到该单元的阈值窗内的目标阈值电压，所述阈值窗被划分为可由验证电平的集合分解的范围。
步骤610：提供编程遍以将该组存储器单元并行编程到其各个目标阈值电压，所述编程遍编程逐脉冲递增的编程电压，每个脉冲之后，相对于一个或多个验证电平来验证所述单元并禁止进一步编程被验证到其目标的单元。
步骤610基本上包括分别在步骤620以及之后的步骤630中的两个阶段。步骤620包括步骤622，且步骤630包括步骤632。
步骤620包括步骤622：其中，所述验证初始地相对于所述集合的最低验证电平。
步骤630包括步骤632：其中，在第一预定数量的单元已经被编程过了最低验证电平，所述验证随后包括该集合的其他验证电平，取决于每个验证电平，规划所述其他验证电平的每个，用于包括在所述验证中。
因此，最低验证电平、例如在用于在阈值窗中的存储器状态之间确定的集合之间的第一验证电平用于标识最快单元，涉及它们何时(即，在哪个脉冲处)被编程通过最低验证电平。随着编程逐个脉冲地继续，该验证将取决于验证电平本身而包括不同的验证电平。
将看到，本机制的一个优点是初步软编程遍是不需要的。在分布中的最快编程单元在用于将这些单元编程到其各自的目标的相同编程遍中被确定。各个验证电平相对于对这些最快单元的编程的延迟的开始有助于减少总共的验证操作数量。
图16是图示图15所示的步骤620的更具体实施例的流程图。步骤620包括如之前的步骤622和步骤624。
步骤622：其中，所述验证初始地相对于所述集合的最低验证电平。步骤624：其中，所述验证初始地包括确定第一预定数量的单元已经被编程过了最低验证电平的第一脉冲电平。
图17是图示图15所示的步骤630的更具体实施例的流程图。步骤630包括如之前的步骤632和步骤634。
步骤632：其中，在第一预定数量的单元已经被编程过了最低验证电平，所述验证随后包括该集合的其他验证电平，取决于每个验证电平，规划所述其他验证电平的每个，用于包括在所述验证中。
步骤634：从第一脉冲的相关附加数量的脉冲之后，规划所述其他验证电平的每个以将其包括在所述验证中，所述相关附加数量的脉冲取决于每个验证电平。
图18示意性地图示根据本发明的用于对4状态存储器的编程遍的时序图。如先前图9所示，4状态存储器具有被划分为可由验证电平、V1、V2和V3分解的四个分区的其阈值窗。四个分区对应于一个已擦除状态和三个渐进地更加编程的状态。如用步骤610，每个编程脉冲之后是验证。该验证可以包括一个或多个验证电平，诸如V1、V2和V3中的一个或多个的组合。
在该例子中，该编程遍以编程脉冲P1开始，且以P13结束。第一脉冲P1具有被施加到要并行编程的该组单元的字线的初始编程电压VpGMO。在第一阶段(步骤620)期间施加编程脉冲P1到P4，其中，在Vv1表示的每个脉冲之后的该验证仅相对于验证电平V1。
在每个验证之后，在该组中的单元之间进行页扫描以确定哪个单元已经被编程通过V1：当n1个单元已经被检测到超过V1时，建立当前脉冲号为允许全体的n1单元达到验证电平V1的第一脉冲。这提供参考点，从该参考点来规划验证以包括诸如V2和V3的较高验证电平。
每个单元的目标状态通常被存储在数据锁存器中，除非当该单元被锁止以不进一步编程时被重写。在页扫描期间，通过哪个单元已经被编程通过特定验证电平来考虑每个单元的目标状态。在该例子中，通过脉冲P4，诸如n1的预定数量个单元已经被检测为已经编程通过验证电平V1。如果这n1个单元中的一些单元目标为第一编程状态，那些单元将被编程禁止(锁止)，且它们将不被过度编程。但是，在P1到P4期间，目标在第一已编程状态以外的n1中的剩余单元不被锁止在验证电平V1处。当在验证电平V1的第一阶段正进行时，目标为更高状态的那些快速单元不经历在V1以外的验证和锁止处理，且因此很可能被过度编程。来源于这些单元的错误将被ECC码校正。
在建立第一参考脉冲的位置之后，编程遍如在步骤610中继续，且进入第二阶段(步骤630)，其中，V2也将在一些脉冲数量之后被包括该验证中。类似地，在另一些脉冲之后，V3也将被包括在该验证中。取决于脉冲步长大小，由于每个脉冲步骤而导致的已编程阈值的增加可以被评估。通常，附加数量Δm的脉冲被预计将已编程阈值ΔV偏移大约dV/dm·Δm。
例如，其采用Δm1(例如3)个脉冲来从验证电平V1移动到下一验证电平V2，且其采用Δm2(例如5)个脉冲来从验证电平V1移动到验证电平V3。参考图18，示出了，在P4处建立第一参考脉冲之后，验证仅相对于验证电平V1。在P4之后的三个脉冲(Δm1)的P7处，验证也包括V2。类似地，在P4之后的五个脉冲(Δm2)的P9处，该验证也包括V3。
在每个验证之后的该页扫描还将指示是否所有单元都已经被验证或特定验证电平是否不再需要。例如，如果该页扫描发现目标为第一已编程状态的所有单元都已经被验证且锁止，则将不需要在随后的验证中包括验证电平V1。在该情况下，验证将排除不再需要的验证电平。如果是这样，则完成编程遍且编程遍终止。
可以看出，该编程方法本质上忽略快速位且延迟较高验证电平的验证，从而节省时间。
图19是图示根据本发明的更具体的优选实施例的图15的编程方法的流程图。
步骤700：提供要并行编程的一组存储器单元，每个存储器单元可编程到具有表示存储器状态的集合的分界的分区的阈值窗内的阈值电压电平。
步骤702：对于编程遍，提供一系列递增的编程电压脉冲，每个脉冲可由脉冲#来标识。
步骤710：初始化：CurrentPulse#＝0。
步骤712：将Current Pulse#递增1：CurrentPulse#＝CurrentPulse#+1。
步骤714：用当前脉冲来编程该组。
步骤720：初始地相对于第一验证电平(V1)来验证，其中，V1分界已擦除状态和第一已编程状态。
步骤722：禁止对在目标为已经被验证的第一已编程状态的该组中的任何单元的进一步编程。
步骤724：第一预定数量n1的存储器单元已经被检测编程通过V1？如果是，继续到步骤726，否则返回到步骤712。
步骤726：设置FirstRefPulse#＝CurrentPulse#。
步骤728：评估开始-验证脉冲#(i)，在该开始-验证脉冲#(i)处，第i个验证电平Vi要被包括在随后的验证中(即StartViPulse#(i)＝FirstRefPulse#+DPulse#(Vi))。
步骤730：将Current Pulse#递增1：CurrentPulse#＝CurrentPulse#+1。
步骤732：用当前脉冲来编程该组。
步骤734：相对于所包括的验证电平的集合的每个来验证，其中，每个验证电平具有等于或小于current pulse#的其开始-验证脉冲#(i)(即，对于该集合中的所有i，StartViPulse#(i)＝＜CurrentPulse#)。
步骤736：禁止对该组中的已验证单元的进一步编程。
步骤738：在该组中的所有单元都被验证？如果是，继续到步骤740，否则返回步骤730。
步骤740：对该组的编程遍完成。
根据本发明的优选实施例，其中，每个存储器单元的阈值电压可编程到对应于在存储器状态的集合之间的各个目标的值，一种在编程遍中并行地编程一组存储器单元的方法，包括用递增的脉冲交替地编程并相对于一个或多个验证电平来验证，其中，对于相对于其第二预定数量的单元维持被验证的每个验证电平，第二预定数量的单元不被验证但被视为好像相对于该验证电平而被验证。
以此方式，来自该组存储器单元的分布的最慢位不被验证，且被视为好像被验证了。这导致在验证中节省了。来自这些未验证单元的任何错误被错误校正码来校正。
图20是图示在图15和图17所示的编程方法中处理最慢位的附加步骤的流程图。
步骤630是在已经建立了第一参考脉冲数量之后的验证的第二阶段。处理最慢位的附加步骤被并入作为步骤630的部分。优选地在步骤630中包括的是步骤636和步骤638。
步骤636：其中，在验证中包括的验证电平、无论何时要被相对于该验证电平验证的第二预定数量n2的单元保留在该组中时、从该验证中移除。
步骤638：将还未被验证的第二预定数量的单元视为好像它们已经被验证(即伪验证或伪通过)。
图21A是图示要在图20所示的步骤630中忽略的每个验证电平的数量剩余位的具体示例的流程图。
步骤639：其中，第二预定数量n2的单元是零。
在该实施例中，基本上所有最慢位都被验证。将不在验证中节省。
图21B是图示要在图20所示的步骤630中忽略的每个验证电平的数量剩余位的另一具体示例的流程图。
步骤639′：其中，第二预定数量n2的单元是一。
在该实施例中，对于每个验证电平，最后留下的位不被验证，且被视为好像被验证。
根据本发明的优选实施例，其中，每个存储器单元的阈值电压可编程到对应于在存储器状态的集合中的各个目标的值，一种在编程遍中并行地编程一组存储器单元的方法，包括用递增的脉冲交替地编程且相对于一个或多个验证电平来验证，其中，对于相对于其第二预定数量的单元仍然要被验证的每个验证电平，该第二预定数量的单元不被验证，但视为就好像相对于该验证电平被验证了。被视为好像被验证了的单元被给定了预定数量的附加编程脉冲，而没有中间的验证或禁止步骤。
图22是图示本发明的另一方面的流程图，其中，附加预定数量的脉冲被施加到要在图20所示的步骤630中忽略的每个验证电平的数量剩余位。
步骤640：其中，预定数量的附加编程脉冲在单元被视为被验证了之后被施加到该单元。
在一个优选实施例中，预定数量的附加编程脉冲是一。以此方式，对于不曾被验证的这些最慢位，附加脉冲将有助于将它们编程更靠近其目标。
在此引用的所有专利、专利申请、文章、书籍、说明书、其他公开、文档和事物整体通过引用附于此用于所有目的。在并入的公开、文档或事物中的任一和本文档的文本之间的术语的定义或使用中的任何不一致或冲突的程度，在本文档中的术语的定义或使用应该是占大多数的。
虽然，本发明的各个方面已经参考特定实施例被描述了，但是理解，本发明旨在所附权利要求的完全范围内的保护。

Claims (24)

1.一种编程非易失性存储器中的一组存储器单元的方法，每个存储器单元可编程到该单元的阈值窗内的目标阈值电压，所述阈值窗被划分为可由验证电平的集合分解的范围，该方法包括：
提供编程遍以将该组存储器单元并行编程到其各个目标阈值电压，所述编程遍施加逐脉冲递增的编程电压，每个脉冲之后，相对于一个或多个验证电平来验证所述单元并禁止进一步编程被验证到其目标的单元；
通过使得所述编程遍相对于该集合的最低验证电平进行初始验证而确定参考脉冲，并且将该参考脉冲标识为第一预定数量的单元已经编程过了最低验证电平的脉冲；以及
在从所述参考脉冲开始的一定数量脉冲之后，在所述验证中包括每个随后的验证电平，所述数量为期望将阈值电压从与最低验证电平相关存储状态移动到与每个随后验证电平相关的存储状态的脉冲数量。
2.根据权利要求1的方法，其中：
所述第一预定数量的单元是由该组存储器单元形成的全体单元的0.02％。
3.根据权利要求1的方法，其中：
所述验证初始地包括确定第一预定数量的单元已经被编程的第一脉冲电平过了最低验证电平；以及
自第一脉冲的相关附加数量的脉冲之后，规划所述其他验证电平的每个以将其包括在所述验证中，所述相关附加数量的脉冲取决于每个验证电平。
4.根据权利要求3的方法，其中：
所述相关附加数量的脉冲的数量还取决于在两个相邻脉冲之间的步长大小。
5.根据权利要求1的方法，其中：
用于给定的验证电平的相关附加数量的脉冲的数量是预定余量加上被评估以以便从最低验证电平到给定的验证电平来编程存储器单元的多个脉冲。
6.根据权利要求5的方法，其中：
所述预定余量是至少两个脉冲。
7.根据权利要求1的方法，还包括：
提供错误校正码，用于校正来源于所述编程方法的错误。
8.根据权利要求1的方法，其中：
无论何时仍在编程之下的该组存储器单元不再需要相对于给定验证电平来验证，所述验证都排除相对于给定验证电平的验证。
9.根据权利要求1的方法，其中：
对于该集合的每个验证电平，相对于该验证电平，第二预定数量的单元维持被验证，所述第二预定数量的单元未被验证，但被好像相对于该验证电平被验证了一样来对待。
10.根据权利要求9的方法，其中：
所述第二预定数量的单元是一。
11.根据权利要求9的方法，其中：
预定数量的附加编程脉冲在其已经被就好像被验证一样被对待之后被施加到单元。
12.根据权利要求11的方法，其中：
所述附加编程脉冲的预定数量是1。
13.一种非易失性存储器，包括：
一组存储器单元，每个存储器单元可编程到该单元的阈值窗内的目标阈值电压，所述阈值窗被划分为可由验证电平的集合分解的范围，包括：
电路，用于在编程遍中将该组存储器单元并行编程、验证和禁止编程到其各个目标阈值电压，所述编程遍施加逐脉冲递增的编程电压，每个脉冲之后，相对于一个或多个验证电平来验证所述单元并禁止进一步编程被验证到其目标的单元；以及其中：
通过使得所述编程遍相对于该集合的最低验证电平进行初始验证而确定参考脉冲，并且将该参考脉冲标识为第一预定数量的单元已经编程过了最低验证电平的脉冲；以及
在从所述参考脉冲开始的一定数量脉冲之后，在所述验证中包括每个随后的验证电平，所述数量为期望将阈值电压从与最低验证电平相关存储状态移动到与每个随后验证电平相关的存储状态的脉冲数量。
14.根据权利要求13的非易失性存储器，其中：
所述第一预定数量的单元是由该组存储器单元形成的全体单元的0.02％。
15.根据权利要求13的非易失性存储器，其中：
所述验证初始地包括确定第一预定数量的单元已经被编程的第一脉冲电平过了最低验证电平；以及
在自第一脉冲的相关附加数量的脉冲之后，所述其他验证电平的每个被规划以包括在所述验证中，所述相关附加数量的脉冲取决于每个验证电平。
16.根据权利要求15的非易失性存储器，其中：
所述相关附加数量的脉冲的数量还取决于在两个相邻脉冲之间的步长大小。
17.根据权利要求13的非易失性存储器，其中：
用于给定的验证电平的相关附加数量的脉冲的数量是预定余量加上被评估以便从最低验证电平到给定的验证电平来编程存储器单元的多个脉冲。
18.根据权利要求17的非易失性存储器，其中：
所述预定余量是至少两个脉冲。
19.根据权利要求13的非易失性存储器，还包括：
提供错误校正码，用于校正来源于所述编程方法的错误。
20.根据权利要求13的非易失性存储器，其中：
无论何时仍在编程之下的该组存储器单元不再需要相对于给定验证电平来验证时，所述验证都排除相对于给定验证电平的验证。
21.根据权利要求13的非易失性存储器，其中：
对于该集合的每个验证电平，相对于该验证电平，第二预定数量的单元维持被验证，所述第二预定数量的单元未被验证，但被好像相对于该验证电平被验证了一样来对待。
22.根据权利要求21的非易失性存储器，其中：
所述第二预定数量的单元是一。
23.根据权利要求21的非易失性存储器，其中：
预定数量的附加编程脉冲在其已经被就好像被验证一样被对待之后被施加到单元。
24.根据权利要求23的非易失性存储器，其中：
所述附加编程脉冲的预定数量是1。
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Owner name: SANDISK TECHNOLOGY CO., LTD.

Free format text: FORMER OWNER: SANDISK CORP.

Effective date: 20120621

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Effective date of registration: 20120621

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Applicant after: Sandisk Corp.

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Applicant before: Sandisk Corp.

C14 Grant of patent or utility model
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C56 Change in the name or address of the patentee
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Patentee after: DELPHI INT OPERATIONS LUX SRL

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Patentee before: Sandisk Corp.

CF01 Termination of patent right due to non-payment of annual fee
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Granted publication date: 20150121

Termination date: 20181007