CN102272853B - 用于通过对相邻干扰的流水线校正来感测非易失性存储器和方法 - Google Patents
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Abstract
在字线WLn上的一页非易失性多电平存储元件并行地被感测，同时补偿来自在相邻字线WLn+1上的相邻页的干扰。首先，在WLn+1上的存储元件的已编程阈值在时域中被感测，且被编码为时间标记器。这通过随时间增加的扫描感测电压来实现。存储元件的时间标记器指示该存储元件开始导电的时间或等同地扫描感测电压何时达到存储元件的阈值。其次，在WLn上的页被感测的同时，与偏移量电平相同的扫描电压被施加到WLn+1作为补偿。具体地，将在由WLn+1上的相邻存储元件的时间标记符指示的时间，当偏移量扫描电压在WLn+1上呈现适当的补偿偏压电压时的时间，感测在WLn上的存储元件。
Description
技术领域
本发明通常涉及非易失性半导体存储器，诸如电可擦除可编程只读存储器(EEPROM)和快闪EEPROM，且具体地涉及在时域中以高速进行感测操作。
背景技术
能够非易失性地存储电荷的固态存储器、尤其是以被包装为小形状因子卡的EEPROM和快闪EEPROM的形式，近来已经变为在各种移动和手持设备、特别是信息用品和消费者电子产品中的存储的选择。不像也是固态存储器的RAM(随机存取存储器)，闪存是非易失性的，且即使在掉电之后也维持其存储的数据。尽管有较高的成本，闪存也逐渐用于大容量存储应用。基于诸如硬盘和软盘的旋转磁介质的传统大容量存储器不适用于移动和手持环境。这是因为磁盘趋于大容量，因此趋于机械故障，且具有高延迟时间和高功率需求。这些不可期望的属性使得基于盘的存储器在大多数移动和便携应用中不实际。另一方面，闪存、嵌入式和以可移除卡的形式的，都由于其小尺寸、低功耗、高速度和高可靠性特性而理想地适用于移动和手持环境。
EEPROM和电可编程只读存储器(EPROM)是可以被擦除且使得新数据写入或″编程″到其存储器单元中的非易失性存储器。两者都使用位于在源极和漏极区域之间的半导体衬底中的沟道区域上以场效应晶体管结构的浮置(未连接)导电栅极。然后，控制栅极被提供在浮置栅极上。晶体管的阈值电压特性受浮置栅极上保留的电荷量控制。也就是说，对于在浮置栅极上的给定水平的电荷，存在在晶体管导″通″以允许在其源极和漏极区域之间导电之前施加到该控制栅极的对应电压(阈值)。
浮置栅极可以保持一定范围的电荷，且因此可以被编程到阈值电压窗内的任何阈值电压电平。通过该器件的最小和最大阈值电平来划界阈值电压窗的尺寸，这又对应于可以被编程到浮置栅极上的该范围的电荷。该阈值窗通常取决于存储器器件的特征、操作条件和历史。在该窗内的每个不同、可分解的阈值电压电平范围可以原则上用于指定该单元的有限存储器状态。当阈值电压被划分为两个不同区域时，每个存储器单元将能够存储一位数据。类似地，当阈值电压窗被划分为多于两个不同区域时，每个存储器单元将能够存储多于一位的数据。
在通常的两状态EEPROM单元中，建立至少一个电流断点水平来将导电窗划分为两个区域。当通过施加预定、固定电压来读单元时，通过与断点水平(或参考电流IREF)相比较，其源极/漏极电流被解析到存储器状态。如果读取的电流高于断点水平的读取的电流，该单元被确定为处于一个逻辑状态(例如″零″状态)。另一方面，如果电流小于断点水平的读取的电流，该单元被确定为处于另一逻辑状态(例如″一″状态)。因此，这种两状态单元存储一位的数字信息。可以被外部编程的参考电流源通常被提供作为存储器系统的部分，以生成断点水平电流。
为了增加存储器容量，随着半导体技术的状态改进，快闪EEPROM正被制造得越来越高密度。增加存储容量的另一方法使得每个存储器单元存储多于两个状态。
对于多状态或多级EEPROM存储器单元，导电窗通过多于一个断点而被划分为多于两个区域，以便每个单元能够存储多于一位的数据。随着每个单元可以存储的状态的数量而因此增加给定EEPROM阵列可以存储的信息。已经在美国专利No.5,172,338中描述了具有具有多状态或多级存储器单元的EEPROM或快闪EEPROM。
用作存储器单元的晶体管通常被两个机制之一编程到″已编程″状态。在″热电子注入″中，施加到漏极的高电压加速电子跨过衬底沟道区域。同时，在施加到控制栅极的高电压将热电子拉过薄栅极电介质到浮置栅极上。在″遂穿注入″中，高电压被施加到相对于该衬底的控制栅极。以此方式，将电子从衬底拉到中间的浮置栅极。
该存储器器件可以被多个机制擦除。对于EPROM，该存储器可通过用紫外线辐射从浮置栅极移除电荷来大量被擦除。对于EEPROM，存储器单元可通过向相对于控制栅极的衬底施加高电压而被电擦除，以便引导浮置栅极中的电子以遂穿过薄氧化物到衬底沟道区域(即，Fowler-Nordheim遂穿)。通常，EEPROM可逐字节擦除。对于快闪EEPROM，该存储器可一次全部或一次一个或多个块地被电擦除，其中，一块可以由512字节或更大的存储器构成。
该存储器器件通常包括可以被安装到卡上的一个或多个存储器芯片。每个存储器芯片包括由诸如解码器和擦除、读和写电路的外围电路支持的存储器单元的阵列。更复杂的存储器器件与进行智能且较高级存储器操作和接口(interfacing)的外部存储器控制器一起操作。
存在当今正使用的许多商业成功的非易失性固态存储器器件。这些存储器器件可以是快闪EEPROM，或可以使用其他类型的非易失性存储器单元。在美国专利号5,070,032，5,095,344，5,315,541，5,343,063，和5,661,053，5,313,421以及6,222,762中给出闪存和制造它们的系统和方法的例子。具体地，在美国专利号5,570,315，5,903,495，6,046,935中描述具有NAND串结构的闪存器件。而且，也从具有用于存储电荷的介电层制造非易失性存储器器件。取代先前描述的导电浮置栅极源极，使用介电层。使用介电存储元件的这种存储器器件已经由以下描述：Eitan等人的揘ROM：A Novel LocalizedTrapping，2-Bit Nonvolatile Memory Cell，_IEEE Electron Device Letters，vol.21，no.11，2000年11月，pp.543-545。ONO介电层跨越源极和漏极扩散之间的沟道而延伸。一个数据位的电荷被定位于与漏极相邻的介电层，且另一数据位的电荷被定位于与源极相邻的介电层。例如，美国专利5,768,192和6,011,725公开了具有在两个二氧化硅层之间夹着的捕获电介质(trapping dielectric)的非易失性存储器单元。通过分开地读取介电层内的空间上分开的电荷储存区的二进制状态来实现多状态数据存储。
为了改善读和编程性能，并行读或编程在阵列中的多电荷存储元件或存储器晶体管。因此，存储器元件的″页″被一起读或编程。在现有存储器架构中，一行通常包含若干交织的页，或其可以组成一页。一页的所有存储器元件将一起被读或编程。通常，从存储元件的对应页来形成物理页。如果该页的每个存储元件存储数据位1，则该物理页包含一个数据页。如果每个存储元件存储多个数据位(例如，3位)，则该物理页包含3个数据页(例如，较低、中间和较高位页)。
虽然增加并行性改善了读或感测的性能，但是先前的感测技术正随着在存储密度的增加而由于使得每个存储元件存储越来越多的数据位、因而变得越来越耗时。例如，在传统的1位存储器中，每个存储器元件被编程到位于存储元件的两个各个阈值区域中的两个存储器状态的任一。通常，需要相对于分界阈值电平的一个读电平进行该感测，以便在两个状态之间区分。另一方面，在3位存储器中，存储器元件的阈值窗被划分为至少8个阈值区域，其每个对应于八个存储器状态之一。感测3位存储元件将需要至少7个读电平以便解析存储元件的阈值位于哪个阈值区域中。通常，n位存储器将需要感测2n-1个感测电平，且在每个电平处感测将招致设置(setup)时间。
当对由于将各种电荷编程到相邻存储元件中而导致的干扰进行校正时，进一步增长感测时间。例如，通常由公共字线来访问一页。当读字线WLn时，字线WLn+1必须首先被读以便确定该干扰。这可以将感测电平的总数复合为(2n-1)·(2n-1)。类似地，将复合每个感测电平的设置时间。
因此，存在对高容量和高性能非易失性存储器的普遍需求。具体地，存在具有拥有改进的感测性能的高容量非易失性存储器的需要，其中，最小化前述缺点。
发明内容
用于通过对相邻干扰的流水线校正来感测
根据本发明的另一方面，并行地感测在字线WLn上的非易失性多电平存储元件的页，同时对来自在相邻字线WLn+1上的相邻页的干扰补偿。在″直接向前看(Direct Look Ahead)″感测机制中，取决于相邻状态的偏压被施加到WLn+1以补偿在具有对这种相邻状态的WLn感测的单元。首先，在WLn+1上的存储元件的已编程阈值在时域中被感测，且被编码为时间标记符。这通过随时间增加的扫描感测电压来实现。存储元件的时间标记符指示该存储元件开始导电的时间或等同地扫描感测电压何时达到存储元件的阈值。其次，在WLn上的页被感测的同时，与偏移量电平相同的扫描电压被施加到WLn+1作为补偿。具体地，将在由WLn+1上的相邻存储元件的时间标记符指示的时间，当偏移量扫描电压在WLn+1上呈现适当的补偿偏压电压时的时间，感测在WLn上的存储元件。
现有的DLA机制需要多电平存储器的多个电平的每个来在当前字线WLn上被感测，且在这些电平的每个处感测将进一步乘以在相邻字线WLn+1上的补偿电平的数量。由于在字线中的延迟，因此在WLn+1的整个长度被预充电为期望补偿电平之前必须允许足够的时间(例如，10微秒)。因此由在WLn+1上设置每个补偿电平时的延迟来复合总共的DLA感测时间。
在本发明机制中，偏移量扫描电压在一个扫射(sweep)中对相邻字线WLn+1施加各种补偿电平，且将一个接一个地″流水线(pipelined)″每个极小的补偿电平的字线延迟时间段。这导致实质地减少所有补偿电平的总设置时间且因此改进感测性能。
附图说明
图1示意性地图示了其中可以实现本发明的非易失性存储器芯片的功能块。
图2示意性地图示了非易失性存储器单元。图3图示了在浮置栅极可以选择性地在任意时间存储的四个电荷Q1-Q4的源极-漏极电流ID和控制栅极电压VCG之间的关系。
图4图示了存储器单元的NOR阵列的例子。
图5A示意性地图示了被组织为NAND串的存储器单元的串。
图5B图示了由图5A中示出的NAND串50构成的存储器单元的NAND阵列200的例子。
图6图示了图1所示的读/写电路270A和270B，包含跨越存储器单元的阵列的一堆p传感模块。
图7示意性地图示图6所示的感测模块的优选组织。
图8A和8B更详细地图示了图7所示的读/写堆栈。
图9(0)-9(2)图示编程4状态存储器单元的全体的例子。
图10(0)-10(2)图示编程8状态存储器单元的全体的例子。
图11图示了在例如正被并行编程的NAND配置中组织的存储器单元的一页。
图12图示了访问在该阵列中的给定存储器单元时的延迟。
图13(A)图示从输入端沿着在x1，x2，......，xi，xp......位置处的字线WL42分布的存储器单元的页。
图13(B)图示了相对于访问节点的字线的给定片段的电阻和电容的乘积。
图14图示了给定位置xi的字线电压作为时间的函数。
图15(A)示出通过向字线施加感测电压VWL来完成该感测，其中，该感测电压VWL是基本上通过电平rV1，rV2和rV3扫描的步长函数(stepfunction)。
图15(B)图示每个感测电平的时序。
图16(A)图示了用于感测多电平存储器单元的所有电平的优选输入连续扫描电压。
图16(B)图示了从施加输入扫描电压之处开始在位置xi处的字线的电压响应。
图17是图示通过在时域技术中的连续扫描来感测的流程图。
图18是图17所示的流程图的附加部分，其中，输入扫描电压优选地是线性倾斜电压。
图19是图17所示的流程图的附加部分，其中，指定感测的优选实施方式。
图20是图17所示的流程图的附加部分，其中，指定得出在连续扫描中的存储元件的阈值的优选实施方式。
图21(A)示出了输入扫描感测电压作为随时间的连续倾斜电压的例子。
图21(B)图示了在时域中的连续扫描感测的本机制之下的总感测时间的时序。
图22图示了具有其页在最优序列中被编程以便最小化在相邻字线上的存储器单元之间的Yupin效果的存储器阵列的存储器的例子。
图23图示了要在读或编程操作期间进行LA校正的存储器阵列的一部分。
图24A图示在正被感测的字线WLn和相邻字线WLn-1和WLn+1的编程验证期间在DLA机制之下的偏压条件。
图24B图示在正被感测的字线和其相邻字线的被补偿的读期间在DLA机制之下的偏压条件。
图25是根据传统DLA机制的第一部分的用于感测在相邻字线WLn+1处的相邻页的示意时序图。
图26是根据传统DLA机制的第二部分的用于感测在所选字线WLn处的页的示意时序图。
图27图示了用于感测在相邻字线WLn+1上的多电平存储器单元的所有电平的优选连续扫描电压。
图28是根据本发明的第二部分的用于感测在所选字线WLn处的页的示意时序图。
图29是图示通过使用连续扫描感测电压以在时域中感测来感测的流程图。
图30是图29所示的流程图的附加部分，其中，还指定第二电压。
具体实施方式
存储器系统
图1到图12提供其中可以实现或例示本发明的各个方面的示例存储器系统。
图13到图21图示根据时域感测的本发明的第一方面的各种实施例的背景和细节。
图22到图30图示根据本发明的第二方面的各种实施例的背景和细节，其中，施加时域感测技术来对当前字线进行感测、同时对来自相邻字线的干扰进行补偿。
图1示意性地图示了其中可以实现本发明的非易失性存储器芯片的功能块。存储器芯片100包括存储器单元的二维阵列200、控制电路210和诸如解码器、读/写电路和复用器的外围电路。
该存储器阵列200可经由行解码器230(分为230A、230B)被字线寻址，且经由列解码器260(分为260A、260B)被位线寻址(也件图4和5)。读/写电路270(分为270A、270B)允许并行读取或编程一页存储器单元。数据I/O总线231耦合于读/写电路270。
在优选实施例中，一页由共享相同字线的存储器单元的邻近行构成。在另一实施例中，其中，存储器单元的行被划分为多个页，提供块复用器250(分为250A和250B)来将读/写电路270复用到各个页中。例如，分别由存储器单元的奇数和偶数列形成的两页被复用到读/写电路。
图1图示了一种优选布置，其中以对称的方式在该阵列的相对侧上实现由各种外围电路对存储器阵列200的存取，以便在每个侧上的存取线和电路的密度减少了一半。因此，行解码器被分裂为行解码器230A和230B，且列解码器被分裂为列解码器260A和260B。在其中存储器单元的行被划分为多页的实施例中，复用器250被分为页复用器250A和250B。类似地，读/写电路270被分裂为从阵列200的底部连接到位线的读/写电路270A和从阵列1100的顶部连接到位线的读/写电路270B。以此方式，读/写模块的密度和因此的感测模块380的密度实质上减少了一半。
控制电路110是与读/写电路270合作以对存储器阵列200进行存储器操作的芯片上控制器。控制电路110通常包括状态机112和诸如芯片上地址解码器和功率控制模块(未明显示出)的其他电路。状态机112提供存储器操作的芯片级控制。控制电路经由外部存储器控制器与主机通信。
存储器阵列200通常被组织为在行和列中排列且由字线和位线寻址的存储器单元的二维阵列。可以根据NOR类型或NAND类型架构来形成该阵列。
图2示意性地图示了非易失性存储器单元。存储器单元10可以由具有诸如浮置栅极或介电层的电荷存储单元的场效应晶体管实现。存储器单元还包括源极14、漏极16和控制栅极30。
存在当今正使用的许多商业成功的非易失性固态存储器器件。这些存储器器件可以使用不同类型的存储器单元，每个类型具有一个或多个电荷存储元件。
通常，非易失性存储器单元包括EEPROM和快闪EEPROM。在美国专利no.5,595,924中给出EEPROM单元和制造它们的方法的例子。在美国专利号5,070,032，5,095,344，5,315,541，5,343,063，5,661,053，5,313,421和6,222,76中给出快闪EEPROM单元、其在存储器系统中的使用和制造它们的方法的的例子。具体地，在美国专利号5,570,315，5,903,495，6,046,935中描述具有NAND单元结构的存储器器件的例子。使用介电存储元件的这种存储器器件已经由以下描述：Eitan等人的揘ROM：A Novel Localized Trapping，2-BitNonvolatile Memory Cell，0IEEE Electron Device Letters，vol.21，no.11，2000年11月，pp.543-545和在美国专利号5,768,192和6,011,725。
实际上，通常通过当向控制栅极施加参考电压时感测跨过单元的源极和漏极的导电电流来读该单元的存储器状态。因此，对于单元的浮置栅极上的每个给定的电荷，可以针对固定参考控制栅极电压来检测对应的导电电流。类似地，可编程到浮置栅极上的范围定义了对应的阈值电压窗或对应的导电电流窗。
或者，代替检测在分区的电流窗之间的导电电流，能够为在控制栅极处的测试之下的给定存储器状态设置阈值电压，并检测导电电流是低于还是高于阈值电流。在一个实施方式中，通过检查导电电流通过位线的电容而放电来实现针对阈值电流检测导电电流。
图3图示了在浮置栅极可以选择性地在任意时间存储的四个电荷Q1-Q4的源极-漏极电流ID和控制栅极电压VCG之间的关系。四个实线ID相对VCG曲线表示分别对应于四个可能的存储器状态的能够在存储器单元的浮置栅极上被编程的四个可能的电荷水平。作为例子，全体单元的阈值电压窗的范围可以从0.5V到3.5V。可以通过将阈值窗划分为以每个0.5V的间隔的五个区域来分界分别表示一个已擦除和六个已编程状态的七个可能的存储器状态″0″，″1″，″2″，″3″，″4″，″5″，″6″。例如，如果如所示地示出了参考电流、2μA的IREF，则用Q1编程的单元可以被视为存储器状态″1″，因为其曲线与IREF在由VCG＝0.5V和1.0V分界的阈值窗的区域中交叉。类似地，Q4处于存储器状态″5″。
如可以从上述描述看见的，使得存储器单元存储更多的状态，其阈值窗划分得越精细。例如，存储器器件可以具有拥有范围从-1.5V到5V的阈值窗的存储器单元。这提供了6.5V的最大宽度。如果该存储器单元要存储16个状态，每个状态可以在阈值窗中占据从200mV到300mV。这将需要在编程和读操作中的更高的精度以便能够实现需要的分辨率。
图4图示了存储器单元的NOR阵列的例子。在存储器阵列200中，存储器单元的每行被其源极14和漏极16以菊花链方式连接。该设计有时称为虚拟地设计。在一行中的单元10具有连接到诸如字线42的字线的其控制栅极30。在一列中的单元具有分别连接到诸如位线34和36的所选位线的其源极和漏极。
图5A示意性地图示了被组织为NAND串的存储器单元的串。NAND串50由其源极和漏极菊花链的一系列存储器晶体管M1，M2，...Mn(例如n＝4，8，16或更高)构成。一堆选择晶体管S1、S2控制存储器晶体管串分别经由NAND串的源极端54和漏极端56与外部的连接。在存储器阵列中，当导通源极选择晶体管S1时，源极端耦合于源极线(见图5B)。类似地，当导通漏极选择晶体管S2时，NAND串的漏极端被耦合于存储器阵列的位线。在该串中的每个存储器晶体管10用作存储器单元。其具有电荷存储元件20来存储给定量的电荷以便表示意图的存储器状态。每个存储器晶体管的控制栅极30允许对读和写操作的控制。如将在图5B中看见的，一行NAND串的对应存储器晶体管的控制栅极30都被连接到相同字线。类似地，选择晶体管S1、S2的每个的控制栅极32分别经由其源极端54和漏极端56提供对NAND串的控制访问。类似地，一行NAND串的对应选择晶体管的控制栅极32都被连接到相同选择线。
当在编程期间读或验证在NAND串内的被寻址的存储器晶体管10时，其控制栅极30被供应了适当的电压。同时，通过对其控制栅极施加足够的电压来充分导通NAND串50中的剩余未寻址的存储器晶体管。以此方式，有效地从单独的存储器晶体管的源极到NAND串的源极端54，且类似地对于单独的存储器晶体管的漏极到该单元的漏极端56建立导电路径。在美国专利5,570,315，5,903,495，6,046,935中描述了具有这种NAND串结构的存储器器件。
图5B图示了由图5A中示出的NAND串50构成的存储器单元的NAND阵列200的例子。沿着NAND串的每列，诸如位线36的位线耦合于每个NAND串的漏极端56。沿着NAND串的每堆，诸如源极线34的源极线耦合于每个NAND串的漏极端54。也沿着在NAND串的堆中的存储器单元的行的控制栅极被连接到诸如字线42的字线。也沿着在NAND串的堆中的选择晶体管的行的控制栅极被连接到诸如选择性44的选择线。可以由NAND串的对的字线和选择线上的是的那个电压来寻址在NAND串的堆中的存储器单元的整行。当在NAND串内的存储器晶体管正被读时，经由相关字线来硬导通在该串中的剩余存储器晶体管，以便流过该串的电流基本上取决于在正被读的单元中存储的电荷水平。
传感电路和技术
图6图示了图1所示的读/写电路270A和270B，包含跨越存储器单元的阵列的一堆p传感模块。并行地工作的整堆p个传感模块480允许沿着一行的一块(页)p个单元10被并行读取或编程。基本上，感测模块1将感测在单元1中的电流I1，感测模块2将感测在单元2中的电流I2，......感测模块p将感测在单元p中的电流Ip等。从源极线34流出到聚集节点CLSRC中且从那里到地的页的总单元电流iTOT将是在p个单元中的所有电流的总和。在传统的存储器架构，具有公共字线的一行存储器单元形成两个或多个页，其中，在一页中的存储器单元被并行读取和编程。在具有两个页的行的情况下，一页被偶数位线访问，且另一页被奇数位线访问。一页传感电路在任一时间被耦合到偶数位线或到奇数位线。在该情况下，提供页复用器250A和250B以分别复用读/写电路270A和270B到各个页。
在基于56nm技术而当前制造的芯片中，p＞64000，且在43nm 32G位x 4芯片中，p＞150000。在优选实施例中，该块是一连串整行单元。这是所谓全位线架构，其中，该页从分别耦合于连续位线的一行连续存储器单元构成。在另一实施例中，该块是在该行中的单元的子集。例如，单元的子集可能是整行的一半或整行的四分之一。单元的子集可能是一连串连续单元或每隔一个的单元，或每隔预定数量的单元。每个传感模块被经由位线耦合到存储器单元，且包括用于传感存储器单元的传导电流的传感放大器。通常，如果读/写电路被分布在存储器阵列的相反侧上，且该堆p传感模块将被分布在两组读/写电路270A和270B之间。
图7示意性地图示了图6所示的传感模块的优选组织。
图8更详细地图示了图7所示的读/写堆栈。每个读/写堆栈400并行地在k个位线的组上操作。如果一页具有p＝r*k个位线，将存在r个读/写堆栈400-1......400-r。基本上，该架构是如此，每个堆栈的k个传感模块被公共处理器500服务以便节省空间。
并行地工作的被划分的读/写堆栈400的整个堆(bank)允许沿着一行的一块(页)p单元被并行读取或编程。因此，将存在用于整行单元的p个读/写模块。由于每个堆栈正服务k个存储器单元，因此，由r＝p/k给出了在该堆中的读/写堆栈的总数。例如，如果r是在该堆中的堆栈的数量，则p＝r*k。一个示例存储器阵列可以具有p＝150000，k＝8，且因此r＝18750。
每个读/写堆栈、诸如400-1，基本上包含并行地服务k个存储器单元的区段的传感模块480-1到480-k的堆栈。该页控制器410经由线411向读/写电路370提供控制和时序信号。该页控制器本身取决于经由线311的存储器控制器310。由互连的堆栈总线431影响并由页控制器410控制在每个读/写堆栈400之间的通信。控制器411从页控制器410向读/写堆栈400-1的组件提供控制和时钟信号。
在优选布置中，堆栈总线被划分为用于在公共处理器500和传感模块480的堆栈之间通信的SA总线(SABus)422、和用于在数据锁存器430的处理器和堆栈之间通信的D总线(Dbus)423。
数据锁存器430的堆栈包括数据锁存器430-1到430-k，对于与该堆栈相关的每个存储器单元有一个。I/O模块440使得数据锁存器经由I/O总线321与外部交换数据。
公共处理器还包括输出507，用于输出指示存储器操作的状态、诸如错误状况的状态信号。状态信号用于驱动在配线为或的配置中被贴到标记总线(FLAG BUS)509的n晶体管550的栅极。FLAG BUS优选地被控制器310预充电，且将当由读/写堆栈中的任一采用状态信号时被下拉。
多状态存储器划分的例子
已经结合图3描述其中存储器单元每个存储多位数据的非易失性存储器。一个具体例子是从场效应晶体管的阵列形成的存储器，每个具有在其沟道区域和其控制栅极之间的电荷存储层。电荷存储层或单元可以存储一定范围的电荷，导致每个场效应晶体管的阈值电压的范围。可能的阈值电压的范围跨越阈值窗。当该阈值窗被划分为阈值电压的子范围或区时，每个可分解区用于表示存储器单元的不同存储器状态。可以由一个或多个二进制位来编码多存储器状态。例如，被划分为四个区中的存储器单元可以支持可以被编码为2位数据的四个状态。类似地，被划分为八个区中的存储器单元可以支持可以被编码为3位数据的八个状态，等等。
图9(0)-9(2)图示编程4状态存储器单元的全体的例子。图9(0)图示了可编程到分别表示存储器状态″0″，″1″，″2″和″3″的阈值电压的四个不同分布的全体存储器单元。图9(1)图示已擦除存储器的″已擦除″阈值电压的初始分布。图9(2)图示了在已经编程了许多存储器单元之后的存储器的例子。基本上，单元初始地具有″已擦除″阈值电压，且编程将把其移动到由验证电平VV1、VV2和VV3分界的三个区之一中的更高的值。以此方式，每个存储器单元可以被编程到三个已编程状态″1″，″2″和″3″之一，或维持在″已擦除″状态下被未编程。随着该存储器得到更多的编程，图9(1)中示出的″已擦除″状态的初始分布将变得更窄，且由″0″状态表示已擦除状态。
具有较低位和较高位的2位码可以用于表示四个存储器状态的每个。例如，分别由″11″，″01″，″00″和″10″表示″0″，″1″，″2″和″3″状态。可以通过在″全序列″模式下感测，来从存储器读2位数据，其中，通过分别在三个子遍中相对于读分界阈值rV1，rV 2和rV 3感测来一起感测两位。
图10(0)-10(2)图示编程8状态存储器单元的全体的例子。图10(0)图示了可编程到分别表示存储器状态″0″-″7″的阈值电压的八个不同分布的全体存储器单元。图10(1)图示已擦除存储器的″已擦除″阈值电压的初始分布。图10(2)图示了在已经编程了许多存储器单元之后的存储器的例子。基本上，单元初始地具有″已擦除″阈值电压，且编程将把其移动到由验证电平VV1-VV7分界的三个区之一中的更高的值。以此方式，每个存储器单元可以被编程到七个已编程状态″1″-″7″之一，或维持在″已擦除″状态下被未编程。随着该存储器得到更多的编程，图10(1)中示出的″已擦除″状态的初始分布将变得更窄，且由″0″状态表示已擦除状态。
具有较低位、中间位和较高位的3位码可以用于表示八个存储器状态的每个。例如，分别由″111″，″011″，″001″，″101″，″100″，″000″，″010″和″110″表示″0″，″1″，″2″，″3″，″4″，″5″，″6″和″7″状态。可以通过在″全序列″模式下感测，来从存储器读3位数据，其中，通过分别在七个子遍中相对于读分界阈值rV1-rV7感测来一起感测三位。
类似地，4位码将具有较低位、第一中间位、第二中间位和较高位，表示十六个存储器状态的每个。
连续扫描时域感测
图11图示了在例如正被并行编程的NAND配置中组织的存储器单元的一页。图11基本上示出了来自图5B的存储器阵列200的NAND串50的堆，其中图5A中明显地示出了每个NAND串的细节。诸如页60的″页″是可并行感测或编程的一组存储器单元。该页提供共同连接到字线42的该页的单元的控制栅极和可由感测电路(例如，图8所示的感测模块480)经由诸如位线36访问的每个单元来使能。作为一个例子，当分别感测或编程单元60的页时，感测电压或编程电压分别被施加到公共字线WL3以及适当的电压被施加到位线。
图12图示了访问在该阵列中的给定存储器单元时的延迟。该存储器阵列200可由行方向上的字线和列方向上的位线来横跨。当正访问存储器单元10作为页的部分时，其由字线WL 42在x-(行)方向上且由位线BL 36在y-(列)方向上寻址。在感测操作期间，经由x-解码器230从所选字线WL的输入端供应感测电压作为字线电压。位线分别将由WL 42寻址的存储器单元的页耦合于在读/写电路270中的感测模块。图12示意性地示出读/写电路270且它们位于y-列的低端。如图1所示，优选配置用于在存储器阵列的顶部和底部处分布的读/写电路作为读/写电路270A和270B。
因此，图12示出了具有由字线WL 42和位线BL 36访问的阵列坐标(x，y)的页的一个单元10。例如，在感测操作期间，经由字线WL 42向单元10的控制栅极供应感测电压。通过被预充电到适当电压用于感测操作的位线BL36，可以由在经由位线BL 36耦合的读/写电路270中的感测放大器感测单元的源流电流。
由于字线和位线具有有限电阻和电容，将存在这些线中的RC延迟。图12图示分别来自从x解码器和读/写电路270的具有坐标(x，y)的单元10，在x解码器处施加的字线电压将被延迟时间段ΔTWL(x)。类似地，在单元10处的源漏电流将由读/写电路270之一感测，延迟了时间段ΔT BL(y)。
图13(A)图示从输入端沿着在x1，x2，......，xi，......xp位置处的字线WL42分布的存储器单元的页。字线的输入端被耦合以从x解码器230接收字线电压供应。
图13(B)图示了相对于访问节点的字线的给定片段的电阻和电容的乘积。从具有有限电阻的导电器形成字线WL 42。字线的片段的电阻与片段的长度成比例。类似地，片段的电阻也与其长度成比例。因此，字线的片段的RC的乘积由于其长度的二次函数而增加。
图14图示了给定位置xi的字线电压作为时间的函数。对在输入端处的输入电压的响应是随由RC(xi)给定的时间常数来充电字线的一部分。在位置xi和时间t处的充电电压是VWL(xi，t)＝VWL(X＝0)[1-EXP(-t/RC)]。如果稍后移除输入电压，在位置xi和时间t处的放电电压是VWL(xi，t)＝VWL(x＝0)EXP(-t/RC)。通常，乘积RC(x)(见图13(B))是确定充电或放电在位置x处的字线的速率的时间常数。图14图示被均一化为输入电压的响应字线电压和被均一化为RC时间常数的时间。在时间常数的一个单位之后，字线将被放电为百分之63.2。在时间常数的两个单位之后，字线将被放电为例如百分之86.5。因此，RC越大，充电和放电将越慢。沿着字线的RC变化的效果是对于远离x解码器的那些单元，RC延迟更大，且因此将花费更长的时间来充电。
在多电平感测中的延迟
2位存储器单元的示例分区在图9(0)中示出。2位单元可以在四个存储器状态的任一中，每个与阈值范围相关联。为了解析单元的阈值处于哪个阈值范围中，进行感测三次，每次相对于读分界电平rV1，rV2和rV3之一来感测。
图图15(A)和15(B)示出用于感测2位存储器单元的典型时序。图15(A)示出通过向字线施加感测电压VWL来完成该感测，其中，该感测电压VWL是基本上通过电平rV1，rV2和rV3扫描的步长函数。由于在字线(如图14所示)中的RC延迟，因此，当也将字线的远端还充电到期望的电平时，可以仅发生对整个页的感测。
图15(B)图示每个感测电平的时序。为了感测该页，用适合于在位线预充电时间段0中的感测操作的电压来设置位线。在rV1处的感测以向字线施加rV1电压电平而开始。在允许字线延迟时间段1之后，字线统一在期望的rV1电平。通过设置位线和字线，该单元被导通或截止。如果该单元被导通，意味着其至少rV1的阈值电平。但是，由于由经由位线而远程地耦合于单元的感测模块(见图8)中的感测放大器来进行感测，因此该单元的导电电流将在位线访问时间段2之后达到感测放大器。在这之后，在感测时间段3中的感测选通(sense strobe)使得能够感测放大器能够确定导电电流。然后，在作为感测放大器输出时间段4的下一时间段中，从感测放大器向数据锁存器输出感测的结果。
取决于各种感测实施方式，位线预充电时间段0可以或可以不为每个感测电平重复。但是，必须为每个感测电平重复时间段1-4。一个例子示出了每个时间段的相对持续时间。感测时间段3和输出时间段4每个通常大约1微秒；字线延迟和位线访问每个通常是10微秒的大约十倍长。这导致每个感测电平的大约20微秒。初始位线预充电时间可以花费另一10微秒。对于2位单元，存在22-1或三个电平，且总共的感测时间是20x3+10＝70微秒。对于3位单元，存在23-1或7个电平，且总共的感测时间是20x7+10＝150微秒。对于4位单元，存在15个电平，且总共的感测时间是20x15+10＝310微秒。将看到在每个感测电平处的感测时间等待字线和位线延迟，这大约比实际感测和输出时间段高一个数量级。
具有连续扫描感测电压的时域感测
根据本发明的通常方面，由感测放大器经由位线并行感测在字线上的非易失性多电平存储器单元的页。作为被施加到字线的时间VINWL(t)的增加的函数的预定输入感测电压允许在一个扫射中扫描存储器单元的阈值的整个范围。然后，通过注意各个单元变得导电的次数来将各个单元的阈值的感测减小到时域感测。每次导电时，对字线和位线中的延迟的调整可以用于得到当单元变得导电时在单元本地的字线的部分处发展的感测电压电平。这本地地发展的感测电压电平产生该单元的阈值。
在一个实施例中，预先确定作为响应于VINWL(t)的单元位置xi的函数的字线VWL(xi，t)的电压。周期地感测该页，且在单元i开始导电的时间ti用于通过评估在(xi，ti)处的字线响应函数VTHi＝VWL(xi，ti)来确定阈值VTHi。
图16(A)图示了用于感测多电平存储器单元的所有电平的优选输入连续扫描电压。输入扫描电压VINWL(t)是具有包括被施加到字线的所有感测电平的范围的线性倾斜电压。其具有恒定斜率且基本上通过在扫描时间段ΔTRAMP＝范围/(斜率)中的范围而扫描。
图16(B)图示了从施加输入扫描电压之处开始在位置xi处的字线的电压响应。当从所选字线的输入端输入该输入扫描电压VINWL(t)(见图13(A)和13(B))时，从输入端在距离xi处的字线的电压响应给VWL(xi，t)给定。而且VWL(0，t)＝VINWL(t)。在优选实施例中，当输入扫描电压的斜率基本上小于WL的RC常数时，然后在xi处的电压基本上是在x＝0处的电压，但被延迟了ΔTWL(xi)。因此，在xi处的字线电压被VWL(xi，t)～VINWL(t-ΔTWL(xi))给出。这是将被呈现给位于xi处的单元i的控制栅极的电压。
在一个实施例中，可以基于结合图13和图14描述的RC模型，来获得作为对输入电压VINWL(t)的响应函数的字线响应电压VWL(xi，t)。在另一实施例中，通过模拟来获得字线响应电压。在一个实施例中，可以通过查找表来实现响应函数，其中，使用给定的时间来查找在给定位置处的字线电压。
得知对输入扫描电压的字线响应，可以通过确定该单元合适开始导电来得出在位置xi处的单元i的阈值。因此，时间标记符ti指示单元开始导电的时间。此时，在xi处的字线电压是VWL(xi，ti)，且通过限定在xi处的单元i的阈值电压VTHi。然后，通过评估在(xi，ti)处的字线电压函数来简单地给出阈值电压VTHi。因此，VTHi＝VWL(xi，ti)。
时间标记符ti指示该单元本地的时间。实际上，如果由远程感测发生器检测单元的电流，则必须考虑进一步延迟来达到感测放大器。例如，在图12所示的配置中，由在存储器阵列200的外围的读/写电路270之间的感测模块480(见图8B)中的感测放大器690来检测该电流。该感测放大器经由位线而被耦合于单元的漏极。在操作中，可以使得感测放大器随感测时钟信号定时而周期地感测。例如，感测选通可以被定时以重复每个微秒。如结合图12说明的，位线将需要从单元向感测放大器的延迟ΔT BL(y)，其中y是位线的长度。因此，如果由感测放大器检测单元i来开始在时间t′ij时开始导电，则可以通过ti＝t′ij-ΔT BL(y)来得出本地时间标记符ti，其中，t′ij是在单元(x，y)处的感测放大器的检测时间。在一个实施例中，可以由与字线延迟相同的RC模型来获得位线访问ΔT BL(y)。在另一实施例中，可以通过模拟来获得位线访问。由于其对沿着相同字线或页的一组单元恒定，因此其可以被差分感测技术来测量，其中，可以减去在两个感测之间的公共延迟。
图17是图示通过在时域技术中的连续扫描来感测的流程图。
步骤500：在具有存储元件的阵列的非易失性存储器中，提供用于访问在位置x1，x2，......，xi，......xn处的输入端沿着字线分布的一组存储元件的字线。
步骤510：提供向字线的输入端施加的输入扫描感测电压VINWL(t)。
步骤520：预先确定具有作为xi和时间的函数的电压幅度的字线响应函数VWL(xi，t)，作为对施加到字线的输入端的输入扫描感测电压VINWL(t)的字线电响应。
步骤530：通过向字线施加感测电压VINWL(t)，当每个存储元件开始导电时，确定在该组的每个存储元件处的时间标记符ti。
步骤540：通过评估在由时间标记符ti指示的时间在存储元件的位置处的字线响应函数(即，VTi＝VWL(xi，ti))来确定每个存储元件的阈值电压VTi。
通常，输入扫描感测电压需要是随时间的函数而单调增加的一个。如图16(A)所示，优选输入扫描感测电压是具有恒定斜率的线性功能。
图18是图17所示的流程图的附加部分，其中，输入扫描电压优选地是线性倾斜电压。
步骤512：其中，输入感测电压VINWL(t)具有预定恒定斜率。
图19是图17所示的流程图的附加部分，其中，指定感测的优选实施方式。优选的感测通过连续扫描技术，其中，通过经由位线耦合的感测放大器来检测存储元件的导电，且导致了得到的延迟。如上所述且结合12所述，时间标记符相对于当导通存储元件i时的真实时间。在当通过由位线链接的感测放大器来检测存储元件的电流时的情况下，通过从存储元件向感测放大器的信号传播来延迟在感测放大器处的检测时间。
步骤532：其中所述确定存储元件的时间标记符包括通过经由位线耦合于存储元件的感测放大器来检测导电电流，该时间标记符是偏移了预定延迟的时间段的在感测放大器处的检测时间。
在评估在(xi，ti)处的字线响应功能的优选实施方式中，其导致在允许字线和位线相对于在存储器阵列中的(xi，yi)处的存储元件的延迟时或之后评估输入感测电压，且VTHi＝VINWL(tij-ΔT WL(xi)-ΔT BL(yi))，其中，tij是用于在感测放大器处的导电的检测时间，且ΔT WL(xi)和ΔT BL(yi)分别是在字线和位线相对于存储元件i的延迟。
图20是图17所示的流程图的附加部分，其中，指定得出在连续扫描中的存储元件的阈值的优选实施方式。如可以从图16(A)和(B)看出，输入电压V INWL(t)被施加到字线，且其在字线下的位置xi处的存储元件i被延迟了ΔTWL(xi)。可以从响应函数V WL(X，t)计算该延迟。因此，在xi处的字线上发展的电压仅被偏移了时间上的延迟、即V WL(xi，t)＝VINWL(t-ΔTWL(xi))的输入电压给出。类似地，感测放大器检测由位线在t′＝t+ΔT BL(y).延迟的存储元件的导电的事件。因此，在存储元件i处的阈值被在时间上偏移了在字线和位线中的延迟的输入电压给出，即VTHi＝VINWL(t″)＝VINWL(t-ΔTWL(xi))＝VINWL(t′-ΔT WL(xi)-ΔTBL(y))。
步骤540′：所述通过评估在由时间标记符ti指示的时间在存储元件的位置处的字线响应函数来确定每个存储元件的阈值电压Vti导致在时间上偏移了预定字线延迟和预定位线访问了的在感测放大器处在检测时间时评估输入电压函数(即VTi＝V WL(xi，ti)＝VINWL(t′-ΔTWL(xi)-ΔTBL(y))。
连续扫描感测技术可以极大地改进特别针对多电平感测的感测性能。如先前结合图15所描述的，现有的多电平感测机制具有与每个感测电平复合的字线和位线延迟。因此，总感测时间随感测电平的数量而伸缩。
图21(A)和21(B)图示在连续扫描感测技术中的时序优点。图21(A)示出了输入扫描感测电压作为随时间的连续倾斜电压的例子。
图21(B)图示了在时域中的连续扫描感测的本机制之下的总感测时间的时序。在倾斜之前，将存在可以花费大约10微秒的初始位线预充电时间段0。该时间段0类似于在诸如图15所示的先前感测机制中存在的那个。一旦施加了连续扫描感测电压，则由每个极小电平的字线延迟时间段1和位线访问时间段2以及感测时间段3和输出时间段4的总和而花费的总时间将一个接一个地″流水线″。通常，将通过倾斜时间段ΔT RAMP+Sum(时间段1-4)来给出总感测时间。这是无关于要为多电平存储器单元而解析的电平的数量。例如，假设倾斜时间段ΔTRAMP为大约与时间段1-4的总和相同，则所有电平的总感测时间将是2x Sum(时间段1-4)。在比较中，现有方法将具有3位单元的感测时间大约是7x Sum(时间段1-4)。类似地，为了比较，现有方法将具有4位单元的感测时间大约是15x Sum(时间段1-4)。
连续扫描感测技术的另一优点是由于其感测时间对正被感测的电平的数量更加不敏感，因此实际上以比将通常需要的存储器单元的多电平的数量高得多的分辨率。例如，对于3位单元，将通常需要解析最小的7个电平。但是，连续扫描感测技术可以允许感测来解析4、5或甚至更高数量的位，而不招致多得多的感测时间。额外的位称为″软位″，其可用于更准确地定位该单元的阈值或辅助ECC(错误校正码)操作。仅有的代价将是有更多的锁存器来存储额外的软位。
用于通过对干扰相邻者的流水线校正来感测
根据本发明的另一方面，可以使用时域感测来有益地感测多电平存储器，其中，要补偿来自在相邻单元中存储的电荷的干扰(″Yupin效应″)。具体地，当一个页接一个页地感测存储器阵列、且每个页可由字线访问时，字线WLn的感测将需要首先感测在相邻字线WLn+1的状态以便得知要补偿多少。通过在每个字线处感测多个电平，感测的总数随要感测的多个电平的平方而增加，且由于每个单元被配置以存储更多位因此将变成禁止性的过度。
来自相邻电荷存储元件或单元与单元的浮置栅极耦合的干扰(″Yupin效
应″)
被编程到一个存储器单元的电荷存储元件中的电荷产生干扰相邻存储器单元的电场的电场。这将影响基本上是具有电荷存储元件的场效应晶体管的相邻存储器单元的特性。具体地，当被感测时，存储器单元将显得具有比其更少干扰时的更高的阈值电平(或被更多编程的)。
通常，如果存储器单元在第一场环境下被编程验证且然后由于相邻单元随后被不同电荷编程因而在不同场环境下被再次读取，读的准确性可以由于在被称为″Yupin效应″的相邻浮置栅极之间的耦合而受影响。由于在半导体存储器中的更高的集成度，由于在存储器单元之间的存储的电荷导致的电场的干扰(Yupin效果)随单元间的空间缩水而变得更加显著。
存在最小化和/或校正Yupin效应的多种方式。
最小化在编程期间的浮置栅极耦合(″Yupin效应″)
Yupin效应更强地影响可以沿着存储器阵列的行(BL-BL Yupin效应)而跨越位线且沿着列(WL-WL Yupin效应)而跨越字线的相邻单元。它可以通过在已经编程了相邻单元之后的编程验证时和读时之间最小化在单元的场环境中的对称性来移植。
存在多种方式来减小在编程期间的Yupin效应。一种方式是进行多遍编程，其中，在多于一遍中完成沿着字线的存储器单元的页的编程。通常，进行至少两个编程遍。第一遍使用对应的验证电平来编程该页中的所有单元接近于其各个目标状态，这些对应的验证电平是比其应该通常用于目标状态的更低的偏移量。随后的遍使用正常验证电平而没有这种偏移量来完成编程。在编程该单元之后，仅相邻者的改变(即编程)助长了单元上的Yupin效应。当通过在浮置栅极之间的电荷的最小改变来进行随后的遍时，将存在在编程验证和随后的读操作之间的场环境中的对称性中的最小化。因此，在2遍编程技术中最小化Yupin效应。该技术可以最小化BL-BL Yupin效应。如稍后描述的，如果当从字线到字线编程时在具体序列中进行两遍，其可以减小WL-WL Yupin效应。
美国专利No.6,781,877公开了编程机制，其中，还通过以最优顺序来编程在存储器阵列中的页来减小WL-WL Yupin效应。
图22图示了具有其页在最优序列中被编程以便最小化在相邻字线上的存储器单元之间的Yupin效果的存储器阵列的存储器的例子。沿着一致的方向，诸如从底部到顶部以顺序WL0，WL1，WL2，...，而顺序地编程这些页。以此方式，当具体页正被编程时，在其较低侧上的页已经被编程。无论它们可能在当前页上具有什么干扰影响，它们都被解决了，因为从这些干扰的角度，当前页正被编程-验证。基本上，该页的编程的序列应该允许当前页被编程以看到在其被编程之后在其环境周围的最小改变。因此，诸如在WLn上的每个已编程页仅受其上侧、诸如WLn+1或更高上的页干扰，且由于该编程序列，WL-WL Yupin效应被有效地减少了一半。
因此，对于其中干扰在相邻字线上的存储器单元之间的WL-WL Yupin效应，其在编程期间使用上述优选编程机制而减轻。这将有效地减少该干扰一半。剩余的一半仍然将需要在编程或读取操作期间被校正。
在感测期间对BL-BL和WL-WL Yupin效应的校正
通常，在读取操作或编程-验证操作中进行对存储元件的阈值电平的感测。读取和编程-验证可以使用稍微不同的感测电平。在本描述中，术语″感测″和″读取″在理解了上述区别可能存在的情况下有时可互换地使用。类似地，术语″存储元件″和″存储器单元″以及″单元″在理解了其应用于其中每个单元具有一个存储元件的情形下可互换地使用。在一个单元包含多个存储元件的情况下，术语″单元″应该被读坐″存储元件″。
可以通过向前看(″LA″)技术来实现在感测期间对WL-WL Yupin效应的校正。已经在美国专利No.7,196,928和在2006年10月公布的美国专利申请公开No.US-2006-0221714-A1、题为″Read Operations for Non-Volatile Storagethat Includes Compensation for Coupling″中公开了LA感测机制，其全部公开被引用附于此。通过LA校正来读基本上检查了被编程到相邻字线上的单元中的存储器状态，并校正它们在正在当前字线上被读的存储器单元上具有的任何干扰影响。如果已经根据上述优选编程机制编程了这些页，则相邻字线将来自就在当前一个(WLn)之上的字线(WLn+1)。LA校正机制将需要在相邻字线上的数据在当前数据之前被读。
图23图示了要在读或编程操作期间进行LA校正的存储器阵列的一部分。例如，由字线WLn连接的一页存储器单元正并行被感测。在页中的单元的任一、诸如存储器单元600上的Yupin效应大多数由相邻于正被编程的存储器单元600的相邻单元的随后编程导致。具体地，沿着字线WLn，左侧相邻者是单元610，且右侧相邻者是单元612。类似地，编程单元600经由位线BL2耦合于感测放大器(未示出)。沿着位线BL2，在字线WLn-1上的编程单元600以下的相邻者是单元620，且在WLn+1以上的相邻者是单元630。
存储器单元600的相邻者可以处于可能的存储器状态的任一中，每个可能的存储器状态具有在其电荷-存储元件中的不同量的电荷，且因此施加不同量的干扰。通常，较高编程的状态将具有在单元的电荷存储元件中的更多负电荷。通过四个相邻的相邻者，由在这些相邻者中的可能的存储器状态的干扰来给出干扰的范围。通常，仅相关的相邻者是在存储器单元1460已经完成编程之后被编程的那些。实际上，优选地量化由存储器单元600看到的干扰量和因此将补偿电平的数量为可管理的数。例如，补偿电平的数量可以被一位来编码，其中，″0″可以表示没有补偿，且″1″可以表示预定电平的补偿。在另一实施例中，可以使用两位来表示高达四个可能的补偿电平。更高的位还是可能的。因此，通过调整在要被感测的单元的字线上的感测电平，感测电平是目标状态和在感测期间的相邻存储器单元的预定存储器状态的函数，由于在相邻单元上的现有或预期电荷而导致的Yupin效应被补偿。
用被施加到相邻字线WLn+1的补偿(″DLA读取″)
在读取期间用于校正的替换的、更优选的机制是直接LA机制(″DLA″)。在2006年3月17日提交的美国专利申请序列号11/377,972、题为″System forPerforming Read Operations on Non-Volatile Storage with Compensation forCoupling″中公开DLA，其全部公开被引用附于此。DLA机制还通过考虑在下一字线上的相邻单元的已编程状态来对当前字线中的单元的读进行校正。不在读取期间简单地偏压当前字线，而是通过以得到的浮置栅极耦合偏移WL-WL Yupin效应错误的方式偏压相邻字线来实施该校正。
通过因此偏压相邻字线来虚拟地实施对感测电平的调整，以便将从该单元读取正确的目标状态，而不管随后被编程到相邻存储器单元中的干扰的电荷。这具有避免使用正被编程的单元的验证电平上的真实偏移量、从而避免可能使得验证电平偏移得太低以当验证最低存储器状态时不能获得负电压感测的问题的优点。
如在之前所述，Yupin效应由于在其层被编程-验证时和其被读取时之间、在电荷环境体验中的不对称性而发生。更具体地，在字线WLn上的单元的编程期间，在WLn+1上的单元还没有被编程，且其电荷存储元件具有少量或没有负的电荷。因此，在WLn中的单元在这种环境下被编程验证了。稍后，在WLn+1上的单元也被编程了，且现在，其电荷存储元件中的一些用更多的负电荷被编程。这些负电荷现在呈现了当读在WLn上的单元时更多的负电荷环境。该效应就像是在WLn上的单元用更多负电荷而被编程，即单元显得用更高的阈值而被更加编程。
图24A和图24B图示分别在编程验证和随后的读取期间的在字线上的偏压电压。
图24A图示在正被感测的字线WLn和相邻字线WLn-1和WLn+1的编程验证期间在DLA机制之下的偏压条件。在编程验证期间，施加于WLn的感测电压电平是vV1，vV2，...之一(见图9和图10)。在NAND单元的情况下，就在要被感测的单元以下和以上的相邻单元是相同NAND串的部分(见图11)。因此，足够导通相邻单元的电压、Vread被施加到WLn-1和WLn+1。更优选地，由于在WLn+1上的单元处于已擦除状态(如结合图22所述)，在WLn+1上的偏压是VreadX，这基本上低于正常的Vread且仍然能够导通在WLn+1上的单元。该优选的降低的级别电平将允许在随后的读取操作中施加差分的偏压升压，而不必须施加过度的字线电压。
图24B图示在正被感测的字线和其相邻字线的被补偿的读期间在DLA机制之下的偏压条件。具体地，WLn是在NAND串之间的所选字线(见图2)。在感测期间，正常感测电平(例如rV1，rV2，...)的所选的一个被施加到所选字线WLn。除了WLn+1以外的剩余未选字线将具有电压Vread来导通NAND串中的其他单元。字线WLn+1将具有被施加到其的电压VreadX。如果不需要补偿，VreadX将与在V1处的补偿验证中相同。通常，VreadX取决于相邻状态。相邻状态越多编程，需要更多的干扰和更多的补偿。通过将VreadX从V1升高来实施补偿。该例子示出由一位编码的两个可能的补偿电平。
当在WLn+1处的相邻单元更少地编程、具有预定阈值以下的总干扰时，不使用补偿(补偿码″1″)。因此，WLn+1的偏压在用VreadX＝V1的编程-验证情况下相同。
另一方面，当相邻单元更多地编程、具有预定阈值以上的总干扰时，需要补偿(补偿码″0″)。在该情况下，通过用VreadX＝V1+ΔV DLA将WLn+1上的偏压升高了预定量来实施补偿。
虽然用具有两个补偿电平的一位校正来例示了DLA读取，但是清楚的是，更多的补偿电平将使得补偿更精确，但牺牲了在WLn+1处的更准确的感测。
如之前所述，DLA感测机制将需要感测所选字线WLn和相邻字线WLn+1。通过首先感测WLn+1来知道要补偿多少来首先确定在WLn+1上的状态或阈值。对于多电平存储器，WLn+1将必须被感测多次，每次多电平之一。
图25是根据传统DLA机制的第一部分的用于感测在相邻字线WLn+1处的相邻页的示意时序图。在DLA机制的第一部分中，通过传统的感测技术来确定WLn+1上的存储元件的状态。该时序类似于图15所示的，其中，存在由于字线和位线延迟而导致的在每个感测电平处的实质延迟。在存在三个感测电平的情况下，给出2位存储器例子。
图26是根据传统DLA机制的第二部分的用于感测在所选字线WLn处的页的示意时序图。在DLA机制的第二部分中，在所选字线WLn处的页被感测，同时补偿在相邻字线WLn+1上的干扰状态。在2位存储器例子中，存在在WLn+1处的四个可能的存储器状态。在WLn上的存储元件的页被划分为四个组，每个组具有由这些四个状态之一干扰的存储元件。如可以看到的，在DLA机制中的总感测时间是在WLn处的感测电平的数量乘以在WLn+1上的补偿电平的数量乘以建立每个补偿电平的时间段。
如施加到DLA读取的时域中的感测
根据本发明的另一方面，并行地感测在字线WLn上的非易失性多电平存储元件的页，同时对来自在相邻字线WLn+1上的相邻页的干扰补偿。在″直接向前看(Direct Look Ahead)″感测机制中，取决于相邻状态的偏压被施加到WLn+1以补偿在具有对这种相邻状态的WLn感测的单元。首先，在WLn+1上的存储元件的已编程阈值在时域中被感测，且被编码为时间标记符。这通过随时间增加的扫描感测电压来实现。存储元件的时间标记符指示该存储元件开始导电的时间或等同地扫描感测电压何时达到存储元件的阈值。a其次，在WLn上的页被感测的同时，与偏移量电平相同的扫描电压被施加到WLn+1作为补偿。具体地，将在由WLn+1上的相邻存储元件的时间标记符指示的时间，当偏移量扫描电压在WLn+1上呈现适当的依赖于状态的补偿偏压电压时的时间，感测在WLn上的存储元件。
图27图示了用于感测在相邻字线WLn+1上的多电平存储器单元的所有电平的优选连续扫描电压。扫描电压VWLn+1(t)是具有包括要被施加到字线的所有感测电平的范围的线性倾斜电压。其具有恒定斜率且基本上通过在扫描时间段ΔT RAMP＝范围/(斜率)中的范围而扫描。
图28是根据本发明的第二部分的用于感测在所选字线WLn处的页的示意时序图。在所选字线WLn处的页被感测，同时补偿在相邻字线WLn+1上的干扰的状态。在时域机制中，在WLn+1处的存储器状态被检测作为时间标记符。在WLn上的存储元件的页被划分为组，每组具有由时间标记符指定的状态之一干扰的存储元件。在本机制中，总感测时间是在WLn处的感测电平的数量乘以扫描时间段ΔT RAMP。
类似于图21所示的时序，将看到，使用在时域机制中的连续的扫描电压的优点将允许由于对要被″流水线″且被抑制的每个电压电平的字线WLn+1和位线访问而导致的延迟。
图29是图示通过使用连续扫描感测电压以在时域中感测来感测的流程图。
步骤600：在具有可由字线和位线访问的存储元件的阵列的非易失性存储器中，该非易失性存储器提供可由所选字线访问的所选的一组存储元件和可由相邻字线访问的相邻的一组存储元件，所述相邻的一组存储元件在所述所选组的那些之后被编程。
步骤610：提供具有第一预定初始的幅度和预定斜率的第一电压。
步骤620：通过向相邻字线施加所述第一电压，为相邻组的每个存储元件确定指示何时相关存储元件开始导电的时间标记符，由此在时域中编码每个存储元件的状态。
步骤630：提供具有第二预定初始幅度和类似于所述第一电压的斜率的第二电压。
步骤640：在同步地向相邻字线施加所述第二电压的同时，在由所述相邻组的相邻存储元件的时间标记符指示的时间，感测所选组的每个存储元件。
通常，输入扫描感测电压需要是随时间的函数而单调增加的一个。
图30是图29所示的流程图的附加部分，其中，还指定第二电压。
步骤632：其中，所述第二预定初始幅度是离所述第一预定初始幅度的预定偏移量，以便在所选组的所述感测期间，在相邻字线上的所述第二电压提供对来自所述相邻组的干扰的补偿。
现有的DLA机制需要多电平存储器的多个电平的每个来在当前字线WLn上被感测，且在这些电平的每个处感测将进一步乘以在相邻字线WLn+1上的补偿电平的数量。由于在字线和位线访问中的延迟，因此在WLn+1的整个长度被预充电为期望补偿电平且在WLn处的感测完成之前必须允许足够的时间(例如，大约20微秒)。因此由在WLn+1上设置每个补偿电平时和以后的位线访问中的延迟来复合总共的DLA感测时间。
在本发明机制中，偏移量扫描电压在一个扫射中对相邻字线WLn+1施加各种补偿电平，且将一个接一个地″流水线″每个极小的补偿电平的字线延迟和位线访问时间段。这导致实质地减少所有补偿电平的总设置时间且因此改进感测性能。可以实现在DLA感测中的实质改进。
本发明的机制也在减少功耗中有优势。通过快速倾斜时序和流水线的操作，尤其是位线操作的那个，基本上减小了平均电流消耗。
在此引用的所有专利、专利申请、文章、书籍、规范、其他公开、文献和事物全部为了所有目的被引用附于此。到在并入的公开、文档或事物和本文档的文本中的任一之间的术语的定义或使用中的任何不一致或冲突的程度，在本文档中的术语的定义或使用应该优先。
虽然已经针对特定实施例描述了本发明的各种方面，但是理解，本发明被授权在所付权利要求的全部范围内的保护。
Claims (19)
1.一种在具有可由字线和位线访问的存储元件的阵列的非易失性存储器中并行地感测存储元件的页的方法，该非易失性存储器提供可由所选字线访问的所选的一组存储元件和可由相邻字线访问的相邻的一组存储元件，所述方法包括：
提供具有第一预定初始幅度和预定斜率的第一电压；
通过向相邻字线施加所述第一电压，为相邻组的每个存储元件确定指示何时相关存储元件开始导电的时间标记符，由此在时域中编码相邻组的每个存储元件的状态；
提供具有第二预定初始幅度和所述第一电压的预定斜率的第二电压；以及
在同步地向相邻字线施加所述第二电压的同时，在由紧跟在所选组的所述每个存储元件之后的所述相邻组的存储元件的时间标记符指示的时间，感测所选组的每个存储元件。
2.根据权利要求1的方法，其中：
在所选组的存储元件之后编程所述相邻的一组存储元件。
3.根据权利要求1的方法，其中：
所述第一电压随时间单调增加。
4.根据权利要求1的方法，其中：
所述第一电压具有预定恒定的斜率。
5.根据权利要求1的方法，其中存储元件的阵列是闪存单元的部分。
6.根据权利要求1的方法，其中存储元件的阵列以NAND配置来组织。
7.根据权利要求1的方法，其中：
所述第二预定初始幅度是离所述第一预定初始幅度的预定偏移量，以便在所选组的所述感测期间，在相邻字线上的所述第二电压提供对来自所述相邻组的干扰的补偿。
8.根据权利要求7的方法，其中：
在所选组的存储元件之后编程所述相邻的一组存储元件。
9.根据权利要求7的方法，其中：
所述第一电压随时间单调增加。
10.根据权利要求7的方法，其中：
所述第一电压具有预定恒定的斜率。
11.根据权利要求7的方法，其中：
存储元件的阵列是闪存单元的部分。
12.根据权利要求7的方法，其中：
存储元件的阵列以NAND配置来组织。
13.一种非易失性存储器，包括：
存储元件的阵列；
用于并行访问所选的一组存储元件的所选字线；
用于并行访问相邻的一组存储元件的相邻字线；
具有第一预定初始幅度和预定斜率的第一电压；
感测放大器，在第一遍中，响应于所述第一电压被施加到相邻字线来感测相邻的一组存储元件，且确定指示何时相关存储元件开始导电的时间标记符，由此在时域中编码相邻组的每个存储元件的状态；
具有第二预定初始幅度的第二电压，该第二电压与所述第一电压成比例；以及
所述感测放大器，在第二遍中，在向相邻字线施加所述第二电压的同时，感测在所述字线上的所选的一组存储元件，其中，在由紧接着所选组的所述每个存储元件之后的所述相邻组的存储元件的时间标记符指示的时间，感测所选组的每个存储元件。
14.根据权利要求13的非易失性存储器，其中：
在所选组的存储元件之后编程所述相邻的一组存储元件。
15.根据权利要求13的非易失性存储器，其中：
所述第一电压随时间单调增加。
16.根据权利要求13的非易失性存储器，其中：
所述第一电压具有预定恒定的斜率。
17.根据权利要求13的非易失性存储器，其中存储元件的阵列是闪存单元的部分。
18.根据权利要求13的非易失性存储器，其中：
存储元件的阵列以NAND配置来组织。
19.根据权利要求13的非易失性存储器，其中：
所述第二预定初始幅度是离所述第一预定初始幅度的预定偏移量，以便在所选组的所述感测期间，在相邻字线上的所述第二电压提供对来自所述相邻组的干扰的补偿。
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