TWI406286B

TWI406286B - 非揮發記憶體及具有鄰近微擾之管道校正的感測方法

Info

Publication number: TWI406286B
Application number: TW098145610A
Authority: TW
Inventors: Raul-Adrian Cernea
Original assignee: Sandisk Technologies Inc
Priority date: 2008-12-31
Filing date: 2009-12-29
Publication date: 2013-08-21
Also published as: KR101541710B1; EP2370977A1; US20100165738A1; JP2012514284A; WO2010077965A1; KR20110121674A; US7813181B2; JP5175985B2; CN102272853A; CN102272853B; TW201030755A; EP2370977B1

Description

非揮發記憶體及具有鄰近微擾之管道校正的感測方法

本發明通常係關於非揮發半導體記憶體(例如，電可抹除可程式化唯讀記憶體(EEPROM)及快閃EEPROM)，且更具體而言係關於在時域中以高速執行之感測作業。

最近，具有非揮發電荷儲存能力之固態記憶體，尤其係作為小形狀因數卡封裝之EEPROM及快閃EEPROM形式之固態記憶體，成為各種行動及手持裝置、特別係資訊用具及消費者電子產品中之選擇儲存器。與亦係固態記憶體之RAM(隨機存取記憶體)不同，快閃記憶體為非揮發且即使在電源關斷之後仍保留其所儲存之資料。儘管成本較高，然而快閃記憶體卻正越來愈多地用於大容量儲存應用中。基於旋轉磁性媒體之習用大容量儲存器(例如硬驅動器及軟碟)不適用於行動及手持環境。此乃因磁碟驅動器往往較為笨重，易於發生機械故障，且具有高延時及高功率要求。此等不期望之屬性使得基於磁碟之儲存器不實用於大多數行動及可攜式應用。另一方面，嵌入式快閃記憶體及呈一可移除卡形式之快閃記憶體兩者皆可理想地適合於行動及手持式環境中，此乃因其較小大小、低功率消耗、高速度及高可靠性特徵。

EEPROM及電可程式化唯讀記憶體(EPROM)係非揮發記憶體，其可抹除且使新資料寫入或「程式化」至其記憶體單元中。兩者皆在一場效電晶體結構中利用一浮動(未連接之)傳導閘極，該浮動傳導閘極定位於一半導體基板中之一通道區域上方，在源極與汲極區域之間。然後在該浮動閘極上方提供一控制閘極。該電晶體之臨限電壓特性由該浮動閘極上所保留之電荷量控制。亦即，對於浮動閘極上之一給定電荷位準，必須在控制閘極上施加一對應電壓(臨限值)之後，電晶體方會接「通」以准許其源極區域與汲極區域之間傳導。

浮動閘極可保持一電荷範圍，且因此可程式化至一臨限電壓窗內之任一臨限電壓位準。該臨限電壓窗之大小由裝置之最小及最大臨限位準來定界，而器件之最小及最大臨限位準又對應於可程式化至該浮動閘極上之電荷之範圍。臨限值窗通常相依於記憶體裝置之特性、運作條件及歷史。原則上，該窗內每一不同之可解析之臨限電壓位準範圍均可用於指定該記憶體單元之一明確記憶體狀態。當臨限電壓分割成兩個不同區域時，每一記憶體單元將能夠儲存一個位元之資料。類似地，當臨限電壓窗分割成多於兩個不同區域時，每一記憶體單元將能夠儲存多於一個位元之資料。

在通常之兩狀態EEPROM記憶體單元中，建立至少一個電流斷點位準以將傳導窗分割成兩個區域。當藉由施加預定之固定電壓讀取一記憶體單元時，其源極/汲極電流藉由與斷點位準(或參考電流IREF)比較而被解析成一記憶體狀態。若所讀取之電流高於該斷點位準之電流，則判定該記憶體單元處於一種邏輯狀態(例如，一「0」狀態)中。另一方面，若該電流低於斷點位準之電流，則可判定該記憶體單元處於另一種邏輯狀態(例如，一「1」狀態)中。因此，此一兩狀態記憶體單元儲存一個位元之數位資訊。常常提供可在外部程式化之一參考電流源作為一記憶體系統之一部分來產生斷點位準電流。

為增加記憶體容量，隨著半導體技術狀態之進步，正製造具有愈來愈高密度之快閃EEPROM裝置。另一種用於增加儲存容量之方法係使每一記憶體單元儲存多於兩個狀態。

對於一多狀態或多位階之EEPROM記憶體單元而言，傳導窗藉由多於一個斷點而分割成多於兩個區域，以使得每一記憶體單元能夠儲存多於一個位元之資料。因此，一給定EEPROM陣列可儲存之資訊隨著每一記憶體單元可儲存之狀態之數目之增加而增加。具有多狀態或多位階記憶體單元之EEPROM或快閃EEPROM已闡述於美國專利第5,172,338號中。

充當一記憶體單元之電晶體通常藉由兩種機制中之一者程式化至一「經程式化」狀態。在「熱電子注入」中，施加至汲極之一高電壓跨越基板通道區域加速電子。同時，施加至控制閘極之一高電壓拉動熱電子透過一薄閘極電介質到達浮動閘極上。在「隧穿注入」中，相對於基板施加一高電壓至控制閘極。以此方式，將電子自該基板拉至介入浮動閘極。

可藉由若干種機制抹除記憶體裝置。對於EPROM而言，可藉由藉助紫外線輻射自浮動閘極移除電荷來批量抹除該記憶體。對於EEPROM而言，可藉由相對於控制閘極施加一高電壓至基板以促使浮動閘極中之電子隧穿透過一薄氧化物到達基板通道區域(亦即，傅勒-諾德翰隧穿)來電抹除一記憶體單元。通常，可逐個位元組地抹除EEPROM。對於快閃EEPROM而言，可立刻所有區塊或一次一個或多個區塊地來電抹除記憶體，其中一區塊可由512個或更多個記憶體位元組組成。

記憶體裝置通常包括可安裝在一卡上之一個或多個記憶體晶片。每一記憶體晶片皆包括由周邊電路(例如，解碼器及抹除、寫入與讀取電路)支援之一記憶體單元陣列。較精密之記憶體裝置藉助執行智慧及較高級記憶體作業及介接之一外部記憶體控制器運作。

目前存在諸多在商業上成功之非揮發固態記憶體裝置可供使用。此等記憶體裝置可係快閃EEPROM或可採用其他類型之非揮發記憶體單元。在美國專利第5,070,032號、第5,095,344號、第5,315,541號、第5,343,063號及第5,661,053號、第5,313,421號及第6,222,762號中給出快閃記憶體及系統以及其製造方法之實例。特定而言，具有NAND串結構之快閃記憶體裝置闡述於美國專利第5,570,315號、第5,903,495號、第6,046,935號中。此外，亦自具有用於儲存電荷之一介電層之記憶體單元製造非揮發記憶體裝置。替代之前所闡述之傳導浮動閘極元件，使用一介電層。利用介電儲存元件之此等記憶體裝置已由Eitan等人闡述，「NROM：A Novel Localized Trapping,2-Bit Nonvolatile Memory Cell」(IEEE Electron Device Letters，21卷，第11號，2000年11月，第543至545頁)。一ONO介電層跨越介於源極與汲極擴散區之間的通道延伸。一個資料位元之電荷侷限於毗鄰於汲極之介電層中，而另一資料位元之電荷侷限於毗鄰於源極之介電層中。舉例而言，美國專利第5,768,192及6,011,725號揭示一種具有夾在兩個二氧化矽層之間的一捕獲電介質之非揮發記憶體單元。多狀態資料儲存係藉由分離地讀取電介質內在空間上分離開之電荷儲存區域之二進制狀態來實施。

為改良讀取及程式化效能，平行地讀取或程式化一陣列中之多個電荷儲存元件或記憶體電晶體。因此，一同讀取或程式化一記憶體元件「頁」。在現有記憶體架構中，一列通常含有數個交錯頁或其可構成一個頁。將一同讀取或程式化一頁之所有記憶體元件。一般而言，一實體頁係自一對應之儲存元件頁形成。若該頁之每一儲存元件正儲存一資料位元，則該實體頁含有一個資料頁。若每一儲存元件正儲存多個資料位元(例如，3個位元)，則該實體頁將含有3個資料頁(例如，下部位元頁、中間位元頁及上部位元頁)。

儘管日益增加之平行性改良了讀取或感測效能，但先前感測技術正隨著儲存密度藉由使每一儲存元件儲存愈來愈多之資料位元之增加而變得愈來愈費時。舉例而言，在一傳統1位元記憶體中，每一儲存元件皆程式化至位於該儲存元件之兩個各別臨限區中之兩個記憶體狀態中之任一者。通常，需要相對於對應於一分界臨限位準之一個讀取位準執行感測以在兩個狀態之間加以區分。另一方面，在一3位元記憶體中，一儲存元件之臨限值窗係分割為至少8個臨限區，每一臨限區對應於八個記憶體狀態中之一者。感測一3位元儲存元件將需要至少7個讀取位準以解析該儲存元件之臨限值位於該等臨限區中之哪一者中。一般而言，一n位元記憶體將需要感測2ⁿ -1個感測位準且每一位準處之感測將招致設置時間。

當對由於程式化至鄰近儲存元件中之各種電荷所致之微擾做出校正時，感測時間進一步延長。舉例而言，一頁通常藉由一共同字線存取。當正讀取字線WLn時，必須首先讀取字線WLn+1以判定微擾。此可將感測位準之總數目複合至(2ⁿ -1)‧(2ⁿ -1)。同樣地，每一感測位準之設置時間將複合。

因此，普遍需要高容量且高效能之非揮發記憶體。特定而言，需要具有一種高容量非揮發記憶體，該記憶體具有其中上述缺點被最小化之經改良感測效能。

具有鄰近微擾之管道校正之感測

根據本發明之另一態樣，在補償來自一毗鄰字線WLn+1上之一鄰近頁之微擾的同時平行地感測一字線WLn上之一非揮發多位階儲存元件頁。在一「直接前瞻處理(Direct Look Ahead)」感測方案中，施加相依於一鄰近狀態之一偏壓電壓至WLn+1以補償具有此一鄰近狀態之WLn上正被感測之記憶體單元。首先，在時域中感測WLn+1上之儲存元件之經程式化臨限值且將其編碼為時間標記。此係藉由隨時間增加之一掃描感測電壓完成。一儲存元件之時間標記指示該儲存元件開始傳導之時間或相等地指示該掃描感測電壓已達到該儲存元件之臨限值之時。其次，在施加具有一偏移位準之相同掃描電壓至WLn+1作為補償的同時感測WLn上之頁。特定而言，將在由WLn+1上之一毗鄰儲存元件之時間標記指示之一時間處感測WLn上之一儲存元件，該時間為該偏移掃描電壓在WLn+1上形成一適當補償偏壓電壓之時。

先前之DLA方案需要在當前之字線WLn上感測多位階記憶體之多個位準中之每一者且在此等位準中之每一者處之感測進一步乘以毗鄰字線WLn+1上之補償位準之數目。由於一字線中之延遲，在整個長度之WLn+1預充電至所需補償位準之前必須允許充足時間(例如，10微秒)。因此，總DLA感測時間由設立WLn+1上之每一補償位準時之延遲複合而成。

在本發明性方案中，偏移掃描電壓在一次掃掠中在毗鄰字線WLn+1上施加各種補償位準，且每一無窮小補償位準之字線延遲週期將彼此前後呈「管道化」。此導致所有補償位準之總設置時間之大量減少且因此導致改良之感測效能。

記憶體系統

圖1至圖12提供其中可實施或圖解說明本發明之各種態樣之實例性記憶體系統。

圖13至圖21圖解說明根據本發明之一第一時域感測態樣之各種實施例之上下文及細節。

圖22至圖30圖解說明根據本發明之一第二態樣之各種實施例之上下文及細節，其中應用時域感測技術以在一當前字線上感測同時補償來自一毗鄰字線之微擾。

圖1示意性地圖解說明其中可實施本發明之一非揮發記憶體晶片之功能區塊。記憶體晶片100包含：一二維記憶體單元陣列200、控制電路210及例如解碼器、讀取/寫入電路及多工器等周邊電路。

記憶體陣列200可由字線經由列解碼器230(分成230A、230B)且由位元線經由行解碼器260(分成260A、260B)(亦參見圖4及5)來定址。讀取/寫入電路270(分成270A、270B)允許平行地讀取或程式化一記憶體單元頁。一資料I/O匯流排231耦合至讀取/寫入電路270。

在一較佳實施例中，一頁係由共享同一字線之一鄰接列記憶體單元構成。在其中一列記憶體單元分割成多個頁之另一實施例中，提供區塊多工器250(分成250A及250B)以將讀取/寫入電路270多工為個別頁。舉例而言，將分別由奇數及偶數行記憶體單元形成之兩個頁多工至該等讀取/寫入電路。

圖1圖解說明一較佳配置，其中以一對稱形式在記憶體陣列200之相對側上實施藉由各種周邊電路對該陣列之存取以使每一側上之存取線及電路之密度減半。因此，列解碼器分成列解碼器230A及230B，且行解碼器分成行解碼器260A及260B。在其中一列記憶體單元被分割成多個頁之實施例中，頁多工器250分成頁多工器250A及250B。類似地，將讀取/寫入電路270分成自陣列200之底部連接至位元線之讀取/寫入電路270A及自陣列200之頂部連接至位元線之讀取/寫入電路270B。以此方式，讀取/寫入模組之密度及因此感測模組380之密度實質上減半。

控制電路110係一晶片上控制器，其與讀取/寫入電路270協作以在記憶體陣列200上執行記憶體作業。控制電路110通常包含一狀態機112及其他電路，例如一晶片上位址解碼器及一功率控制模組(未明確顯示)。狀態機112對記憶體作業提供晶片級控制。該控制電路經由一外部記憶體控制器與一主機通信。

記憶體陣列200通常組織為沿列及行配置並可由字線及位元線定址之一二維記憶體單元陣列。該陣列可根據一NOR類型或一NAND類型架構形成。

圖2示意性地圖解說明一非揮發記憶體單元。記憶體單元10可由具有一電荷儲存單位20(例如，一浮動閘極或一介電層)之一場效電晶體實施。記憶體單元10亦包含：一源極14、一汲極16及一控制閘極30。

目前存在諸多在商業上成功之非揮發固態記憶體裝置可供使用。此等記憶體裝置可採用不同類型之記憶體單元，每一類型均具有一個或多個電荷儲存元件。

典型非揮發記憶體單元包含EEPROM及快閃EEPROM。在美國專利第5,595,924號中給出EEPROM記憶體單元及其製造方法之實例。在美國專利第5,070,032號、第5,095,344號、第5,315,541號、第5,343,063號、第5,661,053號、第5,313,421號及第6,222,762號中給出快閃EEPROM記憶體單元、其在記憶體系統中之使用及其製造方法之實例。特定而言，在美國專利第5,570,315號、第5,903,495號、第6,046,935號中闡述具有NAND記憶體單元結構之記憶體裝置之實例。此外，已由Eitan等人於「NROM: A Novel Localized Trapping,2-Bit Nonvolatile Memory Cell」(IEEE Electron Device Letters，21卷，第11號，2000年11月，第543至545頁)且在美國專利第5,768,192號及第6,011,725號中闡述利用介電儲存元件之記憶體裝置之實例。

實際上，通常藉由在施加一參考電壓至控制閘極時，感測跨越一記憶體單元之源電極與汲電極之傳導電流來讀取該記憶體單元之記憶體狀態。因此，對於一記憶體單元之浮動閘極上之每一給定電荷，皆可偵測相對於一固定參考控制閘極電壓之一對應傳導電流。類似地，可程式化至浮動閘極上之電荷之範圍界定一對應臨限電壓窗或一對應傳導電流窗。

另一選擇為，替代偵測一所分割之電流窗中之傳導電流，可在控制閘極處為接受測試之一給定記憶體狀態設定臨限電壓且偵測該傳導電流比一臨限電流低抑或高。在一個實施方案中，相對於一臨限電流偵測傳導電流係藉由檢查傳導電流透過位元線之電容放電之速率來完成。

圖3圖解說明針對浮動閘極可在任何一個時刻選擇性地儲存之四種不同電荷Q1至Q4，源極-汲極電流I_D 與控制閘極電壓V_CG 之間的關係。該四條連續I_D 與V_CG 曲線表示可在一記憶體單元之一浮動閘極上程式化之四種可能電荷位準，其分別對應於四種可能記憶體狀態。作為一實例，一記憶體單元群體之臨限電壓窗可在0.5V至3.5V範圍內。可藉由以0.5V每個之間隔將該臨限值窗分割成五個區域來分界分別表示一個經抹除狀態及六個經程式化狀態之七個可能記憶體狀態「0」、「1」、「2」、「3」、「4」、「5」、「6」。舉例而言，若如圖所示使用為2μA之一參考電流IREF，則程式化有Q1之記憶體單元可被視為處於一記憶體狀態「1」中，此乃因其曲線與I_REF 在臨限值窗之由VCG=0.5V及1.0V分界之區域中相交。類似地，Q4處於一記憶體狀態「5」中。

如自以上闡述可見，使一記憶體單元儲存之狀態愈多，其臨限值窗劃分得愈精細。舉例而言，一記憶體裝置可具有若干具有介於-1.5V至5V範圍內之一臨限值窗之記憶體單元。此提供6.5V之一最大寬度。若該記憶體單元欲儲存16個狀態，則每一狀態在臨限值窗中可佔據自200mV至300mV。此將需要較高之程式化及讀取作業準確度，以便能夠達成所需之解析度。

圖4圖解說明一NOR記憶體單元陣列之一實例。在記憶體陣列200中，每一列記憶體單元皆由其源極14及汲極16以一菊花鏈方式連接。此設計有時稱為一虛擬接地設計。一列中之記憶體單元10將其控制閘極30連接至一字線，例如字線42。一行中之記憶體單元將其源極與汲極分別連接至選定位元線，例如位元線34及36。

圖5A示意性地圖解說明組織成一NAND串之一串記憶體單元。一NAND串50由一系列由其源極及汲極以菊鏈方式連接之記憶體電晶體M1、M2、...Mn(例如，n=4、8、16或更高)組成。一對選擇電晶體S1、S2分別經由該NAND串之源極端子54及汲極端子56控制該等記憶體電晶體鏈與外部之連接。在一記憶體陣列中，當源極選擇電晶體S1接通時，該源極端子耦合至一源極線(見圖5B)。類似地，在汲極選擇電晶體S2接通時，該NAND串之汲極端子耦合至記憶體陣列之一位元線。該鏈中之每一記憶體電晶體10充當一記憶體單元。其具有一電荷儲存元件20以儲存一給定電荷量以便表示一既定記憶體狀態。每一記憶體電晶體之一控制閘極30皆允許控制讀取及寫入作業。如在圖5B中將見到，一列NAND串之對應記憶體電晶體之控制閘極30全部連接至同一字線。類似地，選擇電晶體S1、S2中之每一者之一控制閘極32分別經由其源極端子54及汲極端子56提供對該NAND串之控制存取。同樣地，一列NAND串之對應選擇電晶體之控制閘極32全部連接至同一選擇線。

當在程式化期間讀取或驗證一NAND串內之一經定址記憶體電晶體10時，對其控制閘極30供應一適當電壓。同時，藉由在NAND串50中之剩餘未經定址之記憶體電晶體之控制閘極上施加足夠之電壓來完全接通該等未經定址之記憶體電晶體。以此方式，有效地自個別記憶體電晶體之源極至該NAND串之源極端子54形成一傳導路徑，且同樣自個別記憶體電晶體之汲極至該記憶體單元之汲極端子56形成一傳導路徑。具有此等NAND串結構之記憶體裝置闡述於美國專利第5,570,315、5,903,495及6,046,935號中。

圖5B圖解說明由(例如)圖5A中所示之NAND串50構成之一NAND記憶體單元陣列200之一實例。沿每一行NAND串，將一位元線(例如，位元線36)耦合至每一NAND串之汲極端子56。沿每一排NAND串，將一源極線(例如，源極線34)耦合至每一NAND串之源極端子54。此外，沿一排NAND串中之一列記憶體單元，將控制閘極連接至一字線，例如字線42。沿一排NAND串中之一列選擇電晶體，將該等控制閘極連接至一選擇線，例如選擇線44。可藉由一排NAND串之字線及選擇線上之適當電壓來將該排NAND串中之一整列記憶體單元定址。當正在讀取一NAND串內之一記憶體電晶體時，該串中之剩餘記憶體電晶體經由其相關聯字線硬接通，以使流過該串之電流實質上相依於儲存於正被讀取之記憶體單元中之電荷位準。

感測電路及技術

圖6圖解說明圖1中所示之跨越一記憶體單元陣列含有一排p個感測模組之讀取/寫入電路270A及270B。整排p個感測模組480平行運作允許平行讀取或程式化沿一列之p個記憶體單元10之一區塊(或頁)。實質上，感測模組1將感測記憶體單元1中之一電流I₁ ，感測模組2將感測記憶體單元2中之一電流I₂ ，...，感測模組p將感測記憶體單元p中之一電流I_p 等。該頁之流出源極線34進入一聚合節點CLSRC中且自彼處至接地之總記憶體單元電流i _TOT 將係該p個記憶體單元中所有電流之一總和。在習用記憶體架構中，具有一共同字線之一列記憶體單元形成兩個或兩個以上頁，其中平行讀取及程式化一頁中之該等記憶體單元。在具有兩個頁之一列之情形中，偶數位元線存取一個頁，且奇數位元線存取另一頁。一感測電路頁係在任一時刻耦合至偶數位元線或耦合至奇數位元線。在彼情形下，提供頁多工器250A及250B以分別將讀取/寫入電路270A及270B多工至個別頁。

在當前生產之基於56奈米技術之晶片中，p>64000，且在43奈米32 Gbit x4晶片中，p>150000。在較佳實施例中，區塊係一連串整列記憶體單元。此係所謂的「全位元線」架構，其中頁由分別耦合至鄰接位元線之一列鄰接記憶體單元構成。在另一實施例中，該區塊為該列中之記憶體單元之一子組。舉例而言，該記憶體單元子組可為整列的一半或整列的四分之一。該記憶體單元子組可為一連串鄰接記憶體單元或每隔另一記憶體單元一個，或每隔預定數目個記憶體單元一個。每一感測模組經由一位元線耦合至一記憶體單元且包含用於感測一記憶體單元之傳導電流之一感測放大器。一般而言，若讀取/寫入電路分佈於該記憶體陣列之相對側上，則該排p個感測模組將分佈在兩組讀取/寫入電路270A與270B之間。

圖7示意性地圖解說明圖6中所示之感測模組之一較佳組織。含有p個感測模組之讀取/寫入電路270A及270B係分組至一排讀取/寫入堆疊400中。

圖8更詳細地圖解說明圖7中所示之讀取/寫入堆疊。每一讀取/寫入堆疊400在k個位元線之一群組上平行運作。若一頁具有p=r*k個位元線，則將存在r個讀取/寫入堆疊400-1、...、400-r。實質上，該架構使得每k個感測模組之堆疊由一共同處理器500伺服以便節省空間。共同處理器500基於位於感測模組480處及位於資料鎖存器430處之鎖存器中之電流值且基於來自狀態機112之控制來計算欲儲存於彼等鎖存器中之經更新資料。該共同處理器之實施方式已揭示於2006年6月29日之美國專利申請公開案號US-2006-0140007-A1中，該專利申請公開案之全部揭示內容以引用之方式併入本文中。

整排經分割之讀取/寫入堆疊400平行運作允許平行讀取或程式化沿一列之p個記憶體單元之一區塊(或頁)。因此，針對該整列記憶體單元將存在p個讀取/寫入模組。由於每一堆疊伺服於k個記憶體單元，因此該排中讀取/寫入堆疊之總數目由r=p/k給出。舉例而言，若r係該排中堆疊之數目，則p=r*k。一個實例性記憶體陣列可具有p=150000，k=8，且因此r=18750。

實質上，每一讀取/寫入堆疊(例如，400-1)含有一感測模組(480-1至480-k)堆疊，該堆疊平行伺服於k個記憶體單元之一區段。頁控制器410經由線411向讀取/寫入電路370提供控制及定時信號。頁控制器自身經由線311相依於記憶體控制器310。每一讀取/寫入堆疊400中之通信受到一互連堆疊匯流排431之影響，且由頁控制器410控制。控制線411自頁控制器410向讀取/寫入堆疊400-1之組件提供控制及時鐘信號。

在該較佳配置中，該堆疊匯流排分割成用於共同處理器500與感測模組480堆疊之間的通信之一感測放大器匯流排422，及用於該處理器與資料鎖存器430堆疊之間的通信之一D匯流排423。

資料鎖存器430堆疊由資料鎖存器430-1至430-k組成，每一個資料鎖存器用於與該堆疊相關聯之每一記憶體單元。I/O模組440使得該等資料鎖存器能夠經由一I/O匯流排231與外部交換資料。

共同處理器亦包含用於輸出指示記憶體作業之一狀態(例如，一錯誤條件)之一狀態信號之一輸出507。該狀態信號用於驅動以一導線或(Wired-Or)組態綁縛至一旗標匯流排509之一n電晶體550之閘極。該旗標匯流排較佳由控制器310預充電且在讀取/寫入堆疊中之任一者斷定一狀態信號時將被下拉。

多狀態記憶體分割之實例

已結合圖3闡述了其中記憶體單元各自儲存多個資料位元之一非揮發記憶體。一特定實例係自一場效電晶體陣列形成之一記憶體，每一場效電晶體皆具有位於其通道區域與其控制閘極之間的一電荷儲存層。該電荷儲存層或單位可儲存一範圍之電荷，從而產生每一場效電晶體之一臨限電壓範圍。可能之臨限電壓範圍跨過一臨限值窗。當將該臨限值窗分割成多個臨限電壓子範圍或子區時，每一可解析區域係用於表示一記憶體單元之一不同記憶體狀態。該多個記憶體狀態可由一個或多個二進制位元編碼。舉例而言，分割成四個區之一記憶體單元可支援可編碼為2位元資料之四個狀態。類似地，分割成八個區之一記憶體單元可支援可編碼為3位元資料之八個記憶體狀態等。

圖9(0)至9(2)圖解說明程式化一4狀態記憶體單元群體之一實例。圖9(0)圖解說明可程式化至分別表示記憶體狀態「0」、「1」、「2」及「3」之四個不同臨限電壓分佈之記憶體單元群體。圖9(1)圖解說明一經抹除記憶體之「經抹除」臨限電壓之初始分佈。圖9(2)圖解說明記憶體在諸多記憶體單元已經程式化之後的一實例。實質上，一記憶體單元最初具有一「經抹除」臨限電壓且程式化會將其移至一較高值，進入由驗證位準vV₁ 、vV₂ 及vV₃ 分界之三個區中之一者中。以此方式，可將每一記憶體單元程式化至三個經程式化狀態「1」、「2」及「3」中之一者或保持在該「經抹除」狀態中不程式化。隨著記憶體獲得更多程式化，如圖9(1)中所示之該「經抹除」狀態之初始分佈將變得更窄且該經抹除狀態由「0」狀態表示。

具有一下部位元及一上部位元之一2位元碼可用於表示該四個記憶體狀態中之每一者。舉例而言，「0」、「1」、「2」及「3」狀態分別由「11」、「01」、「00」及「10」表示。可藉由以「全序列」模式進行感測而自記憶體讀取該等2位元資料，在該「全序列」模式中，藉由分別在三個子遍中相對於讀取分界臨限值rV₁ 、rV₂ 及rV₃ 進行感測來一同感測該兩個位元。

圖10(0)至10(2)圖解說明程式化8狀態記憶體單元之一群體之一實例。圖10(0)圖解說明可程式化為分別表示記憶體狀態「0」至「7」之八個不同臨限電壓分佈之記憶體單元群體。圖10(1)圖解說明一經抹除記憶體之「經抹除」臨限電壓之初始分佈。圖10(2)圖解說明該記憶體在諸多記憶體單元已經程式化之後的一實例。實質上，一記憶體單元最初具有一「經抹除」臨限電壓且程式化會將其移至一較高值，進入由驗證位準vV₁ 至vV₇ 分界之七個區中之一者中。以此方式，每一記憶體單元可程式化至七個經程式化狀態「1」至「7」中之一者或保持在該「經抹除」狀態中不程式化。隨著記憶體獲得更多程式化，如圖10(1)中所示之該「經抹除」狀態之初始分佈將變得更窄且該經抹除狀態由「0」狀態表示。

具有下部位元、中間位元及上部位元之一3位元碼可用於表示該八個記憶體狀態中之每一者。舉例而言，「0」、「1」、「2」、「3」、「4」、「5」、「6」及「7」狀態分別由「111」、「011」、「001」、「101」、「100」、「000」、「010」及「110」表示。可藉由以「全序列」模式進行感測而自記憶體讀取該等3位元資料，在該「全序列」模式中，藉由分別在七個子遍中相對於讀取分界臨限值rV₁ 至rV₇ 進行感測來一同感測該三個位元。

類似地，一4位元碼將具有表示十六個狀態中之每一者之下部位元、第一中間位元、第二中間位元及上部位元。

連續掃描時域感測

圖11圖解說明平行感測或程式化之組織於(例如)NAND組態中之一記憶體單元頁。圖11實質上顯示圖5B之記憶體陣列200中之一排NAND鏈50，其中每一NAND鏈之細節係如圖5A中所明確顯示。例如頁60之一「頁」係經啟用以待平行地感測或程式化之一記憶體單元群組。該頁由共同連接至一字線42之頁之記憶體單元之控制閘極啟用且每一記憶體單元可藉由一感測電路存取(例如，圖8中所示之感測模組480)，該感測電路可經由一位元線36存取。作為一實例，當分別感測或程式化記憶體單元頁60時，分別施加一感測電壓或一程式化電壓至共同字線WL3，同時在位元線上施加適當之電壓。

圖12圖解說明存取陣列中之一給定記憶體單元時之延遲。記憶體陣列200由列方向上之字線及行方向上之位元線跨過。當一記憶體單元10作為一頁之部分被存取時，其由字線WL 42在x(列)方向上定址且由位元線BL 36在y(行)方向上定址。在一感測作業期間，經由一x解碼器230自選定字線WL之一輸入端供應一感測電壓作為一字線電壓。該等位元線將由WL 42定址之記憶體單元頁個別地耦合至讀取/寫入電路270中之感測模組。圖12示意性地顯示讀取/寫入電路270且該等電路位於y行之底部端處。如圖1中所示，對於讀取/寫入電路之一較佳組態係分佈在記憶體陣列之頂部及底部作為讀取電路270A及270B。

因此圖12顯示具有可藉由字線WL 42及位元線BL 36存取之陣列坐標(x，y )之一頁之一個記憶體單元10。舉例而言，在一感測作業期間，經由字線WL 42向記憶體單元10之控制閘極供應一感測電壓。隨著位元線BL 36預充電至用於感測作業之一適當電壓，該記憶體單元之源極-汲極電流可由讀取/寫入電路270中經由位元線BL 36耦合之一感測放大器感測。

由於字線及位元線具有有限之電阻及電容，因此此等線中將存在RC延遲。圖12圖解說明對於具有分別來自x解碼器及讀取/寫入電路270之坐標(x，y)之記憶體單元10，在x解碼器處施加之一字線電壓將延遲一週期ΔT_WL (x)。類似地，記憶體單元10處之源極-汲極電流將由讀取/寫入電路270中之一者感測為延遲了一週期ΔT_BL (y)。

圖13(A)圖解說明自一輸入端沿一字線WL 42分佈在位置x1、x2、...、xi、...xp處之一記憶體單元頁。該字線之輸入端經耦合以自x解碼器230接收一字線電壓供應。

圖13(B)圖解說明與存取節點相關之字線之一給定區段之電阻與電容之乘積。字線WL 42係由具有一有限電阻之一導體形成。一字線區段之電阻與該區段之長度成比例。類似地，一區段之電容亦與其長度成比例。因此，該字線之一區段之RC乘積隨其長度之一二次函數增加。

圖14圖解說明一給定位置xi作為時間之一函數的字線電壓。對輸入端處之一輸入電壓之回應係在由RC(xi)給出時間常量之情形下對該字線之一部分之充電。在位置xi及時間t處之充電電壓為V_WL (xi，t)=V_WL (x=0)[1-EXP(-t/RC)]。若稍後移除該輸入電壓，則位置xi及時間t處之放電電壓為V_WL (xi，t)=V_WL (x=0)EXP(-t/RC)。一般而言，乘積RC(x)(見圖13(B))係判定位置x處之字線之充電或放電速率之一時間常量。圖14圖解說明正規化為輸入電壓之回應字線電壓及正規化為RC時間常量之時間。在一個單位之時間常量之後，該字線將充電至63.2%。在兩個單位之時間常量之後，該字線將充電至86.5%等等。因此，RC愈大，充電及放電將愈慢。沿一字線之RC變化效應係對於較遠離x解碼器之彼等記憶體單元而言之效應，RC延遲較大且因此將花費較長時間來充電。

多位準感測中之延遲

圖9(0)中顯示一2位元記憶體單元之一實例性分割。該2位元記憶體單元可處於四個記憶體狀態中之任一者中，每一記憶體狀態均與一臨限範圍相關聯。為解析該記憶體單元之臨限值位於該等臨限範圍中之哪一者中，執行三次感測，每一次皆相對於讀取分界位準rV1、rV2及rV3進行感測。

圖15(A)及15(B)圖解說明用於感測一2位元記憶體單元之典型時序。圖15(A)顯示該感測係藉由施加感測電壓V_WL 至字線而完成，該感測電壓實質上係掃描穿過位準rV1、rV2及rV3的一階梯函數。由於字線中之RC延遲(圖14中所示)，對整頁之感測僅可在該字線之遠端亦已充電至所需位準時發生。

圖15(B)圖解說明每一感測位準之時序。為感測該頁，在一位元線預充電週期0中向位元線供給適用於感測作業之電壓。在rV1位準處之感測以施加rV1電壓位準至該字線開始。在允許字線延遲週期1之後，該字線統一處於所需之rV1位準處。隨著位元線及字線電壓供給，該記憶體單元接通或關斷。若該記憶體單元接通，則意味著其具有至少rV1之一臨限位準。然而，由於感測係由經由一位元線遠端耦合至該記憶體單元之一感測模組(見圖8)中之一感測放大器執行，因此該記憶體單元之傳導電流將在一位元線存取週期2之後到達該感測放大器。在彼時間之後，感測週期3中之一感測選通使得感測放大器能夠判定該傳導電流。所感測之結果然後在下一週期(其係感測放大器輸出週期4)中自該感測放大器輸出至一資料鎖存器。

端視各種感測實施方案，針對感測位準中之每一者可或可不重複位元線預充電週期0。然而，必須針對該等感測位準中之每一者重複週期1至4。一實例圖解說明每一週期之相關持續時間。感測週期3及輸出週期4通常各自為約1微秒；字線延遲及位元線存取通常各自為約十倍長之(比方說)10微秒。對於每一感測位準而言，此共計約20微秒。初始位元線預充電時間可另外花費10微秒。對於一2位元記憶體單元，存在2**2-1個或三個位準且總感測時間為20x3+10=70微秒。對於一3位元記憶體單元，存在2**3-1個或7個位準且總感測時間為20x7+10=150微秒。對於一4位元記憶體單元，存在15個位準且總感測時間為20x15+10=310微秒。應看到，每一感測位準處之感測時間中之大部分在等待字線及位元線延遲，此比實際感測及輸出週期高約一個數量級。

具有連續掃描感測電壓之時域感測

根據本發明之一一般態樣，由感測放大器經由位元線平行地感測一字線上之一非揮發多位階記憶體單元頁。將作為時間V_INWL (t)之一增加函數之一預定輸入感測電壓施加至字線允許在一次掃掠中掃描記憶體單元之整個臨限值範圍。然後，藉由註釋個別記憶體單元變為傳導之時間，將該等個別記憶體單元之臨限值之感測降為一時域感測。可使用針對字線及位元線中之延遲調整之每一傳導時間來導出當記憶體單元變為傳導時該字線之位於該記憶體單元本端之部分處所形成之感測電壓位準。此在本端形成之感測電壓位準產生該記憶體單元之臨限值。

在一個實施例中，預先判定回應於輸入V_INWL (t)作為記憶體單元位置xi之一函數的字線電壓V_WL (xi，t)。週期性地感測該頁且使用記憶體單元i開始傳導之時間ti藉由評估(xi，ti)處之字線回應函數來判定臨限值V_TH i，亦即V_TH i=V_WL (xi，ti)。

圖16(A)圖解說明用於感測一多位階記憶體單元之所有位準之一較佳輸入連續掃描電壓。輸入掃描電壓V_INWL (t)係具有包含欲施加至該字線之所有感測位準之一範圍之一線性斜升電壓。其具有一恆定斜升率且實質上掃描穿過一掃描週期ΔT_RAMP =範圍/(斜升率)中之範圍。

圖16(B)圖解說明輸入掃描電壓自其處施加之位置xi處之一字線之電壓回應。當輸入掃描電壓V_INWL (t)自一選定字線之輸入端(見圖13(A)及13(B))輸入時，距該輸入端之一距離xi處之字線電壓回應由V_WL (xi，t)給出。此外，V_WL (0，t)=V_INWL (t)。在較佳實施例中，當輸入掃描電壓之斜升率大致少於WL之RC常量時，則xi處之電壓大致為x=0處之電壓但延遲了ΔT_WL (xi)。因此，xi處之字線電壓由V_WL (xi，t)~V_INWL (t-ΔT_WL (xi))給出。此係將呈現給位於xi處之記憶體單元i之控制閘極之電壓。

在一個實施例中，作為輸入電壓V_INWL (t)之一回應函數之字線回應電壓V_WL (xi，t)可基於結合圖13及圖14所闡述之RC模組獲得。在另一實施例中，藉由模擬獲得該字線回應電壓。在一個實施例中，可藉由一查找表實施該回應函數，其中使用一給定時間來查找一給定位置處之一字線電壓。

已知一輸入掃描電壓之字線回應，可藉由判定位置xi處之一記憶體單元i開始傳導之時間來導出該記憶體單元之臨限值。因此一時間標記ti指示該記憶體單元開始傳導之時間。此時，xi處之字線電壓為V_WL (xi，ti)且在定義上為位於xi處之記憶體單元i之臨限電壓V_TH i。然後，藉由評估(xi，ti)處之字線電壓函數來簡單地給出臨限電壓V_TH i。因此V_TH i=V_WL (xi，ti)。

時間標記ti指示該記憶體單元本端之一時間。事實上，若該記憶體單元之電流係由一遠端感測放大器偵測，則必須計及到達該感測放大器之一進一步延遲。舉例而言，在圖12中所示之配置中，該電流由記憶體陣列200之周邊處之讀取/寫入電路270中之一感測模組480中之一感測放大器490(見圖8B)偵測。該感測放大器經由一位元線耦合至該記憶體單元之汲極。在運作中，可使該感測放大器按照一感測時鐘信號所定時而週期性地感測。舉例而言，可將感測選通定時為每微秒重複一次。如結合圖12所解釋，該位元線將急需自記憶體單元至感測放大器之一延遲ΔT_BL (y)，其中y係該位元線之長度。因此，若該感測放大器偵測到記憶體單元i在時間t'ij時開始傳導，則可由ti=t'ij-ΔT_BL (y)導出本端時間標記ti，其中t'ij係(x，y)處之記憶體單元之感測放大器之偵測時間。在一個實施例中，位元線存取ΔT_BL (y)可由與字線延遲相同之RC模組獲得。在另一實施例中，位元線存取可藉由模擬獲得。由於位元線存取對於沿相同字線或頁之一記憶體單元群組而言為恆定，因此其亦可由其中可減去兩個感測之間的共同延遲之一差動感測技術量測。

圖17係圖解說明藉由一連續掃描以一時域技術執行之感測之一流程圖。

步驟500：在具有一儲存元件陣列之一非揮發記憶體中，提供一字線以用於存取自一輸入端沿該字線分佈在位置x1、x2、...、xi、...xn處之一儲存元件群組。

步驟510：提供施加至該字線之該輸入端之一輸入掃描感測電壓V_INWL (t)。

步驟520：將具有作為xi及時間之一函數之一電壓振幅之一字線回應函數V_WL (xi，t)預先判定為對施加至該字線之該輸入端之輸入掃描感測電壓V_INWL (t)的字線電回應。

步驟530：藉助施加感測電壓V_INWL (t)至該字線，判定該群組之每一儲存元件開始傳導電流時每一儲存元件處之一時間標記ti。

步驟540：藉由在時間標記ti所指示之一時間處評估每一儲存元件位置處之字線回應函數來判定該儲存元件之臨限電壓VTi(亦即，VTi=V_WL (xi，ti))。

一般而言，輸入掃描感測電壓需要係一個作為時間之一函數單調增加的電壓。如圖16(A)中所示，一較佳輸入掃描感測電壓係具有一恆定斜升率之一線性函數。

圖18係圖17中所示之流程圖之其中輸入掃描電壓較佳係一線性斜升電壓之一額外部分。

步驟512：其中輸入感測電壓V_INWL (t)具有一預定之恆定斜升率。

圖19係圖17中所示之流程圖之其中指明一較佳感測實施方案之一額外部分。該較佳感測係藉由一連續掃描技術執行，在該技術中，由經由一位元線耦合之一感測放大器偵測該儲存元件之傳導且計及所得之延遲。如上文所闡述且亦如結合圖12所闡述，時間標記與儲存元件i接通時之真實時間相關。在該儲存元件之電流由藉由一位元線鏈接之一感測放大器偵測之情形中，該感測放大器處之偵測時間由自儲存元件至感測放大器之信號傳播延遲。

步驟532：其中該判定一儲存元件之時間標記包含藉由經由一位元線耦合至該儲存元件之一感測放大器偵測傳導電流，該時間標記係該感測放大器處偏移一預定延遲週期之偵測時間。

在評估(xi，ti)處之字線回應函數之一較佳實施方案中，其相當於評估允許與記憶體陣列中(xi，yi)處之儲存元件相關之字線及位元線延遲之後的輸入感測電壓，其中V_TH i=V_INWL (tij-ΔT_WL (xi)-ΔT_BL (yi))，其中tij係感測放大器處針對傳導之偵測時間且ΔT_WL (xi)及ΔT_BL (yi)分別係與儲存元件i相關之字線及位元線中之延遲。

圖20係圖17中所示之流程圖之其中指明以連續掃描技術導出一儲存元件之臨限值之一較佳實施方案之一額外部分。如自圖16(A)及(B)中可見，輸入電壓V_INWL (t)施加至該字線且其對於沿該字線之位置xi處之儲存元件i延遲ΔT_WL (xi)。可自回應函數V_WL (x，t)計算該延遲。因此，在xi處形成於該字線上之電壓藉助由時間上之延遲移位之輸入電壓簡單地給出，亦即，V_WL (xi，t)=V_INWL (t-ΔT_WL (xi))。類似地，該感測放大器偵測t'=t+ΔT_BL (y)時由位元線延遲之該儲存元件之傳導之情形。因此，儲存元件i處之臨限值藉由在時間上由字線及位元線兩者中之延遲移位之輸入電壓給出，亦即，V_TH i=V_INWL (t")=V_INWL (t-ΔT_WL (xi))=V_INWL (t'-ΔT_WL (xi)-ΔT_BL (y))。

步驟540'：該藉由在時間標記ti所指示之一時間處評估每一儲存元件位置處之字線回應函數來判定該儲存元件之臨限電壓VTi相當於在感測放大器處在時間上移位一預定字線延遲及預定位元線存取之偵測時間處評估輸入電壓函數(亦即，VTi=V_WL (xi，ti)=V_INWL (t'-ΔT_WL (xi)-ΔT_BL (y))。

連續掃描感測技術可大大改良感測效能，尤其對於多位準感測而言。如之前結合圖15所解釋，先前之多位準感測方案具有與每一感測位準複合之字線及位元線延遲。因此，總感測時間隨感測位準之數目而按比例縮放。

圖21(A)及21(B)圖解說明連續掃描感測技術中之時序優點。圖21(A)顯示輸入掃描感測電壓作為隨時間之一連續斜升電壓之一實例。

圖21(B)圖解說明在時域中連續掃描感測之本方案下之總感測時間之時序。在斜升之前，將存在可花費約10微秒之一初始位元線預充電時間週期0。此週期0與先前感測方案中所存在之週期類似，例如圖15中所示之週期。一旦施加該連續掃描感測電壓，由針對每一無窮小位準之字線延遲週期1及位元線存取週期2以及感測週期3及輸出週期4之總和花費之總時間將彼此前後呈「管道化」。通常，總感測時間將由斜升週期ΔT_RAMP +總和(週期1至4)給出。此稍微獨立於欲針對多位階記憶體單元解析之位準之數目。舉例而言，假定斜升週期ΔT_RAMP 約與週期1至4之總和相同，則針對所有位準之總感測時間將係2x總和(週期1至4)。相比較而言，先前方法將使針對一3位元記憶體單元之一感測時間為約7x總和(週期1至4)。類似地，相比較而言，先前方法將使針對一4位元記憶體單元之一感測時間為約15x總和(週期1至4)。

連續掃描感測技術之另一優點為其感測時間對正被感測之位準之數目相當不敏感，以比一記憶體單元之多個位準之數目通常將需要的高得多之解析度感測係實務的。舉例而言，對於一3位元記憶體單元，人們通常將需要解析最少7個位準。然而，連續掃描感測技術可允許在不招致更多感測時間之情形下感測以解析4個、5個甚或更高數目個位元。額外之位元稱為「軟位元」，其用於較精確地定位該記憶體單元之臨限值或協助ECC(錯誤校正碼)作業。唯一的代價將係用以儲存該等額外軟位元之較多鎖存器。

具有微擾鄰近者之管道校正之感測

根據本發明之另一態樣，時域感測可用於促進感測一多位階記憶體，其中將補償來自鄰近記憶體單元中所儲存之電荷之微擾(「Yupin效應」)。特定而言，當正逐頁感測記憶體陣列(其中每一頁可藉由一字線存取)時，一字線WLn之感測將需要首先感測鄰近字線WLn+1中之狀態以知曉將補償多少。在欲感測每一字線處之多個位準之情形下，總感測數目隨欲感測之多個位準之平方增加且將由於每一記憶體單元經組態以儲存較多位元而變得過分昂貴。

來自鄰近電荷儲存元件或記憶體單元至記憶體單元之浮動閘極耦合之微擾(「Yupin效應」)

程式化至一個記憶體單元之電荷儲存元件中之電荷產生微擾一鄰近記憶體單元之電場之一電場。此將影響鄰近記憶體單元(其實質上係具有一電荷儲存元件之一場效電晶體)之特性。特定而言，當感測時，記憶體單元將顯現具有比在其較少受到微擾時高之一臨限位準(或經更多程式化)。

一般而言，若一記憶體單元在一第一場環境下經受程式化驗證且稍後因鄰近記憶體單元隨後係以不同電荷程式化而在一不同場環境下被再次讀取，則讀取精確度可因鄰近浮動閘極之間的耦合而受到影響，此稱為「Yupin效應」。隨著半導體記憶體中之整合度愈來愈高，由於記憶體單元之間的所儲存電荷所致之電場之微擾(Yupin效應)將因蜂巢間間距縮減而變得愈可感知。

存在最小化及/或校正Yupin效應之若干種方式。

在程式化期間最小化浮動閘極耦合(「Yupin效應」)

Yupin效應更強烈地影響可沿一記憶體陣列之一列跨越位元線(BL-BL Yupin效應)及沿記憶體陣列之一行跨越位元線(WL-WL Yupin效應)之毗鄰記憶體單元。可藉由在程式化驗證之時間與在經鄰近記憶體單元已程式化之後的一讀取時間之間最小化一記憶體單元之場環境中之不對稱來減輕此影響。

存在數種在程式化期間減少Yupin效應之方式。一種方式係執行多遍程式化，其中以多於一遍完成對沿一字線之一記憶體單元頁之程式化。通常，執行至少兩遍程式化。第一遍使用對應驗證位準(其偏移低於其針對目標狀態通常應為之偏移)程式化該頁中接近其各別目標狀態之所有記憶體單元。隨後一遍使用不具有此偏移之正常驗證位準完成程式化。一記憶體單元上之Yupin效應僅係由程式化該記憶體單元之後鄰近者之改變(亦即，程式化)所引起。當在浮動閘極中電荷改變最小之情形下執行隨後一遍時，程式化驗證與隨後讀取作業之間的場環境中之不對稱性將最小。因此，在2遍程式化技術中Yupin效應得以最小化。此技術可最小化BL-BL Yupin效應。如稍後將闡述，若在自字線至字線進行程式化時以一特定序列執行兩遍，則此技術亦可減少WL-WL Yupin效應。

美國專利第6,781,877號揭示一種程式化方案，其中亦藉由以一最佳次序程式化記憶體陣列中之該等頁來減少WL-WL Yupin效應。

圖22圖解說明具有一記憶體陣列之一記憶體之一實例，其中其頁係以一最佳序列程式化以最小化毗鄰字線上各記憶體單元之間的Yupin效應。該等頁沿一一致方向依序程式化，例如以次序WL0、WL1、WL2、...自底部至頂部。以此方式，當正程式化一特定頁時，該頁之下側上之頁已經程式化。無論該等頁可能對當前頁造成之微擾效應如何，鑒於此等微擾在對當前頁進行程式化驗證時將計及該等頁。實質上，程式化該頁之次序應允許正程式化之當前頁在其已經程式化之後見到其周圍環境發生最小改變。因此，每一經程式化頁僅受到其上側上之頁(例如WLn+1或更高之頁)之微擾，且藉由此程式化序列有效地將WL-WL Yupin效應減少一半。

因此，對於其中微擾處在毗鄰字線上之記憶體單元之間的WL-WL Yupin效應，使用上文所闡述之較佳程式化方案在程式化期間減輕此效應。此將有效地將微擾減少一半。所剩餘之一半仍將需要在程式化或讀取作業期間校正。

在感測期間對BL-BL及WL-WL Yupin效應之校正

一般而言，在一讀取作業或一程式化-驗證作業中執行對一儲存元件之臨限位準之感測。讀取及程式化-驗證可採用一略為不同之感測位準。在本說明中，術語「感測」及「讀取」有時互換使用，但應理解可存在以上區別。同樣地，術語「儲存元件」及「記憶體單元」及「記憶體單元」互換使用，但應理解此適用於每一記憶體單元具有一個儲存元件之情形中。在一個記憶體單元含有多個儲存元件之情形中，術語「記憶體單元」應讀作「儲存元件」。

在感測期間對WL-WL Yupin效應之校正可由前瞻處理(Look-Ahead；LA)技術完成。美國專利第7,196,928號及2006年10月公開之美國專利公開申請案第US-2006-0221714-A1號(標題為「Read Operations for Non-Volatile Storage that Includes Compensation for Coupling」，其整個揭示內容以引用方式併入本文中)中已揭示該LA感測方案。具有LA校正之讀取基本上檢驗程式化至一毗鄰字線上之記憶體單元中之記憶體狀態且校正該等記憶體狀態對正在當前字線上讀取之記憶體單元之任何微擾效應。若已根據上述較佳程式化方案程式化該等頁，則毗鄰字線將係來自當前字線(WLn)正上方之字線(WLn+1)。該LA校正方案將需要在當前頁之前讀取毗鄰字線上之資料。

圖23圖解說明欲針對其在一讀取或程式化作業期間執行LA校正之一記憶體陣列之一部分。舉例而言，平行地感測藉由一字線WLn連接之一記憶體單元頁。該頁中之記憶體單元中之任一者(例如，記憶體單元600)上之Yupin效應主要係由隨後程式化毗鄰於正被程式化之記憶體單元600之鄰近記憶體單元所引起。特定而言，沿字線WLn，一左側鄰近者係記憶體單元610且一右側鄰近者係記憶體單元612。類似地，程式化記憶體單元600經由一位元線BL2耦合至一感測放大器(圖中未繪示)。沿位元線BL2，字線WLn-1上之程式化記憶體單元600下面之一鄰近者係記憶體單元620且在上面的WLn+1字線上之一鄰近者係記憶體單元630。

記憶體單元600之該等鄰近者可處於可能之記憶體狀態中之任一狀態中，其各自在其電荷儲存元件中具有一不同電荷量且因此施加不同之微擾量。一般而言，較高經程式化狀態將在該記憶體單元之儲存元件中具有較多負電荷。在具有四個毗鄰鄰近者之情形下，微擾範圍係藉由置換此等鄰近者中之可能記憶體狀態而給出。一般而言，僅相關鄰近者係將在記憶體單元1460已完成程式化之後程式化之彼等記憶體單元。實際上，較佳量化記憶體單元600所見之微擾量且因此將補償位準之數目量化為一可管理數目。舉例而言，可藉由一個位元來編碼補償位準之數目，其中「0」可表示不補償且「1」可表示一預定位準之補償。在另一實施例中，可使用兩個位元來表示高達四個可能之補償位準。較高之位元亦可能。

因此，藉由調整欲感測之記憶體單元之字線上之感測位準，該感測位準在感測期間係作為鄰近記憶體單元之目標狀態及預定記憶體狀態之一函數，由於鄰近記憶體單元上現有或預期電荷所致之Yupin效應得到補償。

藉助施加至一鄰近字線WLn+1之預定偏移位準之補償(「DLA讀取」)

用於在讀取期間校正Yupin效應之一替代、更佳方案係直接LA方案(「DLA」)。DLA揭示於2006年3月17日提出申請之標題為「System for Performing Read Operations on Non-Volatile Storage with Compensation for Coupling」之美國專利申請案序列第11/377,972號中，此申請案之整個揭示內容以引用方式併入本文中。該DLA方案亦藉由計及下一字線上之毗鄰記憶體單元之經程式化狀態而對當前字線中之一記憶體單元之讀取進行校正。替代在讀取期間簡單地給當前字線施偏壓，校正係藉由以使所得浮動閘極耦合偏移WL-WL Yupin效應錯誤之一方式給毗鄰字線施偏壓而實現。

藉由給一毗鄰字線施偏壓來實質上實現該感測位準之調整以使得將自該記憶體單元讀取校正目標狀態，而不管隨後程式化至鄰近記憶體單元中之微擾電荷。此具有避免在正程式化記憶體單元之驗證位準上使用一真實偏移之優點，藉此避免可能使驗證位準移位得太低以致在驗證最低記憶體狀態時需要負電壓感測之問題。

如前文所闡述，Yupin效應由於一記憶體單元在其經程式化驗證之時間與其被讀取之時間之間的電荷環境經歷之不對稱而發生。更特定而言，在程式化字線WLn上之記憶體單元期間，WLn+1上之記憶體單元尚未經程式化且其電荷儲存元件具有少量負電荷或無負電荷。因此，WLn中之記憶體單元係在此一環境下經程式化驗證。稍後，WLn+1上之記憶體單元亦已經程式化且其電荷儲存元件中之某些元件程式化有較多負電荷。現在，當WLn上之記憶體單元被讀取時，此等負電荷呈現一較多負電荷環境。該效應係仿佛WLn上之一記憶體單元程式化有較多負電荷；亦即，該記憶體單元顯現為更多地程式化有一較高臨限值。

圖24A及圖24B分別圖解說明在一程式化驗證及一隨後之讀取期間字線上之偏壓電壓。

圖24A圖解說明在DLA方案下正被感測之字線WLn與鄰近字線WLn-1及WLn+1在程式化驗證期間之偏壓狀況。在程式化驗證期間，施加至WLn之感測電壓位準係vV₁ 、vV₂ 、...中之一者(見圖9及圖10)。在一NAND記憶體單元之情形中，在欲感測之記憶體單元之正下方及正上方之鄰近記憶體單元係相同NAND串之部分(見圖11)。因此，施加足以接通鄰近記憶體單元之一電壓Vread至WLn-1及WLn+1兩者。更佳地，由於WLn+1上之記憶體單元係處於經抹除狀態中(如結合圖22所解釋)，因此WLn+1上之偏壓係VreadX，VreadX大大低於正常之Vread且仍能夠接通WLn+1上之記憶體單元。此較佳下降之基本位準將允許在一隨後之讀取作業中施加一差動偏壓增壓，而不必施加一過量字線電壓。

圖24B圖解說明在DLA方案下正被感測之字線及其毗鄰字線在一補償讀取期間之偏壓狀況。特定而言，WLn係一NAND鏈(見圖2)中之選定字線。在感測期間，施加正常感測位準(例如，rV1、rV2、...)中之一選定位準至該選定字線WLn。除WLn+1之外的剩餘未選字線將具有一電壓Vread以接通該NAND鏈中之其他記憶體單元。字線WLn+1將具有施加至其之一電壓VreadX。若不需要補償，則VreadX將與程式化驗證中相同為V1。一般而言，VreadX相依於鄰近狀態。鄰近狀態程式化得愈多，微擾愈多且需要愈多補償。補償係藉由自V1提高VreadX實現。該實例顯示藉由一個位元編碼之兩個可能補償位準。

當WLn+1處之鄰近記憶體單元在總微擾低於一預定臨限值之情形下經受較少程式化時，不採用補償(補償碼「1」)。因此，WLn+1之偏壓與其中VreadX=V1之程式化-驗證情形中相同。

另一方面，當該等鄰近記憶體單元在總微擾高於預定臨限值之情形下處於一較多程式化狀態中時，需要補償(補償碼「0」)。在此情形中，藉由將WLn+1上之偏壓提高一預定量(其中VreadX=V1+ΔV_DLA )來實現補償。

儘管已以具有兩個補償位準之一個位元校正圖解說明DLA讀取，但應明瞭更多補償位準會將該補償再現得更準確但係以WLn+1處之更精確之感測為代價。

如之前所闡述，DLA感測方案將需要感測選定字線WLn及毗鄰字線WLn+1兩者。藉由首先感測WLn+1來首先判定WLn+1上之狀態或臨限值以知曉將補償多少。對於一多位階記憶體，WLn+1將必須被感測多次，每一次係針對多個位準中之一者。

圖25係根據一習用DLA方案之一第一部分之用於感測毗鄰字線WLn+1處之鄰近頁之一示意性時序圖。在DLA方案之第一部分中，由習用感測技術判定WLn+1上之儲存元件之狀態。該時序與圖15中所示之時序類似，其中每一感測位準處由於字線及位元線延遲而存在大量延遲。給出其中存在三個感測位準之一2位元記憶體實例。

圖26係根據一習用DLA方案之一第二部分之用於感測選定字線WLn處之頁之一示意性時序圖。在該DLA方案之第二部分中，在補償毗鄰字線WLn+1上之微擾狀態的同時感測選定字線WLn處之頁。在一2位元記憶體實例中，WLn+1處存在四種可能之記憶體狀態。將WLn上之儲存元件頁劃分為四個群組，每一群組具有由此等四種狀態中之一者微擾之儲存元件。如可見，DLA方案中之總感測時間係WLn處之感測位準數目乘以WLn+1上之補償位準數目乘以建立每一補償位準之週期。

適用於DLA讀取之時域中之感測

根據本發明之另一態樣，在補償來自一毗鄰字線WLn+1上之一鄰近頁之微擾的同時平行地感測一字線WLn上之一非揮發多位階儲存元件頁。在一「直接前瞻處理」感測方案中，施加相依於一鄰近狀態之一偏壓電壓至WLn+1以補償具有此一鄰近狀態之WLn上正被感測之記憶體單元。首先，在時域中感測WLn+1上之儲存元件之經程式化臨限值且將其編碼為時間標記。此係藉由隨時間增加之一掃描感測電壓完成。一儲存元件之時間標記指示該儲存元件開始傳導之時間或相等地指示該掃描感測電壓已達到該儲存元件之臨限值之時。其次，在施加具有一偏移位準之相同掃描電壓至WLn+1作為補償的同時感測WLn上之頁。特定而言，將在WLn+1上之一毗鄰儲存元件之時間標記所指示之一時間處感測WLn上之一儲存元件，該時間為該偏移掃描電壓在WLn+1上形成一適當補償偏壓電壓之時。

圖27圖解說明用於感測毗鄰字線WLn+1上之一多位階記憶體單元之所有位準之一較佳連續掃描電壓。掃描電壓V_WLn+1 (t)係具有包含欲施加至該字線之所有感測位準之一範圍之一線性斜升電壓。其具有一恆定斜升率且實質上掃描穿過一掃描週期ΔT_RAMP =範圍/(斜升率)中之範圍。

圖28係根據本發明之一第二部分之用於感測選定字線WLn處之頁之一示意性時序圖。在補償毗鄰字線WLn+1上之微擾狀態的同時感測該選定字線WLn處之頁。在時域方案中，WLn+1處之記憶體狀態係偵測為時間標記。將WLn上之儲存元件頁劃分為若干群組，每一群組具有受時間標記指定之狀態中之一者微擾之儲存元件。在本方案中，總感測時間係WLn處之感測位準數目乘以掃描週期ΔT_RAMP 。

與圖21中所示之時序類似，應看到，在一時域方案中採用一連續掃描電壓之優點允許由於針對每一電壓位準之字線WLn+1及位元線存取所致之延遲呈「管道化」且壓縮。

圖29係圖解說明藉由採用一連續掃描感測電壓在時域中感測來進行感測之一流程圖。

步驟600：在具有可藉由字線及位元線存取之一儲存元件陣列之一非揮發記憶體中，提供可藉由一選定字線存取之一選定儲存元件群組及可藉由一毗鄰字線存取之一毗鄰儲存元件群組，該毗鄰儲存元件群組在該選定群組之儲存元件之後經程式化。

步驟610：提供具有一第一預定初始振幅及一預定斜升率之一第一電壓。

步驟620：藉助施加該第一電壓至該毗鄰字線，針對該毗鄰群組之每一儲存元件判定指示一相關聯之儲存元件何時開始傳導電流之一時間標記，藉此在時域中編碼每一儲存元件之狀態。

步驟630：提供具有一第二預定初始振幅及與該第一電壓之斜升率類似的一斜升率之一第二電壓。

步驟640：於同時施加該第二電壓至該毗鄰字線的同時，在由該毗鄰群組之一毗鄰儲存元件之時間標記指示之一時間處感測選定群組之每一儲存元件。

一般而言，輸入掃描感測電壓需要係一個作為時間之一函數單調增加的電壓。

圖30係圖29中所示之流程圖之其中進一步指明第二電壓之一額外部分。

步驟632：其中該第二預定初始振幅係與該第一預定初始振幅呈一預定偏移，以使得在該選定群組之該感測期間，毗鄰字線上之該第二電壓對來自該毗鄰群組之微擾提供補償。

先前DLA方案需要在當前字線WLn上感測多位階記憶體之多個位準中之每一者且此等位準中之每一者處之感測進一步乘以毗鄰字線WLn+1上之補償位準數目。由於字線及位元線存取中之延遲，必須在整個長度之WLn+1預充電至所需補償位準且WLn處之感測完成之前允許充足時間(例如，約20微秒)。因此，總DLA感測時間由設立WLn+1上之每一補償位準時及之後的位元線存取時之延遲複合而成。

在本發明性方案中，偏移掃描電壓在一次掃掠中在毗鄰字線WLn+1上施加各種補償位準，且針對每一無窮小補償位準之字線延遲及位元線存取週期將彼此前後呈「管道化」。此導致所有補償位準之總設置時間之大量減少且因此導致改良之感測效能。可實現DLA感測中之大量改良。

本發明性方案亦在減少功率消耗方面有利。藉助快速斜升時序及管道化作業，尤其係位元線作業之快速斜升時序及管道化作業，大大減少了平均電流消耗。

本文中所引用之所有專利、專利申請案、論文、書籍、說明書、其他出版物、文件及事物之整體內容藉此出於所有目的以引用方式併入本文中。在所併入之出版物、文件或事物中之任一者與本文件之文字之間的術語之定義或使用的任何不一致或衝突方面，本文件中術語之定義或使用將具有普遍性。

儘管已就某些實施例對本發明之各種態樣進行了闡述，但應瞭解，本發明有權在隨附申請專利範圍之整個範疇內受到保護。

10．．．記憶體單元

14．．．源極

16．．．汲極

20．．．電荷儲存元件

30．．．汲極

32．．．控制閘極

34．．．源極線

36．．．位元線

42．．．字線

44．．．選擇線

50．．．NAND鏈

54．．．源極端子

56．．．汲極端子

60．．．頁

100．．．記憶體晶片

110．．．控制電路

112．．．狀態機

200．．．記憶體陣列

230．．．列解碼器

230A．．．列解碼器

230B．．．列解碼器

231．．．資料I/O匯流排

250A．．．區塊多工器

250B．．．區塊多工器

260A．．．行解碼器

260B．．．行解碼器

270．．．讀取/寫入電路

270A．．．讀取/寫入電路

270B．．．讀取/寫入電路

311．．．線

400．．．讀取/寫入堆疊

400-1．．．讀取/寫入堆疊

400-r．．．讀取/寫入堆疊

410．．．頁控制器

411．．．控制線

422．．．感測放大器匯流排

423．．．D匯流排

430-1．．．資料鎖存器

430-k．．．資料鎖存器

440．．．I/O模組

480．．．感測模組

480-1．．．感測模組

480-k．．．感測模組

490．．．感測放大器

500．．．共同處理器

507．．．輸出

509．．．旗標匯流排

550．．．n電晶體

600．．．記憶體單元

610．．．記憶體單元

612．．．記憶體單元

620．．．記憶體單元

630．．．記憶體單元

圖1示意性地圖解說明其中可實施本發明之一非揮發記憶體晶片之功能區塊；

圖2示意性地圖解說明一非揮發記憶體單元；

圖3圖解說明針對浮動閘極可在任何一個時刻選擇性地儲存之四種不同電荷Q1至Q4，源極-汲極電流I_D 與控制閘極電壓V_CG 之間的關係；

圖4圖解說明一NOR記憶體單元陣列之一實例；

圖5A示意性地圖解說明組織成一NAND串之一串記憶體單元；

圖5B圖解說明由(例如)圖5A中所示之NAND串50構成之一NAND記憶體單元陣列200之一實例；

圖6圖解說明圖1中所示之跨越一記憶體單元陣列含有一排p個感測模組之讀取/寫入電路270A及270B；

圖7示意性地圖解說明圖6中所示之感測模組之一較佳組織；

圖8A及8B更詳細地圖解說明圖7中所示之讀取/寫入堆疊；

圖9(0)至9(2)圖解說明程式化一4狀態記憶體單元群體之一實例；

圖10(0)至10(2)圖解說明程式化一8狀態記憶體單元群體之一實例；

圖11圖解說明平行感測或程式化之組織於(例如)NAND組態中之一記憶體單元頁；

圖12圖解說明存取陣列中之一給定記憶體單元時之延遲；

圖13(A)圖解說明自一輸入端沿一字線WL 42分佈在位置x1、x2、...、xi、...xp處之一記憶體單元頁；

圖13(B)圖解說明與存取節點相關之字線之一給定區段之電阻與電容之乘積；

圖14圖解說明一給定位置xi作為時間之一函數的字線電壓；

圖15(A)顯示感測係藉由向字線施加感測電壓V_WL 而完成，該感測電壓實質上係掃描穿過位準rV1、rV2及rV3之一階梯函數；

圖15(B)圖解說明每一感測位準之時序；

圖16(A)圖解說明用於感測一多位階記憶體單元之所有位準之一較佳輸入連續掃描電壓；

圖16(B)圖解說明輸入掃描電壓自其處施加之位置xi處之一字線之電壓回應；

圖17係圖解說明藉由一連續掃描以一時域技術執行之感測之一流程圖；

圖18係圖17中所示之流程圖之其中輸入掃描電壓較佳係一線性斜升電壓之一額外部分；

圖19係圖17中所示之流程圖之其中指明一較佳感測實施方案之一額外部分；

圖20係圖17中所示之流程圖之其中指明以連續掃描技術導出一儲存元件之臨限值之一較佳實施方案之一額外部分；

圖21(A)顯示作為隨時間之一連續斜升電壓之輸入掃描感測電壓之一實例；

圖21(B)圖解說明在時域中連續掃描感測之本方案下之總感測時間之時序；

圖22圖解說明具有一記憶體陣列之一記憶體之一實例，其中其頁係以一最佳序列程式化以最小化毗鄰字線上各記憶體單元之間的Yupin效應；

圖23圖解說明欲針對其在一讀取或程式化作業期間執行LA校正之一記憶體陣列之一部分；

圖24A圖解說明在DLA方案下正被感測之字線WLn及鄰近字線WLn-1及WLn+1在程式化驗證期間之偏壓狀況；

圖24B圖解說明在DLA方案下正被感測之字線及其毗鄰字線在一補償讀取期間之偏壓狀況；

圖25係根據一習用DLA方案之一第一部分之用於感測毗鄰字線WLn+1處之鄰近頁之一示意性時序圖；

圖26係根據一習用DLA方案之一第二部分之用於感測選定字線WLn處之頁之一示意性時序圖；

圖27圖解說明用於感測毗鄰字線WLn+1上之一多位階記憶體單元之所有位準之一較佳連續掃描電壓；

圖28係根據本發明之一第二部分之用於感測選定字線WLn處之頁之一示意性時序圖；

圖29係圖解說明藉由採用一連續掃描感測電壓在時域中感測來進行感測之一流程圖；及

(無元件符號說明)

Claims

一種在一非揮發記憶體中平行地感測儲存元件頁之方法，該非揮發記憶體具有可藉由字線及位元線存取之一儲存元件陣列，提供可藉由一選定字線存取之一選定儲存元件群組及可藉由一毗鄰字線存取之一毗鄰儲存元件群組，該方法包括：提供一第一電壓，其具有一第一預定初始振幅及一預定斜升率；藉助施加該第一電壓至該毗鄰字線，針對該毗鄰群組之每一儲存元件判定指示一相關聯儲存元件何時開始傳導電流之一時間標記，藉此在時域中編碼該毗鄰群組之每一儲存元件之狀態；提供一第二電壓，其具有一第二預定初始振幅及與該第一電壓之斜升率類似的一斜升率；及於同時施加該第二電壓至該毗鄰字線時，在由分別相鄰於該選定群組中之每一儲存元件的該毗鄰群組中之各個儲存元件之該時間標記指示之一時間處，感測該選定群組之該每一儲存元件。
如請求項1之方法，其中：在該選定群組之彼等儲存元件之後程式化該毗鄰儲存元件群組。
如請求項1之方法，其中：該第一電壓隨時間單調增加。
如請求項1之方法，其中：該第一電壓具有一預定之恆定斜升率。
如請求項1之方法，其中該等非揮發儲存元件係快閃記憶體單元之部分。
如請求項1之方法，其中將該非揮發儲存元件陣列組織成一NAND組態。
如請求項1之方法，其中：該第二預定初始振幅係與該第一預定初始振幅呈一預定偏移，以使得在該選定群組之該感測期間，該毗鄰字線上之該第二電壓對來自該毗鄰群組之微擾提供補償。
如請求項7之方法，其中：在該選定群組之彼等儲存元件之後程式化該毗鄰儲存元件群組。
如請求項7之方法，其中：該第一電壓隨時間單調增加。
如請求項7之方法，其中：該第一電壓具有一預定之恆定斜升率。
如請求項7之方法，其中該等非揮發儲存元件係快閃記憶體單元之部分。
如請求項7之方法，其中將該非揮發儲存元件陣列組織成一NAND組態。
一種非揮發記憶體，其包括：一儲存元件陣列；一選定字線，其用於平行地存取一選定儲存元件群組；一毗鄰字線，其用於平行地存取一毗鄰儲存元件群組；一第一電壓，其具有一第一預定初始振幅及一預定斜升率；感測放大器，在一第一遍中，其回應於該第一電壓正被施加至該毗鄰字線而感測該毗鄰儲存元件群組且判定指示一相關聯之儲存元件何時開始傳導電流之一時間標記，藉此在時域中編碼該毗鄰群組之每一儲存元件之狀態；一第二電壓，其與該第一電壓成比例；及在一第二遍中，該等感測放大器於該第二電壓被施加至該毗鄰字線時，感測該選定字線上之該選定儲存元件群組，其中在由分別相鄰於該選定群組之每一儲存元件的該毗鄰群組之各個儲存元件之該時間標記指示之一時間處，感測該選定群組之該每一儲存元件。
如請求項13之非揮發記憶體，其中：該毗鄰儲存元件群組係在該選定群組之彼等儲存元件之後程式化。
如請求項13之非揮發記憶體，其中：該第一電壓隨時間單調增加。
如請求項13之非揮發記憶體，其中：該第一電壓具有一預定之恆定斜升率。
如請求項13之非揮發記憶體，其中該等非揮發儲存元件係快閃記憶體單元之部分。
如請求項13之非揮發記憶體，其中該非揮發儲存元件陣列係組織成一NAND組態。
如請求項13之非揮發記憶體，其中：該第二預定初始振幅係與該第一預定初始振幅呈一預定偏移，以使得在該選定群組之該感測期間，該毗鄰字線上之該第二電壓對來自該毗鄰群組之微擾提供補償。