CN103222007B - 用于在nand闪存中字线的快速稳定的技术 - Google Patents

用于在nand闪存中字线的快速稳定的技术 Download PDF

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Abstract

在非易失性存储器设备中，写操作通常由交替的脉冲和验证操作组成。在施加脉冲之后，必须适当地对该设备施加偏压以用于精确的验证，其中选择的字线稳定在期望的电平。这里描述的技术解决当选择的字线正移动到其第一验证电平（Vcgrvl）、而同时NAND类型阵列的未选择的字线斜升到读取通过电平（read？pass？level）(Vread)时，在写操作的验证阶段的开始处相对大的等待时间的问题。对于未选择的字线，在编程脉冲期间，其被设置为高于接地的第一电压（Vpass）并且随后，在验证操作期间，被设置为读取通过电平。将未选择的字线直接从其在脉冲阶段的电压直接移到其读取通过电平，而不是在两者之间使该未选择的字线接地。这帮助降低选择的字线中由于电容性耦合造成的移动量，从而允许更早准备选择的字线设置的验证电平。

Description

用于在NAND闪存中字线的快速稳定的技术
技术领域
本发明总体上涉及半导体存储器电路，诸如电可擦可编程只读存储器（EEPROM）和快闪EEPROM，并且特别涉及用于向这类设备写数据的技术。
背景技术
能够非易失性地存储电荷的固态存储器、特别是封装为小尺寸卡的EEPROM和快闪EEPROM形式的固态存储器近来变成各种移动和手持设备、尤其是信息装置和消费者电子产品中的选择的存储器。与也是固态存储器的RAM（随机存取存储器）不同，闪存是非易失性的且即使在断电后也保留其存储的数据。尽管成本较高，但闪存正越来越多地被用于大容量存储应用中。传统的基于旋转磁性介质的大容量存储诸如硬盘驱动器和软盘不适于移动和手持环境。这是因为盘驱动器往往体积较大，易于出现机械故障并且具有高延迟和大功率要求。这些不期望的属性使得基于盘的存储在大多数移动和便携式应用中是不实用的。另一方面，嵌入式或可移动卡形式的闪存，由于其较小的尺寸、低能耗、高速和高可靠性特征而理想地适合移动和手持环境。
EEPROM和可电编程只读存储器（EPROM）是可以被擦除且使新的数据被写入或“编程”到其存储器单元的非易失性存储器。两者都在场效应晶体管结构中利用位于半导体衬底的沟道区域之上、源极和漏极区域之间的浮动（未连接的）导电栅极。然后在浮动栅极之上提供控制栅极。通过控制在浮动栅极上保留的电荷量控制该晶体管的阈值电压特性。即，对于浮动栅极上给定电平的电荷，存在对应的电压（阈值），必须在晶体管“接通”之前将该电压施加到控制栅极以允许晶体管源极和漏极区域之间的导通。
浮动栅极可以保持某范围的电荷且因此可以被编程到阈值电压窗口内的任何阈值电压电平。由该设备的最小和最大阈值电平界定该阈值电压窗口的大小，而设备的最小和最大阈值电平又相应于响应可编程到浮动栅极上的电荷范围。阈值窗口通常依赖于存储器设备的特性、操作条件和历史。该窗口内每个不同的、可解析的阈值电压电平范围原则上可被用于指定单元的确切存储状态（memorystate）。当将阈值电压分割成两个不同的区域时，每个存储器单元将能够存储一比特的数据。类似地，当阈值电压窗口被分割成超过两个不同的区域时，每个存储器单元将能够存储超过一比特的数据。
在通常的两状态的EEPROM单元中，建立至少一个电流断点电平，从而将导电窗口分割成两个区域。当通过施加预定、固定的电压来读取单元时，其源极/栅极电流被通过与断点电平（或参考电流IREF）进行比较而解析为存储状态。如果读取的电流高于断点电平的电流，则该单元被确定处于一个逻辑状态（例如“0”状态）中。另一方面，如果该电流小于断点电平的电流，则该单元被确定处于另一个逻辑状态（例如“1”状态）中。因此，这样的两状态的单元存储一比特的数字信息。通常提供可在外部编程的参考电流源作为存储系统的部分，以产生断点电平电流。
为了增加存储容量，随着半导体技术水平的进步，正制造具有越来越高密度的快闪EEPROM设备。另一种用于增加存储容量的方法是使每个存储器单元存储超过两个的状态。
对于多状态或多级别的EEPROM存储器单元，导电窗口被多于一个断点分割成超过两个区域，从而使得每个单元能够存储超过一个比特的数据。因此给定的EEPROM阵列可以存储的信息随着每个单元可以存储的状态数目而增加。已在美国专利第5,172,338号中描述了具有多状态或多电平的存储器单元。
充当存储器单元的晶体管通常通过两个机制之一编程为“经编程的”状态。在“热电子注入”中，施加到漏极的高电压使电子加速跨越衬底沟道区域。同时施加到控制栅极的高电压拉动热电子穿过薄栅极介电质到浮动栅极上。在“隧穿注入”中，相对于衬底向控制栅极施加高电压。以这种方式，将电子从衬底拉到介入中间的浮动栅极。
可通过许多机制擦除存储器设备。对于EPROM，通过用紫外线辐射从浮动栅极去除电荷，可大块擦除存储器。对于EEPROM，通过相对于控制栅极向衬底施加高电压从而诱发浮动栅极中的电子隧穿穿过薄氧化物到衬底沟道区域（即Fowler-Nordheim隧穿）可电擦除存储器单元。通常，可逐字节擦除EEPROM。对于快闪EEPROM，可同时所有块或一次一块或多块地电擦除存储器，其中一个块可由512个或更多的存储器字节组成。
存储器设备通常包括可安装在卡上的一个或多个存储芯片。每个存储芯片包括由外围电路（诸如解码器和擦除、写和读电路）支持的存储器单元的阵列。更复杂的存储器设备和进行智能及更高水平存储操作和相接口（interfacing）的外部存储器控制器一起工作。
现今存在很多商业上成功的非易失性固态存储器设备正在被使用。这些存储器设备可以是闪速EEPROM或可使用其它类型的非易失性存储器单元。快闪存储器和系统及其制造方法的例子给出在美国专利第5,070,032、5,095,344、5,315,541、5,343,063和5,661,053、5,313,421和6,222,762号中。特别地，具有NAND串结构的快闪存储器设备在美国专利5,570,315、5,903,495和6,046,935中被描述。而且还由具有用于存储电荷的介电层的存储器单元制造非易失性存储器设备。取代早先描述的导电浮动栅极元件，使用介电层。利用介电存储元件的这样的存储器设备已经由Eitan等人在发表于2000年11月，IEEEEletronDeviceLetters，第21卷，第11号，第543-545页的“NROM:ANovelLocalizedTrapping,2-BitNonvolatileMemoryCell”中描述。ONO介电层延伸跨越源极扩散区和漏极扩散区之间的沟道。用于一个数据比特的电荷局部化（localized）在介电层中靠近漏极，且用于另一数据比特的电荷局部化在介电层中靠近源极。例如，美国专利第5,768,192和6,011,725号公开了一种非易失性存储器单元，其具有夹在两个二氧化硅层之间的捕获电介质。通过单独地读取电介质中空间上分开的电荷储存区域的二进制状态来实现多状态数据存储。
正在进行增加这样存储器性能的努力。将数据编程到非易失性存储器是较耗时的操作中的一者。写操作通常由一系列交替的编程操作和验证操作组成，在编程操作中所选择的存储器单元接收高电压编程脉冲，在验证操作中个别地检查加脉冲的单元以确定其是否已经到达其目标数据状态。因此，存在增加写操作的速度和效率的需要，不管是针对脉冲阶段还是验证阶段。
发明内容
根据本发明的总体方面，提供一种沿具有NAND类型结构的非易失性存储器的所选择的字线写一个或多个存储器单元的方法。该方法包括一个或多个脉冲-验证循环的系列，其中脉冲-验证循环包括向所选择的字线所属于的NAND串的未选择的字线施加大于接地的编程通过电压，并且在向未选择的字线施加该编程通过电压时，向选择的字线施加该编程脉冲。在施加该编程脉冲之后，向未选择的字线施加大于接地的读取通过脉冲，其中施加给未选择的字线的电压直接从编程通过电压改变到读取通过电压而没有在之间设置为接地。随后，将选择的字线设置为大于接地的第一验证电压，同时向未选择的字线施加读取通过电压。
本发明的各种方面、优点、特征和实施例被包括在以下其示例型例子的描述中，应结合附图一起阅读该描述。这里所引用的所有专利、专利申请、文章、其它公开、文献等出于各种目的被全文引用并入于此。若在这些并入的公开、文献等之间有任何定义或术语使用的不一致或冲突，则应以本申请的定义或术语使用为准。
附图说明
图1示意地说明其中可实现本发明的非易失性存储芯片的功能块。
图2示意地说明非易失性存储器单元。
图3说明浮动栅极可在任何时间选择性地存储的四个不同电荷Q1至Q4的源-漏电流ID和控制栅极电压VCG之间的关系。
图4说明存储器单元的NOR阵列的示例。
图5A示意地说明组织为NAND串的存储器单元串。
图5B说明由诸如图5A中所示的NAND串50构成的存储器单元的NAND阵列200的示例。
图6说明图1中所示、包含跨越存储器单元阵列的p感测模块的排的读/写电路270A和270B。
图7示意地说明图6中示出的感测模块的优选组织。
图8更详细地说明图7中示出的读/写堆叠。
图9（0）-9（2）说明编程四状态存储器单元群(population)的示例。
图10（0）-10（2）说明编程八状态存储器单元群的示例。
图11说明用于将四状态的存储器单元编程到目标存储状态的惯用技术。
图12是小NAND阵列的简化示例。
图13说明写操作中一个脉冲-验证循环的示例。
图14说明使用快速字线稳定技术的实施例的脉冲-验证循环。
图15和16分别示出图13和14的细节。
具体实施方式
图1至图11说明其中可实现本发明各种方面的示例存储系统。
图1示意地说明其中可实现本发明的非易失性存储芯片的功能块。该存储芯片100包括二维的存储器单元阵列200、控制电路210和诸如解码器、读/写电路和多路复用器的外围电路。
存储器阵列200可经由行解码器230（被分成230A和230B）由字线寻址，以及经由列解码器260（分成260A和260B）由位线寻址（还参见图4和图5）。读/写电路270（分成270A和270B）允许并行读取或编程存储器单元的页。数据I/O总线耦接到读/写电路270。
在优选实施例中，页由共享同一字线的邻接存储器单元的行构成。在另一个实施例中，其中存储器单元的行被分割为多页，提供块多路复用器250（分成250A和250B）从而将读/写电路270多路复用到各个页。例如，分别由存储器单元的奇数列和偶数列形成的两页被多路复用到读/写电路。
图1说明优选的布置，其中以对称的方式、在阵列的相对侧上实现由各种外围电路对存储器阵列200的存取，从而使得每侧上的存取线和电路的密度减半。因此，行解码器分成行解码器230A和230B，且列解码器分成列解码器260A和260B。在其中存储器单元的行被分割为多个页的实施例中，页多路复用器250分成页多路复用器250A和250B。类似地，读/写电路270分成从底部连接到位线的读/写电路270A、和从阵列200的顶部连接到位线的读/写电路270B。以这种方式，读/写模块的密度、以及因此感测模块380的密度实质上减半。
控制电路110是与读/写电路270协作以在存储器阵列200上进行存储操作的芯片上控制器。该控制电路110通常包括状态机112和其它电路（诸如芯片上地址解码器和功率控制模块（未明确示出）。该状态机112提供存储操作的芯片级控制。该控制电路经由外部存储器控制器与主机通信。
存储器阵列200通常组织为以行和列布置、且可由字线和位线寻址的存储器单元的二维阵列。可以根据NOR类型或NAND类型架构形成该阵列。
图2示意地说明非易失性存储器单元。该存储器单元10可由具有电荷存储器单元20（诸如浮动栅极或介电层）的场效应晶体管实现。该存储器单元10还包括源极14、漏极16和控制栅极30。
现今存在很多商业上成功的非易失性固态存储器设备正在被使用。这些存储器设备可使用不同类型的存储器单元，每种类型具有一个或多个电荷存储元件。
典型的非易失性存储器单元包括EEPROM和快闪EEPROM。EEPROM单元及其制造方法的示例给出在美国专利第5,595,924号中。快闪EEPROM单元、其在存储系统中的使用及其制造方法的示例给出在美国专利第5,070,032、5,095,344、5,315,541、5,343,063、5,661,053、5,313,421和6,222,762号中。特别地，具有NAND单元结构的存储器设备在美国专利第5,570,315、5,903,495、6,046,935号中被描述。而且，使用介电存储器单元的存储器设备的例子已经由Eitan等人在发表于2000年11月，IEEEEletronDeviceLetters，第21卷，第11号，第543-545页的“NROM:ANovelLocalizedTrapping,2-BitNonvolatileMemoryCell”和在美国专利第5,768,192和6,011,725号中描述。
在实践中，单元的存储状态经常通过在将参考电压施加到控制栅极时感测跨越该单元的源极电极和漏极电极的传导电流来读取。因此，对于单元的浮动栅极上的每个给定的电荷，可检测到相对于固定参考控制栅极电压的对应的传导电流。类似地，可编程到浮动栅极的电荷的范围限定对应的阈值电压窗口或对应的传导电流窗口。
可替换地，取代于检测分割的电流窗口中的传导电流，可以在控制栅极处设置针对被测试的给定存储状态的阈值电压，并检测传导电流是低于还是高于阈值电流。在一个实施方式中，通过检查传导电流通过位线的电容放电的速率来实现对传导电流相对于阈值电流的检测。
图3说明浮动栅极可在任一时间选择性地存储的四个不同电荷Q1至Q4的源-漏电流ID和控制栅极电压VCG之间的关系。所述四条ID对VCG的实曲线代表可以被编程到存储器单元的浮动栅极上的四个可能的电荷电平，分别对应于四个可能的存储状态。作为示例，单元群的阈值电压窗口可具有从0.5V到3.5V的范围。可以通过以每个0.5V的间隔将该阈值窗口分割为5个区域来分界分别代表一个擦除的状态和六个经编程的状态的七个可能的存储状态“0”、“1”、“2”、“3”、“4”、“5”、“6”。例如，如果如所示使用2μA的参考电流IREF，则被编程而具有Q1的单元可被认为处于存储状态“1”，这是因为其曲线在由VCG=0.5V和1.0V分界的阈值窗口的区域中与IREF相交。类似地，Q4处于存储状态“5”。
如从以上描述可以看到的，使存储器单元存储的状态越多，则对其阈值窗口分割得越精细。例如，存储器设备可以有具有范围从-1.5V到5V阈值窗口的存储器单元。这提供了6.5V的最大宽度。若该存储器单元要存储16个状态，则每个状态可在阈值窗口中占据从200mV至300mV。这会需要编程和读取操作中更高的精确度以便能够获得所需的分辨率。
图4说明存储器单元的NOR阵列的示例。在存储器阵列200中，每行存储器单元通过其源极14和漏极16以菊花链方式连接。该设计有时被称为虚拟接地设计。成行的单元10其控制栅极30连接到字线，诸如字线42。成列的单元其源极和漏极分别连接到被选择的位线，诸如位线34和36。
图5A示意地说明组织为NAND串的存储器单元串。NAND串50包括一系列通过其源极和漏极而以菊花链相连的存储器晶体管M1，M2，…Mn（例如n=4,8,16或更高）。一对选择晶体管S1、S2分别经由NAND串的源极端子54和漏极端子56控制存储器晶体管链与外部的连接。在存储器阵列中，当源极选择晶体管S1接通时，源极端子耦接到源极线（参见图5B）。类似地，当选择晶体管S2接通时，NAND串的漏极端子耦接存储器阵列的位线。串中的每个存储器晶体管充当存储器单元。其具有电荷存储元件20以存储给定的电荷量以便代表旨在的存储状态。每个存储器晶体管的控制栅极30允许对读和写操作进行控制。如将要在图5B中看到的，NAND串的行的对应的存储器晶体管的控制栅极30都连接到同一字线。类似地，每个选择晶体管S1、S2的控制栅极32分别经由其源极端子54和漏极端子56提供对NAND串的控制存取。同样地，NAND串的行的对应的选择晶体管都连接到同一选择线。
当NAND串中被寻址的存储器晶体管10被读取或在编程期间被验证时，其控制栅极30被供应以适当的电压。与此同时，NAND串50中剩余未被寻址的存储器晶体管通过在其控制栅极上施加充足的电压而完全接通。以这种方式，有效地创建从个别存储器晶体管的源极到NAND串的源极端子54的导电通路，且同样地有效地创建从个别存储器晶体管的漏极到该单元的漏极端子56的导电通路。具有这样NAND串结构的存储器设备在美国专利第5,570,315、5,903,495、6,046,935中被描述。
图5B说明由诸如图5A中所示的NAND串50构成的存储器单元的NAND阵列200的示例。沿着NAND串的每列，诸如位线36的位线耦接到每个NAND串的漏极端子56。沿着NAND串的每排(bank)，诸如源极线34的源极线耦接到每个NAND串的源极端子54。而且沿着NAND串的排中的存储器单元的行的控制栅极被连接到诸如字线42的字线。沿着NAND串的排中的选择晶体管的行的控制栅极被连接到诸如选择线44的选择线。可通过NAND串的排的字线和选择线上适当的电压来寻址NAND串的排中的整行存储器单元。当NAND串中的存储器晶体管正在被读取时，该串中剩余的存储器晶体管经由其相关联的字线被强(hard)接通，从而使得流经该串的电流实质上依赖于正在被读取的单元中存储的电荷电平。
感测电路及技术
图6说明图1所示的读/写电路270A和270B，包含跨越存储器单元阵列的p个感测模块的排。并行操作的整个排的p个感测模块480允许沿着一行的p个单元10的块（或页）被并行读取或编程。实质上，感测模块1将感测单元1中的电流I1，感测模块2将感测单元2中的电流I2，…感测模块将感测单元p中的电流Ip等。从源极线34流出、流入聚合节点CLSRC，并从那里流向地的页的总的单元电流iTOT是p个单元中所有电流的总和。在惯用的存储器架构中，具有共用字线的存储器单元的行形成两个或更多的页，其中一页中的存储器单元被并行读取或编程。在一行具有两页的情况下，一页由偶数位线存取且另一页由奇数位线存取。感测电路的页可在任一时间耦接到偶数位线或奇数位线。在这种情况下，提供页多路复用器250A和250B来将读/写电路270A和270B分别多路复用到个别页。
在现今生产的基于56nm技术的芯片中，p>64000且在43nm32Gbitx4芯片中p>150000。在优选实施例中，块是一连串整行的单元。这是所谓的“全位线”架构，其中页由一行分别耦接到毗邻位线的毗邻存储器单元构成。在另一个实施例中，块是行中单元的子集。例如，单元的子集可以是整行的一半或整行的四分之一。单元的子集可以是一连串毗邻的单元，或每隔一个单元一个或每隔预定数目单元一个的一连串。每个感测模块经由位线耦接到存储器单元且包括用于感测存储器单元的导电电流的感测放大器。通常地，如果读/写电路分布在存储阵列的相对侧上，则p个感测模块的排将分布在两组读/写电路270A和270B之间。
图7示意地说明图6中所示的感测模块的优选组织。包含p个感测模块的读/写电路270A和270B被分组为一排读/写堆叠400。
图8更详细地说明图7中所示的读/写堆叠。每个读/写堆叠400在含k个位线的一组上并行操作。如果页具有p=r*k个位线，则将有r个读/写堆叠400-1，…400-r。实质上，该架构使得含k个感测模块的每个堆叠由共用处理器500服务从而节省空间。该共用处理器500基于位于感测模块480处的和位于数据锁存器430处的锁存器中的电流值和基于来自状态机112的控制来计算要存储在这些锁存器中的经更新的数据。对该共用处理器的详细描述已经于2006年6月29日公开在美国专利申请公布号：US-2006-0140007-A1中，其全部公开通过引用被并入于此。
并行操作的整排分割的读/写堆叠400允许沿着一行的含p个单元的块（或页）被并行读取或编程。因此，将会有p个读/写模块用于整行的单元。由于每个堆叠服务于k个存储器单元，因此该排中读/写堆叠的总数目由r=p/k给出。例如，如果r是该排中堆叠的数目，则p=r*k。一个示例存储器阵列可具有p=150000，k=8，且因此r=18750。
每个读/写堆叠，诸如400-1，实质上包含并行服务于k个存储器单元的段的感测模块480-1至480-k的堆叠。页控制器410经由线411向读/写电路370提供控制和时序信号。页控制器自身经由线311依赖于存储器控制器310。每个读/写堆叠400之间的通信由互连的堆叠总线431实现并由页控制器410控制。控制线411将来自控制器410的控制和时钟信号提供到读/写堆叠400-1的组件。
在该优选的布置中，堆叠总线被分割为用于共用处理器500和感测模块480的堆叠之间通信的SABus422，以及用于该处理器和数据锁存器430的堆叠之间通信的DBus423。
数据锁存器430的堆叠包括数据锁存器430-1至430-k，每个数据锁存器用于与该堆叠相关联的每个存储器单元。I/O模块440使得数据锁存器能够经由I/O总线231与外部交换数据。
共用处理器还包括用于输出状态信号的输出507，该状态信号指示存储器操作的状态，诸如错误状况。状态信号被用于驱动以线-或（Wired-Or）配置绑缚到FLAG总线509的、n-晶体管550的栅极。该FLAG总线优选由控制器310预充电，并且在当状态信号被任何读/写堆叠赋值(assert)时将被下拉。
多状态存储器分割的示例
已经结合图3描述了在其中存储单元的每个存储多个比特的数据的非易失性存储器。特定的示例是由场效应晶体管的阵列形成的存储器，其中每个场效应晶体管都具有在其沟道区域和其控制栅极之间的电荷存储层。电荷存储层或单元可以存储某范围的电荷，从而产生每个场效应晶体管的阈值电压的范围。可能的阈值电压的范围跨越阈值窗口。当阈值窗口被分割为多个阈值电压子范围或区带时，每个可解析的区带被用于代表存储器单元的不同的存储状态。多个存储状态可以用一个或多个二进制比特编码。例如，被分割为四个区带的存储器单元可支持四个状态，该四个状态可被编码为2-比特数据。类似地，被分割为八个区带的存储器单元可支持八个存储状态，该八个状态可被编码为3-比特数据，等等。
图9（0）至9（2）说明编程四状态存储器单元群的示例。图9（0）说明可编程为分别代表存储状态“0”、“1”、“2”、“3”的四个不同的阈值电压分布的存储器单元的群。图9（1）说明经擦除的存储器的“擦除的”阈值电压的初始分布。图9（2）说明在很多存储器单元已经被编程后存储器的示例。实质上，单元最初具有“擦除的”阈值电压且编程会将该阈值电压移动到更高值，进入由V1、V2和V3分解的三个区带之一。以这种方式，每个存储器单元可被编程到三个经编程的状态“1”、“2”和“3”之一，或保持为未经编程的而在“擦除的”状态中。随着存储器编程化程度提高，如图9（1）中所示的“擦除的”状态的初始分布会变得更窄且该经擦除的状态由“0”状态代表。
具有低位比特和高位比特的2-比特码可被用来代表四个存储状态的每个状态。例如，“0”、“1”、“2”、“3”状态分别由“11”、“01”、“00”、“10”代表。可以通过以“全序列”模式感测而从存储器中读取2-比特数据，在该“全序列”模式中，通过分别在三个子遍（sub-pass）中相对于读取分界阈值V1、V2和V3感测而一起感测该两个比特。
图10（0）至10（2）说明编程8状态存储器单元群的示例。图10（0）说明存储器单元的群，其可编程到分别代表存储状态“0”-“7”的8个不同的阈值电压分布。图10（1）说明对于已经擦除的存储器的“擦除的”阈值电压的初始分布。图10（2）说明在很多存储器单元已经被编程后该存储器的示例。实质上，单元最初具有“擦除的”阈值电压且编程会将其移动到更高值，进入由V1-V7分界的三个区带之一。以这种方式，每个存储器单元可以被编程到7个被编程的状态“1”-“7”之一，或保持为未经编程的而在“擦除的”状态。随着存储器编程化程度的提高，图10（1）中所示的“擦除的”状态的初始分布会变得更窄，且经擦除的状态由“0”状态代表。
可以使用具有低位比特和高位比特的3-比特码来代表四个存储状态的每个。例如，“0”、“1”、“2”、“3”、“4”、“5”、“6”和“7”状态分别由“111”、“011”、“001”、“101”、“100”、“000”、“010”和“110”表示。可以通过以“全序列”模式感测而从存储器中读取3-比特数据，在该“全序列”模式中通过在7个子遍中分别相对于读取分界阈值V1-V7感测而一起感测该三个比特。
页或字线编程和验证
编程页面的一个方法是全序列编程。页面的所有单元最初在经擦除的状态。因此，将该页的所有单元从经擦除的状态朝向其目标状态并行编程。具有“1”状态作为目标状态的那些存储器单元一旦其已经被编程到“1”状态将被禁止进一步编程，而具有目标状态“2”或更高的其它存储器单元将经受进一步的编程。最终，具有“2”作为目标状态的存储器单元也会被锁定在进一步编程之外。类似的，借助于渐进式编程脉冲，达到且锁定具有目标状态“3”-“7”的单元。
由于验证发生在编程脉冲之后，且每个验证可以是相对于若干个验证电平，因此已经实现了各种“智慧的”验证机制以减少验证操作的总数。例如，逐脉冲编程朝向越来越高的阈值电平逐渐编程单元的群，因此相对于更高的验证电平的验证在达到特定脉冲前不需开始。利用智慧的验证的编程技术的示例公开在美国专利第7,243,275号，Gongwer等人的、于2007年7月10日被授权的“SMARTVERIFYFORMULTISTATEMEMORIES”中，并且被转让给与本申请相同的受让人。美国7,243,275的全部公开通过引用被并入于此。
图11说明将4状态存储器单元编程到目标存储状态的惯用技术。编程电路通常向选择的字线施加一系列编程脉冲。以这种方式，其控制栅极被耦接到该字线的一页存储器单元可一起编程。使用的编程脉冲列可具有增加的周期或幅值从而抵消被编程到存储器单元的电荷存储单元的累积的电子。向编程过程中的页的字线施加编程电压VPGM。编程电压VPGM是从初始电压电平VPGM0开始的阶梯状波形形式的一系列编程电压脉冲。编程过程中的页的每个单元经受该系列编程电压脉冲，其中在每个脉冲处尝试向该单元的电荷存储元件添加增量电荷。在编程脉冲之间，单元被回读（readback）以确定其阈值电压。该回读过程可涉及一个或多个感测操作。当已经验证该单元的阈值电压落入与目标状态对应的阈值电压区带中时，对该单元的编程停止。每当该页的存储单元已经被编程到其目标状态时，其就是编程-被禁止的，而其它单元继续经受编程直到该页的所有单元都已经是编程-经验证的。
字线的快速稳定
正如刚刚关于图11所讨论的，编程操作s可以被分为两个部分或交替的阶段，编程脉冲和随后的验证。在高电压编程脉冲VPGM之后，验证操作接着发生以通过验证为被编程到其对应的目标状态来检查每个单元是否通过。该验证操作基本上是检查个别单元的阈值电压Vt的感测操作，其中选择的字线电压被设置为各种验证电压电平，诸如用于4-状态实施例的、如图11中所示的三个电平。在NAND型架构中，其它未选择的字线被充电到读取通过电压（Vread），从而有效地去除其对所选择单元的读处理的影响，并允许传导电流穿过NAND阵列。在典型的实施例中，该读取通过电压取值高于用于区分所选择的单元的状态所用的标准读取电压。当相邻的字线被上移到Vread时，选择的字线电压（Vcgrv）由于因为字线彼此的靠近所致的电容性耦合而耦联。随着该技术继续缩小，字线变得更近，导致更多的耦合。为了进行精确的验证操作，在耦联的字线可被感测之前，其电压应稳定到期望的目标值。由于字线长度的增加、沿字线的单元密度增加或两者的增加，字线电阻增加，从而随着技术缩小和/或随着存储器阵列大小的增长而增加稳定所用时间。在现有技术中，这会通过增加在可进行验证阶段的第一个验证之前、分配给稳定用的等待时间来解决，而该等待时间可成为编程时间的相当大的部分。
此章节解决当选择的字线正移动到其第一验证电平（Vcgrv）而同时未选择的字线正斜升到更高的Vread电平时、在写操作的验证阶段开始处的大等待时间的问题。这里使用的概念是为了较早地准备选择的字线的验证电平，以及最小化相邻字线的电压移动。这样可较大程度地减少用于字线稳定到选择的字线验证电平的时间。
可关于图12进一步论述该问题。图12是为了容易解释在一个块中仅有4个字线（WL0～3）和2个位线（BL0～1）的小NAND快闪单元阵列600的示例。在两个NAND串端部有漏极和源极侧选择栅极，使其栅极分别沿SGD、SGS附接从而选择整个阵列中多个块中的一块。随后NAND串的漏极侧通过漏极侧选择栅极被附接到位线，且通过源极侧选择栅极附接到源极侧上CLS处的共用源极线。位线BL0和BL1分别通过由BLC_B处电平控制的MSA0连接到感测放大器块670A，且通过由BLC_T处的电平控制的MSA1连接到感测放大器块670B。如果选择某块用于感测操作，则SGD和SGS电压上移以接通块中的NAND串，且将其连接至其对应的位线。随后将位线连接到感测放大器块以感测单元电流。这可以和前面部分描述的几乎一样，除了用于此讨论的相关元件的仅一些元件被以简化的形式呈现在这里。
该字线会具有高的寄生电阻和寄生电容。在NAND串上毗邻选择栅极控制线（分别为SGS和SGD）的第一和最后的字线（这里是WL0和WL3）之间还会有寄生电容。这些在图12中说明，其中应注意这些并非添加的电容器，而是说明了固有的字线到字线（或到选择线）电容。在这些电容中，最大的寄生电容驻存在字线之间（C01、C12、C23）。
可关于图13进一步说明这个电容性耦合可导致的该问题，图13示出针对不同数据状态具有一个编程脉冲和多个验证操作的写操作的一个循环的整体波形。在图11中，这对应于脉冲之一、以及跟着脉冲的随后的字线处于接地的间隔、以及后继的验证电平。在图13中，WL1603是用于写入的选择的字线，且在顶部示出。因此，WL1被加脉冲到Vpgm并且随后在验证阶段期间被供应以针对不同的状态的Vcgrv值。当选择的字线被加脉冲时，其它未选择的字线（WL0601、WL2605、WL3607）出于沟道升压（channelboosting）目的被充电到编程通过电压Vpass。在图13的布置中，在Vpgm处的脉冲之前，选择的WL1也与未选择的字线同时取Vpass。在验证阶段，未选择的字线（WL0,2,3）被设置为读通过电压Vread，用于接通NAND串的未选择的单元，而对选择的WL1加偏压到一个感测电压电平（Vcgrv）或多个感测电压电平，其可以从负电压（-3V）变化到正电压（5V）。
在编程和验证阶段之间的转变中，将选择和未选择的字线两者取设备的低电压电平，Vss或接地，如垂直虚线处所示。然后对于验证操作的第一电平对字线施加偏压。在沿着选择的字线的单元可以被准确地感测之前，电压电平中的任何暂时波动应减弱。在验证阶段期间，选择的字线（Vcgrv）和相邻的、未选择的字线（Vread）之间的电压差可对于较低的Vcgrv值而言相对大。随着技术缩小假定高字线电阻和高的字线到字线耦合电容，当相邻的字线上移到Vread时，选择的字线由于该耦合也被上拉，且该选择的字线可花费较长时间来稳定到其初始目标电平（Vcgrv1）。这在图15中更详细地示出。
图15更详细地示出到图13中验证阶段的转变，并且示出从在T1处结束的脉冲的尾端直到在T4处用于验证的第一感测操作的偏压条件建立的时间。在时间T3～T4处详细示出字线到字线耦合的效应（T2将进入以下图16的讨论中）。该耦合电平是诸多因素诸如Vread与Vcgrv的差、Vread斜升时间、字线电阻和电容等的函数。选择的字线的耦联电压应尽快返回其目标电平从而相应地促进位线电压和电流。因此，从T3至T4的时间是浪费的时间。尽管图15没有完全按比例，但是其给出涉及的相对时间的大意，以及该稳定时间可以是脉冲-验证循环的显著部分；以及由于写操作在字线上的所有单元验证（或达到最大重复次数）之前经常具有很多个脉冲-验证循环，因此累积的时间可对写性能具有显著效应。
在此章节的原理性方面中，这里呈现的实施例通过在字线电压波形中引入一些改变而处理该问题。根本的概念在于减少选择的字线的相邻字线中的电压摆动量，且因此减少在选择的字线中诱发的摆动量。然后可以更快地建立用于验证阶段的第一感测操作的偏压条件。
图14示出根据示例性实施例的字线的整体电压波形，其可与图12相比。在图14中，选择的字线WL1再次包括在加脉冲之前与未选择的字线（WL0,2,3）同时的到Vpass的可选的提升。与图12相比，在所示实施例中，选择的字线（WL1）最初在编程脉冲结束处被放电到芯片上供应电平Vdd，而不是直接前进到Vss。（如以下讨论的，在其它实施例中，WL1可直接取值到Vss）。对于未选择的字线（WL0,2,3），同时将电压从Vpass直接移位到Vread。因此，这些未选择的字线中的电压电平改变更小，因此诱发WL0中较小的改变，并且在WL1上建立初始验证电平之前完成，从而使得WL1上的任何诱发的瞬时电压提升都在垂直虚线的时间附近，而不是在设置Vcgrv1时。在图14中，值Vread_H和Vread_L示出为代表在不同实施例中相对于Vpass、可用于读取通过电压的Vread的值的范围。依赖于多个因素，Vpass和Vread两者可皆具有依赖于实际实施方案的值的范围。例如，～7V的典型Vpass值可以和在6V至8.5V的范围中的Vread一起使用，其中用于Vread_H和Vread_L的线代表范围，而不是出于不同目的使用的单独的值。在两种情况的任一中，Vpass和Vread之间的改变△V相当程度地小于从Vss到Vread。
图16示出更详细的波形且以与图15相对于图13相同的方式对应于图14。在T1处的编程阶段结束处，未选择的字线电压从Vpass直接改变到Vread，而不是在之间取为接地。如所述，尽管Vpass和Vread电压不一定匹配，但其电压差比整个Vread摆动小得多，因此对选择的字线造成更小的耦联电压。而且，该改变时间在编程脉冲结束处，因此在小得多的耦合电压电平的情况下有多得多的时间稳定下来。由此，可以从T3快速建立用于WL1的初始验证感测电平Vcgrv1，而不用如图15的布置中所示的等到T4。因此，可在写操作的每个脉冲-验证循环中节省从T3到T4的等效时间。
在图16中，在编程脉冲之后，选择的字线WL1首先取为Vdd（在T1处），然后在T2处取为Vss，然后在T3处被设置为验证电平。这是用于从脉冲偏压条件到验证偏压条件的转变中用于选择的字线的波形的数个选择中的一个。当在T1-T2期间相邻的、未选择的字线改变到Vread而选择的字线放电到较低电平时，这可给NAND串额外的应力。通过在这个期间施加诸如Vdd（通常～2V）或甚至更高的电压的高于地或Vss的电压，WL1和WL0,2之间的电压差减少很多，而这可以帮助减少任何作为结果而产生的副作用。由于WL1被充电到Vdd，因此将需要针对验证阶段最终改变到Vcgrv。通常更实际的是首先将Vdd放电到Vss，且之后从Vss到Vcgrv，而不是从Vdd直接转变到Vcgrv。在T1和T3之间有许多WL1可能遵循的可选的序列，包括在WL1上也使用通过电压之一，将其直接设置到Vcgrv1，或设置到其它高于接地的电平；然而，使用这些“类似的”电压（因为其既不是Vdd，也不是Vss）通常不是优选的，这是因为与设备上高（Vdd）和低（Vss或地）供电值相比其通常花费更长的时间来建立。由此，通常使用Vss或Vdd来使较高的泵升电压诸如Vpgm放电。因此，在T1处优选将WL1设置为Vss或Vdd，这是由于放电到例如Vread或Vpass由于其不佳的放电能力可需要更长的时间。在T1处直接前进到Vss是最简单的方案，但是如果担心NAND串上的应力，则所示的最初将WL1取为Vdd（针对在未选择的字线上从Vpass到Vread转变），随后将WL1释放到Vss（以更容易地设置第一验证电压）的过程是一个良好选择。对于这些变化的任一个，此技术可改善写操作中涉及的稳定时间。
结论
已经出于说明和描述的目的呈现了以上对本发明的详细的描述。其并不旨在是穷尽的或者将本发明限制到公开的确切的形式。根据上文的教导，很多修改和改变都是可能的。选择所描述的实施例从而最好地解释本发明的原理及其实际应用，从而使本领域的技术人员能够以适合构想的特定用处的各种实施例中并且使用各种修改来利用本发明。本发明的范围旨在由所附的权利要求来限定。

Claims (7)

1.一种写沿着具有NAND类型架构的非易失性存储器的选择的字线的一个或多个存储器单元的方法，该方法包括一个或多个脉冲-验证循环的系列，脉冲-验证循环包括：
向所选择的字线所属的NAND串的未选择的字线施加大于接地的编程通过电压；
在向未选择的字线施加所述编程通过电压的同时，向选择的字线施加编程脉冲；
在施加所述编程脉冲之后，向所述未选择的字线施加大于接地的读取通过电压，其中施加给所述未选择的字线的电压直接从编程通过电压改变到读取通过电压而没有在其间设置为接地；
在施加所述编程脉冲之后并且在向所述未选择的字线施加读取通过电压之前，将所述选择的字线设置到大于接地的电压，同时所述未选择的字线从编程通过电压改变到读取通过电压；
随后在向所述未选择的字线施加读取通过电压的同时，将所述选择的字线设置为接地；以及
随后将所述选择的字线设置为大于接地的第一验证电压，同时向所述未选择的字线施加所述读取通过电压。
2.根据权利要求1所述的方法，其中所述读取通过电压大于所述编程通过电压。
3.根据权利要求1所述的方法，其中所述读取通过电压小于所述编程通过电压。
4.根据权利要求1所述的方法，在将所述选择的字线设置为第一验证电压之后且在向所述未选择的字线施加读取通过电压时，将所述选择的字线设置为大于所述第一验证电压的第二验证电压。
5.根据权利要求1所述的方法，所述脉冲-验证循环还包括：
在施加编程脉冲之前，向所述选择的字线施加所述编程通过电压，同时向所述未选择的字线施加所述编程通过电压。
6.根据权利要求1所述的方法，该方法包括多个脉冲-验证循环的序列，其中所述编程脉冲的电压随着所述序列中每个脉冲-验证循环增加。
7.根据权利要求6所述的方法，其中脉冲-验证循环还包括，在将所述选择的字线设置到所述第一验证电压之后，个别地确定沿着所述选择的字线的存储器单元是否验证为成功地编程，并且随后将验证为成功地编程的存储器单元锁定在进一步编程之外。
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