CN101645307A - 快闪存储器编程 - Google Patents

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CN101645307A CN200910160233A CN200910160233A CN101645307A CN 101645307 A CN101645307 A CN 101645307A CN 200910160233 A CN200910160233 A CN 200910160233A CN 200910160233 A CN200910160233 A CN 200910160233A CN 101645307 A CN101645307 A CN 101645307A
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Abstract

本发明提供了一种用于将快闪存储器设备编程的方法、设备和系统，该方法包括：执行位线设置操作；以及与该位线设置操作同时执行通道预充电操作，该通道预充电操作包括将通道预充电电压施加到所有字线；该设备包括：电压产生器，被布置用于提供编程电压、读取电压、通过电压、以及通道预充电电压中的每一个；高电压开关，其连接到电压产生器，并且被布置用于可切换地提供所述编程电压、读取电压、通过电压、或通道预充电电压之一；以及控制逻辑，其连接到高电压开关，并且被布置用于同时执行位线设置操作和通道预充电操作，所述通道预充电操作包括控制高电压开关以便将通道预充电电压施加到所述设备的被选中的字线和未被选中的字线二者。

Description

快闪存储器编程
相关申请交叉引用
本申请对2008年7月30日在韩国知识产权局提交的韩国专利申请No.P10-2008-0074748(律师案卷ID-200802-009-1)要求在35U.S.C.§119下的外国优先权，其公开内容通过引用而被整体合并于此。
技术领域
本公开一般地涉及半导体存储器设备。更具体地，本公开涉及一种用于快闪存储器设备的快速和高效的编程的方法和装置。
背景技术
快闪存储器可以用于大容量存贮和/或可执行代码存储应用。大容量存贮应用通常使用NAND类型的快闪存储器。与NOR快闪存储器相比，NAND快闪存储器特点在于相对低的成本和相对高的密度。此外，NAND存储器具有非常好的编程/擦除(P/E)循环持久性。因此，NAND快闪存储器适合于在以下应用中使用，所述应用例如可以在移动计算机中使用的存储卡，特点在于强健和可靠的存贮的固态盘(SSD)、存储静止和运动画面的数字照相机、以及可以接近致密盘(CD)的音频质量的语音或音频记录器。
可执行代码存储应用通常使用NOR类型的快闪存储器。与NAND快闪存储器相比，NOR快闪存储器特点在于相对快的随机存取和就地执行(execute-in-place，XIP)能力。因此，NOR快闪存储器适合于在诸如用于联网的基本输入/输出系统(BIOS)、个人计算机(PC)、路由器、集线器、电信交换机、蜂窝电话、销售点(POS)、个人数字助理(PDA)以及个人通信助理(PCA)设备之类的包括代码和数据二者的应用中使用。
发明内容
这些和其它问题通过用于快闪存储器设备的高效编程的方法和装置来解决。提供了示例实施例。
提供了一种将快闪存储器设备编程的示例实施例方法，该方法包括：执行位线设置操作，并且与该位线设置操作同时执行通道(channel)预充电操作，其中，所述通道预充电操作包括将通道预充电电压施加到所有字线。
提供了一种示例实施例快闪存储器设备，该设备包括：电压产生器，被布置用于提供编程电压、读取电压、通过电压(pass voltage)、以及通道预充电电压中的每一个；高电压开关，其连接到电压产生器，并且被布置用于可切换地提供所述编程电压、读取电压、通过电压、或通道预充电电压之一；以及控制逻辑，其连接到高电压开关，并且被布置用于同时执行位线设置操作和通道预充电操作，所述通道预充电操作包括控制高电压开关以便将通道预充电电压施加到所述设备的被选中的字线和未被选中的字线二者。
提供了一种示例实施例快闪存储器系统，该系统包括快闪存储器控制器以及连接到该快闪存储器控制器的快闪存储器单元(unit)，该快闪存储器单元包括：电压产生器，被布置用于提供编程电压、读取电压、通过电压、以及通道预充电电压中的每一个；高电压开关，其连接到电压产生器，并且被布置用于可切换地提供所述编程电压、读取电压、通过电压、或通道预充电电压之一；以及控制逻辑，其连接到高电压开关，并且被布置用于同时执行位线设置操作和通道预充电操作，所述通道预充电操作包括控制高电压开关以便将通道预充电电压施加到所述设备的被选中的字线和未被选中的字线二者。
根据应当结合附图阅读的对示例实施例的以下描述，将进一步理解本公开。
附图说明
根据以下示例图，本公开提供了一种用于快闪存储器设备的高效编程的方法和装置，在所述图中，可以使用相似的参考标号来在若干图中指示相似的元件，其中：
图1示出了根据本公开的示例实施例的具有快闪存储器的系统的示意框图；
图2示出了根据本公开的示例实施例的快闪存储卡的示意框图；
图3示出了根据本公开的示例实施例的NAND快闪存储器的示意电路图；
图4示出了根据本公开的示例实施例的NAND快闪存储器的块的示意电路图；
图5示出了根据本公开的示例实施例的递增步进(incremental step)脉冲编程(ISPP)方法的所施加的字线电压电势的示意时序图；
图6示出了根据本公开的示例实施例的ISPP方法的示意时序图；
图7示出了根据本公开的示例实施例的具有同时设置的编程方法的示意流程图；
图8示出了根据本公开的示例实施例的具有同时设置的编程方法的示意时序图；
图9示出了根据本公开的示例实施例的具有同时设置的另一编程方法的示意时序图；
图10示出了根据本公开的示例实施例的具有同时设置的另一编程方法的示意时序图；
图11示出了根据本公开的示例实施例的具有同时设置的递增步进脉冲编程(ISPP)方法的示意流程图；
图12示出了根据本公开的示例实施例的具有同时设置的ISPP方法的示意时序图；
图13示出了根据本公开的示例实施例的具有同时设置的另一ISPP方法的示意时序图；以及
图14示出了根据本公开的示例实施例的具有同时设置的再一ISPP方法的示意时序图。
具体实施方式
本公开提供了一种用于快闪存储器设备的快速和高效的编程的方法和装置。将快闪存储器设备编程的示例方法包括执行位线设置操作，并且在与位线设置操作的同时执行通道预充电操作，其中，通道预充电操作包括利用X-解码器将通道预充电电压施加到所有字线。优选地，通道预充电电压是导通快闪存储器设备的多个存储器单元(cell)所需的最小电压。作为替代，通道预充电电压可以是大于或等于导通快闪存储器设备的多个存储器单元所需的最小电压的读取电压。通道预充电操作还可以包括利用X-解码器将通道预充电电压施加到串(string)选择线。
如图1所示，由参考标号100来总地表示具有快闪存储器的系统。系统100包括中央处理单元(CPU)110、连接到CPU的总线120、连接到该总线的随机存取存储器(RAM)130、连接到该总线的用户接口140、连接到该总线的电源150、以及连接到该总线的快闪存储器子系统160。快闪存储器子系统160包括连接到所述总线的存储器控制器170、以及连接到该控制器的快闪存储器180。这里，快闪存储器子系统160可以是快闪存储卡、固态盘(SSD)、具有应用芯片组的照相机图像处理系统(CIS)等。快闪存储器子系统160可以以各种封装类型来安装，例如球栅阵列(BGA)、芯片尺寸封装(CSP)、塑料引线芯片载体(PLCC)、塑料双列直插封装(PDIP)、多芯片封装(MCP)、晶片级制造封装(WFP)、晶片级处理堆叠封装(WSP)等。
转到图2，由参考标号200来总地表示快闪存储卡。快闪存储卡200包括连接到快闪存储器280的快闪存储器控制器270。控制器270控制外部主机和快闪存储器280之间的命令和数据。控制器270可以包括内部CPU 210、连接到该内部CPU的内部总线220、连接到该内部总线的内部静态随机存取存储器(SRAM)230、连接在内部总线和外部主机之间的主机接口模块290、连接到该内部总线的纠错码(ECC)模块292、以及连接在内部总线和快闪存储器280之间的存储器接口294。这里，存储器控制器270的主机接口模块290可以使用诸如通用串行总线(USB)、多媒体卡(MMC)、外围组件互连快速(PCI-E)、串行高级技术附件(SATA)、并行高级技术附件(PATA)、小型计算机串行接口(SCSI)、增强的小型设备接口(ESDI)或者集成驱动器电子设备(IDE)之类的协议来连接到外部设备或主机。现在转到图3，由参考标号300来总地表示NAND快闪存储器系统。NAND存储器300包括：连接到存储器阵列320的解码单元310；命令寄存器330，其连接到包括I/O缓冲器和锁存器的输入/输出(I/O)单元340；控制单元350，其包括控制逻辑和高电压产生器，连接到阵列320、I/O单元340和全局缓冲器360，所述全局缓冲器360继而连接到I/O单元340；以及输出驱动器370，其连接到I/O单元340和全局缓冲器360。
解码单元310包括：X部分312，用于接收高阶地址位A26-A11，该X部分312具有连接到阵列320的X-缓冲器、X-锁存器和X-解码器；以及Y部分314，用于接收低阶地址位A10-A0，该Y部分314具有连接到控制单元350和阵列320的Y-缓冲器、Y-锁存器以及Y-解码器。
阵列320包括：1024兆+32兆位的NAND快闪阵列部分322，其具有(512+64)字乘以65536的大小；页寄存器和感测放大器(S/A)部分324；以及Y-选通部分326，其连接到解码单元310的Y部分314以及I/O单元340。
如图4所示，由参考标号400来总地表示NAND快闪存储器的块。块400包括阵列410、连接到该阵列的X-解码器412、以及连接到该阵列的页缓冲器电路414。阵列410包括多个浮置栅极晶体管，其连接到字线(WL)、位线(BL)、串选择线(SSL)、接地源极线(GSL)、公共源极线(CSL)、串选择晶体管(SST)、接地选择TR(GST)、和存储器单元晶体管(MCT)。这里，X-解码器412控制线WL、SSL和GSL的电压，而页缓冲器电路414控制位线BLe和BLo的电压。因此，X-解码器可以输入So并且输出WLo。
转到图5，由参考标号1700来总地表示一般化的递增步进脉冲编程(ISPP)方法的所施加的字线电压电势。这里，第一循环(loop)1710包括第一编程(PGM)间隔1712，其中，对于该PGM间隔，施加第一PGM电压Vpgm，在该PGM间隔之后是第一转变(transition)间隔1714，继而，在第一转变间隔1714之后是在其中施加验证电压Vread的验证读取间隔1716，然后是第二转变间隔1714。接下来，PGM电压Vpgm被增大ISPPΔ(delta)V的量，并且以在下一个PGM间隔1722施加所增大的Vpgm的方式重复所述循环。分别对于每个后续的循环1732和1742再次增大PGM电压Vpgm，直到PGM电压达到其最大限度为止。
每个编程单元循环包括编程操作步骤和验证读取操作步骤。在编程操作步骤中，将编程电压Vpgm施加到被选中的字线，并且将通过电压Vpass施加到未被选中的字线。在验证读取操作步骤中，将验证电压Vvfy施加到被选中的字线，并且将读取电压Vread施加到未被选中的字线。这里，对于每个单元编程循环，编程电压Vpgm增大delta电压ΔV的量。
现在转到图6，由参考标号1800来总地表示一般化的递增步进脉冲编程(ISPP)方法的时序图。在图1800中，前面的循环N-1包括：验证读取间隔1816，其后是读取恢复间隔1818。后面的循环N包括位线设置间隔1820、其后是Vpass使能间隔1821，继而，在Vpass使能间隔1821之后是Vpgm使能间隔1822和编程恢复间隔。
在验证读取间隔1816中，字线(WL)、接地源极线(GSL)和串选择线(SSL)转变为Vread，并且字线(BL)BLo和Ble保持为低。在读取恢复间隔1818中，WL和GSL转变为低，SSL保持为Vread，位线BLo和Ble转变为高。在BL设置间隔1820中，WL和GSL保持为低，SSL转变为低，BLo保持为高，并且BLe转变为低。在Vpass使能间隔1821中，WL转变为Vpass，GSL保持为低，SSL转变为Vcc，BLo保持为高，并且BLe保持为低。在Vpgm使能间隔1822中，WL转变为Vpgm，GSL保持为低，SSL保持为Vcc，BLo保持为高，BLe保持为低。因此，在这个示例中，在读取恢复操作之后执行位线设置操作。
如图7所示，由参考标号1900来总地表示具有同时设置的编程方法。编程方法1900包括开始块S100，其将控制传递到数据加载块S110。该数据加载块将控制传递到单个设置块S120，其在给通道预充电的同时设置位线。继而，该单个设置块S120将控制传递到编程块S130，该编程块S130将将控制传递到结束块S140。这里，位线设置操作基于页缓冲器的加载数据。因此，本方法同时执行位线设置和通道预充电操作。与图5和图6的方法1700和时序1800相比，此方法特点分别在于提高的自举效率和减少的编程时间。
转到图8，由参考标号2000来总地表示具有同时设置的编程方法的第一示例编程信号时序图。在时序图2000中，编程循环包括位线设置间隔2020，其后是Vpass使能间隔2021，其后是Vpgm使能间隔2022，继而，在Vpgm使能间隔2022之后是编程恢复间隔2024。
在BL设置间隔2020中，未被选中的WL保持为通道预充电电压Vcpc，被选中的WL保持为Vcpc，SSL从Vcpc转变为低，GSL在0V保持为低，BL对于数据“1”变换为高，而对于数据“0”保持为低。在Vpass使能间隔2021中，未被选中的WL转变为通过电压Vpass，被选中的WL转变为Vpass，SSL向上转变为Vcc，GSL保持为低，数据“1”BL保持为高，数据“0”BL保持为低。在Vpgm使能间隔2022中，未被选中的WL保持为Vpass，被选中的WL向上转变为Vpgm，SSL保持为Vcc，GSL保持为低，对于数据“1”，BL保持为高，对于数据“0”，BL保持为低。在编程恢复间隔2024中，未被选中的WL转变为低，被选中的WL转变为低，SSL转变为低，GSL保持为低，数据“1”BL转变为低，数据“0”BL保持为低。验证读取间隔跟随在编程恢复间隔之后。因此，在该示例中，与通道预充电操作同时执行位线设置操作。
这里，Vcpc大于GND电势。优选地，Vcpc小于Vread以提高效率。尽管没有示出验证读取间隔，但是应当理解，读取恢复间隔不总是必需的。
在操作中，编程循环由位线设置、Vpass电压使能、Vpgm电压使能、编程恢复操作和验证读取操作组成。在位线设置操作期间，也执行通道预充电操作。将通道预充电电压Vcpc施加到被选中的字线、未被选中的字线、以及SSL。这里，Vcpc可以是导通存储器单元和SST所需的最小电压。在施加Vcpc和施加Vcc之间，将地(GND)电压施加到SSL。因此，在混合间隔2030中，SSL从Vcpc向下转变到0V，然后向上转变到Vcc。
现在转到图9，由参考标号2100总地表示具有同时设置的编程方法的第二示例编程信号时序图。在时序图2100中，编程循环包括位线设置间隔2120，其后是Vpass使能间隔2121，其后是Vpgm使能间隔2122，继而，在Vpgm使能间隔2122之后是编程恢复间隔2124。
在BL设置间隔2120中，未被选中的WL保持为通道预充电电压Vcpc，被选中的WL保持为Vcpc，SSL保持为Vcpc，GSL在0V保持为低，BL对于数据“1”转变为高，而对于数据“0”保持为低。在Vpass使能间隔2121中，未被选中的WL转变为通过电压Vpass，被选中的WL转变为Vpass，SSL向下转变为Vcc，GSL保持为低，数据“1”BL保持为高，数据“0”BL保持为低。在Vpgm使能间隔2122中，未被选中的WL保持为Vpass，被选中的WL向上转变为Vpgm，SSL保持为Vcc，GSL保持为低，数据“1”BL保持为高，数据“0”BL保持为低。在编程恢复间隔2124中，未被选中的WL转变为低，被选中的WL转变为低，SSL转变为低，GSL保持为低，数据“1”BL转变为低，数据“0”BL保持为低。验证读取间隔跟随在编程恢复间隔之后。因此，在此第二同时设置示例中，位线设置操作也与通道预充电操作同时执行。
在操作中，编程循环由位线设置、Vpass电压使能、Vpgm电压使能、编程恢复操作、和验证读取操作组成。在位线设置操作期间，也执行通道预充电操作。将通道预充电电压Vcpc施加到被选中的字线、未被选中的字线、以及SSL。Vcpc可以是导通存储器单元和SST所需的最小电压。这里，在施加Vcpc之后将Vcc施加到SSL，而不施加任何GND电压。因此，在混合间隔2132中，SSL从Vcpc向下转变为Vcc。
如图10所示，由参考标号2200总地表示具有同时设置的编程方法的第三示例编程信号时序图。在时序图2200中，编程循环包括位线设置间隔2220，其后是Vpass使能间隔2221，其后是Vpgm使能间隔2222，继而，在Vpgm使能间隔2222之后是编程恢复间隔2224。
在BL设置间隔2220中，未被选中的WL保持为通道预充电电压Vcpc，被选中的WL保持为Vcpc，SSL保持为Vcc，GSL在0V保持为低，BL对于数据“1”转变为高，而对于数据“0”保持为低。在Vpass使能间隔2221中，未被选中的WL转变为通过电压Vpass，被选中的WL转变为Vpass，SSL保持为Vcc，GSL保持为低，数据“1”BL保持为高，而数据“0”BL保持为低。在Vpgm使能间隔2222中，未被选中的WL保持为Vpass，被选中的WL向上转变为Vpgm，SSL保持为Vcc，GSL保持为低，数据“1”BL保持为高，而数据“0”BL保持为低。在编程恢复间隔2224中，未被选中的WL转变为低，被选中的WL转变为低，SSL转变为低，GSL保持为低，数据“1”BL转变为低，而数据“0”BL保持为低。验证读取间隔跟随在编程恢复间隔之后。因此，在此第二同时设置示例中，位线设置操作也与通道预充电操作同时执行。
在操作中，编程循环由位线设置、Vpass电压使能、Vpgm电压使能、编程恢复操作、以及验证读取操作组成。在位线设置操作期间，也执行通道预充电操作。将通道预充电电压Vcpc施加到被选中的字线以及未被选中的字线。Vcpc可以是导通存储器单元和SST所需的最小电压。这里，在位线设置操作期间，将Vcc施加到SSL，而不施加Vcpc。因此，在混合间隔2234中，SSL保持为Vcc。
现在转到图11，由参考标号2300来总地表示具有同时设置的递增步进脉冲编程(ISPP)方法。方法2300包括开始块S200，其将控制传递到数据加载块S210。块S210将控制传递到循环计数器初始化块S220，其将循环计数器i初始化为0，并且将控制传递到同时设置块S230。块S230设置位线，并且同时将Vread施加到所有字线。块S230将控制传递到块S240，块S240将Vpgm施加到被选中的字线，并且将Vpass施加到未被选中的字线。继而，块S240将控制传递到块S250，块S250执行验证读取操作，并且将控制传递到判定块S260。判定块S260确定存储器单元通过了还是没有通过验证，如果存储器单元通过了，则将控制传递到结束块S299。
另一方面，如果存储器单元没有通过验证，则块S260将控制传递到功能块S270，功能块S270对于每个单位编程循环将编程电压Vpgm递增delta ISPP电压增量ΔVispp。继而，块S270将控制传递到功能块S280，功能块S280将编程循环计数器i递增1，并且将控制传递到判定块S290。块S290确定编程计时器i是否达到其最大限度，如果是，则将控制传递到结束块S299。另一方面，如果编程计数器i尚未达到其最大限度，则将控制传递回用于设置位线并且同时施加Vread到所有字线的功能块S230。
在操作中，在功能块S230处的位线设置操作期间，执行通道预充电操作。将Vread施加到被选中的字线和未被选中的字线二者。在替换实施例中，也可以将Vcpc施加到被选中的字线或未被选中的字线。在验证读取步骤S250，将Vread施加到未被选中的字线，并且将Vverify施加到被选中的字线。
现在转到图12，由参考标号2400总地表示具有同时设置的ISPP方法的第一示例编程信号时序图。在时序图2400中，前面的第N编程循环包括位线设置间隔2410，其后是编程执行间隔2412，其后是编程恢复间隔2414，继而，在编程恢复间隔2414之后是验证读取间隔2416。此外，后面的第(N+1)编程循环包括位线设置间隔2420，其后是编程执行间隔2422，其后是编程恢复间隔2424，继而，在编程恢复间隔2424之后是验证读取间隔。
在BL设置间隔2410中，未被选中的WL保持为读取电压Vread，被选中的WL保持为Vread，SSL在接近(towards)该间隔的末尾处从Vread转变为低或0V，GSL在接近该间隔的开头处从Vread转变为低或0V，BL对于数据“1”在接近该间隔的开头处转变为高，而对于数据“0”保持为低。在相对长的编程执行间隔2412中，未被选中的WL在接近该间隔的开头处转变为通过电压Vpass，被选中的WL在接近该间隔的开头处转变为Vpass，然后在接近该间隔的末尾处转变为Vpgm，SSL在接近该间隔的开头处向上转变为Vcc，GSL保持为低，数据“1”BL保持为高，数据“0”BL保持为低。在相对短的编程恢复间隔2414中，未被选中的WL向下转变到0V，被选中的WL向下转变到0V，SSL向下转变到0V，GSL在0V保持为低，数据“1”BL向下转变到0V，数据“0”BL在0V保持为低。验证读取间隔2416跟随在编程恢复间隔之后。在验证读取间隔中，未被选中的WL向上转变为Vread，被选中的WL向上转变为Vverify，SSL向上转变为Vread，GSL向上转变为Vread，数据“1”BL转变为高，而数据“0”BL在0V保持为低。
在位线设置间隔中，与通道预充电操作同时执行位线设置操作。在后面的第(N+1)编程循环中，位线设置、编程恢复和验证读取间隔2420、2424和2426各自分别与第N间隔2410、2414和2416基本相同，因此可以省略重复的描述。第(N+1)编程执行间隔2422与第N编程执行间隔不同之处在于：在接近该间隔的末尾处将电压Vpgm+ΔVispp而不是电压Vpgm施加到被选中的字线。随后的第(N+M)编程执行间隔与第N编程执行间隔不同之处在于：在接近该间隔的末尾处将电压Vpgm+MΔVispp而不是电压Vpgm施加到被选中的字线。在第N和随后的编程循环中，混合间隔2430突出了(highlight)SSL在位线设置间隔的末尾处从Vread到0V的转变，以及在编程执行间隔的开头处而从0V到Vcc的转变。因此，在混合间隔2430中，SSL从Vread向下转变为0V或GND，然后向上转变为Vcc。在替换实施例中，在混合间隔中，SSL可以从Vcpc转变为GND，然后转变为Vcc。
如图13所示，由参考标号2500总地表示具有同时设置的ISPP方法的第二示例编程信号时序图。在时序图2500中，前面的第N编程循环包括位线设置间隔2510，其后是编程执行间隔2512，其后是编程恢复间隔2514，继而，在编程恢复间隔2514之后是验证读取间隔2516。此外，后面的第(N+1)编程循环包括位线设置间隔2520，其后是编程执行间隔2522，其后是编程恢复间隔2524，继而，在编程恢复间隔2524之后是验证读取间隔。
在BL设置间隔2510中，未被选中的WL保持为读取电压Vread，被选中的WL保持为Vread，SSL保持为Vread，GSL在接近该间隔的开头处从Vread转变为低或0V，BL对于数据“1”在接近该间隔的开头处转变为高，而对于数据“0”保持为低。在相对长的编程执行间隔2512中，未被选中的WL在接近该间隔的开头处转变为通过电压Vpass，被选中的WL在接近该间隔的开头处转变为Vpass，然后在接近该间隔的末尾处转变为Vpgm，SSL在接近该间隔的开头处向下转变为Vcc，GSL保持为低，数据“1”BL保持为高，数据“0”BL保持为低。在相对短的编程恢复间隔2514中，未被选中的WL变低为0V，被选中的WL变低至0V，SSL变低至0V，GSL在0V保持为低，数据“1”BL变低为0V，数据“0”BL在0V保持为低。验证读取间隔2516跟随在编程恢复间隔之后。在验证读取间隔中，未被选中的WL向上转变为Vread，被选中的WL向上转变为Vverify，SSL向上转变为Vread，GSL向上转变为Vread，数据“1”BL转变为高，数据“0”BL在0V保持为低。因此，在施加Vread之后将Vcc施加到SSL，而不在中间施加GND。
在位线设置间隔中，与通道预充电操作同时执行位线设置操作。在后面的第(N+1)编程循环中，位线设置、编程恢复和验证读取间隔2520、2524和2526各自分别与第N间隔2510、2514和2516基本相同，因此可以省略重复描述。第(N+1)编程执行间隔2522与第N编程执行间隔不同之处在于：在接近该间隔的末尾处将电压Vpgm+ΔVispp而不是电压Vpgm施加到被选中的字线。随后的第(N+M)编程执行间隔与第N编程执行间隔不同之处在于：在接近该间隔的末尾处将电压Vpgm+MΔVispp而不是电压Vpgm施加到被选中的字线。在第N和随后的编程循环中，混合间隔2532突出了SSL在接近编程执行间隔的开头处从Vread到Vcc的转变。因此，在混合间隔2532中，SSL从Vread向下转变为Vcc。在替换实施例中，在混合间隔中，SSL可以从Vcpc转变为Vcc。
转到图14，由参考标号2600总地表示具有同时设置的ISPP方法的第三示例编程信号时序图。在时序图2600中，前面的第N编程循环包括位线设置间隔2610、其后是编程执行间隔2612，其后是编程恢复间隔2614，继而，在编程恢复间隔2614之后是验证读取间隔2616。此外，后面的第(N+1)编程循环包括位线设置间隔2620，其后是编程执行间隔2622，其后是编程恢复间隔2624，继而，在编程恢复间隔2624之后是验证读取间隔。
在BL设置间隔2610中，未被选中的WL保持为读取电压Vread，被选中的WL保持为Vread，SSL保持为Vcc，GSL在接近该间隔的开头处从Vcc转变为低或0V，BL对于数据“1”在接近该间隔的开头处转变为高，并且对于数据“0”保持为低。在相对长的编程执行间隔2612中，未被选中的WL在接近该间隔的开头处转变为通过电压Vpass，被选中的WL在接近该间隔的开头处转变为Vpass，然后在接近该间隔的末尾处而转变为Vpgm，SSL保持为Vcc，GSL保持为低，数据“1”BL保持为高，数据“0”BL保持为低。在相对短的编程恢复间隔2614中，未被选中的WL变低至0V，被选中的WL变低至0V，SSL变低至0V，GSL在0V保持为低，数据“1”BL变低至0V，数据“0”BL在0V保持为低。验证读取间隔2616跟随在编程恢复间隔之后。在验证读取间隔中，未被选中的WL向上转变为Vread，被选中的WL向上转变为Vveirfy，SSL向上转变为Vcc，GSL向上转变为Vcc，数据“1”BL转变为高，数据“0”BL在0V保持为低。因此，SSL和GSL被施加Vcc和GND，而不是Vread。也就是说，在位线设置操作期间，将Vcc施加到SSL，而不施加Vread。
在位线设置间隔中，与通道预充电操作同时执行位线设置操作。在后面的第(N+1)编程循环中，位线设置、编程恢复和验证读取间隔2620、2624和2626各自分别与第N间隔2610、2614和2616基本相同，因此可以省略重复的描述。第(N+1)编程执行间隔2622与第N编程执行间隔不同之处在于：在接近该间隔的末尾处将电压Vpgm+ΔVispp而不是电压Vpgm施加到被选中的字线。随后的第(N+M)编程执行间隔与第N编程执行间隔不同之处在于：在接近该间隔的末尾处将电压Vpgm+MΔVispp而不是电压Vpgm施加到被选中的字线。在第N和随后的编程循环中，混合间隔2634突出了SSL在编程执行间隔中自始至终都保持为Vcc。因此，在混合间隔2634中，SSL保持为Vcc。
尽管在这里已经参照附图描述了说明性实施例，但是应当理解，本公开不限于那些精确的实施例，并且，相关领域的普通技术人员可以在其中实施各种其它改变和修改，而不背离本公开的范围或精神。所有这样的改变和修改都意欲被包括在如所附权利要求所述的本公开的范围内。

Claims (28)

1.一种将快闪存储器设备编程的方法，该方法包括：
执行位线设置操作；以及
与该位线设置操作同时执行通道预充电操作，该通道预充电操作包括将通道预充电电压施加到所有字线。
2.如权利要求1所述的方法，其中，通道预充电电压是导通快闪存储器设备的多个存储器单元所需的最小电压。
3.如权利要求1所述的方法，其中，通道预充电电压是大于或等于导通快闪存储器设备的多个存储器单元所需的最小电压的读取电压。
4.如权利要求1所述的方法，其中，通道预充电操作还包括将通道预充电电压施加到串选择线。
5.如权利要求4所述的方法，其中，通道预充电操作还包括将地电势施加到串选择线。
6.如权利要求1所述的方法，其中，通道预充电操作包括将电源电压施加到串选择线。
7.如权利要求1所述的方法，其中，所述设备包括NAND快闪存储器单元。
8.如权利要求1所述的方法，其中，所述设备包括多层快闪存储器单元。
9.如权利要求1所述的方法，还包括：使用递增步进脉冲编程ISPP将至少一个存储器单元编程。
10.如权利要求1所述的方法，还包括：通过将通过电压施加到所有字线并且将电源电压施加到串选择线来使得能够通过单元。
11.如权利要求1所述的方法，还包括：通过将编程电压施加到至少一条被选中的字线来使得单元能够被编程。
12.如权利要求1所述的方法，还包括：通过将低电压或地电压施加到所有字线和串选择线来从编程恢复。
13.如权利要求1所述的方法，还包括通过读取被编程的单元来验证编程。
14.如权利要求1所述的方法，还包括：紧接在执行位线设置操作之前执行验证读取操作。
15.一种快闪存储器设备，包括：
电压产生器，被布置用于提供编程电压、读取电压、通过电压、以及通道预充电电压中的每一个；
高电压开关，其连接到电压产生器，并且被布置用于可切换地提供所述编程电压、读取电压、通过电压、或通道预充电电压之一；以及
控制逻辑，其连接到高电压开关，并且被布置用于同时执行位线设置操作和通道预充电操作，所述通道预充电操作包括控制高电压开关以便将通道预充电电压施加到所述设备的被选中的字线和未被选中的字线二者。
16.如权利要求15所述的设备，其中，控制逻辑还被布置用于控制高电压开关以便在通道预充电操作期间将通道预充电电压施加到该设备的串选择线。
17.如权利要求15所述的设备，其中，通道预充电电压是导通快闪存储器设备的多个存储器单元所需的最小电压。
18.如权利要求15所述的设备，其中，通道预充电电压是大于或等于导通快闪存储器设备的多个存储器单元所需的最小电压的读取电压。
19.如权利要求15所述的设备，其中，通道预充电操作还包括将通道预充电电压施加到串选择线。
20.如权利要求15所述的设备，还包括多个NAND快闪存储器单元。
21.如权利要求15所述的设备，还包括多个多层快闪存储器单元。
22.如权利要求15所述的设备，所述控制逻辑和电压产生器中的至少一个还包括递增步进脉冲编程ISPP单元，其被布置用于使用ISPP将至少一个存储器单元编程。
23.如权利要求15所述的设备，其中，控制逻辑还被布置用于通过将通过电压施加到所有字线并且将电源电压施加到串选择线来使得能够通过单元。
24.如权利要求15所述的设备，其中，控制逻辑还被布置用于通过将编程电压施加到至少一条被选中的字线来使得单元能够被编程。
25.如权利要求15所述的方法，其中，控制逻辑还被布置用于通过将低电压或地电压施加到所有字线和串选择线来从编程恢复。
26.如权利要求15所述的设备，其中，控制逻辑还被布置用于通过读取被编程的单元来验证编程。
27.如权利要求15所述的设备，其中，控制逻辑还被布置用于紧接在执行验证读取操作之后执行位线设置操作。
28.一种快闪存储器系统，包括：
快闪存储器控制器；以及
连接到快闪存储器控制器的快闪存储器单元，该快闪存储器单元包括：电压产生器，被布置用于提供编程电压、读取电压、通过电压、以及通道预充电电压中的每一个；高电压开关，其连接到电压产生器，并且被布置用于可切换地提供所述编程电压、读取电压、通过电压、或通道预充电电压之一；以及控制逻辑，其连接到高电压开关，并且被布置用于同时执行位线设置操作和通道预充电操作，所述通道预充电操作包括控制高电压开关以便将通道预充电电压施加到所述设备的被选中的字线和未被选中的字线二者。
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