CN1497606A - 半导体存储器件 - Google Patents

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Abstract

一种双单元型半导体存储器件，其中的芯片面积可以被减小。在用于将数据作为互补信息存储在至少一对存储单元中的双单元型半导体存储器件中，存储单元按照位线被设置的间隔布置在多个字线上。至少存储了互补信息并且代表多个各自连接到一对位线上的区域的一对存储单元形成一个双单元。

Description

半导体存储器件
技术领域
本发明涉及一种半导体存储器件，更具体地，涉及用于将数据作为互补信息存储在一对存储单元中的双单元(twin cell)型半导体存储器件。
背景技术
随着例如便携式器件的电子器件的性能改善，近年来已经需要能够在其中实现低功耗、大容量和高集成度的高可靠性存储器。
动态随机存取存储器(DRAM)型的半导体存储器件中的存储单元具有简单结构。也就是说，它包括一个单元晶体管和一个电容器。所以，用DRAM型半导体存储器件能够容易地实现高集成度和大容量。因此，人们希望DRAM型的半导体存储器件会被更广泛的应用，并且希望它们的性能会进一步地改善。
另外，将数据作为对应于高电平(H电平)和低电平(L电平)的互补信息存储在一对存储单元中的双单元型DRAM已经被提出用来例如降低DRAM中的功耗(参考例如日本未审查专利公开No.2001-143463(段落序号[0026]-[0032]以及图1))。
图8(A)和图8(B)是示出传统的DRAM型半导体存储器件中的存储单元布置的简化示图。图8(A)是示出单一单元(single cell)的DARM型半导体存储器件中的存储单元布置的简化示图。图8(B)是示出双单元的DARM型半导体存储器件中的存储单元布置的简化示图。
在单一单元型半导体存储器件100和双单元型半导体存储器件101两者中，各包括一个单元晶体管和一个单元电容器(1T/1C结构)的存储单元MC都设置在位线BL1、/BL1、BL2、/BL2间隔一个地与字线WL相交的位置上。相同的单元阵列被用在半导体存储器件100和101中，所以单元以相同的方式布置。半导体存储器件100和101在如何连接位线BL1、/BL1、BL2、/BL2和读出放大器110、111上不同。在图8(A)所示的单一单元型半导体存储器件100中，位线BL1和/BL1成对并且被连接到读出放大器111上。类似地，位线BL2和/BL2成对并且被连接到读出放大器110上。另一方面，在图8(B)所示的双单元型半导体存储器件101中，位线BL2、BL1、/BL2和/BL1自上往下按照这样的顺序设置。位线BL1和/BL1成对并且被连接到读出放大器111上。位线BL2和/BL2成对并且被连接到读出放大器110上。
当字线WL被驱动时，在图8(A)和8(B)所示的每个区域E20、E21、E22和E23中保存的信息将被当作一块数据。也就是说，在图8(A)所示的区域E20中，连接着存储单元MC的位线BL1的电位和未连接存储单元MC的位线/BL1(其保存参考电位)的电位由读出放大器111进行比较，然后读取1位数据。类似地，在区域E21中，位线BL2和/BL2的电位由读出放大器110进行比较，然后读取一位数据。在图8(B)所示的区域E22中，连接到存储着互补信息的一对存储单元MC的栅极上的互补位线BL2和/BL2的电位由读出放大器110进行比较，然后读取一位数据。类似地，在区域E23中，互补位线BL1和/BL1的电位由读出放大器111进行比较，然后读取一位数据。
在图8(B)所示的双单元型半导体存储器件101中，只有读出放大器110被触发来从E22中读取数据。在这种情况下，不需要触发读出放大器111。另一方面，只有读出放大器111被触发来从区域E23中读取数据。不需要触发读出放大器110。而且，在读取的情况下，存储在一对存储单元MC中并对应于H和L电平的互补信息通过互补位线BL1和/BL1或者互补位线BL2和/BL2被读取。对比在其中对位线电位和参考电位进行比较的单一单元型半导体存储器件，这将为保存数据给出很大的余地。从而可以延长刷新周期，降低功耗。
在图8所示的半导体存储器件100和101中，有两种单元阵列的布局：单元电容器形成在位线下面的电容器在位线之下(CUB，capacitorunder bitline)的结构，以及单元电容器形成在位线上面的电容器在位线之上(COB，capacitor over bitline)的结构。
对于CUB结构，形成单元电容器的工序在形成位线的工序之前。另一方面，对于COB结构，形成位线的工序在形成单元电容器的工序之前。
图9(A)和图9(B)是示出具有CUB结构的传统半导体存储器件中的单元阵列布局图形的示图以及该半导体存储器件的截面示意图。图9(A)是示出具有CUB结构的半导体存储器件中的单元阵列布局图形的示图。图9(B)是沿图9(A)的线C-C’取得的局部横截面示图。
虽然图9(A)所示的布局图形可以用于图8(A)所示的单一单元型半导体存储器件100，也可以用于图8(B)所示的双单元型半导体存储器件101，但是现在将给出对双单元型半导体存储器件的描述。
在具有CUB结构的半导体存储器件101a的布局图形上，用虚线表示的位线图形BLp1、/BLp1、BLp2和/BLp2，和多个字线图形WLp像网格一样设置，衬底扩散层图形150p设置在与位线图形BLp1、/BLp1、BLp2和/BLp2相同的方向上，电容器图形151p和接触插头(contact plug)图形152p及153p被布置成对应于图8中所示的存储单元MC的区域。如图9(B)所示，使用该布局图形制造的半导体存储器件101a包括在衬底154中形成的扩散层150a和150b、在位线BL1、/BL1、BL2及/BL2之下形成的电容器151、用于连接扩散层150b和电容器151的接触插头152以及用于连接扩散层150a和位线BL1、/BL1、BL2或/BL2的接触插头153。因为有关制造的限制，各电容器151将被形成为与用来连接扩散层150a的接触插头153和下一个电容器151具有一定距离(在本例中，对应于一条字线的宽度)。图9(A)中的用短划线圈起的每个区域E25a、E25b、E26a和E26b对应于具有1T/1C结构的一个存储单元MC。区域E25a和E25b成对并形成一个双单元。类似地，区域E26a和E26b成对，并形成双单元。
假定衬底154是P型的，而且将起漏极或源极作用的扩散层150a和150b是n型的。那么，举例来说，将在字线WL之下形成氧化膜(没有示出)，而以这些字线WL作为栅极。从而，将形成n沟道金属氧化物半导体场效应晶体管(MOSFET)。
在上面的例子中，使用了堆叠式电容器来形成CUB结构。但是也可以使用沟槽式电容器来代替。使用沟槽式电容器的情况的描述将被省略。
图10(A)和图10(B)是示出具有COB结构的传统半导体存储器件中的单元阵列布局图形的示图以及该半导体存储器件的截面示意图。图10(A)是示出具有COB结构的半导体存储器件中的单元阵列布局图形的示图。图10(B)是沿图10(A)的线D-D’取得的局部横截面示图。
现在将给出具有COB结构的双单元型半导体存储器件的描述。这与具有CUB结构的半导体存储器件101a是相同的。
在具有COB结构的半导体存储器件101b的布局图形上，用虚线表示的位线图形BLp1、/BLp1、BLp2和/BLp2，和多个字线图形WLp像网格一样设置，衬底扩散层图形160p相对于位线图形BLp1、/BLp1、BLp2和/BLp2倾斜地设置，电容器图形161p和接触插头图形162p及163p被布置成对应于图8中所示的存储单元MC的区域。如图10(B)所示，使用该布局图形制造的半导体存储器件101b包括在衬底164中形成的扩散层160a和160b、在位线BL1、/BL1、BL2及/BL2之上形成的电容器161、用于连接扩散层160b和电容器161的接触插头162以及用于连接扩散层160a和位线BL1、/BL1、BL2或/BL2的接触插头163。因为结构上的限制，各电容器161将被形成为与下一个电容器161具有一定距离(在本例中，对应于一条字线的宽度)。图10(A)中的用短划线圈起的区域E27a和E27b成对，并形成双单元。类似地，图10(A)中的用短划线圈起的区域E28a和E28b成对，并形成双单元。
假定衬底164是P型的，而且将起漏极或源极作用的扩散层160a和160b是n型的。这与具有CUB结构的半导体存储器件101a是相同的。那么，举例来说，将在字线WL之下形成氧化膜(没有示出)，而以这些字线WL作为栅极。从而，将形成n沟道MOSFET。
此外，假定在图9和图10中最小制造尺寸是F(对应于字线WL的宽度和相邻字线之间的间隔)。那么，在CUB结构和COB结构中1T/1C都需要8F2的面积。
图11(A)和图11(B)是传统半导体存储器件的电路图。图11(A)是具有CUB结构的传统半导体存储器件的电路图。图11(B)是具有COB结构的传统半导体存储器件的电路图。
对于半导体存储器件101a和101b，图8中所示的各存储单元MC包括金属氧化物半导体(MOS)FET(单元晶体管)Tr和单元电容器C。单元晶体管Tr的一个输入输出端(源极或漏极)被连接到位线BL1、/BL1、BL2和/BL2中的一个上，单元晶体管Tr的另一个输入输出端被连接到单元电容器C的一端上，单元晶体管Tr的栅极被连接到字线WL上。单元电容器C另一端的电位等于单元极板电位(例如，在电源电位的L和H电平之间的电位)。用短划线圈起的每个区域E29、E30、E31和E32是由一对分别具有1T/1C结构的存储单元MC构成的双单元。
当字线WL被选中并且被驱动时，其栅极被连接到字线WL上的单元晶体管Tr导通，并且位线BL1、/BL1或者位线BL2、/BL2和单元电容器C被电连接。如图8所示，位线BL1和/BL1被连接到读出放大器111上，位线BL2和/BL2被连接到读出放大器110上。从而，互补数据被读取。
然而，如上所述，在传统的双单元型半导体存储器件101中采用了与在单一单元型半导体存储器件中使用的相同的单元阵列。因此，在单一单元型半导体存储器件中的典型单元面积是8F2，但是传统的双单元型半导体存储器件中的典型单元面积是16F2。也就是说，传统的双单元型半导体存储器件中的单元阵列的面积基本上是单一单元型半导体存储器件中的单元阵列面积的两倍。这导致半导体存储器件中芯片的总面积的增加。
另外，如果采用了类似图10中所示的布局，并且邻近扩散层160b的字线WL被驱动，则电容器161中的电荷会通过扩散层160b泄漏。这是例如DRAM的易失性存储器特有的一个问题。数据可能会被破坏，尤其当包括电容器161的存储单元MC处于备用状态并且上述下一个存储单元MC的字线WL被频繁触发时。
发明内容
本发明是在上述背景情况下作出的。本发明的一个目的是提供一种双单元型半导体存储器件，在其中芯片的总面积能够在不降低性能的情况被减小，或者同时提高其性能。
为了达到上述目的，提供了一种用于将数据作为互补信息存储在一对存储单元中的双单元型半导体存储器件。在这种半导体存储器件中，存储单元按照位线被设置的间隔布置在各字线上。
当结合了以示例方式说明本发明优选实施例的附图时，通过下面的描述，本发明上述以及其他目的、特征和优点将变得明显。
附图说明
图1是示出根据本发明第一个实施例的半导体存储器件中的单元布置的简化示图。
图2(A)和图2(B)是示出适于CUB结构的半导体存储器件的布局图形的示图以及该半导体存储器的截面示意图，图2(A)是示出具有CUB结构的半导体存储器件的布局图形的示图，图2(B)是沿图2(A)中的线A-A’取得的局部横截面示图。
图3(A)和图3(B)是示出适于COB结构的半导体存储器件的布局图形的示图以及该半导体存储器件的截面示意图，图3(A)是示出具有COB结构的半导体存储器件的布局图形的示图，图3(B)是沿图3(A)中的线B-B’取得的局部横截面示图。
图4是根据本发明第一个实施例的半导体存储器件的电路图。
图5(A)和图5(B)是为描述用于字线的分路(shunting)以减小字线的RC延迟的金属布线的示图，图5(A)是示出在其上设置了用于在具有CUB结构的半导体存储器件中使字线分路的金属布线的布局图形的示图，图5(B)是示出在其上设置了用于在具有COB结构的半导体存储器件中使字线分路的金属布线的布局图形的示图。
图6(A)和图6(B)是示出根据本发明第二个实施例的半导体存储器件的布局图形的示图，图6(A)是示出具有CUB结构的半导体存储器件的布局图形的示图，图6(B)是示出具有COB结构的半导体存储器件的布局图形的示图。
图7是根据本发明第二个实施例的半导体存储器件的电路图。
图8(A)和图8(B)是示出传统的DRAM型半导体存储器件中的存储单元布置的简化示图，图8(A)是示出单一单元的DARM型半导体存储器件中的存储单元布置的简化示图，图8(B)是示出双单元的DARM型半导体存储器件中的存储单元布置的简化示图。
图9(A)和图9(B)是示出具有CUB结构的传统半导体存储器件中的单元阵列布局图形的示图以及该半导体存储器件的横截面示意图，图9(A)是示出具有CUB结构的半导体存储器件中的单元阵列布局图形的示图，图9(B)是沿图9(A)的线C-C’取得的局部横截面示图。
图10(A)和图10(B)是示出具有COB结构的传统半导体存储器件中的单元阵列布局图形的示图以及该半导体存储器件的横截面示意图，图10(A)是示出具有COB结构的半导体存储器件中的单元阵列布局图形的示图，图10(B)是沿图10(A)的线D-D’取得的局部横截面示图。
图11(A)和图11(B)是传统半导体存储器件的电路图，图11(A)是具有CUB结构的传统半导体存储器件的电路图，图11(B)是具有COB结构的传统半导体存储器件的电路图。
具体实施方式
本发明的实施例将参考附图进行描述。
图1是示出根据本发明第一个实施例的半导体存储器件中的单元布置的简化示图。
在半导体存储器件1中，存储单元MC按照位线BL1、/BL1、BL2和/BL2被设置的间隔布置在各字线WLa和WLb上。位线BL1、/BL1、BL2和/BL2使用折叠位线方法(folded bit line method)布线，并连接到读出放大器10或11上。因为制造上的限制，每隔两条字线WLa和WLb设置一条不被驱动的字线(空字线)WLd。下面作为示例，将专门对于包括一个晶体管和一个电容器，即具有1T/1C结构的DRAM单元被用作存储单元MC的情况进行描述。
半导体存储器件1是双单元型的。区域E1和E2中的每个对应所存储的1位互补信息。为读取存储在区域E1中的互补信息，电压被施加在字线WLa上，连接到已经以H或L电平写入互补数据的存储单元MC的位线BL1和/BL1的电位变化由读出放大器10检测，然后数据被读取。为读取存储在区域E2中的互补信息，连接到已经写入互补数据的存储单元MC的位线BL2和/BL2的电位变化由读出放大器11检测，然后数据被读取。于是，如图1右侧的箭头所示，可以用两对位线在一条字线的方向上存储两块数据。如图1中间的箭头所示，因此在所示范围中可以用两对位线区域中的四条字线(两对字线WLa和WLb)和两条空字线WLd，即六条字线，存储八块数据。
固定电位被施加在空字线WLd上。该固定电位最好是用于复位字线的字线复位电位(不高于0伏的电位)或者任意内部电源电位(电源电位或者用于升高字线电位的电位)。
现在，将描述半导体存储器件1中的单元阵列的布局。有两种单元阵列的布局：其中单元电容器形成在位线下面的CUB结构和其中单元电容器形成在位线上面的COB结构。两种布局都将进行描述。
图2(A)和2(B)是示出适于CUB结构的半导体存储器件的布局图形的示图以及该半导体存储器的截面示意图。图2(A)是示出具有CUB结构的半导体存储器件的布局图形的示图。图2(B)是沿图2(A)中的线A-A’取得的局部横截面示图。
在具有CUB结构的半导体存储器件1a的布局图形上，用虚线表示的位线图形BLp1、/BLp1、BLp2和/BLp2，和字线图形Wlap、WLbp以及空字线图形WLdp像网格一样设置，衬底扩散层图形50p设置在与位线图形BLp1、/BLp1、BLp2和/BLp2相同的方向上，电容器图形51p和接触插头图形52p及53p被布置成对应于图1中所示的存储单元MC的区域。如图2(B)所示，使用该布局图形制造的半导体存储器件1a包括在衬底54中形成的扩散层50a和50b、在位线BL1、/BL1、BL2及/BL2之下形成的电容器51、用于连接扩散层50b和单元电容器51的接触插头52以及用于连接扩散层50a和位线BL1、/BL1、BL2或/BL2的接触插头53。因为制造上的限制，各单元电容器51将形成为与用来连接扩散层50a的接触插头53和下一个单元电容器51具有一定距离(在本例中，对应于一条字线的宽度)。
图2(A)中的用短划线圈起的区域E5和E6的每个都是一个包括两个存储单元MC并以H或L电平存储互补信息的双单元。这样，区域E5和E6分别对应于例如图1中的区域E1和E2。
衬底54是P型的，而且将起漏极或源极作用的扩散层50a和50b是n型的。举例来说，将在字线WLa之下形成氧化膜(没有示出)，而以该字线WLa作为栅极。从而，将形成n沟道MOSFET。
使用图1中所描述的折叠位线方法连接的位线BL1和/BL2或者BL2和/BL2中的至少一对形成在同一布线层中。
在上面的例子中，使用了堆叠式电容器作为单元电容器C来形成CUB结构。但是也可以使用沟槽式电容器来代替。
图3(A)和图3(B)是示出适于COB结构的半导体存储器件的布局图形的示图以及该半导体存储器件的截面示意图。图3(A)是示出具有COB结构的半导体存储器件的布局图形的示图。图3(B)是沿图3(A)中的线B-B’取得的局部横截面示图。
在具有COB结构的半导体存储器件1b的布局图形上，用虚线表示的位线图形BLp1、/BLp1、BLp2和/BLp2，和字线图形Wlap、WLbp以及空字线图形WLdp像网格一样设置，衬底扩散层图形60p相对于位线图形BLp1、/BLp1、BLp2和/BLp2倾斜地设置，电容器图形61p和接触插头图形62p及63p被布置成对应于图1中所示的存储单元MC的区域。如图3(B)所示，使用该布局图形制造的半导体存储器件1b包括在衬底64中形成的扩散层60a和60b、在位线BL1、/BL1、BL2及/BL2之上形成的电容器61、用于连接扩散层60b和单元电容器61的接触插头62以及用于连接扩散层60a和位线BL1、/BL1、BL2或/BL2的接触插头63。因为制造上的限制，各单元电容器61将形成为与用来连接扩散层60a的接触插头63和下一个单元电容器61具有一定距离(在本例中，对应于一条字线的宽度)。图3(A)中的用短划线圈起的区域E7和E8的每一个包括1T和1C的两个组合，并形成双单元。这样，区域E7和E8分别对应于例如图1中的区域E1和E2。
图3(B)示出将起漏极或源极作用的扩散层60a和60b是如何在衬底64中形成的。这与具有CUB结构的半导体存储器件1a是相同的。从而，将形成例如n沟道MOSFET。
如图2(A)和2(B)所示，对于CUB结构，采用了一种布局，在该布局中用于连接扩散层50a和位线BL1、/BL1、BL2或/BL2的接触插头53以及单元电容器51按照位线BL1、/BL1、BL2和/BL2被设置的间隔布置。类似地，如图3(A)和3(B)所示，对于COB结构，采用了一种布局，在该布局中用于连接扩散层60a和位线BL1、/BL1、BL2或/BL2的接触插头63以及单元电容器61按照位线BL1、/BL1、BL2和/BL2被设置的间隔布置。从而，可以实现图1中所描述的双单元型半导体存储器1，其中存储单元MC按照位线被设置的间隔布置。
然而对于CUB结构和COB结构两者，存储器开口部分的面积都可以缩小。因此，可以改变纵横比来得到理想的容量值或电路工艺或类似可以利用的方面。
图4是根据本发明第一个实施例的半导体存储器件的电路图。
该电路适用于图2(A)和2(B)中所示的CUB结构，也适用于图3(A)和3(B)中所示的COB结构。在半导体存储器件1中，图1中所示的存储单元MC包括单元晶体管Tr和单元电容器C。单元晶体管Tr的一个输入输出端(源极或漏极)被连接到位线BL1、/BL1、BL2和/BL2中的一个上，单元晶体管Tr的另一个输入输出端被连接到单元电容器C的一端上，单元晶体管Tr的栅极被连接到字线WLa或WLb上。单元电容器C另一端的电位等于单元极板电位(例如，在电源电位的L和H电平之间的电位)。单元晶体管Tr不连接到空字线WLd上。图4中用短划线圈起的每个区域E9和E10都包括两个存储单元MC(每个存储单元MC包括1T/1C)。也就是说，每个区域E9和E10形成一个双单元。区域E9和E10分别对应于，例如，图1中的区域E1和E2。
当字线WLa被选中并且被驱动时，其栅极被连接到字线WLa上的单元晶体管Tr导通，并且位线BL1、/BL1、BL2、/BL2和单元电容器C被电连接。如图1所示，位线BL1和/BL1被连接到同一读出放大器10上，位线BL2和/BL2被连接到同一读出放大器11上。从而，读出放大器10和11读取互补信息。
传统上，如图8(B)所示，为了用两对位线保存八块数据需要八条字线WL。然而对于根据本发明第一个实施例的半导体存储器件1，可以用两条字线WLa、两条字线WLb和两条字线WLd，即总共六条字线，保存八块数据。换言之，位线方向上的芯片面积可以比传统的双单元型半导体存储器件101减少四分之一。
通过将空字线WLd固定在字线复位电位或任意内部电源电位，可以抑制字线之间的耦合噪声、从场效应晶体管的泄漏等等。另外，通过这样做，字线WLd和衬底之间的电容可以用于稳定电源，从而抑制噪声。
此外，假定所用的位线的对数相同，在图1所示的根据本发明第一个实施例的半导体存储器件1中，可以通过驱动一条字线而访问的数据量是图8中所示的传统半导体存储器件101的两倍。这意味着通过驱动与传统的半导体存储器件101中的字线长度相同的字线可以访问的数据量将会加倍。换言之，相比于传统的半导体存储器件101，被驱动来访问一定数量数据的字线的长度将减半。所以，在分级字线设计的情况下，子字解码器(没有示出)的数量可以减半。这减小了芯片的总面积。
另外，通过每隔两条字线WLa和WLb设置一条空字线WLd可以以字线WLa和WLb之间间隔的1.5倍间隔形成用于使WLa和WLb分路的金属布线。
图5(A)和5(B)是描述字线分路的示图。图5(A)是示出在其上设置了用于在具有CUB结构的半导体存储器件中使字线分路的金属布线的布局图形的示图。图5(B)是示出在其上设置了用于在具有COB结构的半导体存储器件中使字线分路的金属布线的布局图形的示图。
在图5(A)中，用于为字线加衬(line)的金属布线图形70p和71p被设置在图2(A)中所示的根据本发明第一个实施例的半导体存储器件1a的布局图形上与单元晶体管Tr相连的字线图形WLap和WLbp之上。类似地，在图5(B)中，用于使字线分路的金属布线图形70p和71p被设置在图3(A)中所示的根据本发明第一个实施例的半导体存储器件1b的布局图形上与单元晶体管Tr相连的字线图形WLap和WLbp之上。
图9(B)中所示的传统半导体存储器件101a或图10(B)中所示的传统半导体存储器件101b的字线图形WLp之间的间隔太窄。而且，难以处理金属材料。因此，难以使用按照金属布线图形70p或71p形成的金属布线为字线加衬。然而，对于根据本发明第一个实施例的半导体存储器件1a或1b，每隔两条字线图形WLap和WLbp有一条空字线WLdp，于是字线图形之间的平均的线和间隔比传统的宽。因此，应当以字线图形WLap和WLbp之间间隔的1.5倍的间隔形成金属布线图形70p和71p。这使得通过金属布线使字线分路成为可能。因此，不需要采用分级字线设计作为手段来减少字线的电阻，而芯片的面积将会减小。
现在将描述本发明的第二个实施例。
图6(A)和图6(B)是示出根据本发明第二个实施例的半导体存储器件的布局图形的示图。图6(A)是示出具有CUB结构的半导体存储器件的布局图形的示图。图6(B)是示出具有COB结构的半导体存储器件的布局图形的示图。
对应于布局图形的根据本发明第二个实施例的半导体存储器件80a和80b横截面示图分别和根据本发明第一个实施例的半导体存储器件1a和1b的大致相同，因此它们将被省略。
图6(A)对应于示出根据本发明第一个实施例的半导体存储器件1a的布局图形的图2(A)。图6(B)对应于示出根据本发明第一个实施例的半导体存储器件1b的布局图形的图3(A)。相同的部分以相同的符号表示，它们的描述将被省略。
根据本发明第二个实施例的半导体存储器件80a和80b分别与根据本发明第一个实施例的半导体存储器件1a和1b不同之处仅在于字线图形WLdp被去除了。然而，因为制造上的限制，所以提供了一定的间隔(在这个示例中，相当于一条字线的宽度)。
半导体存储器件80a和80b在操作和功能上分别与根据本发明第一个实施例的半导体存储器件1a和1b相同。举例来说，半导体存储器件80a和1a哪个将被选择取决于在制造工艺中形成元件或者接触孔的容易程度。
图7是根据本发明第二个实施例的半导体存储器件的电路图。
根据本发明第二个实施例的半导体存储器件80的电路图与图4中所示的根据本发明第一个实施例的半导体存储器件1的电路图不同之处仅在于没有设置字线WLd。
对于根据本发明第二个实施例的半导体存储器件80，字线WLa和WLb也可以通过金属布线分路。
结合作为示例的具有1T/1C结构的DRAM被用作存储单元MC的情况给出了上面的描述。然而，在其中通过利用互补单元存储数据的其他种类的器件，例如铁电随机存取存储器(FeRAM)或者磁随机存取存储器(MRAM)，也可以用作存储单元MC。
另外，本发明不限于上述实施例。因为有各种制造方法和设计标准，所以其他实施例也可能存在。
如前文所述，在本发明中，存储单元在各个字线上按照位线被设置的间隔布置。因而，芯片面积的效率相对于传统的芯片能够被提高。因此，双单元型半导体存储器件中的芯片的面积可以被减小。此外，不仅能够实现阵列尺寸的缩减，而且还能够实现操作速度或可靠性的提高。
上述仅被视为是本发明的原理的说明。此外，因为本领域技术人员可以很容易地想到多种修改和变化，所以本发明不应被限制在所示和所描述的确切的结构和应用中，并且据此，所有适当的修改和等同物都可以被认为是落入在所附权利要求及其等同物中的本发明的范围之内。

Claims (14)

1.一种用于将数据作为互补信息存储在一对存储单元中的双单元型半导体存储器件，其中，存储单元按照位线被设置的间隔布置在各个字线上。
2.如权利要求1所述的半导体存储器件，其中，所述每个存储单元包括一个晶体管和一个存储元件。
3.如权利要求1所述的半导体存储器件，其中，所述位线布置成折叠位线。
4.如权利要求1所述的半导体存储器件，其中，用于连接所述位线和扩散层的触头按照位线被设置的间隔沿字线布置。
5.如权利要求1所述的半导体存储器件，其中，每隔两条字线设置了一条不被驱动的字线。
6.如权利要求5所述的半导体存储器件，其中，固定电位被施加于所述不被驱动的字线上。
7.如权利要求6所述的半导体存储器件，其中，所述固定电位是用于复位字线的字线复位电位。
8.如权利要求6所述的半导体存储器件，其中，所述固定电位是集成电路中使用的电源电位。
9.如权利要求1所述的半导体存储器件，其中，每隔两条字线空出一条字线。
10.如权利要求1所述的半导体存储器件，其中，所述字线通过金属布线被分路。
11.如权利要求10所述的半导体存储器件，其中，所述金属布线按照不宽于字线之间间隔的1.5倍的间隔形成。
12.如权利要求1所述的半导体存储器件，其中，形成了电容器在位线之上的结构。
13.如权利要求1所述的半导体存储器件，其中，形成了电容器在位线之下的结构。
14.如权利要求3所述的半导体存储器件，其中，布置成折叠位线的位线对在同一布线层中形成。
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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101174631B (zh) * 2006-11-03 2010-06-30 北京芯技佳易微电子科技有限公司 一种互补动态存储器的结构
CN1917079B (zh) * 2005-08-11 2011-01-12 三星电子株式会社 非混合型存储器控制器和混合型存储器间的封装电路和方法
CN102272918A (zh) * 2009-11-09 2011-12-07 松下电器产业株式会社 半导体存储装置
CN103187090A (zh) * 2013-03-19 2013-07-03 西安华芯半导体有限公司 一种存储阵列及存储器
CN105474324A (zh) * 2013-08-15 2016-04-06 瑞萨电子株式会社 半导体装置
WO2016041406A3 (zh) * 2014-09-19 2016-06-16 苏州锋驰微电子有限公司 可以查空的双单元结构的otp或mtp存储模块

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4558557B2 (ja) * 2005-03-31 2010-10-06 富士通セミコンダクター株式会社 不揮発性半導体記憶装置
JP4906278B2 (ja) 2005-06-06 2012-03-28 エルピーダメモリ株式会社 半導体装置の製造方法
JP2007109272A (ja) * 2005-10-11 2007-04-26 Elpida Memory Inc 半導体記憶装置
KR100885717B1 (ko) 2006-11-24 2009-02-27 삼성전자주식회사 커패시터가 없는 동적 메모리 셀을 구비한 반도체 메모리장치 및 이 장치의 동작 방법
JP5159477B2 (ja) * 2008-07-08 2013-03-06 株式会社東芝 不揮発性半導体記憶装置およびその消去検証方法
JP2011066062A (ja) 2009-09-15 2011-03-31 Toshiba Corp 半導体記憶装置
TWI564890B (zh) * 2011-01-26 2017-01-01 半導體能源研究所股份有限公司 記憶體裝置及半導體裝置
US8519462B2 (en) * 2011-06-27 2013-08-27 Intel Corporation 6F2 DRAM cell
US10013521B2 (en) * 2015-11-13 2018-07-03 International Business Machines Corporation Layouting of interconnect lines in integrated circuits

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07114258B2 (ja) * 1989-09-13 1995-12-06 東芝マイクロエレクトロニクス株式会社 半導体メモリ
JP3397499B2 (ja) * 1994-12-12 2003-04-14 株式会社東芝 半導体記憶装置
JP4356804B2 (ja) * 1998-08-06 2009-11-04 富士通マイクロエレクトロニクス株式会社 半導体装置
JP4754050B2 (ja) 1999-08-31 2011-08-24 富士通セミコンダクター株式会社 １対のセルにデータを記憶するｄｒａｍ
JP3902369B2 (ja) * 1999-12-27 2007-04-04 エルピーダメモリ株式会社 半導体集積回路装置の製造方法
JP2003092364A (ja) * 2001-05-21 2003-03-28 Mitsubishi Electric Corp 半導体記憶装置
JP2003110033A (ja) * 2001-07-24 2003-04-11 Mitsubishi Electric Corp 半導体記憶装置

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1917079B (zh) * 2005-08-11 2011-01-12 三星电子株式会社 非混合型存储器控制器和混合型存储器间的封装电路和方法
CN101174631B (zh) * 2006-11-03 2010-06-30 北京芯技佳易微电子科技有限公司 一种互补动态存储器的结构
CN102272918A (zh) * 2009-11-09 2011-12-07 松下电器产业株式会社 半导体存储装置
CN102272918B (zh) * 2009-11-09 2014-09-03 松下电器产业株式会社 半导体存储装置
CN103187090A (zh) * 2013-03-19 2013-07-03 西安华芯半导体有限公司 一种存储阵列及存储器
CN105474324A (zh) * 2013-08-15 2016-04-06 瑞萨电子株式会社 半导体装置
WO2016041406A3 (zh) * 2014-09-19 2016-06-16 苏州锋驰微电子有限公司 可以查空的双单元结构的otp或mtp存储模块

Also Published As

Publication number Publication date
US7005693B2 (en) 2006-02-28
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