JP4865537B2 - 差動デュアル・フローティング・ゲート回路及びプログラミング方法 - Google Patents
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- a)プログラム電極Eprと、前記プログラム電極Eprと電荷を蓄積する第1のフローティングゲートfgrとの間に形成され、前記プログラム電極Eprから前記第1のフローティングゲートfgrに電子をトンネルさせて前記第1のフローティングゲートfgrの電荷レベルを修正するプログラム・トンネル素子Tpr、及び
消去電極Eerと、前記消去電極Eerと前記第1のフローティングゲートfgrとの間に形成され、前記第1のフローティングゲートfgrから前記消去電極Eerに電子をトンネルさせることによって前記第1のフローティングゲートfgrの電荷レベルを修正する消去トンネル素子Ter、及び
前記第1のフローティングゲートfgrと入力設定電圧Vsetとの間に容量結合され、前記第1のフローティングゲートfgr上の電荷レベルを修正するステアリングキャパシタCfgrとを含み、
設定モードの間に、前記消去電極Eerと前記プログラム電極Epr間の電圧差の関数として、前記第1のフローティングゲートfgrの電圧Vfgrを設定する回路410、及び
b)プログラム電極Ep1と、前記プログラム電極Ep1と電荷を蓄積する第2のフローティングゲートfg1との間に形成され、前記プログラム電極Ep1から前記第2のフローティングゲートfg1に電子をトンネルさせて前記第2のフローティングゲートfg1の電荷レベルを修正するプログラム・トンネル素子Tp1、及び
消去電極Ee1と、前記消去電極Ee1と前記第2のフローティングゲートfg1との間に形成され、前記第2のフローティングゲートfg1から前記消去電極Ee1に電子をトンネルさせることによって前記第2のフローティングゲートfg1の電荷レベルを修正する消去トンネル素子Te1、及び
前記第2のフローティングゲートfg1と接地との間に容量結合されたステアリングキャパシタCfg1とを含み、
前記設定モードの間に、前記消去電極Ee1と前記プログラム電極Ep1間の電圧差の関数として、前記第2のフローティングゲートfg1の電圧Vfg1を設定する回路420、及び
c)前記第1のフローティングゲートfgrをゲートとするトランジスタT8と、前記第2のフローティングゲートfg1をゲートとするトランジスタT9とを含み、前記設定モードの間に、前記第1のフローティングゲートfgrの電圧Vfgrと、前記第2のフローティングゲートfg1の電圧Vfg1とを比較し、その差の関数である出力基準電圧Voutを生成する回路430、及び
d)前記設定モードの間に、前記回路410の前記消去電極Eerと前記プログラム電極Epr間の電圧差の関数として設定される前記第1のフローティングゲートfgrの電圧Vfgrを修正するため、前記回路430により生成された前記出力基準電圧Voutの値の関数を、前記回路410の前記消去電極Eerの電圧にフィードバックするフィードバック・ループ回路
を備えることを特徴とするフローティングゲート回路40。 - 前記出力基準電圧Voutを生成する回路430が、差動増幅器432及び利得段434を含み、
前記差動増幅器432は、前記第1のフローティングゲートfgrがゲートであるトランジスタT8及び第2のフローティングゲートfg1がゲートであるトランジスタT9に加え、さらにトランジスタT10、トランジスタT11、電圧電源Vcc及び電流電源Itrを含み、前記トランジスタT8とT9のソース、前記トランジスタT8とT10のドレイン、前記トランジスタT9とT11のドレイン、前記トランジスタT10とT11のゲート及びソースがそれぞれ結合され、前記トランジスタT10とT11のゲートは前記トランジスタT10のドレインに結合され、前記電圧電源Vccは前記トランジスタT10とT11のソース間に結合され、前記電流電源Itrは前記トランジスタT8とT9のソースと接地との間に結合され、
前記利得段434は、トランジスタT12と、補償キャパシタC3と、電流電源Igrとを含み、前記トランジスタT12のゲートは前記トランジスタT9とT11のドレイン間に、前記トランジスタT12のソースは前記トランジスタT10とT11のソース及び前記電圧電源Vcc間にそれぞれ結合され、前記電流電源Igrは前記トランジスタT12のドレイン及び前記補償キャパシタC3と接地との間に結合され、前記補償キャパシタC3は、前記トランジスタT12のゲートとドレインとの間に結合されてなり、
前記設定モードの間に、前記差動増幅器432及び前記前記利得段434を含む前記回路430によって、前記第1のフローティングゲートfgrの電圧Vfgrと、前記第2のフローティングゲートfg1の電圧Vfg1とを比較し、その差の関数である出力基準電圧Voutを生成することを特徴とする、請求項1に記載のフローティングゲート回路40。 - 前記フィードバック・ループ回路が、前記回路430より出力された前記出力基準電圧Voutの値をレベルシフトするトンネル素子TF1と、ソースが前記トンネル素子TF1に結合され、かつドレインとゲートが結合されてなるトランジスタT14と、ゲートが前記トランジスタT14のドレイン及びゲートに結合され、かつソースが前記回路410の前記消去電極Eerに結合されてなるトランジスタT13と、を含むことを特徴とする請求項1または2に記載のフローティングゲート回路40。
- 前記トランジスタT13のゲートと、前記トランジスタT14のドレイン及びゲートの接続点と、高圧電源HV+との間に結合され、前記設定モードの開始時に、前記トンネル素子TF1を通るトンネル電流を提供する電流電源I2rと、前記電流電源I2r及び前記トランジスタT13のドレインに結合され、前記設定モードの開始時に前記電流電源I2rをバイアスする前記高圧電源HV+と、前記回路410の前記プログラム電極Epr及び前記回路420の前記プログラム電極Ep1と接地との間に結合され、前記設定モードの開始時に、前記回路410の前記プログラム・トンネル素子Tpr及び前記回路420の前記プログラム・トンネル素子Tp1のトンネル電流を制御する電流電源Iprと、前記回路410の前記プログラム電極Epr及び前記回路420の前記プログラム電極Ep1と接地との間に結合され、前記設定モードの終了時に、前記回路410の前記プログラム・トンネル素子Tpr及び前記回路420の前記プログラム・トンネル素子Tp1のトンネル電流の放電を制御するキャパシタCprと、をさらに備えることを特徴とする、請求項3に記載のフローティングゲート回路40。
- ソースが前記回路420の前記消去電極Ee1に結合され、ドレインが前記高圧電源HV+に結合されたトランジスタT15をさらに含むことを特徴とする請求項4に記載のフローティングゲート回路40。
- e)プログラム電極Ep0と、電荷を蓄積する第1のフローティングゲートfg0と前記プログラム電極Ep0間に形成され、前記プログラム電極Ep0から前記第1のフローティングゲートfg0に電子をトンネルさせることによって前記第1のフローティングゲートfg0の電荷レベルを修正するプログラム・トンネル素子Tp0、及び
消去電極Ee0と、前記第1のフローティングゲートfg0と前記消去電極Ee0間に形成され、前記第1のフローティングゲートfg0から前記消去電極Ee0に電子をトンネルさせることによって前記第1のフローティングゲートfg0の電荷レベルを修正する消去トンネル素子Te0、及び
前記第1のフローティングゲートfg0と接地との間に容量結合され、前記第1のフローティングゲートfg0上の電荷レベルを修正するステアリングキャパシタC1とを含み、
設定モードの間に、前記消去電極Ee0と前記プログラム電極Ep0間の電圧差の関数として、前記第1のフローティングゲートfg0の電圧Vfg0を設定する回路310、及び
f)前記第1のフローティングゲートfg0をゲートとするトランジスタT1と、ゲートが入力設定電圧Vsetに結合されたトランジスタT2とを含み、前記設定モードの間に、前記第1のフローティングゲートfg0の電圧Vfg0と、前記入力設定電圧Vsetとを比較し、その差の関数である出力基準電圧Voutを生成する回路320、及び
g)前記設定モードの間に、前記回路310の前記消去電極Ee0と前記プログラム電極Ep0間の電圧差の関数として設定される前記第1のフローティングゲートfg0の電圧Vfg0を修正するため、前記回路320により生成された出力基準電圧Voutの値の関数を前記回路310の前記消去電極Ee0の電圧にフィードバックするフィードバック・ループ回路
を備えることを特徴とするフローティングゲート回路30。 - 前記フィードバック・ループ回路が、前記回路320より出力された出力基準電圧Voutの値をレベルシフトするトンネル素子TF0と、ソースが前記トンネル素子TF0に結合され、かつドレインとゲートが結合されてなるトランジスタT7と、ゲートが前記トランジスタT7のドレイン及びゲートに結合され、かつソースが前記回路310の前記消去電極Ee0に結合されてなるトランジスタT6と、を含むことを特徴とする請求項6に記載のフローティングゲート回路30。
- 前記トランジスタT6のゲートと、前記トランジスタT7のドレイン及びゲートの間の接続点と、高圧電源HV+との間に結合され、前記設定モードの開始時に、前記トンネル素子TF0を通るトンネル電流を提供する電流電源I2と、前記電流電源I2及び前記トランジスタT6のドレインに結合され、前記設定モードの開始時に前記電流電源I2をバイアスする高圧電源HV+と、前記回路310の前記プログラム電極Ep0と接地との間に結合され、前記設定モードの開始時に、前記回路310の前記プログラム・トンネル素子Tp0のトンネル電流を制御する電流電源Ip0と、その一端が前記回路310の前記プログラム電極Ep0及び電流電源Ip0の間に結合され、かつその他端が前記電流電源Ip0と接地との間に結合されてなり、前記設定モードの終了時に、前記回路310の前記プログラム・トンネル素子Tp0のトンネル電流の放電を制御するキャパシタCp0と、をさらに備えることを特徴とする、請求項7に記載のフローティングゲート回路30。
- 請求項5に記載のフローティングゲート回路40と、請求項8に記載のフローティングゲート回路30とを含み、請求項5に記載のフローティングゲート回路40における前記トランジスタT15のゲートが、請求項8に記載のフローティングゲート回路30における前記トランジスタT6のゲートと、前記トランジスタT7のドレイン及びゲートと、前記電流電源I2との接続点に結合されてなることを特徴とするフローティングゲート回路。
- 請求項1〜5のいずれかに記載のフローティングゲート回路40において、前記フローティングゲート回路40を起動するステップと、
前記第1のフローティングゲートfgrの電圧Vfgrが、前記回路410における前記プログラム電極Eprと前記消去電極Eerの電圧の値の中間となるように、さらに前記第2のフローティングゲートfg1の電圧Vfg1が、前記回路420における前記プログラム電極Ep1と前記消去電極Ee1の電圧の値の中間となるように、前記消去トンネル素子Terと前記プログラム・トンネル素子Tpr、及び前記消去トンネル素子Te1と前記プログラム・トンネル素子Tp1をデュアル導電モードで動作させるステップと、
前記デュアル導電モードにより設定された前記第1のフローティングゲートfgrの電圧Vfgrと前記第2のフローティングゲートfg1の電圧Vfg1とを比較し、その差の関数である出力基準電圧Voutを前記回路430において生成するステップと、
前記回路430により生成された前記出力基準電圧Voutの値に応じて前記回路410における消去トンネル電極Eerとプログラム電極Epr間の電圧差を修正することで、前記第1のフローティングゲートfgrと前記第2のフローティングゲートfg1との電圧差が、前記設定モードの終了時に前記入力設定電圧Vsetの所定の関数となるよう前記第1のフローティングゲートfgrの電圧Vfgrを修正するステップと、
を実行し、前記フローティングゲート回路40を安定化させることを特徴とする、フローティングゲート回路40の設定方法。 - 請求項6〜8のいずれかに記載のフローティングゲート回路30において、
前記フローティングゲート回路30を起動し、前記入力設定電圧Vsetを受け取るステップと、
前記第1のフローティングゲートfg0の電圧Vfg0が、前記回路310における前記プログラム電極Ep0と前記消去電極Ee0の電圧の値の中間となるように、前記消去トンネル素子Te0と前記プログラム・トンネル素子Tp0をデュアル導電モードで動作させるステップと、
前記デュアル導電モードにより設定された前記第1のフローティングゲートfg0の電圧Vfg0と前記入力設定電圧Vsetとを比較し、その差の関数である出力基準電圧Voutを前記回路320において生成するステップと、
前記回路320により生成された前記出力基準電圧Voutの値に応じて前記回路310における前記消去電極Ee0と前記プログラム電極Ep0間の電圧差を修正することにより、前記第1のフローティングゲートfg0と前記入力設定電圧Vsetとがほぼ等しい定常状態になるよう前記第1のフローティングゲートfgrの電圧Vfg0を修正するステップと、
を実行し、前記フローティングゲート回路30を安定化させることを特徴とする、フローティングゲート回路30の設定方法。 - 請求項9に記載のフローティングゲート回路において、請求項11に記載された第1のフローティングゲートfg0の電圧Vfg0の設定方法をフローティングゲート回路30に実行し、かつ請求項10に記載された第1のフローティングゲートfgrの電圧Vfgrの設定方法をフローティングゲート回路40に実行し、前記フローティングゲート回路30における前記第1のフローティングゲートfg0の電圧Vfg0と、前記フローティングゲート回路40における前記第1のフローティングゲートfgrの電圧Vfgrとをともに修正することを特徴とする、請求項9に記載のフローティングゲート回路の設定方法。
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