JP2006520943A - 差動デュアル・フローティング・ゲート回路及びプログラミング方法 - Google Patents
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Description
Claims (39)
- a)電荷を蓄積する第1のフローティング・ゲートと、
b)入力設定電圧の関数に従って前記第1のフローティング・ゲートの電荷レベルを制御し、前記第1のフローティング・ゲートに結合された第1のステアリング・キャパシタであって、設定モードの間、前記入力設定電圧は前記第1のフローティング・ゲートに前記第1のステアリング・キャパシタを介して結合され、
c)電荷を蓄積する第2のフローティング・ゲートと、
d)前記設定モードの間、前記第2のフローティング・ゲートの電荷レベルを制御する前記第2のフローティング・ゲートに結合された第1の回路と、及び
e)設定モードの終了時に、前記第1及び第2のフローティング・ゲート間の電荷レベルの差が前記入力設定電圧の所定の関数となるように、第1のフローティング・ゲートの電圧が前記第2のフローティング・ゲートの電圧の所定の関数となるまで、前記設定モードの間、前記第1のフローティング・ゲートの電荷レベルを修正する、第1のフローティング・ゲートと前記第2のフローティング・ゲートの間に結合されたフィードバック回路とからなることを特徴とするフローティング・ゲート回路。 - 前記フローティング・ゲート回路は、前記第1のフローティング・ゲートの電圧が前記第2のフローティング・ゲートの電圧にほぼ等しい状態に達することを特徴とする請求項1記載のフローティング・ゲート回路。
- 前記第1の回路は、
第1及び第2のトンネル電極間の電圧差の関数に従って、前記第2のフローティング・ゲートの電荷レベルを修正するために、前記第2のフローティング・ゲートに対して及び前記第2のフローティング・ゲートから電子をトンネルさせる、前記第2のフローティング・ゲートと第1のトンネル電極の間に形成された第1のトンネル素子、及び前記第2のフローティング・ゲートと第2のトンネル電極の間に形成された第2のトンネル素子と、
前記設定モードの間、前記第1のトンネル電極で第1の電圧を生成する前記第1のトンネル電極に結合された第2の回路と、及び
前記設定モードの間、前記第2のトンネル電極で第1の電流を生成する前記第2のトンネル電極に結合された第3の回路からなることを特徴とする請求項1記載のフローティング・ゲート回路。 - 前記第2のフローティング・ゲートが安定した接地基準に容量結合されることを特徴とする請求項3記載のフローティング・ゲート回路。
- 前記第3の回路は、所定の電圧を有し前記第1の電圧を生成する第3のフローティング・ゲートを含むことを特徴とする請求項3記載のフローティング・ゲート回路。
- 前記フローティング・ゲート回路は、前記設定モードの間、前記第1、第2、及び第3のフローティング・ゲートの電圧がほぼ等しい状態に達することを特徴とする請求項5記載のフローティング・ゲート回路。
- 前記第3の回路は、前記第2のトンネル電極とグランドの間に結合される電流電源を備えることを特徴とする請求項3記載のフローティング・ゲート回路。
- 前記電流電源は充電ポンプであることを特徴とする請求項7記載のフローティング・ゲート回路。
- 第1及び第2のトンネル電極間の電圧差の関数に従って、前記第2のフローティング・ゲートの電荷レベルを修正するために、前記第2のフローティング・ゲートに対して及び前記第2のフローティング・ゲートから電子をトンネルさせる前記第2のフローティング・ゲートと第1のトンネル電極の間に形成された第1のトンネル素子、及び前記第2のフローティング・ゲートと第2のトンネル電極の間に形成された第2のトンネル素子であって、前記第2のトンネル素子は更に前記フィードバック回路に含まれ、
前記設定モードの間、前記第1のトンネル電極で第1の電圧を生成する前記第1のトンネル電極に結合された第2の回路と、及び
前記設定モードの間、前記第2のトンネル電極で第1の電流を生成する前記第2のトンネル電極に結合された第3の回路からなることを特徴とする請求項1記載のフローティング・ゲート回路。 - 前記第2の回路は、前記第1のトンネル電極と高電圧電源の間に結合された第1の電圧電源からなり、及び
前記第2の回路は、前記第2のトンネル電極とグランドの間に結合された第1の電流電源からなることを特徴とする請求項9記載のフローティング・ゲート回路。 - 前記第1のトンネル素子は消去トンネル素子であることを特徴とする請求項9記載のフローティング・ゲート回路。
- 前記第2のトンネル素子はプログラム・トンネル素子であることを特徴とする請求項9記載のフローティング・ゲート回路。
- 前記フィードバック回路は、
第1、第2、第3及び第4のトランジスタからなる差動段であって、前記トランジスタのそれぞれがゲート、及び第1及び第2の端子を有し、前記第1のフローティング・ゲートは前記第1のトランジスタのゲートであり、前記第2のフローティング・ゲートは前記第2のトランジスタのゲートであり、前記第1及び第2のトランジスタの第1の端子は互いに結合され、前記第1及び第3のトランジスタの第2の端子は互いに結合され更に前記第3及び第4のトランジスタのゲートと結合され、前記第2及び第4のトランジスタの第2の端子は互いに結合され、及び前記第3及び第4のトランジスタの第1の端子は互いに結合されている差動段と、及び
ゲート、第1及び第2の端子、利得段電流電源、及び補償キャパシタを有する第5のトランジスタからなる利得段であって、前記第5のトランジスタのゲートは前記第2及び第4のトランジスタの第2の端子に結合され、前記第5のトランジスタの第1の端子は前記第3及び第4のトランジスタの第1の端子に結合され、前記補償キャパシタは前記第5のトランジスタのゲートと第2の端子の間に結合され、及び前記第5のトランジスタの第2の端子は前記利得段電流電源と前記第2の回路に結合されている利得段からなることを特徴とする請求項9記載のフローティング・ゲート回路。 - 前記第1及び第2のトランジスタはNMOSトランジスタであり、前記第3及び第4のトランジスタはPMOSトランジスタであり、前記第5のトランジスタはPMOSプルアップ・トランジスタであり、前記電流電源はプルダウン負荷であることを特徴とする請求項13記載のフローティング・ゲート回路。
- 前記第1及び第2のトランジスタはPMOSトランジスタであり、前記第3及び第4のトランジスタはNMOSトランジスタであり、前記第5のトランジスタはNMOSプルダウン・トランジスタであり、前記電流電源はプルアップ負荷であることを特徴とする請求項13記載のフローティング・ゲート回路。
- 前記フローティング・ゲート回路はCMOS処理技術を使用して製造されることを特徴とする請求項1記載のフローティング・ゲート回路。
- 前記設定モードの間、前記入力設定電圧を前記第1のステアリング・キャパシタに結合させる、前記第1のステアリング・キャパシタ及び前記フィードバック回路に結合された第2の回路を更に有し、前記第2の回路は更に、読出しモードの間、前記第1のフローティング・ゲートと前記第2の回路の間にフィードバック・ループを作成し、前記フィードバック・ループは、前記第1のステアリング・キャパシタを含み、前記読出しモードの間、前記フィードバック・ループは、前記入力設定電圧の所定の関数である基準電圧が生成される状態に前記フローティング・ゲート回路が達するようにすることを特徴とする請求項1記載のフローティング・ゲート回路。
- 前記基準電圧は前記入力設定電圧にほぼ等しいことを特徴とする請求項17記載のフローティング・ゲート回路。
- 前記基準電圧は前記入力設定電圧の値から10mV以内にあることを特徴とする請求項17記載のフローティング・ゲート回路。
- 前記基準電圧は前記入力設定電圧の値から2mV以内にあることを特徴とうする請求項17記載のフローティング・ゲート回路。
- 前記第2の回路は、前記第1のステアリング・キャパシタと前記入力設定電圧を受け取るための入力端子の間に結合された第1のスイッチを有し、前記第3の回路は更に、前記第1のステアリング・キャパシタと前記第2の回路の間に結合された第2のスイッチを有し、前記設定モードの間は、前記第1のスイッチはオン状態にされ前記第2のスイッチはオフ状態にされ、前記読出しモードの間は、前記第1のスイッチはオフ状態にされ、前記第2のスイッチはオン状態にされることを特徴とする請求項17記載のフローティング・ゲート回路。
- a)電荷を蓄積する第1のフローティング・ゲートと、
b)設定モードの間、入力設定電圧の関数に従って前記第1のフローティング・ゲートの電荷レベルを制御する、前記第1のフローティング・ゲートに結合された第1のステアリング・キャパシタと、
c)電荷を蓄積する第2のフローティング・ゲートと、
d)前記設定モードの間、前記第2のフローティング・ゲートの電荷レベルを制御する、前記第2のフローティング・ゲートに結合された第1の回路と、
e)第1のフローティング・ゲートと前記第2のフローティング・ゲートの間に結合されたフィードバック回路とからなり、
前記フィードバック回路は、
第1、第2、第3及び第4のトランジスタからなる差動段であって、前記トランジスタのそれぞれがゲート、及び第1及び第2の端子を有し、前記第1のフローティング・ゲートは前記第1のトランジスタのゲートであり、前記第2のフローティング・ゲートは前記第2のトランジスタのゲートであり、前記第1及び第2のトランジスタの第1の端子は互いに結合され、前記第1及び第3のトランジスタの第2の端子は互いに結合され更に前記第3及び第4のトランジスタのゲートと結合され、前記第2及び第4のトランジスタの第2の端子は互いに結合され、及び前記第3及び第4のトランジスタの第1の端子は互いに結合されている差動段と、及び
ゲート、第1及び第2の端子、利得段電流電源、及び補償キャパシタを有する第5のトランジスタからなる利得段であって、前記第5のトランジスタのゲートは前記第2及び第4のトランジスタの第2の端子に結合され、前記第5のトランジスタの第1の端子は前記第3及び第4のトランジスタの第1の端子に結合され、前記補償キャパシタは前記第5のトランジスタのゲートと第2の端子の間に結合され、及び前記第5のトランジスタの第2の端子は前記利得段電流電源と前記第2の回路に結合されている利得段からなり、及び
f)前記第1のフローティング・ゲートと、前記電流電源と前記第5のトランジスタの第2の端子とのジャンクションとの間に結合されたフィードバック回路であって、設定モードの終了時に、前記第1及び第2のフローティング・ゲート間の電荷レベルの差が前記入力設定電圧の所定の関数となるように、前記フローティング・ゲート回路が、第1のフローティング・ゲートの電圧が前記第2のフローティング・ゲートの電圧の所定の関数となる定常状態に達するまで、前記設定モードの間、前記第1のフローティング・ゲートの電荷レベルを修正する、フィードバック回路からなることを特徴とするフローティング・ゲート回路。 - a)電荷を蓄積する第1のフローティング・ゲートと、
b)第1及び第2のトンネル電極間の電圧差の関数に従って、前記第1のフローティング・ゲートの電荷レベルを修正するために、前記第1のフローティング・ゲートに対して及び前記第1のフローティング・ゲートから電子をトンネルさせる、前記第1のフローティング・ゲートと第1のトンネル電極の間に形成された第1のトンネル素子、及び前記第2のフローティング・ゲートと第2のトンネル電極の間に形成された第2のトンネル素子と、
c)設定モードの間、入力設定電圧の関数に従って前記第1のフローティング・ゲートの電荷レベルを制御する、前記第1のフローティング・ゲートに結合された第1のステアリング・キャパシタと、
d)電荷を蓄積する第2のフローティング・ゲートと、
e)第3及び第4のトンネル電極間の電圧差の関数に従って、前記第2のフローティング・ゲートの電荷レベルを修正するために、前記第2のフローティング・ゲートに対して及び前記第2のフローティング・ゲートから電子をトンネルさせる、前記第2のフローティング・ゲートと第3のトンネル電極の間に形成された第3のトンネル素子、及び前記第2のフローティング・ゲートと第4のトンネル電極の間に形成された第4のトンネル素子と、
f)第1のフローティング・ゲートと前記第2のフローティング・ゲートの間に結合された第1の回路とからなり、
前記第1の回路は、
第1、第2、第3及び第4のトランジスタからなる差動段であって、前記トランジスタのそれぞれがゲート、及び第1及び第2の端子を有し、前記第1のフローティング・ゲートは前記第1のトランジスタのゲートであり、前記第2のフローティング・ゲートは前記第2のトランジスタのゲートであり、前記第1及び第2のトランジスタの第1の端子は互いに結合され、前記第1及び第3のトランジスタの第2の端子は互いに結合され更に前記第3及び第4のトランジスタのゲートと結合され、前記第2及び第4のトランジスタの第2の端子は互いに結合され、及び前記第3及び第4のトランジスタの第1の端子は互いに結合されている差動段と、及び
ゲート、第1及び第2の端子、利得段電流電源、及び補償キャパシタを有する第5のトランジスタからなる利得段であって、前記第5のトランジスタのゲートは前記第2及び第4のトランジスタの第2の端子に結合され、前記第5のトランジスタの第1の端子は前記第3及び第4のトランジスタの第1の端子に結合され、前記補償キャパシタは前記第5のトランジスタのゲートと第2の端子の間に結合され、及び前記第5のトランジスタの第2の端子は前記利得段電流電源と前記第2の回路に結合されている利得段からなり、及び
g)前記第1のトンネル素子と、前記電流電源と前記第5のトランジスタの第2の端子とのジャンクションとの間に結合されたフィードバック・ループであって、設定モードの終了時に、前記第1及び第2のフローティング・ゲート間の電荷レベルの差が前記入力設定電圧の所定の関数となるように、前記フローティング・ゲート回路が、第1のフローティング・ゲートの電圧が前記第2のフローティング・ゲートの電圧の所定の関数となる状態に達するまで、前記設定モードの間、前記第1のトンネル素子の電圧を修正する、フィードバック・ループからなることを特徴とするフローティング・ゲート回路。 - 前記第1、第2、第3及び第4のトンネル素子はファウラー−ノルトハイム・トンネル素子であることを特徴とする請求項23記載のフローティング・ゲート回路。
- 前記第1、第2、第3及び第4のトンネル素子はチップ・レイアウトの結果として良好に調和するように設計されることを特徴とする請求項24記載のフローティング・ゲート回路。
- 前記第1及び第2のトンネル素子は、前記設定モードの間、デュアル導電状態にあり、前記第3及び第4のトンネル素子は、前記設定モードの間、デュアル導電状態であることを特徴とする請求項23記載のフローティング・ゲート回路。
- a)電荷を蓄積する第1のフローティング・ゲートと、
b)電荷を蓄積する第2のフローティング・ゲートであって、前記第1及び第2のフローティング・ゲート間の電荷レベルの差が、設定モードの間前記第1のフローティング・ゲートに容量結合された前記入力設定電圧の所定の関数である、前記第2のフローティング・ゲートと、及び
c)前記入力設定電圧の所定の関数である基準電圧を生成するために、前記第1のフローティング・ゲートの電圧が前記第2のフローティング・ゲートの電圧の所定の関数となる状態に前記フローティング・ゲート回路が達するまで、読出しモードの間、前記第1のフローティング・ゲートの電圧を修正する、第1のフローティング・ゲートと前記第2のフローティング・ゲートの間に結合されたフィードバック回路とからなることを特徴とするフローティング・ゲート回路。 - 前記基準電圧は前記入力設定電圧にほぼ等しいことを特徴とする請求項27記載のフローティング・ゲート回路。
- 前記基準電圧は前記入力設定電圧の値から10mV以内にあることを特徴とする請求項27記載のフローティング・ゲート回路。
- 前記基準電圧は前記入力設定電圧の値から2mV以内にあることを特徴とする請求項27記載のフローティング・ゲート回路。
- a)第1のフローティング・ゲートの電荷レベルを制御するために、設定モードの間、入力設定電圧を第1のフローティング・ゲートに容量結合するステップと、
b)第2のフローティング・ゲートの電荷レベルを制御するために、設定モードの間、所定の電圧を第2のフローティング・ゲートに結合するステップと、及び
c)設定モードの終了時に、前記第1及び第2のフローティング・ゲート間の電荷レベルの差が前記入力設定電圧の所定の関数となるように、第1のフローティング・ゲートの電圧が前記第2のフローティング・ゲートの電圧の所定の関数となる状態に前記デュアル・フローティング・ゲート回路が達するまで、前記第1のフローティング・ゲートの電荷レベルを修正するステップからなるデュアル・フローティング・ゲート回路において基準電圧を設定する方法。 - a)設定モードの間に第1のフローティング・ゲートの電荷レベルを修正するために、第1のトンネル素子に結合された第1のトンネル電極と第2のトンネル素子に結合された第2のトンネル電極の間の電圧差の制御下で、第1のフローティング・ゲートに結合された前記第1及び第2のトンネル素子を、デュアル導電モードにおいて動作させるステップと、
b)第2のフローティング・ゲートの電荷レベルを制御するために、設定モードの間、所定の電圧を第2のフローティング・ゲートに結合するステップと、
c)設定モードの終了時に、前記第2のフローティング・ゲートに残る電荷を制御するために、前記設定モードの間に入力設定電圧を前記第2のフローティング・ゲートに容量結合するステップと、
d)前記第1及び第2のフローティング・ゲートの電圧差の関数に従って、前記第1のトンネル電極の電圧を修正するステップと、及び
e)前記設定モードの終了時に、前記入力設定電圧の所定の関数である、前記第1及び第2のフローティング・ゲート間の電荷レベルの差を生じさせるために、前記第2のフローティング・ゲート電圧が前記第1のフローティング・ゲート電圧の関数となる定常状態条件に前記デュアル・フローティング・ゲート回路が達するまで、ステップ(a)〜(d)を繰り返すステップからなるデュアル・フローティング・ゲート回路において基準電圧を設定する方法。 - 前記ステップ(a)で、充電ポンプが前記第1及び第2のトンネル素子の前記デュアル導電動作のための電流電源を生成するために用いられることを特徴とする請求項32記載の方法。
- f)両方のトンネル素子が導電状態でなくなるまで、前記設定モードの終了時に前記電流電源を下降させ、前記第1のトンネル電極の電圧が前記電流電源の関数に従って減少させるステップを更に含むことを特徴とする請求項32記載の方法。
- 前記設定モードの終了時に、前記第1及び第2のトンネル電極の電圧がそれぞれ0ボルトまで傾斜させられることを特徴とする請求項34記載の方法。
- 前記ステップ(f)は、更に、前記第1のトンネル電極の電圧を制御するとともに、前記充電ポンプを下降させ、前記第1のフローティング・ゲート電圧を所定の電圧まで下降させることを特徴とする請求項34記載の方法。
- 前記ステップ(b)は更に、第2のフローティング・ゲートの電荷レベルを修正するために、第3のトンネル素子に結合された第3のトンネル電極と第4のトンネル素子に結合された第4のトンネル電極の間の電圧差の制御下で、前記第2のフローティング・ゲートに結合された前記第3及び第4のトンネル素子を、デュアル導電モードにおいて動作させることを特徴とする請求項32記載の方法。
- a)設定モードの間に第1のフローティング・ゲートの電荷レベルを修正するために、第1のトンネル素子に結合された第1のトンネル電極と第2のトンネル素子に結合された第2のトンネル電極の間の電圧差の制御下で、第1のフローティング・ゲートに結合された前記第1及び第2のトンネル素子を、デュアル導電モードにおいて動作させるステップと、
b)第2のフローティング・ゲートの電荷レベルを制御するために、設定モードの間、所定の電圧を第2のフローティング・ゲートに結合するステップと、
c)設定モードの終了時に、前記第1のフローティング・ゲートに残る電荷を制御するために、前記設定モードの間に入力設定電圧を前記第1のフローティング・ゲートに容量結合するステップと、
d)前記第1及び第2のフローティング・ゲートの電圧差の関数に従って、前記第1のトンネル電極の電圧を修正するステップと、及び
e)前記設定モードの終了時に、前記入力設定電圧の所定の関数である、前記第1及び第2のフローティング・ゲート間の電荷レベルの差を生じさせるために、前記第2のフローティング・ゲート電圧が前記第1のフローティング・ゲート電圧の関数となる定常状態条件に前記デュアル・フローティング・ゲート回路が達するまで、ステップ(a)〜(d)を繰り返すステップと、及び
f)前記第1のトンネル素子と前記第2のトンネル素子がデュアル導電の状態でなくなるように、前記第1のトンネル電極の電圧と前記第2のトンネル電極の電圧を所定の電圧に下降させるステップとからなる入力設定電圧に差動フローティング・ゲート回路のフローティング・ゲートをプログラムする方法。 - 前記ステップ(b)は更に、第2のフローティング・ゲートの電荷レベルを修正するために、第3のトンネル素子に結合された第3のトンネル電極と第4のトンネル素子に結合された第4のトンネル電極の間の電圧差の制御下で、前記第2のフローティング・ゲートに結合された前記第3及び第4のトンネル素子を、デュアル導電モードにおいて動作させることを特徴とする請求項38記載の方法。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US10/338,189 | 2003-01-07 | ||
US10/338,189 US6898123B2 (en) | 2003-01-07 | 2003-01-07 | Differential dual floating gate circuit and method for programming |
PCT/US2004/000318 WO2004064115A2 (en) | 2003-01-07 | 2004-01-07 | Differential dual floating gate circuit and method for programming |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2006520943A true JP2006520943A (ja) | 2006-09-14 |
JP4865537B2 JP4865537B2 (ja) | 2012-02-01 |
Family
ID=32710966
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006500827A Expired - Fee Related JP4865537B2 (ja) | 2003-01-07 | 2004-01-07 | 差動デュアル・フローティング・ゲート回路及びプログラミング方法 |
Country Status (7)
Country | Link |
---|---|
US (1) | US6898123B2 (ja) |
EP (1) | EP1588377B1 (ja) |
JP (1) | JP4865537B2 (ja) |
CN (1) | CN1754228B (ja) |
AT (1) | ATE381101T1 (ja) |
DE (1) | DE602004010617D1 (ja) |
WO (1) | WO2004064115A2 (ja) |
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-
2003
- 2003-01-07 US US10/338,189 patent/US6898123B2/en not_active Expired - Fee Related
-
2004
- 2004-01-07 JP JP2006500827A patent/JP4865537B2/ja not_active Expired - Fee Related
- 2004-01-07 EP EP04700610A patent/EP1588377B1/en not_active Expired - Lifetime
- 2004-01-07 AT AT04700610T patent/ATE381101T1/de not_active IP Right Cessation
- 2004-01-07 WO PCT/US2004/000318 patent/WO2004064115A2/en active IP Right Grant
- 2004-01-07 CN CN2004800048293A patent/CN1754228B/zh not_active Expired - Fee Related
- 2004-01-07 DE DE602004010617T patent/DE602004010617D1/de not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
ATE381101T1 (de) | 2007-12-15 |
CN1754228A (zh) | 2006-03-29 |
WO2004064115A3 (en) | 2005-02-24 |
EP1588377B1 (en) | 2007-12-12 |
DE602004010617D1 (de) | 2008-01-24 |
WO2004064115A9 (en) | 2004-09-02 |
US20040135619A1 (en) | 2004-07-15 |
EP1588377A2 (en) | 2005-10-26 |
US6898123B2 (en) | 2005-05-24 |
WO2004064115A2 (en) | 2004-07-29 |
JP4865537B2 (ja) | 2012-02-01 |
CN1754228B (zh) | 2010-05-05 |
EP1588377A4 (en) | 2006-04-05 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
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|
A131 | Notification of reasons for refusal |
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|
A601 | Written request for extension of time |
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|
A601 | Written request for extension of time |
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|
A602 | Written permission of extension of time |
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|
A602 | Written permission of extension of time |
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|
A601 | Written request for extension of time |
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|
A602 | Written permission of extension of time |
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|
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|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20100824 |
|
A521 | Request for written amendment filed |
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|
A711 | Notification of change in applicant |
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|
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
A61 | First payment of annual fees (during grant procedure) |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
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|
R150 | Certificate of patent or registration of utility model |
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|
S531 | Written request for registration of change of domicile |
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