JP2022008656A - 不揮発性記憶素子および基準電圧生成回路 - Google Patents
不揮発性記憶素子および基準電圧生成回路 Download PDFInfo
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- 238000003860 storage Methods 0.000 title claims abstract description 418
- 230000006835 compression Effects 0.000 claims description 45
- 238000007906 compression Methods 0.000 claims description 45
- 239000003990 capacitor Substances 0.000 claims description 13
- 230000006870 function Effects 0.000 claims description 9
- 229910021332 silicide Inorganic materials 0.000 claims description 6
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 6
- 238000000034 method Methods 0.000 abstract description 34
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 29
- 229920005591 polysilicon Polymers 0.000 abstract description 29
- 230000008569 process Effects 0.000 abstract description 19
- 239000002356 single layer Substances 0.000 abstract description 17
- 238000010586 diagram Methods 0.000 description 55
- 238000002347 injection Methods 0.000 description 47
- 239000007924 injection Substances 0.000 description 47
- 230000014759 maintenance of location Effects 0.000 description 15
- 238000004519 manufacturing process Methods 0.000 description 15
- 239000004065 semiconductor Substances 0.000 description 15
- 239000000758 substrate Substances 0.000 description 14
- 230000007704 transition Effects 0.000 description 14
- 230000005684 electric field Effects 0.000 description 11
- 239000010410 layer Substances 0.000 description 7
- 238000000926 separation method Methods 0.000 description 6
- 238000012544 monitoring process Methods 0.000 description 5
- 230000007423 decrease Effects 0.000 description 4
- XEKOWRVHYACXOJ-UHFFFAOYSA-N Ethyl acetate Chemical compound CCOC(C)=O XEKOWRVHYACXOJ-UHFFFAOYSA-N 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 230000000717 retained effect Effects 0.000 description 2
- 239000004721 Polyphenylene oxide Substances 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000012790 confirmation Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 235000019439 ethyl acetate Nutrition 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 229920000570 polyether Polymers 0.000 description 1
- 230000001568 sexual effect Effects 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/07—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common
- H01L27/0705—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common comprising components of the field effect type
- H01L27/0727—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common comprising components of the field effect type in combination with diodes, or capacitors or resistors
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- G04G19/00—Electric power supply circuits specially adapted for use in electronic time-pieces
- G04G19/02—Conversion or regulation of current or voltage
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- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/24—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only
- G05F3/242—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only with compensation for device parameters, e.g. channel width modulation, threshold voltage, processing, or external variations, e.g. temperature, loading, supply voltage
- G05F3/245—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only with compensation for device parameters, e.g. channel width modulation, threshold voltage, processing, or external variations, e.g. temperature, loading, supply voltage producing a voltage or current as a predetermined function of the temperature
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- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/24—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only
- G05F3/242—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only with compensation for device parameters, e.g. channel width modulation, threshold voltage, processing, or external variations, e.g. temperature, loading, supply voltage
- G05F3/247—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only with compensation for device parameters, e.g. channel width modulation, threshold voltage, processing, or external variations, e.g. temperature, loading, supply voltage producing a voltage or current as a predetermined function of the supply voltage
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- G11C16/00—Erasable programmable read-only memories
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- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
- G11C16/0416—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing a single floating gate transistor and no select transistor, e.g. UV EPROM
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- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
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- G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
- G11C16/0433—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing a single floating gate transistor and one or more separate select transistors
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Abstract
Description
本発明の第1実施形態による基準電圧生成回路について図1から図35を用いて説明する。
本実施形態による基準電圧生成回路は、ポリシリコン1層(以下、「単層ポリシリコン」と称する)で形成された不揮発性記憶素子を2つ以上備える。図1に示すように、本実施形態による基準電圧生成回路に備えられる不揮発性記憶素子Maは、例えばP型の半導体基板14に形成されたディープNウェル領域111,121,131、Pウェル領域112,122,132,141a,141b、Nウェル領域142a,142b,142c,142d,142e、素子分離領域143a,143b,143c,143d,143e,143f,143g,143h、フローティングゲートG1,G2,G3とを備えている。フローティングゲートG1,G2,G3は、単層ポリシリコンで形成されている。不揮発性記憶素子Maは3つ以上の領域で形成されている。
不揮発性記憶素子Ma1のMOSトランジスタ11は、第1MOSトランジスタの一例に相当する。不揮発性記憶素子Ma1のMOSトランジスタ11のソース領域S1は、第1ソース端子の一例に相当する。不揮発性記憶素子Ma1のMOSトランジスタ11のドレイン領域D1は、第1ドレイン端子の一例に相当する。不揮発性記憶素子Ma1のMOSトランジスタ11のフローティングゲートG1は、第1ゲート端子の一例に相当する。
不揮発性記憶素子Ma1のMOSトランジスタ12は、第2MOSトランジスタの一例に相当する。不揮発性記憶素子Ma1のMOSトランジスタ12のソース領域S2は、第2ソース端子の一例に相当する。不揮発性記憶素子Ma1のMOSトランジスタ12のドレイン領域D2は、第2ドレイン端子の一例に相当する。不揮発性記憶素子Ma1のMOSトランジスタ12のフローティングゲートG2は、第2ゲート端子の一例に相当する。不揮発性記憶素子Ma1のPウェル領域122は、第2バルク端子の一例に相当する。
不揮発性記憶素子Ma2のMOSトランジスタ11は、第3MOSトランジスタの一例に相当する。不揮発性記憶素子Ma2のMOSトランジスタ11のソース領域S1は第1ソース端子の一例に相当する。不揮発性記憶素子Ma2のMOSトランジスタ11のドレイン領域D1は第3ドレイン端子の一例に相当する。不揮発性記憶素子Ma2のMOSトランジスタ11のフローティングゲートG1は、第3ゲート端子の一例に相当する。
不揮発性記憶素子Ma2のMOSトランジスタ12は、第4MOSトランジスタの一例に相当する。不揮発性記憶素子Ma2のMOSトランジスタ12のソース領域S2は、第4ソース端子の一例に相当する。不揮発性記憶素子Ma2のMOSトランジスタ12のドレイン領域D2は、第4ドレイン端子の一例に相当する。不揮発性記憶素子Ma2のMOSトランジスタ12のフローティングゲートG2は、第4ゲート端子の一例に相当する。不揮発性記憶素子Ma2のPウェル領域122は、第4バルク端子の一例に相当する。
図8は、図1に示す不揮発性記憶素子Maの基板電位(ウェル電位)を省略して表された不揮発性記憶素子Maを説明する図である。図1中のウェル電位、すなわち端子Ta,Tf,Thは、それぞれNウェル領域142a,142d,142fの電位である。このウェル電位は、図8(a)中にダイオードで表すPN接合部144a~144fが順方向に電流が流れないような電位にすればよいため、以下の説明では省略する。図8(b)には、PN接合部144a~144fを省略して表した不揮発性記憶素子Maが図示されている。
SW1:VDD
SW2:VSS
SW3:オン状態(スイッチSW5の一方の端子と端子Tcとの接続ノードN1に接続)
SW4:オフ状態(開放)
SW5:オン状態(接続)
SW6:オン状態(接続)
SW7:オン状態(スイッチSW6の一方の端子と端子Tdとの接続ノードN2に接続)
SW8:オフ状態(開放)
SW9:VSS
図10は、図9に示した本実施形態に係る基準電圧生成回路1の実際の回路例において、不揮発性記憶素子Ma2をエンハンスメント状態に遷移させる状態を示す図である。
SW1:VSS
SW2:VSS
SW3:VSS
SW4:任意(図10ではオフ状態(開放))
SW5:オフ状態(開放)
SW6:オフ状態(開放)
SW7:VPP
SW8:オン状態(接続)
SW9:VSS
SW1:VSS
SW2:VSS
SW3:VSS
SW4:任意(図11ではオフ状態(開放))
SW5:オフ状態(開放)
SW6:オン状態(接続)
SW7:オン状態(N2に接続)
SW8:オフ状態(開放)
SW9:VSS
図13は、図9に示した本実施形態に係る基準電圧生成回路1の実際の回路例において、不揮発性記憶素子Ma2を所望のエンハンスメント状態に遷移させる状態(不揮発性記憶素子Ma2の閾値電圧をマイナスの方向に調整する状態となっている)を示す図である。
SW1:VSS
SW2:VSS
SW3:VSS
SW4:任意(図13では開状態(開放))
SW5:開状態(開放)
SW6:開状態(開放)
SW7:VSS
SW8:閉状態(接続)
SW9:VPP
図16は、図9に示した本実施形態に係る基準電圧生成回路1の実際の回路例において、不揮発性記憶素子Ma1をエンハンスメント状態に遷移させる状態を示す図である。
SW1:VSS
SW2:VSS
SW3:VPP
SW4:オン状態(接続)
SW5:オフ状態(開放)
SW6:オフ状態(開放)
SW7:VSS
SW8:任意(図16ではオフ状態(開放))
SW9:VSS
図18は、図9に示した本実施形態に係る基準電圧生成回路1の実際の回路例において、不揮発性記憶素子Ma1を所望のディプレッション状態に遷移させる状態を示す図である。
SW1:VSS
SW2:VPP
SW3:VSS
SW4:オン状態(接続)
SW5:オフ状態(開放)
SW6:オフ状態(開放)
SW7:VSS
SW8:任意(図18ではオフ状態(開放))
SW9:VSS
SW1:VDD
SW2:VSS
SW3:オン状態(スイッチSW5の一方の端子と端子Tcとの接続ノードN1に接続)
SW4:オフ状態(開放)
SW5:オン状態(接続)
SW6:オン状態(接続)
SW7:オン状態(スイッチSW6の一方の端子と端子Tdとの接続ノードN2に接続)
SW8:オフ状態(開放)
SW9:VSS
図22は、図9に示した本実施形態に係る基準電圧生成回路1の実際の回路例において、不揮発性記憶素子Ma1をエンハンスメント状態に遷移させる状態を示す図である。不揮発性記憶素子Ma1を一旦エンハンスメント状態にする。このエンハンスメント方向に遷移させる状態(すなわち、不揮発性記憶素子Ma1の閾値電圧をプラスの方向に調整する状態)でのSWの状態は、以下のようになる。
SW1:VSS
SW2:VSS
SW3:VPP
SW4:オン状態(接続)
SW5:オフ状態(開放)
SW6:オフ状態(開放)
SW7:VSS
SW8:任意(図22ではオフ状態(開放))
SW9:VSS
図24は、図9に示した本実施形態に係る基準電圧生成回路1の実際の回路例において、不揮発性記憶素子Ma1を所望のディプレッション状態に遷移させる状態を示す図である。
SW1:VSS
SW2:VPP
SW3:VSS
SW4:オン状態(接続)
SW5:オフ状態(開放)
SW6:OPENオフ状態(開放)
SW7:VSS
SW8:任意(図24ではオフ状態(開放))
SW9:VSS
SW1:VDD
SW2:VSS
SW3:オン状態(スイッチSW5の一方の端子と端子Tcとの接続ノードN1に接続)
SW4:オフ状態(開放)
SW5:オン状態(接続)
SW6:オフ状態(開放)
SW7:VSS
SW8:任意(図25ではオフ状態(開放))
SW9:VSS
図28は、図9に示した本実施形態に係る基準電圧生成回路1の実際の回路例において、不揮発性記憶素子Ma2をエンハンスメント状態に遷移させる状態を示す図である。
SW1:VSS
SW2:VSS
SW3:VSS
SW4:任意(図28ではオフ状態(開放))
SW5:オフ状態(開放)
SW6:オフ状態(開放)
SW7:VPP
SW8:オン状態(接続)
SW9:VSS
SW1:VSS
SW2:VSS
SW3:VSS
SW4:任意(図29ではオフ状態(開放))
SW5:オフ状態(開放)
SW6:オン状態(接続)
SW7:オン状態(スイッチSW6の一方の端子と端子Tdとの接続ノードN2に接続)
SW8:オフ状態(開放)
SW9:VSS
図31は、図9に示した本実施形態に係る基準電圧生成回路1の実際の回路例において、不揮発性記憶素子Ma2を所望のエンハンスメント状態に遷移させる状態(不揮発性記憶素子Ma2の閾値電圧をマイナスの方向に調整する状態、すなわちディプレッション方向に遷移させる状態となっている)を示す図である。
SW1:VSS
SW2:VSS
SW3:VSS
SW4:任意(図31ではオフ状態(開放))
SW5:オフ状態(開放)
SW6:オフ状態(開放)
SW7:VSS
SW8:オン状態(接続)
SW9:VPP
図33に示すように、期間P1において、不揮発性記憶素子Ma2をエンハンスメント方向に遷移させ、基準電圧VREFを所望の電圧値(図33では「VREF」と表記されている)よりも大きくする。次に、期間P2から期間P8において、不揮発性記憶素子Ma2をディプレッション方向に遷移させる状態(すなわち、閾値電圧Vthをマイナスの方向に調整する状態)と、基準電圧VREFの値をモニタする状態とを繰り返す。図33では、期間P2,P4,P6,P8が基準電圧VREFの値をモニタする状態の期間である。期間P3,P5,P7が不揮発性記憶素子Ma2をディプレッション方向に遷移させる状態の期間である。期間P8において、基準電圧VREFが所望の電圧値(VREF)になると、基準電圧VREFの調整は終了する。
本発明の第2実施形態による基準電圧生成回路について図36から図40を用いて説明する。図1に示した基準電圧生成回路はNMOSを用いて構成されているが、図36に示すように、PMOSを用いた基準電圧生成回路でも、基準電圧を生成することができる。
不揮発性記憶素子Mb1のMOSトランジスタ21は、第1MOSトランジスタの一例に相当する。不揮発性記憶素子Mb1のMOSトランジスタ21のソース領域S21は、第1ソース端子の一例に相当する。不揮発性記憶素子Mb1のMOSトランジスタ21のドレイン領域D21は、第1ドレイン端子の一例に相当する。不揮発性記憶素子Mb1のMOSトランジスタ21のフローティングゲートG21は、第1ゲート端子の一例に相当する。
不揮発性記憶素子Mb1のMOSトランジスタ12は、第2MOSトランジスタの一例に相当する。不揮発性記憶素子Mb1のMOSトランジスタ12のソース領域S2は、第2ソース端子の一例に相当する。不揮発性記憶素子Mb1のMOSトランジスタ12のドレイン領域D2は、第2ドレイン端子の一例に相当する。不揮発性記憶素子Mb1のMOSトランジスタ12のフローティングゲートG2は、第2ゲート端子の一例に相当する。不揮発性記憶素子Mb1のPウェル領域122は、第2バルク端子の一例に相当する。
不揮発性記憶素子Mb2のMOSトランジスタ21は、第3MOSトランジスタの一例に相当する。不揮発性記憶素子Mb2のMOSトランジスタ21のソース領域S21は第1ソース端子の一例に相当する。不揮発性記憶素子Mb2のMOSトランジスタ21のドレイン領域D21は第3ドレイン端子の一例に相当する。不揮発性記憶素子Mb2のMOSトランジスタ21のフローティングゲートG21は、第3ゲート端子の一例に相当する。
不揮発性記憶素子Mb2のMOSトランジスタ12は、第4MOSトランジスタの一例に相当する。不揮発性記憶素子Mb2のMOSトランジスタ12のソース領域S2は、第4ソース端子の一例に相当する。不揮発性記憶素子Mb2のMOSトランジスタ12のドレイン領域D2は、第4ドレイン端子の一例に相当する。不揮発性記憶素子Mb2のMOSトランジスタ12のフローティングゲートG2は、第4ゲート端子の一例に相当する。不揮発性記憶素子Mb2のPウェル領域122は、第4バルク端子の一例に相当する。
SW1:VDD
SW2:VSS
SW3:オン状態(スイッチSW1の一方の端子と端子Tcとの接続ノードN1に接続)
SW4:オフ状態(開放)
SW5:オン状態(接続)
SW6:オン状態(接続)
SW7:オン状態(スイッチSW7の3つの端子のうちの一端子と端子Tdとの接続ノードN2に接続)
SW8:オフ状態(開放)
SW9:VSS
本発明の第3実施形態による基準電圧生成回路について図1および図41から図44を用いて説明する。第1実施形態および第2実施形態による基準電圧生成回路1,2は、正の基準電圧を生成するように構成されているが、第3実施形態による基準電圧生成回路は、負の基準電圧を生成するように構成されている。図41に示すように、基準電圧生成回路は、負の基準電圧を生成する場合には、負の電圧を供給する負電圧供給端子-Vddと低電圧供給端子Vssとの間に複数のNMOSが直列に接続される構成を有する。なお、以下、符号「-Vdd」は、負電圧供給端子-Vddから出力される負の電圧の符号としても使用する。
不揮発性記憶素子Ma2のMOSトランジスタ11は、第1MOSトランジスタの一例に相当する。不揮発性記憶素子Ma2のMOSトランジスタ11のソース領域S1は、第1ソース端子の一例に相当する。不揮発性記憶素子Ma2のMOSトランジスタ11のドレイン領域D1は、第1ドレイン端子の一例に相当する。不揮発性記憶素子Ma2のMOSトランジスタ11のフローティングゲートG1は、第1ゲート端子の一例に相当する。
不揮発性記憶素子Ma2のMOSトランジスタ12は、第2MOSトランジスタの一例に相当する。不揮発性記憶素子Ma2のMOSトランジスタ12のソース領域S2は、第2ソース端子の一例に相当する。不揮発性記憶素子Ma2のMOSトランジスタ12のドレイン領域D2は、第2ドレイン端子の一例に相当する。不揮発性記憶素子Ma2のMOSトランジスタ12のフローティングゲートG2は、第2ゲート端子の一例に相当する。不揮発性記憶素子Ma2のPウェル領域122は、第2バルク端子の一例に相当する。
不揮発性記憶素子Ma1のMOSトランジスタ11は、第3MOSトランジスタの一例に相当する。不揮発性記憶素子Ma1のMOSトランジスタ11のソース領域S1は第3ソース端子の一例に相当する。不揮発性記憶素子Ma1のMOSトランジスタ11のドレイン領域D1は第3ドレイン端子の一例に相当する。不揮発性記憶素子Ma1のMOSトランジスタ11のフローティングゲートG1は、第3ゲート端子の一例に相当する。
不揮発性記憶素子Ma1のMOSトランジスタ12は、第4MOSトランジスタの一例に相当する。不揮発性記憶素子Ma1のMOSトランジスタ12のソース領域S2は、第4ソース端子の一例に相当する。不揮発性記憶素子Ma1のMOSトランジスタ12のドレイン領域D2は、第4ドレイン端子の一例に相当する。不揮発性記憶素子Ma1のMOSトランジスタ12のフローティングゲートG2は、第4ゲート端子の一例に相当する。不揮発性記憶素子Ma1のPウェル領域122は、第4バルク端子の一例に相当する。
SW1:-VDD
SW2:VSS
SW3:オン状態(スイッチSW1の一方の端子と端子Tcとの接続ノードN1に接続)
SW4:オフ状態(開放)
SW5:オン状態(接続)
SW6:オン状態(接続)
SW7:オン状態(スイッチSW7の3つの端子のうちの一端子と端子Tdとの接続ノードN2に接続)
SW8:オフ状態(開放)
SW9:VSS
本発明の第4実施形態による基準電圧生成回路について図37および図45から図48を用いて説明する。第4実施形態による基準電圧生成回路は、第3実施形態による基準電圧生成回路3とは別の回路構成を有し、負の基準電圧を生成できる点に特徴を有している。図45に示すように、本実施形態による負の基準電圧を生成する基準電圧生成回路は、負電圧供給端子-Vddと低電圧供給端子Vssとの間に複数のPMOSが直列に接続される構成を有する。
不揮発性記憶素子Mb2のMOSトランジスタ21は、第1MOSトランジスタの一例に相当する。不揮発性記憶素子Mb2のMOSトランジスタ21のソース領域S1は、第1ソース端子の一例に相当する。不揮発性記憶素子Mb2のMOSトランジスタ21のドレイン領域D1は、第1ドレイン端子の一例に相当する。不揮発性記憶素子Mb2のMOSトランジスタ21のフローティングゲートG1は、第1ゲート端子の一例に相当する。
不揮発性記憶素子Mb2のMOSトランジスタ12は、第2MOSトランジスタの一例に相当する。不揮発性記憶素子Mb2のMOSトランジスタ12のソース領域S2は、第2ソース端子の一例に相当する。不揮発性記憶素子Mb2のMOSトランジスタ12のドレイン領域D2は、第2ドレイン端子の一例に相当する。不揮発性記憶素子Mb2のMOSトランジスタ12のフローティングゲートG2は、第2ゲート端子の一例に相当する。不揮発性記憶素子Mb2のPウェル領域122は、第2バルク端子の一例に相当する。
不揮発性記憶素子Mb1のMOSトランジスタ21は、第3MOSトランジスタの一例に相当する。不揮発性記憶素子Mb1のMOSトランジスタ21のソース領域S21は第3ソース端子の一例に相当する。不揮発性記憶素子Mb1のMOSトランジスタ21のドレイン領域D21は第3ドレイン端子の一例に相当する。不揮発性記憶素子Mb1のMOSトランジスタ21のフローティングゲートG21は、第3ゲート端子の一例に相当する。
不揮発性記憶素子Mb1のMOSトランジスタ12は、第4MOSトランジスタの一例に相当する。不揮発性記憶素子Mb1のMOSトランジスタ12のソース領域S2は、第4ソース端子の一例に相当する。不揮発性記憶素子Mb1のMOSトランジスタ12のドレイン領域D2は、第4ドレイン端子の一例に相当する。不揮発性記憶素子Mb1のMOSトランジスタ12のフローティングゲートG2は、第4ゲート端子の一例に相当する。不揮発性記憶素子Mb1のPウェル領域122は、第4バルク端子の一例に相当する。
SW1:-VDD
SW2:VSS
SW3:オン状態(スイッチSW5の一方の端子と端子Tcとの接続ノードN1に接続)
SW4:オフ状態(開放)
SW5:オン状態(接続)
SW6:オン状態(接続)
SW7:オン状態(スイッチSW6の一方の端子と端子Tdとの接続ノードN2に接続)
SW8:オフ状態(開放)
SW9:VSS
次に、より優れた電荷保持特性を有する単層ポリシリコン型不揮発性記憶素子を用いた基準電圧生成回路について説明する。基準電圧生成回路のようなアナログ的に使用される不揮発性記憶素子は、不揮発性メモリなどの1/0の情報として扱われる不揮発性記憶素子と比べて、高い電荷保持特性が求められる。第5実施形態では、第1から第4実施形態で説明した不揮発性記憶素子のフローティングゲートの極性(P型/N型)を最適化することで、優れた電荷保持特性を有する基準電圧生成回路を実現するものである。以下、第1実施形態による基準電圧生成回路の構造を例にとって説明するが、本実施形態を第2から第4実施形態による基準電圧生成回路の構造に適用しても、同様の効果が得られる。
また、図56に示すように、本実施形態による不揮発性記憶素子Maでは、MOSトランジスタ12において、フローティングゲートG2の導電型(P型)は、ソース領域S1及びドレイン領域D1の導電型(N型)と異なる。一方、MOSトランジスタ11では、フローティングゲートG1の導電型(N型)は、ソース領域S1及びドレイン領域D1の導電型(N型)と同じである。
また、図56に示すように、本実施形態による不揮発性記憶素子Maは、MOSトランジスタ12,13において、フローティングゲートG2,G3の導電型(P型)が、ソース領域S2及びドレイン領域D2並びにソース領域S3及びドレイン領域D3の導電型(N型)と異なる構成を備えている。一方、図56に示すように、不揮発性記憶素子Maは、MOSトランジスタ11において、フローティングゲートG1の導電型(N型)が、ソース領域S1及びドレイン領域D1の導電型(N型)と同じ構成を備えている。
例えば、図57は、MOSFETエリアMFAがNMOS系で構成され、コントロールゲートエリアCGAと電荷注入エリアCIAがPMOS系で構成された不揮発性記憶素子Maのエンハンスメント型トランジスタ側での状態を示す。なお、図57中、図55と共通する部分については同じ参照符号を付している。
ドレイン領域D12及びソース領域S12は、Nウェル領域125の内部に形成されたP+領域である。ドレイン領域D13及びソース領域S13は、Nウェル領域135の内部に形成されたP+領域である。
11,12,13,21,32,33 MOSトランジスタ
14 半導体基板
15a,15b 接続部
16 シリサイド
17,144a,144b,144c,144d,144e,144f PN接合部
111,121,131 ディープNウェル領域
112,122,132,141a,141b Pウェル領域
113,123,133,213 ゲート絶縁膜
114,124a,124b,134a,134b P+領域
126a,126b,136a,136b N+領域
142a,142b,142c,142d,142e,142f,125,135,212 Nウェル領域
143a,143b,143c,143d,143e,143f,143g,143h 素子分離領域
CGA コントロールゲートエリア
CIA 電荷注入エリア
D,D1,D2,D2,D12,D13,D21 ドレイン領域
G ゲート
G1,G2,G3,G21 フローティングゲート
Ma,MA1,Ma2,Mb,Mb1,Mb2 不揮発性記憶素子
MFA MOSFETエリア
S,S1,S2,S3,S12,S13,S21 ソース領域
SW1~SW9 スイッチ
Ta,Tb,Tc,Td,Te,Tf,Tg,Th 端子
Claims (16)
- 第1ソース端子、第1ドレイン端子及びフローティング状態の第1ゲート端子を有する第1MOSトランジスタと、
前記第1ゲート端子に接続された第2ゲート端子、並びに前記第1ソース端子に接続された第2バルク端子を有する第1MOSキャパシタと、
第3ソース端子、第3ドレイン端子及びフローティング状態の第3ゲート端子を有する第3MOSトランジスタと、
前記第3ゲート端子に接続された第4ゲート端子、並びに前記第3ドレイン端子に接続された第4バルク端子を有する第2MOSキャパシタと、
第1電源端子と、
前記第1MOSトランジスタ及び前記第3MOSトランジスタがNチャネルMOSトランジスタである場合に前記第1電源端子の電圧よりも低い電圧を有し、前記第1MOSトランジスタ及び前記第3MOSトランジスタがPチャネルMOSトランジスタである場合に前記第1電源端子の電圧よりも高い電圧を有する第2電源端子と、
を備え、
前記第1ドレイン端子が前記第1電源端子に接続され、前記第3ソース端子が前記第2電源端子に接続され、前記第1ソース端子が前記第3ドレイン端子に接続される、
または、前記第3ドレイン端子が前記第1電源端子に接続され、前記第1ソース端子が前記第2電源端子に接続され、前記第1ドレイン端子が前記第3ソース端子に接続される
基準電圧生成回路。 - 前記第1MOSトランジスタ及び前記第1MOSキャパシタが1つのディプレッション型MOSトランジスタとして機能し、前記第3MOSトランジスタ及び前記第2MOSキャパシタが1つのエンハンスメント型MOSトランジスタとして機能する
請求項1に記載の基準電圧生成回路。 - 前記第1MOSトランジスタ及び前記第3MOSトランジスタは、同じ導電型である
請求項1又は2に記載の基準電圧生成回路。 - 前記第1MOSキャパシタ及び前記第2MOSキャパシタの各面積は、1000μm2以上1mm2以下である
請求項1から3までのいずれか一項に記載の基準電圧生成回路。 - 前記第1MOSトランジスタ、前記第3MOSトランジスタ、前記第1MOSキャパシタ、及び、前記第2MOSキャパシタは、アレイ構造を有していない
請求項1から4までのいずれか一項に記載の基準電圧生成回路。 - 第1ソース領域、第1ドレイン領域、並びにP型及びN型のうち一方の導電型であってフローティング状態の第1ゲートを有する第1MOSトランジスタと、
P型及びN型のうち他方の導電型の第2ゲート、並びに第2バルク領域を有する第1MOSキャパシタと、
前記第1ゲートと前記第2ゲートとをPN接合するPN接合部と、
前記PN接合部上に形成されるシリサイドと、
を備える不揮発性記憶素子。 - 前記第1MOSトランジスタにおいて前記第1ゲートの導電型が前記第1ソース領域の導電型と異なる構成を備える
請求項6に記載の不揮発性記憶素子。 - 前記第2ゲートに接続されて前記他方の導電型の第3ゲート、並びに互いに接続された第3ソース領域、第3ドレイン領域及び第3バルク領域を有する第3MOSトランジスタをさらに備える
請求項6に記載の不揮発性記憶素子。 - 前記第2ゲートに接続されて前記他方の導電型の第3ゲート、並びに第3バルク領域を有する第2MOSキャパシタをさらに備える
請求項6に記載の不揮発性記憶素子。 - 前記第1MOSトランジスタにおいて前記第1ゲートの導電型が前記第1ソース領域の導電型と異なる構成、及び前記第3MOSトランジスタにおいて前記第3ゲートの導電型が前記第3ソース領域の導電型と異なる構成のうちの少なくとも1つの構成を備える
請求項8に記載の不揮発性記憶素子。 - 前記第1MOSトランジスタにおいて前記第1ゲートの導電型が前記第1ソース領域の導電型と異なる構成を備える
請求項9に記載の不揮発性記憶素子。 - 請求項6から11のいずれか一項に記載の不揮発性記憶素子を複数備え、
前記複数の不揮発性記憶素子は、ディプレッション型MOSトランジスタとして機能する第1不揮発性記憶素子と、エンハンスメント型MOSトランジスタとして機能する第2不揮発性記憶素子とを少なくとも含み、
前記第1不揮発性記憶素子と前記第2不揮発性記憶素子とが第1電源端子と第2電源端子との間で直列接続される
基準電圧生成回路。 - 前記第1不揮発性記憶素子の各ゲートは、前記第2不揮発性記憶素子の各ゲートと、少なくとも一部の領域において異なる導電型を有する
請求項12に記載の基準電圧生成回路。 - 前記第1不揮発性記憶素子は、前記第2不揮発性記憶素子と同一のサイズである
請求項12又は13に記載の基準電圧生成回路。 - 前記第1不揮発性記憶素子及び前記第2不揮発性記憶素子の各面積は、1000μm2以上1mm2以下である
請求項12から14までのいずれか一項に記載の基準電圧生成回路。 - 前記第1不揮発性記憶素子及び前記第2不揮発性記憶素子は、アレイ構造を有していない
請求項12から15までのいずれか一項に記載の基準電圧生成回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2022166213A JP7429749B2 (ja) | 2017-03-31 | 2022-10-17 | 不揮発性記憶素子および基準電圧生成回路 |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2017071027 | 2017-03-31 | ||
JP2017071027 | 2017-03-31 | ||
JP2018030944A JP6954854B2 (ja) | 2017-03-31 | 2018-02-23 | 不揮発性記憶素子および基準電圧生成回路 |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2018030944A Division JP6954854B2 (ja) | 2017-03-31 | 2018-02-23 | 不揮発性記憶素子および基準電圧生成回路 |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2022166213A Division JP7429749B2 (ja) | 2017-03-31 | 2022-10-17 | 不揮発性記憶素子および基準電圧生成回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2022008656A true JP2022008656A (ja) | 2022-01-13 |
JP7194795B2 JP7194795B2 (ja) | 2022-12-22 |
Family
ID=63524661
Family Applications (2)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2021159954A Active JP7194795B2 (ja) | 2017-03-31 | 2021-09-29 | 基準電圧生成回路 |
JP2022166213A Active JP7429749B2 (ja) | 2017-03-31 | 2022-10-17 | 不揮発性記憶素子および基準電圧生成回路 |
Family Applications After (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2022166213A Active JP7429749B2 (ja) | 2017-03-31 | 2022-10-17 | 不揮発性記憶素子および基準電圧生成回路 |
Country Status (3)
Country | Link |
---|---|
US (1) | US10446567B2 (ja) |
JP (2) | JP7194795B2 (ja) |
DE (1) | DE102018204324B4 (ja) |
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2018
- 2018-03-19 US US15/925,023 patent/US10446567B2/en active Active
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JP2023015066A (ja) | 2023-01-31 |
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JP7429749B2 (ja) | 2024-02-08 |
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