KR101022093B1

KR101022093B1 - 반도체 기억 장치

Info

Publication number: KR101022093B1
Application number: KR1020080113239A
Authority: KR
Inventors: 미끼히꼬 이또
Original assignee: 가부시끼가이샤 도시바
Priority date: 2007-11-15
Filing date: 2008-11-14
Publication date: 2011-03-17
Also published as: US20090129154A1; KR20090050976A; JP2009123292A; US20110157983A1; US8208333B2; US7911864B2

Abstract

온도에 의존하지 않고, 메모리 셀 데이터를 올바르게 판독할 수 있어, 불량 비트를 저감할 수 있는 반도체 기억 장치를 제공한다. 반도체 기억 장치는, 다 비트 데이터를 기억 가능한 메모리 셀이 매트릭스 형상으로 배치된 메모리 셀 어레이(21)와, 상기 메모리 셀 어레이 내의 메모리 셀로부터 데이터를 판독하는 판독부(23)와, 상기 메모리 셀 어레이 내의 메모리 셀에 데이터를 기입하는 기입부(23)와, 판독 전압을 생성하여 상기 판독부에 공급하는 판독 전압 발생부(28)와, 온도에 따라서 상기 판독 전압을 제어하는 전압 제어부(30)를 구비한다.

반도체 기억 장치, 메모리 셀, 매트릭스 형상, NAND형 플래시 메모리

Description

반도체 기억 장치{SEMICONDUCTOR MEMORY DEVICE}

본 발명은, 반도체 기억 장치에 관한 것으로，예를 들면, NAND형 플래시 메모리 등에 적용되는 것이다.

반도체 기억 장치, 특히 불휘발성의 반도체 기억 장치인 NAND형 플래시 메모리에서는，1개의 메모리 셀 트랜지스터에 다 비트의 데이터를 기억 가능하게 하기 위해서, 임계값 전압이 복수개 설정되는 것이 있다. 예를 들면, 4치의 경우, 임계값 전압을 4개(Vth0, Vth1, Vth2, Vth3) 설정함으로써, 각각 데이터를 "11", "10", "00", "01"의 임계값 전압에 대응시켜 기억시킨다.

이들 메모리 셀의 데이터 판독 시나 기입 베리파이 시 및 소거 베리파이 시(이후, 간단히 '판독 시"라 함)에, 메모리 셀의 게이트에 인가되는 전압은 2종류의 임계값의 사이의 전압으로 설정된다. 예를 들면, 간단하게 하기 위해, Vth0과 Vth1 만의 상태의 셀밖에 존재하지 않는 경우, 게이트 전압 VCG는 Vth0＜VCG＜Vth1의 값으로 설정된다. 이 상태에서 임계값 전압 Vth0의 메모리 셀이 판독되는 경우, 메모리 셀은 온 상태로 되어, 드레인 전류가 흐른다. 한편 임계값 전압 Vth1의 메모리 셀이 판독되는 경우, 메모리 셀은 오프 상태로 되고, 드레인 전류가 흐 르지 않는다. 이와 같은 드레인 전류를 검지함으로써, 메모리 셀의 데이터를 판독할 수 있다.

여기서, 온도가 변화하면，통상의 트랜지스터와 마찬가지로, 메모리 셀 트랜지스터의 임계값도 변화한다. 한편，판독 시의 게이트 전압은 전원 전압 혹은 전원 전압을 분할하여 생성되는 전압 등이기 때문에，온도의 변동이 있어도, 전압 레벨은 변동하지 않는다. 따라서 온도 변화에 의한 임계값의 변동이 있어도 데이터를 올바르게 판독하기 위해서, 각각의 임계값 사이의 전위차(전압 마진)를 충분히 확보할 필요가 있다.

그러나, 전원 전압이 저하하거나, 메모리 셀에 4종류 이상의 임계값을 갖게 함으로써 단위 메모리 셀당의 정보량을 늘리고자 하면，큰 전압 마진을 충분히 확보할 수 없다고 하는 문제가 있다.

따라서，판독 전압 마진을 확보하기 위해서, 판독 시에 메모리 셀의 게이트에 인가하는 전압 VCG에도 메모리 셀과 마찬가지의 온도 의존성을 갖게 하는 것이 제안되어 있다(예를 들면, 특허 문헌 1 참조).

그런데, 최근, 메모리 셀의 미세화가 한층 진행되면，고온 시에, 메모리 셀 데이터를 올바르게 판독할 수 없어, 불량 비트가 증대한다고 하는 문제가 있다. 임계값이 낮은 "10" 상태의 메모리 셀 데이터를 올바르게 판독되게 하는 경우에도, 특히, 임계값이 높은 "00" 상태나 "01" 상태의 메모리 셀 데이터를 고온에서 올바르게 판독할 수 없다. 그 때문에，임계값이 높은 "00" 상태나 "10" 상태의 메모리 셀 데이터를 고온에서 판독하고자 하면，불량 비트가 증대한다.

이것은, 메모리 셀의 기생 트랜지스터의 영향이 현저하게 되어 있기 때문이라고 생각된다. 메모리 셀은, 부유 전극(Floating Gate)에 유지되는 전자에 따라, 제어 전극(Control Gate)에 인가되는 전압에 의존한 전류를 흘리는 것이다.

여기서, 미세화가 진행되면 메모리 셀의 사이즈가 작아져서, 메모리 셀 끝의 채널 길이도 저감한다. 그리고, 그 저감된 채널에, 제어 전극의 전압이 인가되면，리크 전류를 흘리게 되는 기생 트랜지스터가 발생한다. 이와 같이, 기생 트랜지스터는, 프로세스의 미세화의 진행에 의해, 보다 현재화한다고 생각된다.

기생 트랜지스터는, 제어 전극에 인가되는 전압이 높을수록, 많은 전류를 흘린다고 하는 특성이 있다. 따라서, 특히, 임계값이 가장 높은, 예를 들면, "01" 상태의 셀의 임계값의 온도에 의한 변화가 커지기 때문에, 메모리 셀 데이터를 올바르게 판독하는 것이 곤란하게 된다.

상기한 바와 같이, 종래의 반도체 기억 장치는, 온도에 의존하여, 메모리 셀 데이터를 올바르게 판독할 수 없어, 불량 비트가 증대한다고 하는 문제가 있었다．

[특허 문헌 1] 일본 특허 공개 제2006-196078 공보

본 발명은, 온도에 의존하지 않고, 메모리 셀 데이터를 올바르게 판독할 수 있어, 불량 비트를 저감할 수 있는 반도체 기억 장치를 제공한다.

본 발명의 일 양태에 의하면, 다 비트 데이터를 기억 가능한 메모리 셀이 매트릭스 형상으로 배치된 메모리 셀 어레이와, 상기 메모리 셀 어레이 내의 메모리 셀로부터 데이터를 판독하는 판독부와, 상기 메모리 셀 어레이 내의 메모리 셀에 데이터를 기입하는 기입부와, 판독 전압을 생성하여 상기 판독부에 공급하는 판독 전압 발생부와, 온도에 따라서 상기 판독 전압을 제어하는 전압 제어부를 구비하는 반도체 기억 장치를 제공할 수 있다.

본 발명에 의하면, 온도에 의존하지 않고, 메모리 셀 데이터를 올바르게 판독할 수 있어, 불량 비트를 저감할 수 있는 반도체 기억 장치를 제공한다.

이하, 본 발명의 실시 형태에 대하여 도면을 참조하여 설명한다. 이 설명에서는，NAND형 플래시 메모리를 일례로 들어, 설명한다. 또한, 이 설명에서는，전체 도면에 걸쳐 공통의 부분에는 공통의 참조 부호를 붙인다.

[제1 실시 형태]

<1. 구성예>

1-1. 전체 구성예

우선，도 1을 이용하여, 본 발명의 제1 실시 형태에 따른 반도체 기억 장치의 전체 구성예를 설명한다. 도시한 바와 같이, 본 예에 따른 NAND형 플래시 메모리는, 메모리 셀 어레이(21), 데이터 제어 회로(22), 로우 디코더(23), 컬럼 디코더(24), 어드레스 버퍼(25), 데이터 입출력 버퍼(26), 게이트 드라이버(27), 컨트롤 게이트(CG) 전압 발생 회로(28), 내부 전압 발생 회로(29), 전압 제어 회로(30) 로부터 구성된다.

메모리 셀 어레이(21)는, 복수의 블록(BLOCK)에 의해 구성되어 있다. 이 블록의 각각은, 비트선 및 워드선(제어 게이트선)의 교차 위치에 매트릭스 형상으로 배치된 복수의 메모리 트랜지스터(메모리 셀)를 구비하고 있다. 메모리 셀 트랜지스터의 각각은, 다 비트 데이터를 기억 가능하도록 구성되기 때문에, 후술하겠지만, 복수의 임계값 전압을 갖고 있다.

데이터 제어 회로(데이터 판독부)(22)는, 메모리 셀 어레이(21) 내의 메모리 셀 트랜지스터로부터 판독한 데이터를 검지, 증폭하여 일시 기억하고, 또한 데이터 입출력 버퍼(26)로부터 공급되는 기입 데이터를 일시 기억해 둔다.

로우 디코더(23)는, 어드레스 버퍼(25)로부터 출력되는 로우 어드레스 신호를 디코드하여 메모리 셀 어레이 내에 형성된 워드선의 선택을 행한다.

컬럼 디코더(24)는, 어드레스 버퍼(25)로부터 출력되는 컬럼 어드레스 신호를 디코드하여 메모리 셀 어레이 내에 형성된 비트선의 선택을 행한다.

어드레스 버퍼(25)에는, 이 장치 외부(도시 생략)로부터 어드레스 신호 Add가 입력된다.

데이터 입출력 버퍼(26)는, 장치 외부로부터 입력되는 기입 데이터 Din을 데이터 제어 회로에 공급하고, 또한 데이터 제어 회로로부터 공급되는 판독 데이터 Dout를 장치 외부에 출력한다.

게이트 드라이버(27)에는, 컨트롤 게이트 전압 발생 회로(28)의 출력 전압 VCG 및 내부 전압 발생 회로(29)의 출력 전압 VPGM, VPASS 등이 입력된다. 그 때 문에，게이트 드라이버(27)는, 상기의 전압을 로우 디코더(23)을 통하여, 메모리 셀 어레이 내의 워드선에 선택적으로 전송하는 스위치 회로로서 동작한다.

컨트롤 게이트 전압 발생 회로(판독 전압 발생부)(28)는, 전압 제어 회로(30)로부터의 제어 신호에 기초하여, 판독 시에, 선택 워드선에 인가하는 판독 전압 VCG 등을 생성한다.

내부 전압 발생 회로(29)는, 전압 제어 회로(30)로부터의 제어 신호에 기초하여, 기입 시에 선택 워드선에 인가하는 기입 전압 VPGM, 기입 시에 비선택 워드선에 인가하는 기입 패스 전압 VPASS, 선택 게이트선에 인가하는 전압 VSGH, VSG 등을 생성한다.

전압 제어 회로(전압 제어부)(30)는, 후술하겠지만, 온도에 따라서 판독 전압 VCG를 제어한다. 보다 구체적으로는，전압 제어 회로(30)는, 고온(예를 들면, 85℃ 정도) 시에, 판독 전압을, 임계값 전압이 커짐에 따라서 시프트 폭이 크게 되도록, 낮은 레벨로 시프트하도록 제어한다. 그 때문에，고온에서, 임계값이 높은 "00" 상태나 "10" 상태의 메모리 셀 트랜지스터의 데이터를 판독하고자 한 경우이어도, 데이터를 올바르게 판독할 수 있어, 불량 비트를 저감할 수 있다.

1-2. 메모리 셀 어레이의 구성예

다음으로，본 예의 메모리 셀 어레이(21)의 구성예에 대하여, 도 2를 이용하여 설명한다. 도 2는, 본 예에 따른 메모리 셀 어레이(21)의 등가 회로이다.

도시한 바와 같이, 메모리 셀 어레이(21)는, 복수의 블록(BLOCK1, BLOCK2, …)에 의해 구성되어 있다. 여기에서는, 2개의 블록(BLOCK1, BLOCK2)을 일례로서 나타내고 있다.

블록의 각각은, 복수의 메모리 셀 유닛 MU와, 메모리 셀 유닛 MU를 선택하는 선택 트랜지스터 S1, S2를 구비하고 있다.

메모리 셀 유닛 MU는, 전류 경로가 행 방향으로 직렬 접속된 복수의 메모리 셀 트랜지스터(M1∼M8)에 의해 구성되어 있다. 메모리 셀 트랜지스터의 각각은, 반도체 기판 위에, 순차적으로, 터널 절연막, 부유 전극 FG, 게이트간 절연막 및 제어 전극 CG가 형성된 적층 구조이다. 선택 트랜지스터 S1, S2는, 반도체 기판 위에 형성된 게이트 절연막과, 게이트 전극을 구비하고 있다.

제어 게이트선(워드선) CG1, CG2, …, CG8, 선택 게이트선 SG1, SG2 및 소스선 SL은, 각각 행 방향으로 배치되어 있다. 제어 게이트선 CG1∼CG8은, 각각 메모리 셀 트랜지스터의 제어 전극 CG에 접속된다. 선택 게이트선 SG1, SG2는, 선택 트랜지스터의 S1, S2의 게이트 전극에 접속된다.

소스선 SL은, 메모리 셀 유닛 MU의 전류 경로의 일단에 접속된다. 이 소스선 SL은, 열 방향에 인접하는 블록(예를 들면, BLOCK2와 BLOCK3(도시 생략))에 의해 공유된다. 소스선 SL에는, 주변 회로(도시 생략)에서 생성되는 소스 전위 Vs가 인가된다.

비트선 BL1, BL2, …, BLm은, 각각 열 방향으로 배치된다. 비트선 BL1∼BLn은, 각각 메모리 셀 유닛 MU의 전류 경로의 타단에 접속된다.

제어 게이트선(워드선)마다, 각각 페이지(PAGE)가 설정된다. 이 페이지(PAGE)마다 데이터 기입 및 데이터 판독이 행해진다. 그 때문에，이 페이지는 기입 단위 및 판독 단위이다. 또한，데이터 소거는, 블록(BLOCK1, BLOCK2, …)마다 행해지기 때문에, 블록(BLOCK1, BLOCK2, …)은 소거 단위이다.

1-3. 메모리 셀 유닛의 구성예

다음으로，본 예에 따른 메모리 셀 유닛 MU의 구성예에 대하여, 도 3 및 도 4를 이용하여 설명한다. 도 3의 (a)는 메모리 셀 유닛의 평면 구성을 나타낸 평면도이며, 도 3의 (b)는, 메모리 셀 유닛의 등가 회로를 나타낸 도면이다. 도 4의 (a)는 도 3의 (a)에서의 A-A'선을 따른 단면도, 도 4의 (b)는 도 3의 (a)에서의 B-B'선을 따른 단면도이다.

도시한 바와 같이, 메모리 셀 유닛은, 전하 축적층으로서, 예를 들면, 부유 전극과 제어 전극이 적층된 구성의 N 채널형 M0SFET 구조의 복수의 메모리 셀 트랜지스터를, 각각의 소스 단자와 드레인 단자를 인접하는 메모리 셀 트랜지스터간에서 공유함으로써, 복수의 메모리 셀 트랜지스터를 직렬 접속하고, 이것을 비트선 BL에 접속하는 것이다. 본 예에서는, 8개의 메모리 셀 트랜지스터 M1∼M8이 직렬 접속되어, 1 단위의 메모리 셀 유닛을 구성하고 있다.

각 메모리 셀 트랜지스터 M1∼M8은, 반도체 기판 내에 형성된 P형 웰(11) 위에 게이트 절연막(터널 절연막)(13)을 개재하여, 부유 전극(14)(14(1), 14(2), …, 14(8))이 형성되고, 그들 부유 전극(14) 위에 게이트간 절연막(15)을 개재하여 제어 전극(16)(16(1), 16(2), …, 16(8))이 적층하여 형성된다. 이들 메모리 셀 트랜지스터의 소스와 드레인인 N형 확산층(19)(19(1), 19(2), …, 19(9))은, 행 방향에 인접하는 트랜지스터끼리 공유하는 형태로, 메모리 셀이 직렬 접속되어 있다. 행 방향(비트선 방향)에 인접하는 메모리 셀 트랜지스터끼리의 사이는, 소자 분리 산화막(12)에 의해 분리되어 있다.

메모리 유닛의 드레인측, 소스측에는, 각각 제1, 제2 선택 트랜지스터 S1, S2가 형성되어 있다. 선택 트랜지스터 S1은, 메모리 셀 트랜지스터의 부유 전극, 제어 전극과 동시에 형성된 제1 선택 게이트(14(9)와 16(9))를 구비하고 있다. 선택 트랜지스터 S2는, 메모리 셀 트랜지스터의 부유 전극, 제어 전극과 동시에 형성된 제2 선택 게이트(14(10), 16(10))를 구비하고 있다. 선택 게이트(14(9), 16(9))는, 게이트간 절연막(15')의 중앙부가 분리됨으로써, 전기적으로 접속되어 있다. 마찬가지로, 선택 게이트(14(10)과 16(10))도, 중앙부가 분리된 게이트간 절연막(15')에 의해, 전기적으로 접속되어 있다. 이것에 의해，이들은 선택 트랜지스터 S1, S2의 게이트 전극으로서 동작한다.

이들 소자(M1∼M8, S1, S2) 위에는, 층간 절연막(17)에 의해 덮여 있다.

비트선(18)(BL)은, 층간 절연막(17) 위에 설치된다.

제어 전극(16)(1), 16(2), …, 16(8)은, 행 방향으로 공통으로 배치되고, 제어 게이트선 CG1, CG2, …, CG8로서 동작한다. 또한 선택 게이트(14(9), 16(9) 및 14(10), 16(10))도 각각 행 방향으로 공통으로 배치되고, 선택 게이트선 SG1, SG2로서 동작한다.

데이터의 기입은, 메모리 셀 트랜지스터 Ml∼M8의 부유 전극(14)(14(1), 14(2), …, 14(8))에 전하(전자)를 주입함으로써, 페이지에서 일괄하여 행해진다. 또한，데이터 소거는, 주입된 전하(전자)를 뽑아냄으로써, 블록에서 일괄하여 행해 진다.

1-4. 임계값 분포예

다음으로，본 예에 따른 메모리 셀 트랜지스터의 임계값 분포에 대하여, 도 5를 이용하여, 설명한다. 도 5는, 각 메모리 셀 트랜지스터 M1∼M8에서의 임계값 전압의 분포를 나타내고 있다. 여기에서는, 메모리 셀 트랜지스터에 4종류의 임계값 전압을 설정한 4치의 경우를 일례로 들어 설명한다.

도시한 바와 같이, "11" 상태가 소거 상태, "10" 상태가 Vth10 기입 상태, "00" 상태가 Vth00 기입 상태, "01" 상태가 Vth01 기입 상태이다.

1-5. 컨트롤 게이트 전압 발생 회로의 구성예

다음으로，본 예에 따른 컨트롤 게이트 전압 발생 회로(28)의 구성예에 대하여, 도 6을 이용하여 설명한다.

도시한 바와 같이, 본 예의 컨트롤 게이트 전압 발생 회로(28)는, 분압 회로 DV1과, 전압 변환 회로 CV1로 구성된다. 분압 회로 DV1은, 전압 제어 회로(30)로부터의 제어 신호 seq_v10, seq_v00에 따라서, 저항 분할된 전압을 발생한다. 전압 변환 회로 CV1은, 분압 회로 DV1의 출력을 소정의 제어 게이트 전압 VCG로 변환한다.

분압 회로 DV1은, 오피 앰프 0P1, P채널형 MOS 트랜지스터 MP11, 저항 R0, R1A∼R5A, R2A∼R5B, 다이오드 D1, D2, 바이패스 회로 BP1∼BP4에 의해 구성된다.

다이오드 D1의 애노드는 VA로서 오피 앰프의 비반전 입력단(+)에 접속됨과 함께, 저항 R1A의 한쪽의 단자에 접속된다. N개의 다이오드 D2의 애노드는 저항 R0의 한쪽의 단자에 공통으로 접속된다. 저항 R0의 다른 한쪽의 단자는 VB로서 오피 앰프의 반전 입력단(-)에 접속됨과 함께, 저항 R1B의 한쪽의 단자에 접속된다. 다이오드 D1, D2의 캐소드는 접지 전위 GND에 접속된다.

저항 R1A, R1B의 다른 한쪽의 단자는 ztca, ztc로서 각각 저항 R2A, R2B의 한쪽 단자에 접속된다. 또한 ztca, ztc는 각각 바이패스 회로 BP1과 BP3, BP2와 BP4에 접속된다. 저항 R2A, R2B의 다른 한쪽의 단자는 p0a, p0b로서 각각 저항 R3A, R3B의 한쪽 단자에 접속된다. 또한 p0a, p0b는 각각 바이패스 회로 BP1, BP2에 접속된다. 저항 R3A, R3B의 다른 한쪽의 단자는 p1a, p1b로서 각각 저항 R4A, R4B의 한쪽 단자에 접속된다. 또한 p1a, p1b는 각각 바이패스 회로 BP3, BP4에 접속된다. 저항 R4A, R4B의 다른 한쪽의 단자는 p2a, p2b로서 각각 저항 R5A, R5B의 한쪽의 단자에 접속된다.

저항 R5A, R5B의 다른 한쪽의 단자는 ptat로서 P채널 MOS 트랜지스터 MP11의 드레인에 접속된다. MP11의 게이트에는 오피 앰프의 출력단이 접속되고, MP11의 소스에는 전원 전압 VCC가 접속된다.

바이패스 회로 BP1, BP2는, 내부 전원 전압 Vcc와 전원 전압 GND의 사이에서, 저항 분할된 전압을 발생한다. 마찬가지로, 바이패스 회로 BP2, BP4는, 내부 전원 전압 Vcc와 전원 전압 GND의 사이에서, 저항 분할된 전압을 발생한다. 바이패스 회로 BP1, BP3에는 전압 제어 회로(30)로부터의 제어 신호 seq_v00이, BP3, BP4에는 전압 제어 회로(30)로부터의 제어 신호 seq_v10이 더 접속된다.

전압 변환 회로 CV1은 ptat와 ztc가 접속되며, 제어 게이트(CG) 전압 VCG를 출력한다. 저항 R1A와 R1B, R2A와 R2B, R3A와 R3B, R4A와 R4B, R5A와 R5B의 저항값은 각각 동일한 값으로 설정된다.

1-6. 오피 앰프의 구성예

다음으로，도 6에서의 오피 앰프 0P1의 구성예에 대하여, 도 7을 이용하여 설명한다. 도시한 바와 같이, 오피 앰프 0P1은, P채널 MOS 트랜지스터 MP12, MP13 및 N채널 MOS 트랜지스터 MN11, MN12, MN13으로 구성된다.

N채널 MOS 트랜지스터 MN11의 소스는, 접지 전위 GND에 접속되며, 게이트에는 전압 제어 회로(30)로부터의 신호 Active가 접속된다. 드레인은 VC로서 N채널 MOS 트랜지스터 MN12, MN13의 소스에 공통으로 접속된다. N채널 MOS 트랜지스터 MN12의 게이트에는 신호 VA가 접속되고, 드레인은 VPG로서 P채널 MOS 트랜지스터 MP12의 드레인 및 MP12, MP13의 게이트에 공통으로 접속된다. N채널 MOS 트랜지스터 MN13의 게이트에는 신호 VB가 접속되고, 드레인은 out로서 P채널 M0S 트랜지스터 MP13의 드레인에 접속됨과 함께, 오피 앰프 0P1의 출력으로 된다. MP12와 MP13의 소스는 전원 전압 VCC에 접속된다.

오피 앰프 0P1은, Active 신호가 "H" 상태로 되면 동작한다. VA>VB의 경우에는 MN13에 대하여 MN12가 많이 전류를 흘린다. 이것은 VPG를 GND 레벨에 가까운 쪽으로 끌어내리고, MP12, MP13이 흘리는 전류가 많아지기 때문에, Vout는 "H" 레벨을 출력한다. 한편 VA＜VB의 경우에는 MN12에 대하여 MN13이 많이 전류를 흘린다. 그 결과 Vout는 "L" 레벨을 출력한다.

이와 같이 오피 앰프 OP1은 동작 상태로 되면 차동 증폭기로서 작용하고, VA 와 VB의 전압이 동일하게 되도록 MP11을 흐르는 전류를 제어한다.

여기서, VA=VB 및 I1=I2라고 하는 조건으로부터, ztc의 전압 Vztc는 아래와 같이 된다.

Vztc=Vf+(r1/r0)*(kT/q*1n(N))

Vf는 다이오드의 포워드 전압, k는 볼트먼 상수, T는 절대 온도, q는 전하소량, N은 다이오드 D1과 D2의 면적비(D1에 대한 D2의 면적), r0은 R0의 저항값, r1은 R1A, R1B의 저항값을 나타낸다. 이 식을 절대 온도로 미분하면 알 수 있는 바와 같이, 적당한 r1/r0을 설정함으로써 ztc는 온도 의존성이 없는 전압으로 설정할 수 있다.

Vf의 절대 온도에 의한 미분값이 -2mV/C, k=1.38*10^(-23), q=1.6*10^(-19), N=10으로 하면，ztc가 온도 의존성을 갖지 않는 조건으로부터, (r1/r0)=10.08로 된다. r0과 r1의 값은 일의적으로는 정해지지 않지만, 예를 들면 r0=10k, r1=100.8k로 된다. 이 경우의 ztc의 전압 Vztc는, T=27℃, Vf=0.6V로 하면 Vztc=1.20V로 된다.

또한 ptat의 전압 Vptat는 이하의 수학식 1로 표현된다.

ztc가 온도 의존성을 갖지 않는 조건으로 설정된 경우, ptat의 온도 의존성은, 이하의 수학식 2와 같이 표현된다.

여기서 r2, r3, r4, r5는, 각각 저항 R2A와 R2B, R3A와 R3B, R4A와 R4B, R5A와 R5B의 저항값을 나타낸다.

이 수학식 2로부터 알 수 있는 바와 같이, 저항 R2A, R3A, R4A, R5A의 저항값의 합(r2+r3+r4+r5)에 의해 온도 의존성을 임의로 설정할 수 있다. 예를 들면, (r2+r3r+r4+r5)=50.4kΩ으로 하면，ptat 전압 Vptat의 온도 의존성은 1.0mV/C로 된다. 이 때의 ptat 전압 Vptat는 T=27℃, Vf=0.6V로 하면，Vptat=1.50V로 된다.

1-7. 바이패스 회로의 구성예

다음으로，도 8을 이용하여, 바이패스 회로의 구성예에 대하여 설명한다. 여기에서는, 바이패스 회로 BP1을 일례로 들어 설명한다. 상기한 바와 같이, 바이패스 회로 BP1, BP2, BP3, BP4는 저항의 양단을 단락하여 ztca, ztc와 ptat 사이의 저항값을 변화시켜서, ptat 전압 Vptat의 온도 의존성을 바꾸는 것이다.

도시한 바와 같이, 바이패스 회로 BP1은 인버터 INV1과 N채널 MOS 트랜지스터 MN14, P채널 M0S 트랜지스터 MP14로 구성된다.

인버터의 입력 단자와 N채널 MOS 트랜지스터 MN14의 게이트에는 전압 제어 회로(30)로부터의 제어 신호 seq_v00이 접속되고, 인버터의 출력 단자는 P채널 MOS 트랜지스터 MN14의 게이트에 접속된다. MN14의 소스와 MP14의 드레인은 저항 R1A와 R2A의 사이의 노드 ztca에 공통으로 접속되며, MN14의 드레인과 MP14의 소스는 저항 R2A와 R3A의 사이의 노드 p0a에 공통으로 접속된다.

이 회로에서, seq_v00 신호에 "L"이 출력된 상태에서는, MP14와 MN14는 오프 상태이다. ztca와 p0a는 저항 R2A에 의해 접속되기 때문에, 그 사이의 저항값은 r2이다. seq_v00 신호에 "H"가 출력된 상태에서는, MP14와 MN14가 함께 온 상태로 된다. 따라서 ztca와 p0a는 단락된 상태로 되고, 그 사이의 저항값은 제로로 된다. 바이패스 회로 BP2, BP3, BP4에 대해서도 동작은 마찬가지이다.

BP2는 seq_v00="H"의 상태에서 ztc와 p0b의 사이의 저항값을 제로로 하고, BP3과 BP4는 seq_v10="H"의 상태에서 각각 ztca와 pla, ztc와 p1b의 사이의 저항값을 제로로 한다.

여기서, 수학식 2로부터, 저항 R2A, R3A, R4A, R5A의 저항값의 합(r2+r3+r4+r5)에 의해 ptat 전압 Vptat의 온도 의존성을 설정할 수 있으므로，BP1, BP2, BP3, BP4에 의해, Vptat의 온도 의존성을 바꿀 수 있다.

예를 들면, (r2+r3+r4+r5)=50.4kΩ, r2=10.1kΩ, r3=15.1kΩ으로 하면 아래와 같이 된다.

1) seq_v00="L", seq_v10="H"일 때

ptat의 온도 의존성 0.5mV/℃

ptat 전압 Vptat 1.35V(온도 27℃, Vf=0.6V)

2) seq_v00="H", seq_v10="L"일 때

ptat의 온도 의존성 0.8mV/℃

ptat 전압 Vptat 1.44V(온도 27℃, Vf=0.6V)

3) seq_v00="L", seq_v10="L"일 때

ptat의 온도 의존성 1.0mV/℃

tptat 전압 Vptat 1.50V(온도 27℃, Vf=0.6V)

1-8. 전압 변환 회로의 구성예

다음으로，도 9를 이용하여, 전압 변환 회로 CV1의 구성예에 대하여 설명한다.

전압 변환 회로 CV1은, ptat 신호와 ztc 신호로부터, seq_v00 신호, seq_v10 신호에 의해 제어되는 전압을 VCG로서 생성한다. 도시한 바와 같이, 전압 변환 회로 CV1은, 오피 앰프 OP2, 0P3, 0P4, 인버터 INV2, NOR 게이트 NOR1, P채널 MOS 트랜지스터 MP15, MP16, N채널 MOS 트랜지스터 MN15, MN16, MN17, MN18, 저항 R6, R7, R8, R9, R10, R11, R12, R13으로 구성된다.

오피 앰프 0P2, 0P3, 0P4의 구성은 도 7에 도시한 오피 앰프 0P1과 마찬가지이다.

저항 R6의 한쪽의 단자는 GND에 접속되며, 다른 한쪽의 단자는 저항 R7의 한쪽 단자와 오피 앰프 0P2의 반전 입력단(-)에 공통으로 접속된다. 0P2의 비반전 입력단(+)에는 ztc가 접속되며, 0P2의 출력단은 P채널 MOS 트랜지스터 MP15의 게이트에 접속된다. MP15의 소스는 전원 전압 Vcc에 접속되며, 드레인은 xztc로서 저항 R7의 다른 한쪽의 단자와 저항 R11의 한쪽의 단자에 공통으로 접속된다.

전압 제어 회로(30)로부터의 제어 신호 seq_v10은 N채널 MOS 트랜지스터 MN15의 게이트와 NOR 게이트 NOR1의 한쪽의 입력 단자에 공통으로 접속된다. 제어 신호 seq_v00은 N채널 MOS 트랜지스터 MN16의 게이트와 NOR1의 다른 한쪽의 입력 단자에 공통으로 접속된다.

NOR1의 출력은 N채널 MOS 트랜지스터 MN17의 게이트에 접속된다. MN17의 소스는 GND에, 드레인은 na로서 저항 R8의 한쪽의 단자에 접속된다. MN16의 소스는 GND에, 드레인은 nb로서 저항 R8의 다른 한쪽의 단자 및 저항 R9의 한쪽의 단자에 공통으로 접속된다. MN15의 소스는 GND에, 드레인은 저항 R9의 다른 한쪽의 단자 및 저항 R10의 한쪽의 단자에 공통으로 접속된다. 저항 R10의 다른 한쪽의 단자는 cztc로서 저항 R11의 다른 한쪽의 단자 및 오피 앰프 0P4의 비반전 입력단(+)에 접속된다. 오피 앰프 0P3의 비반전 입력단(+)은 ptat가 접속된다. 0P3의 반전 입력단(-)에는, 0P3의 출력단 및 저항 R12의 한쪽의 단자가 mptat로서 공통으로 접속된다. 저항 R12의 다른 한쪽의 단자는 mvcg로서 0P4의 반전 입력단(-) 및 저항 R13의 한쪽의 단자에 공통으로 접속된다. 0P4의 출력단은 out 신호로서 저항 R13의 다른 한쪽의 단자에 접속된다.

전압 제어 회로(30)로부터의 신호 seq_vcg는 인버터 INV2의 입력단 및 N채널 MOS 트랜지스터 MM18의 게이트에 공통으로 접속된다. INV2의 출력단은 P채널 MOS 트랜지스터 MP16의 게이트에 접속된다. MN18과 MN18의 소스(혹은 드레인)의 한쪽의 단자에는 out 신호가 공통으로 접속되고, MN18과 MP18의 드레인(혹은 소스)의 다른 한쪽의 단자는 VCG로서 게이트 드라이버(27), 로우 디코더(23)를 통해서 메모리셀 어레이에 인가된다.

0P2V는 ztc와 nztc가 동일한 전압으로 되도록 MP(15)의 게이트 전압을 제어 한다. 그 결과, xztc의 전압 Vxztc는, 저항 소자 R6과 R7의 저항값의 비로 정해진다. 저항 소자 R6과 R7의 저항값을 각각 r6, r7로 하면，r6=r7=100k의 경우, Vxztc=2.4V(27℃, Vf=0.6V)로 된다.

cztc의 전위 Vcztc는 seq_v00 신호, seq_v10 신호 및 R8, R9, R10, R11의 저항값에 의해 설정된다. R8, R9, R10, R11의 저항값을 각각 r8, r9, r10, r11로 하고, 예를 들면 r8=300k, r9=100k, r10=100k, r11=100k로 하면 아래와 같이 된다.

1) seq_v00="L", seq_v10="H'일 때

cztc 전압 Vcztc 1.2V(온도 27℃, Vf=0.6V)

2) seq_v00="H", seq_v10="L"일 때

cztc 전압 Vcztc 1.6V(온도 27℃, Vf=0.6V)

3) seq_v00="L", seq_v10="L"일 때,

cztc 전압 Vcztc 2.0V(온도 27℃, Vf=0.6V)

cztc를 입력으로 하는 오피 앰프 0P4와 ptat를 입력으로 하는 오피 앰프 0P3 및 그들 오피 앰프의 출력을 저항 R12, R13에 의해 접속함으로써, out 전압 Vout을 적당한 값으로 설정할 수 있다. R12, R13의 저항값을 각각 r12, r13으로 하고, 예를 들면 r12=100k, r13=300k로 하면，out 전압 Vout는, 이하의 수학식 3과 같이 표현된다.

따라서, out 전압 Vout는, 예를 들면, 아래와 같이 된다.

1) Seq_v00="L", Seq_v10="H"일 때

out 전압 Vout 0.75V(온도 27℃, Vf=0.6V)

2) seq_v00="H", seq_v10="L"일 때,

out 전압 Vout 2.08V(온도 27℃, Vf=0.6V)

3) seq_v00="L", seq_v10="L"일 때,

out 전압 Vout 3.5V(온도 27℃, Vf=0.6V)

제어 신호seq_vcg가 "H"로 천이함으로써, out 신호가 VCG로서 출력된다. VCG는 게이트 드라이버(27), 로우 디코더(23)를 통해서 메모리 셀 어레이의 판독용 WL에 인가된다.

ptat가 제어 신호에 따른 값의 플러스의 온도 의존성을 취하는 것과, 수학식 3으로부터 알 수 있는 바와 같이, 출력 전압 VCG는 제어 신호에 따른 마이너스의 온도 의존성을 갖는다. 그 때문에，전압 변환 회로 CV1의 출력 전압 VCG의 온도 의존성은, 예를 들면, 아래와 같이 된다.

1) Seq_V00="L", Seq_v10="H"일 때

VCG 전압의 온도 의존성 -1.5mV/℃

2) Seq_v00="H", Seq_v10="L"일 때

VCG 전압의 온도 의존성 -2.4mV/℃

3) Seq_V00="L", Seq_v10="L"일 때

VCG 전압의 온도 의존성 -3.0mV/℃

1-9. ptat 전압 Vptat, VCG 전압과 온도와의 관계

상기 1-7. 및 1-8.에 설명한 바와 같이, ptat(Proportional To Abusolute Temperature) 전압 Vptat, VCG 전압과 온도와의 관계를 정리하면, 도 10과 같이 도시된다.

도시한 바와 같이, 제어 신호 Seq_v00, SeLv10의 전압 레벨("H"/"L")에 의해, 컨트롤 게이트 전압 발생 회로(28)의 출력 전압 VCG의 온도 의존성을 바꿀 수 있다. 즉, 임계값 전압마다 메모리 셀의 판독 전압의 온도 의존성을 바꿀 수 있다. 그 때문에，상기한 바와 같이, 전압 변환 회로 CV1의 출력 전압 VCG는, 예를 들면, 아래와 같이 된다.

1) Seq_v00 "H", Seq_v10="H" VCg10 출력 상태일 때

VCG 전압의 온도 의존성 -1.5mV℃

2) Seq_v00="H", Seq_v10="L" VCg00 출력 상태일 때

VCG 전압의 온도 의존성 -2.4mV/℃

3) Seq_v00="L", seq_v10="L" Vcg01 출력 상태일 때

VCG 전압의 온도 의존성 -3.0mV℃

1-10. 상온 및 고온의 임계값 분포

1-9.의 결과, 본 예에 따른 상온 및 고온의 임계값 분포는, 도 12에 도시된 바와 같다. 도 12에서의 실선은 상온(예를 들면, 27℃ 정도)의 임계값 분포이며, 파선은 고온(예를 들면, 85℃ 정도)의 임계값 분포이다.

상기한 바와 같이, 전압 제어 회로(30)는, 고온 시, 메모리 셀 트랜지스터로 부터 판독하는 임계값 전압이 커짐에 따라서 시프트 폭이 크게 되도록, 낮은 레벨로 시프트하도록 컨트롤 게이트 전압 발생 회로(28)를 제어한다.

그 때문에，도시한 바와 같이, 판독 전압 Vcg를, 메모리 셀 트랜지스터로부터 판독하는 임계값 전압이 커짐에 따라서("10" 상태→ "00" 상태→ "01" 상태) 시프트 폭이 크게 되도록(시프트 폭: ΔV10<ΔV00<ΔV01), 낮은 레벨로 시프트(Vcg10(상온)→ Vcg10'(고온), Vcg00(상온)→ Vcg00'(고온), Vcg00(상온)→ Vcg00'(고온))할 수 있다.

<2. 데이터 판독 동작>

다음으로，본 예의 구성에서의 NAND형 플래시 메모리의 데이터 판독 동작에 대하여, 도 11을 이용하여 설명한다. 여기에서는, "01" 상태인 Vth01 기입 상태의 셀의 데이터를 판독하는 경우를 일례로서 설명한다.

우선，선택 게이트 S1의 전압을, 내부 전압 발생 회로(29)로부터 생성되는 VSGH(예를 들면 4V 정도)로 설정한다. 또한，선택된 메모리 셀에 접속되는 제어 게이트선의 전압을 VCG01, 그 이외의 메모리 셀에 접속되어 있는 제어 게이트 전압 및 선택 게이트 전압을 내부 전압 발생 회로(29)로부터 출력되는 전압 Vread(예를 들면 5V), 소스선 SL을 0V로 한다.

비트선 BL은, 데이터 제어 회로(22)에 의해, 전원 전압 VDD로 프리차지한 후, 플로팅 상태로 한다. 그 상태에서, 선택 게이트 S2의 전압을 VSGH로 설정하여, 선택된 메모리 셀 트랜지스터로부터 전류가 흐르는지의 여부를 비트선 전위의 변화에 의해 검출하여 데이터를 판독한다.

즉, 메모리 셀에 기입된 데이터가 "01"(메모리 셀 트랜지스터의 임계값 전압 Vth>Vcg01)이면, 메모리 셀 트랜지스터는 오프 상태므로 비트선 BL은 프리차지 전위를 유지한다.

한편，메모리 셀 트랜지스터의 데이터가 "11", "10", "00"인 경우, 메모리 셀 트랜지스터는 온 상태로 되므로，비트선은 프리차지 전압으로부터 ΔV만큼 전압이 저하한다. 이 비트선 전위의 변화를, 데이터 제어 회로(22)에 의해 검출함으로써, 메모리 셀 트랜지스터로부터 Vth01 기입 데이터를 판독할 수 있다.

마찬가지로, 선택 메모리 셀에 접속되는 제어 게이트선의 전압을 Vcg10, Vcg00으로 설정하여 데이터를 판독한다. 또한，이들 판독 데이터에 대하여, 데이터 제어 회로(22) 내부에서 적당한 연산을 행함으로써, 메모리 셀 트랜지스터가 Vth11, Vth10, Vth00, Vth01 중 어느 상태인지를 데이터 제어 회로(22)로부터 데이터 입출력 버퍼(26)에 출력한다.

본 예의 경우, 도 10에 도시한 바와 같이，고온 시에, 판독 전압 Vcg10, Vcg00, Vcg01을, 임계값 전압이 커짐에 따라서("10" 상태→ "00" 상태→ "01" 상태) 시프트 폭이 크게 되도록(시프트 폭: ΔV10<ΔV00<ΔV01), 작은 측으로 시프트(Vcg10(상온)→ Vcg10'(고온), Vcg00(상온)→ Vcg00'(고온), Vcg00(상온)→Vcg00'(고온))할 수 있다.

그 때문에，온도가 변동된 경우이어도, 메모리 셀 트랜지스터의 데이터를 올바르게 판독할 수 있어, 불량 비트를 저감할 수 있다.

<3. 이 실시 형태에 따른 효과>

이 실시 형태에 따른 반도체 기억 장치에 의하면, 적어도 하기 (1) 내지 (3)의 효과가 얻어진다.

(1) 온도에 의존하지 않고, 메모리 셀 데이터를 올바르게 판독할 수 있어, 불량 비트를 저감할 수 있다.

예를 들면, 도 1에 도시한 바와 같이, 반도체 기억 장치는, 온도에 따라서 판독 전압 Vcg를 제어하는 전압 제어 회로(30)를 구비하고 있다. 그 제어란, 예를 들면, 도 10에 도시한 바와 같이，고온 시에, 판독 전압 Vcg10, Vcg00, Vcg01을, 메모리 셀 트랜지스터로부터 판독하는 임계값 전압이 커짐에 따라서("10" 상태→ "00" 상태→ "01" 상태) 시프트 폭이 크게 되도록(시프트 폭: ΔV10<ΔV00<ΔV01), 낮은 레벨로 시프트(Vcg10(상온)→ Vcg10'(고온), Vcg00(상온)→Vcg00'(고온), Vcg00(상온)→ Vcg00'(고온))하는 것이다.

따라서 온도가 변동된 경우이어도, 메모리 셀 트랜지스터의 데이터를 올바르게 판독할 수 있어, 불량 비트를 저감할 수 있다.

이와 같이, 본 예에 따른 구성에 의하면, 판독 전압의 온도 의존성을, 인가되는 메모리 셀의 임계값 전압의 온도 의존성과 동일하게 할 수 있기 때문에, 온도 변동에서의 판독 전압의 변동을 캔슬할 수 있다.

또한, 본 예에서는, 그들 메모리 셀의 데이터 판독 동작에서의, 판독 전압 Vcg를 일례로 들어서 설명하였지만, 이것에는 한정되지 않는다. 즉, 데이터 기입 동작 시의 베리파이 판독의 기입 베리파이 전압 및 소거 동작 시의 베리파이 판독 소거 베리파이 전압에서도, 마찬가지로 적용할 수 있어, 마찬가지의 효과를 얻는 것이 가능하다.

(2) 미세화에 대하여 유리하다.

메모리 셀의 미세화가 한층 진행되면，임계값 전압의 변동이 커지기 때문에, 불량 비트 수가 증대한다. 그러나，본 예의 구성에서는, 온도에 따라서 판독 전압 Vcg를 제어하기 때문에, 온도 변동에서의 판독 전압의 변동을 캔슬할 수 있다.

그 때문에，미세화에 대하여 유리하다.

(3) 판독 전압의 전압 마진을 확보할 수 있어, 다치 메모리화에 유리하다.

1개의 메모리 셀 트랜지스터에 의해 많은 임계값을 갖게 함으로써, 단위 메모리 셀당 정보량을 늘리고자 하는 경우, 인접하는 임계값의 거리가 가깝게 된다. 여기에서, 온도 변동에 의해 임계값도 변동하면，점점 더 전압 마진을 충분히 확보할 수 없다.

그러나，상기한 바와 같이, 본 예의 구성에서는, 온도에 따라서 판독 전압 Vcg를 제어하기 때문에, 온도 변동에서의 판독 전압의 변동을 캔슬할 수 있다.

그 때문에，1개의 메모리 셀 트랜지스터에 보다 많은 임계값을 갖게 하여, 단위 메모리 셀당 정보량을 늘리고, 인접하는 임계값의 거리가 가깝게 된 경우에도, 판독 전압의 전압 마진을 확보할 수가 있어，다치 메모리화에 유리하다.

[제2 실시 형태(선택 게이트 전압을 온도에 따라서 제어하는 일례)]

다음으로，제2 실시 형태에 따른 반도체 기억 장치에 대하여, 도 13 내지도 16을 이용하여 설명한다. 이 실시 형태는, 선택 게이트 전압을 온도에 따라서 더 제어하는 일례에 관한 것이다．

여기서, 메모리 셀 트랜지스터와 선택 트랜지스터의 셀 형상은 서로 다르기 때문에，그 임계값의 온도 의존성도 서로 다르다. 메모리 셀 트랜지스터의 온도 제어와 선택 트랜지스터의 온도 제어를 동일하게 하면，셀렉트 게이트 전압 VSG를 필요 이상으로 온도에 대하여 변화시키게 된다. 그 때문에，예를 들면, BLM 전위가 채널에 올바르게 전송되지 않거나, 혹은 VDD를 채널에 전송한 후에 채널이 플로팅으로 되지 않아, 기입하지 않은 셀에 데이터가 기입되지 않는 경우가 있다.

따라서，이 실시 형태는, 또한 선택 게이트의 온도 제어를, 메모리 셀 트랜지스터의 온도 제어와 달리하여 독자적으로 설정함으로써, 상기 문제를 해결할 수 있는 것이다.

이 설명에서, 상기 제1 실시 형태와 중복된 부분의 상세한 설명을 생략한다.

<컨트롤 게이트 전압 발생 회로의 구성예>

본 예에 따른 컨트롤 게이트 전압 발생 회로의 구성예에 대하여, 도 13을 이용하여 설명한다. 본 예에 따른 컨트롤 게이트 전압 발생 회로(28)는, 바이패스 회로 BP5, BP6을 더 구비하고，전압 변환 회로 CV2로부터 셀렉트 게이트(SG) 전압 VSG를 더 출력하는 점에서 상위하고 있다.

도시한 바와 같이, 바이패스 회로 BP5, BP6은 저항의 양단을 단락하여, ztca, ztc와 ptat의 사이의 저항값을 변화시켜서, ptat 전압 Vptat의 온도 의존성을 바꾸는 것이다.

바이패스 회로 BP5, BP6의 구체적 회로 구성은, 바이패스 회로 BP1과 마찬가지이다. 바이패스 회로 BP5, BP6은, 전압 제어 회로(30)로부터의 제어 신호 seq_vsg 신호가 접속된다. 바이패스 회로 BP5에는 ztca와 p2a가 접속되고, 바이패스 회로 BP6에는 ztc와 p2b가 접속된다.

바이패스 회로 BP5, BP6은, seq_vsg 신호가 "L"인 상태에서는 각각 ztca와 p2a, ztc와 p2b를 쇼트하지 않고, Seq_vsg 신호가 "H"인 상태에서는 그들을 쇼트한다.

이것에 의해，제1 실시 형태와 마찬가지로，ptat 출력 전압의 온도 의존성을 바꿀 수 있다.

예를 들면, 저항 소자 R4A, R4B의 저항값 r4, R5A, 저항 소자 R5B의 저항값 r5를 각각 r4=5k, r5=20.2k로 하면，상기 수학식 1, 2에 의해, seq_vsg 신호가 "H"인 상태에서는 이하와 같이 된다.

ptat의 온도 의존성 0.4mV/℃

ptat 전압 1.32V(온도 27℃, Vf=0.6V)

<전압 변환 회로의 구성예>

다음으로，전압 변환 회로 CV2의 구성예에 대하여, 도 14를 이용하여 설명한다.

도시한 바와 같이, 전압 변환 회로 CV2는, ptat 신호와 ztc 신호로부터 seq_V00, seq_v10 신호에 의해 제어되는 전압을 VCG로서 출력하고, 또한 seq_vsg 신호에 의해 제어되는 전압을 VSG로서 출력한다.

본 예에 따른 전압 변환 회로 CV2는, NOR 게이트 NOR2와, 인버터 INV3, INV4와, P채널 MOS 트랜지스터 MP17과, N채널 MOS 트랜지스터 MN19를 더 구비하는 점에 서 상기의 실시 형태와 상위하고 있다.

NOR 게이트 NOR2의 한쪽의 입력단에는 seq_v00 신호가 접속되고, 다른 한쪽의 입력단에는 seq_vsg 신호가 접속된다. NOR 게이트 NOR2의 출력은 INV3의 입력단에 접속된다.

인버터 INV3의 출력은 MN16의 게이트에 접속된다. 인버터 INV4의 입력단에는 seq_vsg 신호가 접속되고, 인버터 INV4의 출력은 MP17의 게이트에 접속된다.

트랜지스터 MN19의 게이트에는 Seq_vsg 신호가 접속된다.

seq_vsg 신호가 "H"인 상태에서는, 트랜지스터 MN16이 온하여, 노드 nb을 GND에 쇼트한다. 이것에 의해，cztc의 전압은 1.6V(온도 27℃, Vf=0.6V)로 된다. 이 때, 오피 앰프 0P4의 출력 out 전압 Vout는, 상기 수학식 3으로부터 2.44V로 된다. Seq_vsg 신호가 "H"로 되면, 트랜지스터 MP17, MN19가 온하여, out 신호를 VSG로서 출력한다.

ptat 전압 Vptat 및 VSG 전압과 온도의 관계에 대하여, 도 15를 이용하여 설명한다. 도시한 바와 같이, 본 예에서는, VCG 전압의 온도 의존성과는 독립적으로, VSG 출력 전압의 온도 의존성을 제어할 수 있다.

보다 구체적으로는，컨트롤 게이트 전압 발생 회로(28)는, 전압 제어 회로(30)의 제어에 따라, 온도 상승에 수반하여，값이 작아지는 선택 게이트 전압 VSG를 발생한다. 환언하면, 온도가 변화된 경우이어도, 온도 변동을 캔슬하도록, 선택 게이트 전압 VSG를 인가할 수 있어, BLM 전위를 채널에 전달할 수 있다.

또한，비기입 셀의 채널에 VDD를 전송한 후에는, 선택 게이트 S1, S2를 확실하게 오프하여 채널을 플로팅으로 할 수가 있어，비기입의 메모리 셀에 잘 못하여 데이터가 기입되는 오기입을 방지할 수 있다.

<데이터 기입 동작예>

다음으로，본 예의 데이터 기입 동작예에 대하여, 도 16을 이용하여 설명한다. 도 16은, 본 예의 기입 동작 시의 파형을 나타내는 타이밍차트도이다.

도시한 바와 같이, 우선，데이터를 기입하는 선택 비트선에는 0V가 공급되고, 데이터를 기입하지 않은 비선택 비트선에는 전원 전압 VDD가 공급된다.

메모리 셀 유닛을 비트선에 접속하는 선택 트랜지스터 S1에 접속된 선택 게이트선 SG1에는, 내부 전압 발생 회로(29)로부터 생성되는 전압 VSG가 인가된다. 소스선 SL에 접속하는 선택 게이트선 SG2에는 0V가 인가된다.

여기서, 전압 VSG는 메모리 셀 트랜지스터의 채널에 내부 전원 전압 Vdd를 전송할 필요가 있다. 그 때문에，선택 트랜지스터의 임계값을 Vthsg로 하는 전압 VSG=Vdd+Vthsg로 설정된다. 이 경우, 데이터를 기입하는 메모리 셀 트랜지스터의 채널에는 0V가 전달된다.

데이터를 기입하지 않은 비트선에서는, 선택 트랜지스터 S1이 오프하므로, 선택 트랜지스터의 임계값을 Vthsg로 하면，메모리 셀 트랜지스터의 채널에는 Vdd(=VSG-Vthsg)가 전송되어 플로팅 상태로 된다.

선택된 메모리 셀 트랜지스터에 접속되는 제어 게이트선(예를 들면, 도면에서의 CG2)에는, 내부 승압된 기입 전압 VPGM(∼20V 정도)이 인가되고, 그 이외의 비선택 메모리 셀에 접속된 제어 게이트선에는 중간 전위 VPASS(∼10V 정도)가 인가된다.

그 결과, 기입 셀(Write Cell)의 채널의 전위가 0V이므로, 기입 셀의 부유 전극과 기판의 사이에 고전압이 걸리고, 기판으로부터 부유 전극에 전자가 터널 주입되어, 셀의 임계값 전압이 플러스 방향으로 이동한다.

한편，기입하지 않은 비선택의 셀의 채널은 플로팅 상태이기 때문에，제어 전극과의 사이의 용량 결합에 의해 채널이 중간 전위로 되어, 전자의 주입이 행해지지 않는다.

이상에 의해, 기입 동작을 종료한다.

또한, 기입 셀의 임계값이 기입하고자 하는 임계값의 근방까지 달한 경우에는, 비트선의 기입 전압을 0V로부터 BLM(∼1.0V)으로 올려서, 기입 속도를 늦춰서 메모리 셀의 임계값 분포 폭을 작게 하는 것도 유효하다. 이 경우, 비트선의 전위를 제외하고, 상기와 마찬가지의 동작을 행하면 된다.

상기에 설명한 바와 같이, 선택 게이트 전압 VSG는, BLM 전위에 접속되는 채널에 전달할 필요가 있다. 한편，비기입 셀의 채널에는 VDD를 전송한 후, 선택 트랜지스터 SG1이 오프하여 채널이 플로팅으로 되도록 설정할 필요가 있다. 여기에서, 선택 트랜지스터도 메모리 셀과 마찬가지로 임계값 전압의 온도 의존성이 있기 때문에, 선택 게이트 전압 VSG도 온도 의존성을 갖는 것이 바람직하다.

그런데，데이터 기입 시는, 판독용 CG 전압은 메모리 셀에 인가할 필요가 없다. 따라서，본 예와 같이, 기입 동작 시에는, 선택 게이트 전압 VSG를, 컨트롤 게이트 전압 발생 회로(28)로부터 생성할 수 있다.

상기한 바와 같이, 이 실시 형태에 따른 반도체 기억 장치에 의하면, 상기(1) 내지 (3)과 마찬가지의 효과가 얻어진다. 또한，본 예에 의하면, 적어도 하기 (4)의 효과가 얻어진다.

(4) 기입 동작 시에서, 온도 변동에서의 임계값 변동을 캔슬하도록, 선택 게이트 전압 VSG를 인가할 수 있다.

본 예의 컨트롤 게이트 전압 발생 회로(28)는, 기입 동작 시에, 전압 제어 회로(30)의 제어에 따라, 온도 상승에 수반하여，값이 작아지는 선택 게이트 전압 VSG를 발생한다. 환언하면, 온도가 변화된 경우에도, 온도 변동에서의 임계값 변동을 캔슬하도록, 선택 게이트 전압 VSG를 인가할 수 있어, BLM 전위를 채널에 전달할 수 있다.

또한，비기입 셀의 채널에 VDD를 전송한 후에는, 선택 게이트를 확실하게 오프하여 채널을 플로팅으로 할 수가 있어，비기입의 메모리 셀에 잘못하여 데이터가 기입되는 오기입을 방지할 수 있는 점에서도 유리하다.

[비교예]

다음으로，상기 제1, 제2 실시 형태에 따른 반도체 기억 장치와 비교하기 위해서, 비교예에 따른 반도체 기억 장치에 대하여, 도 17, 도 18을 이용하여 설명한다.

도 17에 도시한 바와 같이, 이 실시 형태에 따른 반도체 기억 장치는, 1개의 메모리 셀 트랜지스터에 다 비트의 데이터를 기억 가능하게 하기 위해서, 임계값 전압을 4개(Vth0, Vth1, Vth2, Vth3) 설정함으로써, 각각 데이터를 "11", "10", "00", "01"의 임계값 전압에 대응시켜서 기억시키는 것(4치)이다.

이들 메모리 셀 트랜지스터의 데이터 판독 시나 기입 베리파이 시 및 소거 베리파이시(판독 시)에, 메모리 셀 트랜지스터의 게이트에 인가되는 전압은 2종류의 임계값의 사이의 전압으로 설정된다. 예를 들면, Vth0과 Vth1만의 상태의 셀밖에 존재하지 않는 경우, 게이트 전압 VCG는 Vth0<VCG＜Vth1의 값으로 설정된다. 이 상태에서 임계값 전압 Vth0의 메모리 셀이 판독되는 경우, 메모리 셀은 온 상태로 되어, 드레인 전류가 흐른다. 한편 임계값 전압 Vth1의 메모리 셀이 판독되는 경우, 메모리 셀은 오프 상태로 되어, 드레인 전류가 흐르지 않는다. 따라서 드레인 전류를 검지함으로써, 메모리 셀의 데이터를 판독할 수 있다.

여기서, 온도가 변화하면，통상의 트랜지스터 마찬가지로, 메모리 셀 트랜지스터의 임계값은 변화한다. 한편，판독 시의 게이트 전압은 전원 전압 혹은 전원 전압을 분할하여 생성되는 전압 등이기 때문에，온도의 변동이 있어도, 전압 레벨은 변동하지 않는다. 따라서 온도 변화에 의한 임계값의 변동이 있어도 데이터를 올바르게 판독하기 위해서, 각각의 임계값 사이의 전위차(전압 마진)를 충분히 확보할 필요가 있다.

그러나, 전원 전압이 저하되거나, 메모리 셀에 4종류 이상의 임계값을 갖게 함으로써 단위 메모리 셀당의 정보량을 늘리고자 하면，큰 전압 마진을 충분히 확보할 수 없다.

따라서，도 17에 도시한 바와 같이, 판독 전압 마진을 확보하기 위해서, 판 독 시에 메모리 셀의 게이트에 인가하는 전압 VCG에도 메모리 셀과 마찬가지의 온도 의존성을 갖게 하는 것이 유효하다고 생각되고 있다. 도 17에서의 실선은 상온시의 임계값 전압의 분포이며, 파선은 고온시의 임계값 전압의 분포이다.

그런데, 메모리 셀의 미세화가 한층 진행되면，고온 시에, 메모리 셀 데이터를 올바르게 판독할 수 없어, 불량 비트가 증대한다. 이것은, 판독 전압의 시프트 폭이, 각 임계값에서 거의 일정(시프트 폭: ΔV10=ΔV00=ΔV01)하기 때문이다.

미세화가 진행된 경우의 임계값 분포를 도 18에 나타낸다. 도시한 바와 같이, 임계값이 낮은 "10" 상태의 메모리 셀 데이터를 올바르게 판독되게 할 수 있는 경우에도, 특히, 임계값이 높은 "00" 상태나 "01" 상태의 메모리 셀 데이터를 고온에서 올바르게 판독할 수 없다. 그 때문에，임계값이 높은 "00" 상태나 "10" 상태의 메모리 셀 데이터를 고온에서 판독하고자 하면，불량 비트(도면에서의 사선부)가 증대한다.

이것은, 메모리 셀의 기생 트랜지스터의 영향이 현저하게 되기 때문이라고 생각된다. 여기에서, 미세화가 진행하면 메모리 셀의 사이즈가 작아져서, 메모리 셀 끝의 채널 길이도 저감한다. 그리고, 그 저감된 채널에, 제어 전극의 전압이 인가되면，리크 전류를 흘리게 되는 기생 트랜지스터가 발생한다. 이와 같이, 기생 트랜지스터는, 프로세스의 미세화의 진행에 의해, 보다 현재화한다고 생각된다.

기생 트랜지스터는, 제어 전극에 인가되는 전압이 높을수록, 많은 전류를 흘린다고 하는 특성이 있다. 따라서, 특히, 임계값이 가장 높은, 예를 들면, "01" 상태의 셀의 임계값의 온도에 의한 변화가 커지기 때문에, 메모리 셀 데이터를 고 온에서 올바르게 판독하는 것이 곤란하게 된다.

상기한 바와 같이, 비교예에 따른 반도체 기억 장치의 구성에서는, 온도에 의존하여, 메모리 셀 데이터를 올바르게 판독할 수가 없어, 불량 비트가 증대한다.

이상, 제1, 제2 실시 형태 및 비교예를 이용하여 본 발명의 설명을 행하였지만，본 발명은 상기 각 실시 형태 및 비교예에 한정되는 것이 아니라, 실시 단계에서는 그 요지를 일탈하지 않는 범위에서 다양하게 변형하는 것이 가능하다. 또한，상기 각 실시 형태 및 비교예에는 다양한 단계의 발명이 포함되어 있으며, 개시되는 복수의 구성 요건의 적절한 조합에 의해 여러 가지는 발명이 추출될 수 있다. 예를 들면 각 실시 형태 및 비교예에서 나타내는 전체 구성 요건으로부터 몇 개의 구성 요건이 삭제되어도, 발명이 해결하고자 하는 과제의 란에서 설명한 과제 중 적어도 하나를 해결할 수 있으며, 발명의 효과의 란에서 설명되어 있는 효과 중 적어도 하나가 얻어지는 경우에는, 이 구성 요건이 삭제된 구성이 발명으로서 추출될 수 있다.

도 1은 본 발명의 제1 실시 형태에 따른 반도체 기억 장치의 전체 구성예를 나타내는 블록도.

도 2는 제1 실시 형태에 따른 반도체 기억 장치가 갖는 메모리 셀 어레이를 나타내는 등가 회로도.

도 3은 제1 실시 형태에 따른 메모리 셀 유닛의 평면 구조를 설명하기 위한 것으로，(a)는 메모리 셀 유닛을 나타내는 평면도, (b)는 메모리 셀 유닛을 나타내는 등가 회로도.

도 4는 제1 실시 형태에 따른 메모리 셀 유닛의 단면 구조를 설명하기 위한 것으로，(a)는 도 3에서의 A-A'선을 따른 단면도, (b)는 도 3에서의 B-B'선을 따른 단면도.

도 5는 제1 실시 형태에 따른 반도체 기억 장치의 임계값 분포를 나타내는 도면.

도 6은 제1 실시 형태에 따른 컨트롤 게이트 전압 발생 회로를 나타내는 등가 회로도.

도 7은 도 6에서의 오피 앰프를 나타내는 등가 회로도.

도 8은 도 6에서의 바이패스 회로의 등가 회로도.

도 9는 도 6에서의 전압 변환 회로를 나타내는 등가 회로도.

도 10은 제1 실시 형태에 따른 컨트롤 게이트 전압과 온도의 관계를 나타내는 도면.

도 11은 제1 실시 형태에 따른 반도체 기억 장치의 판독 동작 시의 파형도.

도 12는 제1 실시 형태에 따른 반도체 기억 장치의 고온시 및 상온시의 임계값 분포를 나타내는 도면.

도 13은 본 발명의 제2 실시 형태에 따른 반도체 기억 장치가 갖는 컨트롤 게이트 전압 발생 회로를 나타내는 등가 회로도.

도 14는 도 13에서의 전압 변환 회로를 나타내는 등가 회로도.

도 15는 제2 실시 형태에 따른 셀렉트 게이트 전압과 온도의 관계를 나타내는 도면.

도 16은 제2 실시 형태에 따른 반도체 기억 장치의 판독 동작시의 파형도.

도 17은 본 발명의 비교예에 따른 반도체 기억 장치의 임계값 분포를 나타내는 도면.

도 l8은 본 발명의 비교예에 따른 반도체 기억 장치의 임계값 분포를 설명하기 위한 것으로, 더욱 미세화가 진행된 경우의 임계값 분포를 나타내는 도면.

<도면의 주요 부분에 대한 부호의 설명>

21: 메모리 셀 어레이

22: 데이터 제어 회로

23: 로우 디코더

24: 컬럼 디코더

25: 어드레스 버퍼

26: 데이터 입출력 버퍼

27: 게이트 드라이버

28: 컨트롤 게이트 전압 발생 회로

29: 내부 전압 발생 회로

30: 전압 제어 회로.

Claims

삭제
반도체 기억 장치로서,

다 비트 데이터를 기억 가능한 메모리 셀이 매트릭스 형상으로 배치된 메모리 셀 어레이와,

상기 메모리 셀 어레이 내의 메모리 셀로부터 데이터를 판독하는 판독부와,

상기 메모리 셀 어레이 내의 메모리 셀에 데이터를 기입하는 기입부와,

판독 전압을 생성하여 상기 판독부에 공급하는 판독 전압 발생부와,

온도에 따라서 상기 판독 전압을 제어하는 전압 제어부를 구비하고,

상기 판독 전압 발생부는, 상기 전압 제어부의 제어에 따라서, 고온 시에, 상기 메모리 셀로부터 판독하는 임계값 전압이 커짐에 따라서 시프트 폭이 크게 되도록, 낮은 레벨로 시프트하는 판독 전압을 발생하는 것을 특징으로 하는 반도체 기억 장치.
제2항에 있어서,

상기 판독 전압 발생부는, 상기 전압 제어부로부터의 제어 신호에 따라서 저항 분할된 전압을 발생하는 분압 회로와,

상기 분압 회로의 출력을 변환하여 상기 판독 전압을 발생하는 전압 변환 회 로

를 구비하는 것을 특징으로 하는 반도체 기억 장치.
제2항 또는 제3항에 있어서,

상기 메모리 셀 어레이는, 복수의 상기 메모리 셀의 전류 경로가 제1 방향을 따라 직렬 접속된, 메모리 셀 유닛과, 게이트 전극이 선택 게이트선에 의해 제2 방향을 따라 공통 접속되어 상기 메모리 셀 유닛을 선택하는 선택 트랜지스터를 더 구비하고,

상기 판독 전압 발생부는, 또한 데이터 기입 시에, 상기 전압 제어부의 제어에 따라, 온도 상승에 수반하여, 값이 작아지는 선택 게이트 전압을 발생하는 것을 특징으로 하는 반도체 기억 장치.
제3항에 있어서,

상기 분압 회로는,

제1, 제2 기준 전원 간에, 일단 및 타단이 직렬로 접속된 복수의 저항과,

전류 경로의 일단 및 타단이 상기 복수의 저항의 일단 및 타단에 각각 접속되고, 상기 제어 신호에 따라서, 상기 복수의 저항의 양단을 단락하여 저항값을 변화시키는 복수의 바이패스 회로

를 구비하는 것을 특징으로 하는 반도체 기억 장치.