KR100743695B1

KR100743695B1 - 온도 보상 바이어스 발생기

Info

Publication number: KR100743695B1
Application number: KR1020027011371A
Authority: KR
Inventors: 반버스키크마이클에이.; 벵카테쉬바이마스카
Original assignee: 어드밴스드 마이크로 디바이시즈, 인코포레이티드
Priority date: 2000-02-29
Filing date: 2001-02-07
Publication date: 2007-07-30
Also published as: US6205074B1; CN100524504C; WO2001065561A1; JP2003530656A; DE60101319T2; DE60101319D1; EP1264312A1; KR20020083165A; ATE255268T1; EP1264312B1; TW501137B; CN1406382A

Abstract

본 발명은 메모리 장치의 APDEV 동작동안 바이어스 전압을 발생시키는 방법 및 시스템을 개시한다. APDEV 동작동안, 소정의 공급 전압은 조정전원 공급기에 의해 발생된다. 소정의 공급 전압은 온도 보상 바이어스 발생 회로(14)에 인가된다. 온도 보상 바이어스 발생 회로(14)는 활성화되어 메모리 장치의 동작 온도에 기초한 바이어스 전압을 발생시킨다.

Description

온도 보상 바이어스 발생기{TEMPERATURE-COMPENSATED BIAS GENERATOR}

본 발명은 일반적으로 비휘발성 메모리 장치(non-volatile memory device), 더욱 상세하게는 플래시 EEPROM(flash electrically erasable programmable read-only memory) 장치에서 APDE 검증(verify) 동안 바이어스 전압(bias voltage)을 발생하는 방법에 관한 것이다.

플래시메모리는 계속적인 전력공급 없이도 저장된 정보를 보전할 수 있는 저장 장치이다. 실리콘(silicon) 기판에 형성되고 전기적으로 연결된 복수개의 플래시 트랜지스터(flash transistor)에 정보가 저장된다. 플래시 트랜지스터는 전형적으로 셀(cell)이라 불리고, 소스(source), 드레인(drain), 부동게이트(floating gate) 및 제어 게이트(control gate)를 포함한다. 플래시메모리 장치는 플래시 트랜지스터의 행과 열로 형성되어 플래시 트랜지스터 어레이(array)를 형성한다. 당업계에 알려졌듯이, 셀의 제어 게이트는 각각의 워드라인(wordline)에 전기적으로 연결되고, 셀의 드레인은 각각의 비트라인(bitline)에 전기적으로 연결된다. 각 셀의 소스는 공통 소스 라인(common source line)에 전기적으로 연결된다.

각각의 특정한 셀에 저장된 정보는, 당업계에 알려졌듯이, 1 또는 0의 이진수를 나타낸다. 프로그램(program), 어레이의 특정 셀의 읽기 또는 소거 동작을 실 행하기 위하여, 각각의 전압이 소정의 워드라인, 비트라인 및 소스라인에 인가된다. 선택된 비트라인 열과 선택된 워드라인 행에 전압을 인가함으로써, 각각의 셀이 읽혀지거나 프로그램된다.

각각의 셀을 프로그램하기 위하여, 셀의 제어 게이트와 드레인에 각각 소정의 전압이 인가되고 소스는 접지된다. 프로그래밍 전압이 제어 게이트와 드레인에 인가될 때, 열전자(hot electron)가 발생한다. 상기 열전자는 부동게이트 내로 주입되고 음 전하를 형성하여 부동게이트 내에 갇히게 된다. 상기 열전자의 이동 메커니즘은 종종 반도체 산업에서 채널 열전자(Channel Hot Electron; CHE) 주입이라 불린다. 프로그래밍 전압이 제거될 때, 음 전하는 부동게이트에 남게 된다. 따라서, 셀의 문턱(threshold) 전압이 상승된다. 문턱 전압은 셀이 충전된 상태(프로그램된 상태)에 있는지 방전된 상태(프로그램되지 않은 상태)에 있는지를 결정할 때 사용된다.

제어 게이트 및 드레인에 소정의 전압을 인가하고, 셀의 소스를 접지시키고 비트라인의 전류를 감지하여 셀을 읽는다. 셀이 프로그램되어 있으면, 읽기 전압(read voltage)이 제어 게이트 및 셀의 소스 사이에 인가될 때 문턱 전압은 비교적 높아질 것이고 비트라인의 전류는 0이거나 매우 낮을 것이다. 셀이 소거되면, 같은 전압이 인가될 때 문턱 전압은 비교적 낮고 비트라인의 전류는 비교적 높을 것이다.

프로그래밍 과정과는 반대로, 플래시메모리 장치는 전형적으로 대용량으로 소거되어, 메모리 섹터(memory sector) 내의 모든 셀이 동시에 소거된다. 메모리 섹터는 어레이의 워드라인과 비트라인의 수를 나타내고 64-킬로바이트(kbyte) 어레이의 512개의 워드라인과 1024개의 비트라인을 포함하도록 형성된다. 메모리 섹터의 소거는 일단의 소정의 전압들을 공통 소스라인, 비트라인 및 워드라인에 인가하는 방법을 포함하여 여러 가지 방법으로 수행된다. 이로 인해 부동게이트로부터 소스로 F-N 터널링(Fowler-Nordheim tunneling))에 의해 전자 터널링이 발생한다. 따라서, 메모리 섹터 내 셀의 부동게이트로부터 음 전하가 제거된다.

전형적으로, 소거 펄스(erase pulse)를 소거하고자 하는 메모리 섹터에 소정 시간동안 인가하여 셀이 소거된다. 이상적으로, 메모리 섹터의 각각의 셀은 부동게이트에서 전자를 제거하는 데에 동일한 시간을 필요로 한다. 실제로는, 메모리 섹터 내 셀의 소거 시간은 각각 달라 소거 펄스를 인가받은 몇몇 셀은 과소거(over-erased)되기도 한다. 과소거된 셀의 문턱 전압은 비트라인에 과도한 누설 전류(leakage current)를 발생시킬 만큼 낮아진다. 과도한 누설 전류에 의해 메모리 섹터의 비트라인의 프로그램된 셀을 정확히 읽지 못할 수 있다.

과도한 누설 전류를 방지하기 위하여, 비트라인은 APDEV(Automatic Program Disturb Erase Verify) 동작동안 검증되는 것이 당업계에 알려져 있다. 상기 APDEV는 APDE(Automatic Program Disturb Erase)의 일부분으로 자동적으로 발생한다. APDEV 동작은 특정 섹터 내의 각각의 비트라인이 소정의 기준 전류 이상의 누설 전류를 발생시키지 않도록 검증하고, 필요하면 이를 정정하는 조치를 취한다. 소정의 기준 전류는 적어도 하나의 기준 셀의 비트라인을 감지하여 구한다.

APDEV 동작동안, 바이어스 전압은 모든 섹터 내의 워드라인에 인가되고 섹터 내의 각각의 비트라인은 소정의 기준 전류 이상의 전류가 흐르는지 계속적으로 감지된다. 바이어스 전압은 또한 기준 셀의 워드라인에 인가되어 소정의 기준 전류를 얻는다. 비트라인의 전류가 기준 전류 이상이라면, 상기 비트라인의 모든 셀에 대하여 스트레스 동작(stress operation)을 수행한다. 스트레스 동작은 당업계에 소프트 프로그램(soft program)으로 알려져 있다. 상기 소프트 프로그램은 주로 과소거된 셀에 작용하여 과소거된 셀의 문턱 전압을 상승시킨다. 스트레스 동작 후에, 비트라인 전류는 재감지되고 필요할 경우, APDEV 동작동안 비트라인에서 감지되는 전류가 기준 전류 이하가 될 때까지 스트레스 동작을 반복한다.

바이어스 전압이 셀에 인가될 때 발생하는 누설 전류는 플래시메모리의 동작 온도에 따라 변화한다. 플래시메모리의 온도 변화로 인해 누설 전류를 감지하는 정확도가 떨어지면 소거 동작동안 문제가 발생한다는 것이 알려져 있다. 동작 온도가 변화할 때, 셀에 연결된 비트라인의 누설 전류가 기준 셀의 누설 전류 이상으로 변하게 된다. 누설 전류의 일정하지 않은 변화는 APDEV 동작동안 잘못된 비트라인 전류, 즉 잘못된 소정의 기준 전류를 발생시킨다.

셀의 비트라인 누설 전류가 오류로 너무 높아진다던가, 기준 전류가 오류로 너무 낮아지면, 스트레스와 APDEV 동작이 반복될 것이다. 스트레스와 APDEV 동작의 반복은 바람직하지 않게 소거 동작의 기간을 지연시킨다. 게다가, 비트라인의 누설 전류를 잘못 결정하게 하는 온도 변화는, 비트라인의 프로그램된 셀이 후에 읽혀질 때 잘못된 결과를 발생시킨다.

상기 이유로, 플래시메모리의 동작 온도가 변함에 따라 누설 전류 및 소정의 기준 누설 전류의 발생을 온도에 따라 보상할 필요가 있다.

본 발명은 메모리 장치에서 APDEV 동작동안 바이어스 전압을 발생시키는 방법 및 시스템을 개시한다. 바람직한 실시예에서, 상기 메모리 장치는 플래시메모리이다. 바람직한 플래시메모리는 전기적으로 적어도 하나의 패스 게이트(pass gate)와 연결된 전하 분배 회로(charge share circuit)와 온도 보상 바이어스 발생 회로(temperature-compensated bias generator circuit)를 포함한다. 게다가, 전하 분배 회로는 온도 보상 바이어스 발생 회로와 전기적으로 연결된다. 패스 게이트는 플래시메모리의 메모리 섹터 내에 위치한 적어도 하나의 워드라인과 전기적으로 연결된다.

APDEV 동작동안, 전하 분배 회로는 소정의 제 1 전압을 발생시킨다. 상기 제 1 전압은 패스 게이트를 통해 워드라인에 인가된다. 전하 분배 회로가 워드라인을 베이스 전압(base voltage)으로 충전한 후, 온도 보상 바이어스 발생 회로는 소정의 제 2 전압을 발생시킨다. 상기 제 2 전압은 패스 게이트를 통해 워드라인에 인가된다. 소정의 제 2 전압은 온도 보상되어 워드라인을 바이어스 전압으로 충전한다.

소정의 제 2 전압은 플래시메모리의 현재 동작 온도에서 각각의 메모리 섹터 내의 비트라인을 검증하는 데 필요한 바이어스 전압과 같다. 비트라인의 검증은 각각의 메모리 섹터의 워드라인을 바이어스 전압으로 충전하고 비트라인에 발생하는 누설 전류를 측정하여 소정의 기준 전류와 비교하는 것을 포함한다. 전기적으로 워 드라인과 비트라인에 연결되고 제대로 소거되지 않은 셀은 각각의 비트라인에 기준 누설 전류를 초과하는 누설 전류를 발생시킨다. 바람직한 플래시메모리에서, 누설 전류의 크기를 변화시키는 온도 변화는, 온도 보상 바이어스 발생 회로에 의해 공급되는 바이어스 전압으로 인해 아무 영향을 미치지 않는다.

온도 보상 바이어스 발생 회로는 워드라인 인에이블 회로(wordline enable circuit), 온도 조정 회로(temperature adjustment circuit), 소스 바이어스 회로(source bias circuit) 및 방전 회로(discharge circuit)를 포함한다. 워드라인 인에이블 회로는 온도 조정 회로와 전기적으로 연결된다. 온도 조정 회로는 APDEV 동작동안 워드라인 인에이블 회로에 의해 활성화되어 바이어스 전압을 발생시킨다. 저항열(resistor chain)을 사용하여 바이어스 전압을 발생시킬 수 있다. 저항열의 저항값은 플래시메모리의 바이어스 전압을 보상하는 동작 온도가 변함에 따라 변동한다.

바이어스 전압은 온도 조정 회로에 의해 소정의 공급 전압을 사용하여 발생된다. 조정전원 공급기(regulated power supply)는 소정의 공급 전압을 발생시킨다. 소정의 공급 전압은 온도 조정 회로에 인가된다. 상기 온도 조정 회로에서 소정의 공급 전압은 바이어스 전압을 발생하는 저항열에 의해 제어된다. 바이어스 전압은 그 후 온도 조정 회로에 전기적으로 연결된 워드라인에 인가된다.

본 발명의 또 다른 바람직한 실시예는 적어도 하나의 기준 워드라인에 전기적으로 연결된 온도 조정 회로를 포함한다. 기준 워드라인은 적어도 하나의 기준 셀에 전기적으로 연결된다. 온도 보상 바이어스 발생 회로는, 상술한 바람직한 실 시예에서와 같이 기준 워드라인에 인가되는 바이어스 전압을 발생시킨다. 이러한 온도 보상 바이어스 발생 회로의 바람직한 실시예는 워드라인 인에이블 회로 및 온도 조정 회로를 포함한다. 게다가, 전하 분배 회로는 상술한 바람직한 실시예와는 달리, 소정의 제 1 전압을 기준 워드라인에 공급하지 않는다.

또 다른 바람직한 실시예에서, 기준 셀은 적어도 하나의 메모리 섹터와 관련된다. 기준 셀은 관련된 메모리 섹터의 크기에 해당하는 소정의 기준 누설 전류를 공급하도록 구성된다. 기준 누설 전류는 상술한 바람직한 실시예에서와 같이, 바이어스 전압이 기준 워드라인에 인가될 때 발생한다. 기준 누설 전류는 APDEV 동작이 행해지고 있는 메모리 섹터와 관련된 기준 셀의 기준 누설 전류를 감지함으로써 조정된다.

본 발명은 메모리 장치 내에서 APDEV 동작이 행해지는 동안 바이어스 전압을 발생시키는 방법 또한 개시하고 있다. 상기 메모리 장치는 바람직하게는 플래시메모리이다. APDEV 동작동안, 소정의 공급 전압이 조정전원 공급기에 의해 발생되고 온도 조정 회로에 인가된다. 온도 조정 회로는 워드라인 인에이블 회로에 의해 바이어스 전압을 발생하도록 활성화된다. 바이어스 전압은 이전의 바람직한 실시예에서와 같이 플래시메모리의 동작 온도에 기초한 소정의 공급 전압 및 저항열에 의해 발생된다.

바이어스 전압은 패스 게이트에 의해 워드라인으로 공급되어 워드라인을 바이어스 전압으로 충전한다.

또 다른 바람직한 실시예에서, 워드라인 인에이블 회로는 기준 워드라인에 전기적으로 연결된 온도 조정 회로를 활성화시킨다. 게다가, 워드라인 인에이블 회로는 또한 각각의 메모리 섹터 내의 워드라인과 전기적으로 연결된 온도 조정 회로를 활성화시킨다. 각각의 메모리 섹터 내의 워드라인에 인가되는 바람직한 바이어스 전압은 약 104~572밀리볼트의 범위에 있다. 기준 워드라인은 약 522~765밀리볼트의 범위의 바이어스 전압으로 충전되는 것이 바람직하다. 기준 워드라인과 메모리 섹터 내의 워드라인에서 독립적으로 발생된 바이어스 전압은 각각 기준 누설 전류와 누설 전류를 발생한다. 메모리 섹터 내 비트라인의 누설 전류가 기준 누설 전류보다 크면 이를 바로잡기 위한 조치가 취해지고 APDEV 동작이 반복된다.

기준 워드라인과 메모리 섹터 내의 워드라인에 인가되는 바이어스 전압은 독립적으로 온도 보상이 되기 때문에, 각각의 누설 전류는 정확히 유지된다. APDEV 동작이 플래시메모리의 현재 동작 온도에서 정확하다면, APDEV 동작을 포함하는 소거 동작은 효율적으로 종료될 것이다. 메모리 섹터 내의 비트라인의 검증을 수행하는 APDEV 동작의 횟수를 최소화함으로써 효율성을 좋게 할 수 있다. 게다가, 비트라인의 프로그램된 셀을 읽을 때 발생하는 오류가 최소화된다.

본 발명의 다른 특징 및 장점은 다음의 바람직한 실시예의 상세한 설명과 첨부된 도면의 참조를 통해 명백해질 것이다.

도 1은 개시되는 본 발명을 포함하는 바람직한 플래시메모리의 일부분의 블록 다이어그램을 나타낸다.

도 2는 바람직한 온도 보상 바이어스 발생 회로의 블록 다이어그램이다.

도 3은 바람직한 온도 보상 바이어스 발생 회로의 회로도이다.

도 4는 또 다른 바람직한 온도 보상 바이어스 발생 회로의 회로도이다.

본 발명의 실시예를 특정한 구성을 참조하여 이하 설명한다. 당업자라면 청구항의 범위 내에서, 상기 특정한 구성으로부터 많은 변형 및 수정이 가능하다. 본 발명은 과소거 정정을 요구하는 어떠한 타입의 메모리 장치에도 사용될 수 있다. 그러나, 본 발명의 바람직한 실시예는 플래시메모리에 대한 것이다.

모든 전기적인 파라미터(parameter)가 예로 주어지고 다른 전기적인 파라미터를 사용하는 다양한 메모리 장치에 대해 파라미터의 변형이 가능하다. 예를 들면, 바람직한 실시예에서, 공급 전압(Vcc)은 3.0V로 주어지나, 5V, 1.8V, 또는 다른 공급 전압으로 대체 가능하다. 당업계에 알려졌듯이, 공급 전압이 달라지면, 달라진 공급 전압을 수용하기 위해 동작 레벨이 다양하게 수정된다.

도 1은 본 발명의 실시예를 포함하는 바람직한 플래시메모리(10)의 일부분을 나타내는 블록 다이어그램이다. 플래시메모리(10)는 전하 분배 회로(12), 온도 보상 바이어스 발생 회로(14), 적어도 하나의 패스 게이트(16)와 메모리 섹터(20)에 있는 적어도 하나의 워드라인(18)을 포함한다. 전하 분배 회로(12)의 출력과 온도 보상 바이어스 발생 회로(14)의 출력은 바람직한 실시예의 패스 게이트(16)와 전기적으로 연결된다. 게다가, 전하 분배 회로(12)는 온도 보상 바이어스 발생 회로(14)와 전기적으로 연결된다. 패스 게이트(16)의 출력은 각각의 메모리 섹터(20)의 워드라인(18)과 전기적으로 연결된다. 패스 게이트(16)는 APDEV 동작동 안 전하 분배 회로(12)와 온도 보상 바이어스 발생 회로(14)에서 발생된 전압을 워드라인(18)에 인가하는데 사용된다.

APDEV 동작동안, 플래시메모리는 전하 분배 회로(12)를 사용하여 패스 게이트(16)에 의해 워드라인(18)으로 인가되는 소정의 제 1 전압을 발생시킨다. 소정의 시간이 흐른 후에, 플래시메모리(10)는 온도 보상 바이어스 발생 회로(14)를 사용하여 소정의 제 2 전압을 발생시킨다. 소정의 제 2 전압은 패스 게이트(16)를 통해 워드라인(18)으로 인가되는 바이어스 전압이다. 온도 보상 바이어스 발생기(14)에서 발생하는 바이어스 전압의 크기는 플래시메모리(10)의 동작 온도에 기초한다.

전하 분배 회로(12)와 온도 보상 바이어스 발생 회로(14)는 APDEV 동작동안 워드라인(18)을 바이어스 전압으로 빨리 충전하기 위하여 연속적으로 작동한다. 바이어스 전압은 플래시메모리(10)의 현재 동작 온도에서의 APDEV 동작동안 각각의 메모리 섹터(20)의 비트라인을 적절히 검증하는데 필요한 전압의 크기이다. 비트라인의 검증은 각각의 메모리 섹터(20)의 워드라인(18)을 바이어스 전압으로 충전하는 것과, 소정의 기준 누설 전류와 비교하기 위해 발생하는 누설 전류를 측정하는 것을 포함한다. 워드라인과 비트라인에 전기적으로 연결되고 적절히 소거되지 않은 셀은 각각의 비트라인에 기준 누설 전류를 초과하는 누설 전류를 발생시킨다. 초과 누설 전류는 메모리 섹터(20)의 비트라인의 프로그램된 셀을 정확히 판독할 수 없게 한다.

바람직한 실시예에서, APDEV 동작동안 누설 전류의 정확도는 온도 보상 바이어스 전압에 의해 유지된다. 동작 온도가 증가함에 따라, 바이어스 전압의 크기는 온도 보상 바이어스 발생 회로(14)에 의해 줄어든다. 역으로, 동작 온도가 줄어들면, 바이어스 전압의 크기는 증가한다.

전하 분배 회로(12)의 세부적인 설명을 위해서는, 출원계속 중이고 일반 양도된(commonly assigned) "APDE 검증 동안 워드라인의 부스트를 돕는 전하 분배(CHARGE SHARING TO HELP BOOST THE WORDLINES DURING APDE VERIFY)"(Venkatesh 외)의 명칭을 가진 미국 특허 출원 09/547,747을 참조한다. 상기 문헌은 전체로 본 설명의 일부분으로 한다.

도 2를 참조하면, 바람직한 온도 보상 바이어스 발생 회로(14)의 블록 다이어그램이 도시되어 있다. 온도 보상 바이어스 발생 회로(14)는 워드라인 인에이블 회로(22), 온도 조정 회로(24), 소스 바이어스 회로(26), 및 방전 회로(28)를 포함한다. 워드라인 인에이블 회로(22)는 온도 조정 회로(24)와 전기적으로 연결된다. 온도 조정 회로(24)는 또한 소스 바이어스 회로(26) 및 방전 회로(28)와 전기적으로 연결된다. 방전 회로(28)는 AWVENn 배선(30)을 통해 소스 바이어스 회로(26)와 전기적으로 연결된다. 도시하지는 않았지만, 방전 회로(28)는 또한 AWVENBn 배선(32)을 통해 전하 분배 회로(12)와 전기적으로 연결된다. 조정전원 공급기(34)는 도시된 바와 같이 워드라인 인에이블 회로(22) 및 온도 조정 회로(24)와 전기적으로 연결된다.

워드라인 인에이블 회로(22)는 AWVEND 배선(36) 및 프로그램 검증(Program Verify; PV) 배선(38)과 전기적으로 연결된다. 도시하지는 않았지만, AWVEND 배선(36)은 워드라인 인에이블 회로(22)와 전하 분배 회로(12)를 전기적으로 연결 한다. 프로그램 검증 배선(38)은 워드라인 인에이블 회로(22)와 스테이트 머신(미도시)을 전기적으로 연결한다.

당업계에 알려져 있듯이, 스테이트 머신은 수신된 명령어에 응답하여 플래시메모리(10)의 전반적인 동작을 제어하는 데에 사용된다. 바람직한 실시예에서, 스테이트 머신은 소정의 제어신호를 APDEV 동작동안 발생시켜 온도 보상 바이어스 발생 회로(14)에 보낸다는 것만 이해하면 충분하다. 스테이트 머신은 또한 소스 바이어스 회로(26)에 전기적으로 연결된 ARVSSR 소스 바이어스 배선(40), PGM 제어 배선(42) 및 BWSEL 제어 배선(44)에 제어 신호를 발생시킨다. 게다가, 방전 회로(28)와 전기적으로 연결된 ESP 제어 배선(46), 프로그램 리셋(Program Reset) 배선(48), ERXTF 제어 배선(50) 및 APDE 배선(52)의 제어 신호도 스테이트 머신에 의해 발생된다.

도 3은 온도 보상 바이어스 발생 회로(14)의 바람직한 실시예를 도시하고 있다. 바람직한 워드라인 인에이블 회로(22)는 도 3에 도시된 바와 같이 전기적으로 연결된 NAND 게이트(56), 복수의 인버터(58-60) 및 레벨 시프터(62)를 포함한다. 바람직한 레벨 시프터(62)는 도시된 바와 같이 전기적으로 연결된 복수의 n-채널 트랜지스터(64-70) 및 복수의 p-채널 트랜지스터(72-74)를 포함한다. 레벨 시프터(62)는 또한 공급 전압(Vcc) 연결부(76), 접지 연결부(ground connection)(78) 및 조정전원 공급기 연결부(80)와 전기적으로 연결된다.

바람직한 실시예에서, 워드라인 인에이블 회로(22)는 온도 조정 회로(24)를 활성화시킨다. 워드라인 인에이블 회로(22)는 상술한 스테이트 머신(미도시)과 전 하 분배 회로(12)에 의해 발생된 도통 전기 신호(conducting electric signal)에 의해 활성화된다. 활성화되면, 워드라인 인에이블 회로(22)는 비도통 전기 신호(non-conducting electric signal)를 온도 조정 회로(24)에 인가한다. 비도통 전기 신호는 각각 인버터(inverter)(60) 및 레벨 시프터(level shifter)(62)로부터 접지 연결 배선(E)(82)과 전압 연결 배선(F)(84)에 발생한다.

바람직한 레벨 시프터(62)는 반전 레벨 시프터(inverting level shifter)이다. 당업계에 알려져 있듯이, 레벨 시프터는 전기 신호에 의해 활성화될 때 전압을 이동시킨다. 바람직한 실시예에서, 레벨 시프터(62)는, 비도통 전기 신호가 인버터(58)에 의해 발생할 때, 조정전원 공급 연결부(80)에서의 소정의 공급 전압을 이동시킨다. 도통 전기 신호가 인버터(58)에 의해 발생할 때, 전압 연결 배선(F)(84)은 접지 연결부(78)와 전기적으로 연결된다. 바람직한 실시예에서, 조정전원 공급기 연결부(80)의 소정의 공급 전압은 약 5V이고 도 2에 도시된 조정전원 공급기(34)에 의해 공급된다. 소정의 공급 전압은 플래시메모리(10) 동작동안 거의 일정한 크기를 유지하도록 조정된다.

도 3을 참조하면, 바람직한 온도 조정 회로(24)는 도시된 바와 같이 전기적으로 연결된 복수의 n-채널 트랜지스터(86-92), p-채널 트랜지스터(94), 제 1 저항열(96) 및 제 2 저항열(98)을 포함한다. 게다가, 온도 조정 회로(24)는 전기적으로 접지 연결부(78) 및 조정전원 공급기 연결부(80)과 연결된다. 온도 조정 회로(24)는 온도 보상 바이어스 전압의 발생을 제어한다.

바람직한 온도 조정 회로(24)가 활성화되면, 조정전원 공급 연결부(80)의 소 정의 공급 전압은 p-채널 트랜지스터(94)가 활성화됨에 따라 전압 공급 노드(VSUP)(100)에 전달된다. 게다가, 제 1 분배 노드(VDIVA)(102)는 n-채널 트랜지스터(86)의 비활성화에 의해 접지 연결부(78)와 전기적으로 격리되어 있다. 상술한 바와 같이 워드라인 인에이블 회로(22)에서 발생되는 각각의 접지 연결 배선(E)(82)과 전압 연결 배선(F)(84)의 비도통 전기 신호에 의해 n-채널 트랜지스터(86)는 비활성화되고 p-채널 트랜지스터(94)는 활성화된다.

전압 공급 노드(VSUP)(100)는 도 3에 도시된 바와 같이 n-채널 트랜지스터(88)의 드레인 및 제 1 저항열(96)에 전기적으로 연결된다. 바람직한 제 1 저항열(96)은 소정의 저항값을 제공하도록 구성된 복수의 p-플러스(p-plus) 및 n-웰(n-well) 저항을 포함한다. 바람직한 실시예에서, p-플러스 및 n-웰 저항은 온도에 따라 소정 비율로 변화하는 온도 계수(temperature coefficient)를 가지고 있다. p-플러스 및 n-웰 저항의 도핑(doping)을 달리하여 제작하면, 동작 중에 저항값이 다른 비율로 변화한다는 것을 당업자는 알 수 있다.

n-웰 저항은, 저항값을 동작 온도 변화에 선형인 소정의 제 1 비율로 변화시키는 온도 계수를 갖고 있다. p-플러스 저항은, 저항값을 동작 온도 변화에 선형인 소정의 제 2 비율로 변화시키는 온도 계수를 갖고 있다. p-플러스 및 n-웰 저항을 선택적으로 조합함으로써 저항값을 플래시메모리(10)의 동작 온도 범위에 따라 소정의 기울기를 갖고 변화하게 할 수 있다.

제 1 저항열(96)은 전압 분배기(voltage divider)를 형성하기 위해 전기적으로 연결된다. 전압 분배기는 소정의 제 1 분배 전압을 제 1 분배 노드(VDIVA, 102)에, 소정의 제 2 분배 전압을 제 2 분배 노드(VDIVB, 104)에 공급한다. 바람직한 실시예에서, 소정의 제 1 및 제 2 분배 전압은 각각 0.7-1.5V 및 0.5-1.0V의 범위에 있다. 소정의 제 1 및 제 2 분배 전압의 범위는 APDEV 동작을 정확히 수행하기 위한 각각의 메모리 섹터(20)의 워드라인(18)에 필요한 바이어스 전압의 범위에 해당한다.

소정의 제 1 및 제 2 분배 전압 크기의 변화는 플래시메모리(10)의 동작 온도에 의존한다. 동작 온도가 변함에 따라, 제 1 저항열(96)의 저항값도 전술한 바와 같이 변한다. 바람직한 실시예에서, 제 1 저항열(96)은, n-웰 저항이 제 1 블록(106)에 위치하여 제 1 분배 노드(VDIVA)에 앞서 전압 강하를 제공하도록 구성된다. 게다가, p-플러스 저항은 제 1 저항열(96)의 제 2 블록(108)에 위치하여 제 1 분배 노드(VDIVA, 102)와 제 2 분배 노드(VDIVB, 104) 사이에서 전압 강하를 발생하게 한다. 제 1 저항열(96)의 제 3 블록(110)은 도 3에 도시된 바와 같이 n-웰 저항을 포함하고 접지 연결부(78)에 전기적으로 연결된다.

플래시메모리(10)의 동작 온도가 내려가면, 제 1 및 제 3 블록(106, 110)의 n-웰 저항의 저항값은 소정의 제 1 비율로 줄어든다. 비슷하게, 제 2 블록(108)의 p-플러스 저항의 저항값은 소정의 제 2 비율로 줄어든다. 역으로, 제 1 및 제 3 블록(106, 110)의 저항값 및 제 2 블록(108)의 저항값은, 플래시메모리(10)의 동작 온도가 증가할 때, 각각 소정의 제 1 및 제 2 비율로 증가한다. 소정의 제 1 및 제 2 비율, 및 제 1, 제 2, 및 제 3 블록(106,108,110)의 저항값은 플래시메모리(10)의 동작 온도 범위에 기초하여 당업자가 계산할 수 있다. 바람직한 실시예에서, 플 래시메모리(10)의 동작 온도는 약 -55℃-125℃의 범위를 갖는다.

제 1 분배 노드(VDIVA, 102) 및 제 2 분배 노드(VDIVB, 104)는 n-채널 트랜지스터(90, 92)의 제어 게이트에 각각 전기적으로 연결된다. 소정의 제 1 및 제 2 분배 전압의 크기는 각각의 n-채널 트랜지스터(90, 92)의 활성화를 제어한다. 활성화되면, n-채널 트랜지스터(90, 92)는 접지 연결부(78)로 전류를 방전한다. 제 1 분배 노드(VDIVA, 102)는 또한 도 3에 도시된 바와 같이, 제 2 저항열(98)에 전기적으로 연결된다. 바람직한 제 2 저항열(98)은 소정의 저항값을 제공하도록 구성된 복수의 n-웰 저항을 포함한다. 제 2 저항열(98)의 저항값은 또한 플래시메모리(10)의 동작 온도의 변화에 따라 소정의 제 3 비율로 선형적으로 변한다. 바람직한 실시예에서, 제 2 저항열(98)에 의한 전압 강하는, 동작 온도가 -55℃에서 125℃로 변함에 따라, 약 50-100㎷의 범위에 있다.

제 2 저항열(98)은 제 3 분배 노드(VDIVC, 112)의 소정의 제 3 분배 전압에 영향을 미친다. 제 3 분배 노드(VDIVC, 112)는 도 3에 도시된 바와 같이 n-채널 트랜지스터(92)의 드레인 및 n-채널 트랜지스터(88)의 제어 게이트와 전기적으로 연결된다. 소정의 제 3 분배 전압의 크기는 n-채널 트랜지스터(92)의 활성화와 제 2 저항열(98)의 저항값에 의해 제어된다.

n-채널 트랜지스터(92)가 활성화되어 더욱 많은 전류가 흐르면서, 제 3 분배 노드(VDIVC, 112)의 전압 크기는 이에 대응하여 줄어든다. 게다가, 제 2 저항열(98)의 저항값의 변화는, 동작 온도가 변함에 따라, 제 3 분배 전압의 오프셋(offset)을 보상한다. 오프셋 보상은 소정의 제 3 분배 전압을 조정하여, 이하 후술하는 바와 같이 바이어스 전압의 크기에 영향을 미친다.

소정의 제 3 분배 전압의 크기는 n-채널 트랜지스터(88)의 활성화를 제어한다. n-채널 트랜지스터(88)는 전압 공급 노드(VSUP, 100)에서 소정의 공급 전압의 스로틀(throttle)로 동작한다. APDEV 동작동안 워드라인(18)에 인가되는 바이어스 전압의 크기는 n-채널 트랜지스터(90)와 함께 동작하는 n-채널 트랜지스터(88)에 의해 제어된다.

다시 도 3을 참조하면, 바람직한 소스 바이어스 회로(26)는 도시된 바와 같이 전기적으로 연결된 NAND 게이트(114), 복수의 NOR 게이트(116-118), 복수의 인버터(120-122) 및 복수의 n-채널 트랜지스터(124-126)를 포함한다. n-채널 트랜지스터(124, 126)가 스테이트 머신에 의해 활성화되면, 스트레스 전압(stress voltage)을 워드라인(18)에 인가한다. 스트레스 동작동안 스트레스 전압은 ARVSSR 바이어스 배선(40)을 통해 소스 바이어스 회로(26)로 인가된다. 스트레스 동작은 APDEV 동작을 따라 수행되는데 이 동작의 상세한 설명은 본 발명의 범위를 넘는다.

바람직한 방전 회로(28)가 또한 도 3에 도시되어 있다. 방전 회로(28)는 도시된 바와 같이 전기적으로 연결된 NOR 게이트(128), 복수의 NAND 게이트(130, 132), 복수의 인버터(134, 136) 및 n-채널 트랜지스터(138)를 포함한다. 공급 전압(Vcc) 연결부(86)는 또한 방전 회로(28)와 전기적으로 연결된다. 방전 회로(28)는 n-채널 트랜지스터(138)가 활성화되면, 워드라인(18)을 접지 연결부(78)와 전기적으로 연결한다. 게다가, 방전 회로(28)는 전하 분배 회로(12)를 활성화시키는 AWVENBn 배선 상의 출력 신호를 초기화시킨다.

방전 회로(28)는 스테이트 머신으로부터 ESP 제어 배선(46), 프로그램 리셋 배선(48), ERXTF 제어 배선(50) 및 APDE 배선(52)을 통해 인가되는 소정의 전기 신호에 의해 활성화된다. ESP 제어 배선(46)은 소거 동작이 중지할 때 도통된다. APDEV 동작동안, 프로그램 리셋 배선(48) 및 ERXTF 제어 배선(50)은 도통하지 않고 APDE 배선(52)이 도통한다.

바람직한 실시예에서, 각각의 메모리 섹터(20)는 연속으로 인가되는 소정의 제 1 및 제 2 전압에 의해 동시에 충전되는 512개의 워드라인(18)을 포함한다. 바람직한 실시예에서 각각의 메모리 섹터(20)의 워드라인(18)의 수는 예로서 제시된 것이고 본 발명을 한정하도록 해석되어서는 안 된다. 바람직한 실시예에서, 소정의 제 2 전압은 각각의 메모리 섹터(20)의 워드라인(18)을 소정의 제 2 기간인 약 540㎱ 동안 바이어스 전압으로 충전한다.

바람직한 온도 보상 바이어스 발생 회로(14)의 동작 동안, 소정의 제 3 분배 전압의 크기는 n-채널 트랜지스터(88)의 문턱 전압(threshold voltage)에 가깝게 유지된다. 당업계에 알려져 있듯이, 트랜지스터의 문턱 전압은 트랜지스터를 활성화하기 위하여 제어 게이트와 소스 사이에 인가되는 전압의 크기이다. n-채널 트랜지스터(88)의 제어 게이트에 인가되는 소정의 제 3 분배 전압은 조절되어 바이어스 전압을 발생시키기 위한 전압 및 전류를 제어한다. 바이어스 전압의 발생은 또한 n-채널 트랜지스터(90)의 제어 게이트에 인가되는 소정의 1 분배 전압에 의해 제어된다.

바람직한 플래시메모리(10)의 동작 온도가 증가할 때, 제 1 분배 노드(VDIVA)(102)의 전압은 소정의 제 1 비율로 감소한다. 게다가, 제 2 분배 노드(VDIVB)(104)의 전압은 소정의 제 2 비율로 감소한다. 소정의 제 1 분배 전압이 감소할 때, n-채널 트랜지스터(90)는 활성인 채로 남아있어 n-채널 트랜지스터(88)를 통과하는 전압을 떨어뜨린다. 게다가, 소정의 제 2 분배 전압의 감소는 n-채널 트랜지스터(92)를 조정하여 접지 연결(78)을 통해 적은 전류와 전압을 통하게 한다.

소정의 제 1 분배 전압은 소정의 제 3 분배 전압보다 느린 비율로 감소하여 바이어스 전압은 n-채널 트랜지스터(88, 90)에 의해 강하된다. 제 2 블록(108)의 저항값의 제 2 변화 비율이 제 3 블록(110)의 저항값의 제 1 변화 비율보다 크기 때문에, 소정의 제 3 분배 전압은 더 빠른 비율로 감소한다. 작아진 소정의 제 3 분배 전압은 n-채널 트랜지스터(88)를 조정하여 더 작은 전류와 전압을 통하게 하여 바이어스 전압을 발생한다. 소정의 제 1 분배 전압은 소정의 제 3 분배 전압보다 약간 높게 유지되어 바이어스 전압은 더 높은 동작 온도에서 n-채널 트랜지스터(90)에 의해 강하될 수 있다.

제 2 저항열(98)의 저항값은 또한 동작 온도가 증가함에 따라 증가하여, 소정의 제 3 분배 전압의 크기를 약간 작게 한다. 제 2 저항열(98)의 저항값의 변화는 오프셋을 보상하여 동작 온도의 변화에 따른 바이어스 전압을 선형으로 유지한다. 요구되는 오프셋 보상량은 당업자에 의해 계산될 수 있다. 제 1 및 제 2 저항열(96, 98)의 온도 보상은 또한 동작 온도의 변화에 따른 n-채널 트랜지스터(88, 90, 92)의 문턱 전압의 변화를 보상한다는 것을 당업자는 알 수 있다.

플래시메모리(10)의 동작 온도가 증가하면, 온도 보상 바이어스 발생 회로(14)에 의해 발생되는 바이어스 전압이 거의 선형적으로 감소한다. 플래시메모리(10)의 동작 온도가 감소하면, 반대의 동작이 발생하고 바이어스 전압은 거의 선형으로 증가한다. 워드라인(18)에 인가되는 바이어스 전압의 크기는 제 1 및 제 2 저항열(96, 98)로 구성되는 저항열에 의해 제어된다.

온도 조정 회로(24)는, n-채널 트랜지스터(92)에 소정의 제 2 분배 전압에 의해 상대적으로 작은 소정의 전류가 흘러 활성화될 때 안정적이다. 소정의 제 3 분배 전압은 n-채널 트랜지스터(88)를 제어하여 n-채널 트랜지스터(88)의 문턱 전압보다는 작고 대략 소정의 제 1 분배 전압과 동일한 바이어스 전압을 발생시킨다. 바람직한 실시예에서, 바이어스 전압은, 동작 온도가 -55℃에서 125℃의 범위에서 변할 때 약 572-104㎷의 범위에서 거의 선형적으로 발생한다.

APDEV 동작이 종료되면, 프로그램 검증 배선(38)은 도통(conducting)을 중지하고, 온도 보상 바이어스 발생 회로(14)를 디스에이블(disable)시킨다. 제 1 및 제 2 저항열(96, 98)의 전압은 n-채널 트랜지스터(86)의 활성화에 의해 방전된다. 게다가, 워드라인(18)의 바이어스 전압은, n-채널 트랜지스터(138)가 도통한 프로그램 리셋 배선(48)에 의해 활성화될 때 방전 회로(28)에 의해 방전된다. 전술한 바와 같이, APDEV 동작은 소거 목적의 셀이 적정한 소거 상태가 될 때까지 필요한 만큼 반복된다.

도 4는 온도 보상 바이어스 발생 회로(14)의 또 다른 바람직한 실시예의 회로도를 도시하고 있다. 도시되지는 않았지만, 온도 보상 바이어스 발생 회로(14)는 적어도 하나의 기준 워드라인(18)과 전기적으로 연결된다. 바람직한 온도 보상 바이어스 발생 회로(14)는 온도 조정 회로(24)와 전기적으로 연결된 워드라인 인에이블 회로(22)(미도시)를 포함한다. 바람직한 워드라인 인에이블 회로(22)는 전기적으로 연결되고 전술한 바람직한 실시예와 유사하게 동작한다.

바람직한 온도 보상 바이어스 발생 회로(14)는 전하 분배 회로(12) 없이 동작하여 APDEV 동작동안 기준 워드라인(18)을 바이어스 전압으로 충전한다. 이러한 바람직한 실시예에서, 기준 워드라인(18)은 각각의 메모리 섹터(20)에 위치하지 않고 적어도 하나의 기준 셀(미도시)과 전기적으로 연결된다. 기준 셀은 상술한 바와 같이 APDEV 동작동안 소정의 기준 누설 전류를 제공한다. 당업자라면 워드라인은 이전에 개시한 바람직한 실시예의 워드라인(18) 뿐만 아니라 기준 워드라인(18)을 나타낸다는 것을 알 것이다.

바람직한 온도 조정 회로(24)는 도 4에 도시된 바와 같이 전기적으로 연결된 n-채널 트랜지스터(86), p-채널 트랜지스터(94) 및 제 1 저항열(96)을 포함한다. 온도 조정 회로(24)는 이전의 바람직한 실시예에서 설명했듯이, 워드라인 인에이블 회로(22)의 비도통 전기 신호에 의해 활성화된다. 조정된 공급 전압 연결부(80)의 소정의 공급 전압은 p-채널 트랜지스터(94)가 활성화될 때 제 1 저항열(96)로 인가된다.

제 1 저항열(96)은 p-플러스 및 n-웰 저항의 조합으로 구성되어 이전의 바람직한 실시예에서와 같이 소정의 전압을 제공하는 전압 분배기이다. 이러한 바람직한 실시예에서, 제 1 블록(106)은 n-웰 저항을 포함하고, 제 2 및 제 3 블록(108, 110)은 p-플러스 저항을 포함하고 제 4 블록(140)은 n-웰 저항을 포함한다. 제 1 전압 분배기(VDIVA, 102)에 앞서 바람직한 제 1 저항열(96)에 의한 전압 강하는 제 1 및 제 2 블록(106, 108)과 제 3 블록(110)의 p-플러스 저항의 일부에서 발생한다.

이러한 바람직한 실시예의 바이어스 전압은 제 1 전압 분배 노드(VDIVA, 102)에서 발생하고, 플래시메모리(10)의 동작 온도에 의존한다. 이러한 바람직한 실시예에서, 플래시메모리의 동작 온도가 약 -55℃에서 125℃로 변할 때, 바이어스 전압은 약 765-522㎷의 범위에 있다. 당업자는 제 1 저항열(96)의 저항값을 바이어스 전압과 동작 온도에 기초하여 계산할 수 있다. 바이어스 전압의 범위가 이전의 바람직한 실시예의 경우보다 작기 때문에, 동작 온도에 따라 바이어스 전압은 거의 선형으로 변화한다.

바이어스 전압의 크기는 제 1 저항열(96)에 의해 제어된다. 바이어스 전압은 적어도 하나의 패스 게이트(16)를 통해 기준 워드라인(18)에 인가되어 기준 워드라인(18)에 바이어스 전압을 충전한다. 기준 셀은 바이어스 전압이 기준 워드라인(18)에 인가될 때, 바람직한 실시예에서 약 5㎂의 소정의 기준 누설 전류를 발생한다.

당업자라면 제 1 저항열(96)의 p-플러스 및 n-웰 저항의 선택적 조합으로 저항값의 변화가 이전에 설명한 바람직한 실시예와 다른 기울기를 갖게 할 수 있다는 것을 알 수 있다. 저항값이 소정의 다른 기울기를 가지고 변화하면, 플래시메모리(10)의 동작 온도가 변함에 따라 기준 누설 전류를 거의 일정하게 유 지하여 바이어스 전압의 온도 보상을 할 수 있다. APDEV가 종료되면, 기준 워드라인(18) 및 제 1 저항열(96)의 전압은 n-채널 트랜지스터(86)의 활성화에 의해 소멸된다. n-채널 트랜지스터(86)는 이전에 전술한 바람직한 실시예에서와 같이 워드라인 인에이블 회로(22)에 의해 활성화된다.

또 다른 실시예에서, 기준 누설 전류는 적어도 하나의 메모리 섹터(20)의 크기에 대응하도록 조절될 수 있다. 당업자라면 메모리 섹터(20)의 크기가 APDEV 동작동안 누설 전류를 발생시키는 비트라인의 셀의 개수를 나타낸다는 것을 이해할 수 있다. 기준 누설 전류는 이전의 바람직한 실시예에서 상술한 바와 같이 바이어스 전압을 기준 워드라인(18)에 인가하여 조절한다.

이러한 바람직한 실시예에서, 기준 워드라인(18)의 기준 셀은 각각 적어도 하나의 메모리 섹터(20)와 관련되어 있다. 게다가, 기준 셀은 관련된 메모리 섹터(20)의 크기와 대응하는 소정의 기준 누설 전류를 발생하도록 구성된다. 기준 누설 전류는 APDEV 동작동안 각각의 메모리 섹터(20)와 관련된 기준 셀의 기준 누설 전류를 감지하여 조절한다.

또 다른 본 발명의 바람직한 실시예에서, 워드라인 인에이블 회로(22)가 활성화될 때, 상술한 바람직한 두 실시예의 온도 보상 바이어스 발생 회로(14)는 활성화되어 각각의 바이어스 전압을 제어한다. 각각의 바이어스 전압은 메모리 섹터(20)의 워드라인(18)과 기준 워드라인(18)에 인가된다. 기준 워드라인(18)과 전기적으로 연결된 기준 셀은 활성화되어 기준 누설 전류를 발생시킨다. 게다가, 각각의 메모리 섹터(20)의 워드라인(18)과 전기적으로 연결된 셀은 활성화되어 각 각의 비트라인에 누설 전류를 발생시킨다. 이후, APDEV 동작동안 각각의 메모리 섹터(20)의 비트라인의 누설 전류는 기준 누설 전류와 비교된다.

기준 워드라인(18) 및 워드라인(18)이 온도보상된 독립적인 각 바이어스 전압으로 충전되기 때문에, 누설 전류를 기준 누설 전류와 비교할 때 오차가 최소화된다. 오차의 최소화는 누설 전류를 제어함으로써 달성된다. 바람직한 실시예에서, 비트라인 누설 전류는 각 메모리섹터(20)에서 비트라인의 셀이 읽혀질 때 플래시메모리(10)의 모든 동작 온도에서 5μA보다 적다.

바람직한 플래시메모리(10)의 소거 동작 동안, 과도한 누설 전류를 교정하는 데에 필요한 시간은 바이어스 전압의 온도 보상으로 인해 동작 온도가 변함에도 비교적 일정하다. 게다가, APDEV 동작은 전력 공급기의 변화를 방지하는 조정전원 공급기(34)와 메모리 섹터(20)의 크기에 대응하는 기준 누설 전류의 사용으로 더욱 향상된다. 메모리 섹터(20)의 워드라인(18)을 충전하는 시간을 향상시키는 전하 분배 회로를 사용하여 APDEV 동작의 효율이 향상된다.

본 발명은 현재 가장 뛰어난 동작을 하는 실시예에 대해 설명했지만, 본 발명의 다른 실시예는 당업자에게 명백하다. 본 발명의 사상 및 범위를 정의하도록 의도된 모든 균등물을 포함한 청구범위는 다음과 같다.

Claims

메모리 장치의 APDEV 동작동안 바이어스 전압을 발생하는 온도 보상 바이어스 발생 회로에 있어서,

워드라인 인에이블 회로; 및

상기 워드라인 인에이블 회로와 전기적으로 연결되고, 상기 워드라인 인에이블 회로에 의해 활성화되어 바이어스 전압을 발생하는 온도 조정 회로

를 포함하여 이루어진 것을 특징으로 하는 온도 보상 바이어스 발생 회로.
제 1 항에 있어서, 상기 바이어스 전압은 상기 메모리 장치의 동작 온도에 기초하여 발생되는 것을 특징으로 하는 온도 보상 바이어스 발생 회로.
제 1 항에 있어서, 상기 바이어스 전압은 약 104-572㎷의 범위인 것을 특징으로 하는 온도 보상 바이어스 발생 회로.
제 1 항에 있어서, 상기 온도 보상 바이어스 발생 회로는 또한 소스 바이어스 회로 및 방전 회로를 포함하는 것을 특징으로 하는 온도 보상 바이어스 발생 회로.
제 1 항에 있어서, 상기 바이어스 전압은,

상기 온도 조정회로에 전기적으로 연결된 적어도 하나의 워드라인에 인가되는 것을 특징으로 하는 온도 보상 바이어스 발생 회로.
제 1 항에 있어서, 상기 바이어스 전압은,

상기 온도 조정회로에 전기적으로 연결된 적어도 하나의 기준 워드라인에 인가되는 것을 특징으로 하는 온도 보상 바이어스 발생 회로.
제 6 항에 있어서, 상기 적어도 하나의 기준 워드라인은,

적어도 하나의 기준 셀에 전기적으로 연결된 것을 특징으로 하는 온도 보상 바이어스 발생 회로.
제 7 항에 있어서, 상기 적어도 하나의 기준 셀 각각은 적어도 하나의 메모리 섹터와 관련되는 것을 특징으로 하는 온도 보상 바이어스 발생 회로.
제 6 항에 있어서, 상기 바이어스 전압은 약 522-765㎷의 범위인 것을 특징으로 하는 온도 보상 바이어스 발생 회로.
메모리 장치의 APDEV 동작동안 바이어스 전압을 발생하는 온도 보상 바이어스 발생 회로에 있어서,

소정의 공급 전압을 공급받는 온도 조정 회로;

상기 온도 조정 회로와 전기적으로 연결되고, 상기 온도 조정 회로를 활성화하여 바이어스 전압을 발생시키는 워드라인 인에이블 회로; 및

상기 온도 조정 회로 내에 위치하고, 상기 소정의 공급 전압을 제어하여 상기 메모리 장치의 동작 온도에 기초한 상기 바이어스 전압을 발생시키는 저항열

을 포함하여 이루어진 것을 특징으로 하는 온도 보상 바이어스 발생 회로.
제 10 항에 있어서, 상기 소정의 공급 전압은 약 5.0 볼트인 것을 특징으로 하는 온도 보상 바이어스 발생 회로.
제 10 항에 있어서, 상기 바이어스 전압은 약 104-572㎷의 범위인 것을 특징으로 하는 온도 보상 바이어스 발생 회로.
제 10 항에 있어서, 상기 온도 보상 바이어스 발생 회로는 또한 소스 바이어스 회로 및 방전 회로를 포함하는 것을 특징으로 하는 온도 보상 바이어스 발생 회로.
제 10 항에 있어서, 상기 바이어스 전압은,

상기 온도 조정회로에 전기적으로 연결된 적어도 하나의 워드라인에 인가되는 것을 특징으로 하는 온도 보상 바이어스 발생 회로.
제 10 항에 있어서, 상기 바이어스 전압은,

상기 온도 조정회로에 전기적으로 연결된 적어도 하나의 기준 워드라인에 인가되는 것을 특징으로 하는 온도 보상 바이어스 발생 회로.
제 15 항에 있어서, 상기 적어도 하나의 기준 워드라인은,

적어도 하나의 기준 셀에 전기적으로 연결된 것을 특징으로 하는 온도 보상 바이어스 발생 회로.
제 16 항에 있어서, 상기 적어도 하나의 기준 셀 각각은 적어도 하나의 메모리 섹터와 관련되는 것을 특징으로 하는 온도 보상 바이어스 발생 회로.
제 15 항에 있어서, 상기 바이어스 전압은 약 522-765㎷의 범위인 것을 특징으로 하는 온도 보상 바이어스 발생 회로.
메모리 장치의 APDEV 동작동안 바이어스 전압의 발생 방법에 있어서,

조정전원 공급기로 소정의 공급 전압을 발생시키는 단계;

상기 소정의 공급 전압을 온도 조정 회로에 인가하는 단계;

상기 온도 조정 회로를 워드라인 인에이블 회로를 사용하여 활성화하는 단계; 및

상기 소정의 공급 전압과 상기 온도 조정 회로 내에 위치하는 저항열로 바이어스 전압을 발생시키는 단계

를 포함하여 이루어진 것을 특징으로 하는 바이어스 전압의 발생 방법.
제 19 항에 있어서,

상기 바이어스 전압을 적어도 하나의 워드라인에 전달하는 단계

를 더 포함하여 이루어진 것을 특징으로 하는 바이어스 전압의 발생 방법.
제 19 항에 있어서, 상기 소정의 공급 전압은 약 5.0 볼트인 것을 특징으로 하는 바이어스 전압의 발생 방법.
제 19 항에 있어서, 상기 바이어스 전압은 상기 메모리 장치의 동작 온도에 기초하여 발생되는 것을 특징으로 하는 바이어스 전압의 발생 방법.
제 19 항에 있어서, 상기 바이어스 전압은 약 104-572㎷의 범위인 것을 특징으로 하는 바이어스 전압의 발생 방법.
제 19 항에 있어서,

상기 바이어스 전압을 적어도 하나의 기준 워드라인에 전달하는 단계

를 더 포함하여 이루어진 것을 특징으로 하는 바이어스 전압의 발생 방법.
제 24 항에 있어서, 상기 바이어스 전압은 약 522-765㎷의 범위인 것을 특징으로 하는 바이어스 전압의 발생 방법.
제 24 항에 있어서,

상기 적어도 하나의 기준 워드라인과 전기적으로 연결된 적어도 하나의 기준 셀에서 소정의 기준 누설 전류를 생성하는 단계

를 더 포함하여 이루어진 것을 특징으로 하는 바이어스 전압의 발생 방법.
제 26 항에 있어서, 상기 적어도 하나의 기준 셀 각각은 적어도 하나의 메모리 섹터와 관련되는 것을 특징으로 하는 바이어스 전압의 발생 방법.