TWI470636B - Semiconductor memory device - Google Patents

Description

半導體記憶裝置

本發明係有關具備可將可電性進行資料的寫入及消除之EEPROM或ROM等之非發揮性之記憶體單元特性，從外部直接測定的電性測定機能之半導體記憶裝置。

以往，針對在EEPROM等之非發揮性之半導體記憶裝置的記憶體單元之特性評估，進行從外部直接地測定半導體記憶裝置內之各記憶體單元者。

例如，EEPROM的情況，對於記憶體單元M消除資料的情況，另外寫入記憶體單元M之資料的情況，在評估在各狀態之記憶體單元M之臨界值電壓Vth等之電性特性時，如圖10(資料消除)或圖11(資料寫入)所示，對於記憶體單元M之閘極，藉由字元線W1，呈從外部端子100任意可變地設定(例如，參照專利文獻1)。

在消除圖10所示之記憶體單元M的特性評估的情況，經由從外部所輸入之位址資料，由X解碼器101及Y解碼器102控制X開關電壓切換控制電路105與Y開關103者，選擇記憶體單元M。

X開關電壓切換控制電路105乃未輸入測試信號T1之通常模式之情況，將X解碼器101的信號輸出於字元線W1，而輸入有測試信號T1之測試模式的情況，從外部端子100對於字元線W1而言，輸出固定電源500之電壓。

並且，開關SW1及開關SW2係輸入測試信號T2時，呈位元線B1(即，所選擇之記憶體單元M之汲極)直接連接於外部端子106地進行切換。

由此，將從外部電源300流動於記憶體單元M之電流量，以電流計201加以測定，比較所測定之電流量與預先設定之電流期待值，進行記憶體單元M之特性評價。

另一方面，經由資料的寫入，記憶體單元的臨界值電壓Vth成為正電壓之情況，如圖11所示，對於記憶體單元M之閘極，藉由字元線W1，呈從外部端子100任意可變地設定，與圖10同樣地進行設定。

另外，在圖11，亦與圖10同樣地，經由從外部所輸入之位址資料，由X解碼器101及Y解碼器102控制X開關電壓切換控制電路105與Y開關103者，選擇記憶體單元M。

另外，從測試信號T1所輸入，施加來自外部端子100之可變電源200的電壓於記憶體單元M之閘極，但未輸入測試信號T2之故，開關SW1乃將位元線B1連接於比較器107的+端子，而開關SW2乃連接比較器107之輸出端子與外部端子106。由此，記憶體單元M係對於汲極而言，從定電流電路104供給基準電流Iref。

其結果，比較器107係比較記憶體單元M之汲極電壓(經由流動於基準電流Iref及記憶體單元M之電流值的差之電流/電壓變換結果)，和定電壓電路108之輸出的基準電壓Vref，汲極電壓乃超過基準電壓Vref之情況，輸出「H」位準之信號，而汲極電壓低於基準電壓Vref之情況，輸出「L」位準之信號。

由此，經由檢測出使記憶體單元M之閘極變化，輸出於外部端子106之輸出邏輯產生變化之時，進行記憶體單元的特性評估。

如上述，在專利文獻1，記憶體單元M之臨界值電壓Vth為負電位之情況，輸入測試信號T1及T2之雙方，從外部控制閘極電壓，以外部端子106測定流動於汲極之電流，另一方面，記憶體單元M之臨界值電壓Vth為正電位之情況，只輸入測試信號T1，從外部控制閘極電壓，經由使用與通常模式同樣的比較器之電壓比較，進行特性評估之判定。

[專利文獻1]日本特開平11-16399號公報

但，對於專利文獻1所示之記憶體單元之特性評估方法，記憶體單元M之臨界值電壓Vth乃正電位的情況，進行流動於記憶體單元M之電流與基準電流Iref之電流差的電流/電壓變換，將其變換結果的電壓與基準電壓Vref之比較，經由內部電路之比較器而進行之故，可高速進行記憶體單元M之特性評估者。另一方面，記憶體單元M的臨界值電壓Vth乃負電位之情況，經由外部之電流計210之電流測定而進行評估之故，電流值至安定為止需費時間。

因此，臨界值電壓Vth乃負電位之情況，測試時間乃成為必要正電位情況之10倍程度，記憶體單元M的容量越大程度，製造成本則增加。

因此，對於臨界值電壓Vth乃負電位之情況，亦認為應用與正電位同樣的測試方法，此情況，則需要從外部端子100，將負電壓對於記憶體單元M之閘極而言加以供給。

但，在進行測試時，對於形成寄生於各處之二極體的半導體裝置而言，從無法施加Vss(Vss=0的場合、0V)以下的電圧情況，於臨界值電壓Vth乃負電位之情況，使用與正電位同樣的測試方法者係在以往的電路構成為不可能。

本發明乃有鑑於如此情事所作為之構成，其目的為題供：即使為臨界值電壓乃負電位之情況，亦可實現正電位同樣的測試方法之半導體記憶裝置。

本發明之半導體記憶裝置係具有記憶資料之複數的記憶體單元，從通常的資料之寫入及讀出的通常模式，經由輸入測試信號之時，變換為進行記憶體單元之特性評估的測試模式之半導體記憶裝置，其中，具有對應於外部住址而輸出選擇前述記憶體單元之X選擇信號及Y選擇信號的記憶體單元選擇部，和產生基準電壓之定電壓部，和產生基準電流之定電流部，和將前述X選擇信號或從外部端子所輸入之電壓信號之任一供給至前述記憶體單元的閘極之X開關電壓切換控制電路，和對於經由前述Y選擇信號所選擇之前述記憶體單元的汲極而言，供給該基準電流之Y開關部，和檢測前述汲極的電壓之汲極電壓是否超過前述基準電壓之比較器，和在前述測試模式，經由所輸入之控制信號，調整前述基準電流之電流值及前述基準電壓之電壓值任一或雙方，變更比較器之判定位準之判定位準變更部。

本發明之半導體記憶裝置係其特徵乃在前述測試模式時，前述X開關電壓切換控制電路乃將從前述外部端子所輸入之電壓信號之電壓值作為可變，經由比較器之輸出的邏輯位準之變化，進行記憶體單元之臨界值電壓的測定。

本發明之半導體記憶裝置係其特徵乃前述判定位準變更部乃在前述測試模式時，經由從外部所輸入之控制信號，控制前述基準電流之電流值。

本發明之半導體記憶裝置係其特徵乃前述判定位準變更部乃加上於形成在通常模式的基準電流的電晶體，經由在測試模式，並聯地連接調整基準電流之複數調整電晶體之多輸出型電流鏡線路所構成，對於各前述調整電晶體而言，串連地連接開關電晶體，對於在通常模式之基準電流而言，在測試模式時，將加算於前述基準電流之前述調整電晶體的組合，經由前述開關電晶體之開啟/關閉加以控制。

本發明之半導體記憶裝置係其特徵乃前述判定位準變更部乃由電流鏡電路所構成，在前述測試模式，控制流動於成為電流鏡之電晶體的電流值時，將流動於成為被電流鏡之電晶體的電流值，經由從外部所輸入之控制信號而控制，再控制前述基準電流。

本發明之半導體記憶裝置係其特徵乃前述判定位準變更部乃當輸入前述測試信號時，經由從外部所輸入之控制信號，控制前述基準電壓。

本發明之半導體記憶裝置係其特徵乃前述判定位準變更部乃具有第1MOS電晶體與第2MOS電晶體則串連地連接於電源與接地點之間所構成之電源電路，在測試模式，將流動於上段之第1MOS電晶體的電流，經由從外部所輸入之控制信號而加以調整，將生成於與第2MOS電晶體之連接點的電壓，作為基準電壓而輸出。

如以上說明，如根據本發明，即使記憶體單元的電晶體之臨界值電壓乃負電位之情況，亦成為調整基準電流，基準電壓之任一的構成之故，經由變化為進行特性評估之判定位準之時，在進行電壓記憶體單元之特性評估時，即使記憶體單元之臨界值電壓乃負電位，亦在施加於記憶體單元之閘極的可變電壓之正電位的調整範圍內進行控制，成為臨界值電壓乃可使用與正電位情況相同之測試方法而進行，比較於以往之記憶體單元的測試方法，可縮短測試時間，進而可實現製造成本之降低者。

另外，如根據本發明，即使在臨界值電壓乃負電位之情況，亦如上述，可使用與正電位情況相同之測試方法之故，因無需在以往需要之開關SW1及SW2之故，可簡易化電路構成，削減電路規模者。

以下，將經由本發明之實施形態的半導體記憶裝置，參照圖面加以說明。圖1乃顯示同實施形態之構成例的方塊圖。

在此圖，本實施形態之半導體記憶裝置係將複數之位元線與複數之字元線配置為格子狀，具有於各交點配置記憶體單元M之記憶矩陣。即，其記憶矩陣係具有複數之記憶體單元M，各記憶體單元M之汲極乃連接於近旁的任一位元線，另外，閘極乃連接於任一之字元線，複數之記憶體單元M乃配置構成為矩陣形狀。

另外，本實施形態之半導體記憶裝置係其他具有定電流電路1，定電壓電路2，判定位準變更電路3，X解碼器101，Y解碼器102，Y開關103，比較器107。在此，記憶體單元M係在本實施形態，例如，由經由n通道型MOS電晶體之通道型之浮動閘道構造所形成。

另外，未輸入測試信號T1之情況，成為進行對於記憶體單元M之通常的讀出及寫入之通常模式，另一方面，輸入有測試信號T1之情況，成為進行成為對象之記憶體單元M的特性評估之測試模式。

X解碼器101係經由從外部所輸入之地址資料，選擇複數某字元線之任一條，以控制X開關電壓切換控制電路105者，進行所選擇之字元線W1之活性化(本實施形態之情況，記憶體單元M乃n通道型電晶體之故，作為為活性化而將字元線W1，從「L」位準變換為「H」位準。

Y解碼器102係由從外部所輸入之地址資料，選擇複數某位元線之任一條，控制Y開關103者，連接所選擇之位元線B1與上述定電流電路1，對於所選擇之位元線B1而流動基準電流Iref。

判定位準變更電路3係在通常模式的情況，記憶體單元M係對於汲極而言，從定電流電路1供給基準電流Iref。

另外，當將定電壓電路2之輸出電壓作為基準電壓Vref時，輸出於比較器107之一側端子。

另一方面，判定位準變更電路3係在測試模式之情況，在記憶體單元M之特性評估，將從電流電路1所輸出之基準電流Iref及從定電壓電路2所輸出之基準電壓Vref之任一或雙方，經由從外部所輸入之控制信號S加以調整，變更記憶體單元M之臨界值電壓Vth之判定位準。

X開關電壓切換控制電路105係將X解碼器101輸出之輸出之字元線W1進行活性化之電壓，或從外部端子100所輸入之可變電源200之電壓信號任一，經由是否輸入有測試信號T1而選擇，輸出於字元線W1。在此，X開關電壓切換控制電路105乃輸入有測試信號T1(測試模式)之情況，對於字元線W1而言，輸出來自可變電源200之上述電壓信號，在未輸入有測試信號T1(通常模式)之情況，輸出X解碼器101輸出之輸出之字元線W1進行活性化之電壓信號。此電壓信號係從外部之可變電源200，作為所控制之任意電壓值而加以施加。

比較器107係在通常模式及測試模式之任一，亦比較輸入於+側端子的記憶體單元M之汲極電壓，和輸入於-側端子之基準電壓Vref，當使基準電壓Vref，超出上述汲極電壓之時，經由使基準電壓Vref低於汲極電壓時之輸出端子的邏輯變化，進行記憶體單元M之臨界值電壓Vth的檢測等之特性評估。在此，記憶體單元M之汲極電壓係經由記憶體單元M之開啟組抗，和基準電流Iref而決定之電壓。

以下，經由實施例，對於記憶體單元之臨界值電壓Vth的判定位準變更之處理加以說明。

<第1實施形態>

於圖2將經由第1實施形態的半導體記憶裝置，參照圖面加以說明。圖2乃顯示經由同實施形態之半導體記憶裝置的構成例的方塊圖。

第1實施形態的情況，判定位準變更電路3乃如圖2所示，作為基準電流控制電路4所構成。

基準電流控制電路4係在未輸入有測試信號T1之情 況，將定電流電路1之輸出的定電流，作為基準電流Iref，藉由Y開關103而供給至記憶體單元M，另一方面，輸入有測試信號T1之情況，經由控制信號S，將上述基準電流Iref之電流值，比較於上述定電流而變更為更大的電流值，作為其變更之電流值之基準電流Iref，藉由Y開關103而供給至記憶體單元M。

如既已所述地，EEPROM之記憶體單元M係在寫入資料(植入電子於浮動閘道)之情況，臨界值電壓Vth乃成為正電位，而在去除資料(從浮動閘道去除電子)之情況，臨界值電壓Vth容易成為負電位。

因此，如圖3所示，在測試模式，臨界值電壓Vth乃正電位之情況，經由使從外部端子100施加於記憶體單元M之閘極的電壓信號之電壓值，從某值(較記憶體單元之臨界值電壓充分高的電壓)緩緩下降之時，記憶體單元M的開啟阻抗乃緩緩上升。在此圖3，圖3(a)乃顯示橫軸為從外部端子100所輸入之電壓信號的電壓值，縱軸為流動於記憶體單元M之電流的電流值。另外，圖3(b)乃顯示橫軸為從外部端子100所輸入之電壓信號的電壓值，縱軸為輸出於外部端子106之電壓值。

此時，施加於記憶體單元M之閘極的電壓信號之電壓值乃較記憶體單元M之臨界值電壓Vth為高時，對於基準電流Iref而言，記憶體單元M之開啟阻抗因相當低，故比較器107係+側的電壓乃低於輸入於-側之基準電壓Vref，從輸出端子輸出「L」位準之邏輯輸出。

但，施加於閘極之電壓信號的電壓值則下降，較記憶體單元M之臨界值電壓Vth為低時，如上述，記憶體單元M之開啟阻抗則上升，無法充分流動基準電流Iref而汲極電壓乃上升，比較器107係+側的電壓(汲極電壓)乃超出輸入於一側之基準電壓Vref時，將從輸出端子所輸出之邏輯輸出，從「L」位準變化為「H」位準。經由其邏輯輸出的變化，可進行正電位之基準電壓Vref的檢測。

另一方面，記憶體單元M之臨界值電壓乃負電位之情況，如圖3所示，使用臨界值電壓Vth乃正電位情況之基準電流Iref的電流值之情況，超出可以比較器107測定之上述電壓信號之調整範圍。即，記憶體單元M之臨界值電壓乃負電位之情況，記憶體單元M之開啟阻抗則非常小，如未施加負電位之電壓信號於閘極，汲極電壓則無法使開啟阻抗上升至超過基準電壓Vref之程度。但，如既已在課題所述地，無法從外部端子100輸入負電位。

因此，在測試模式，評估負電位之臨界值電壓Vth的情況，記憶體單元M之開啟阻抗乃比較於臨界值電壓Vth乃正電位之情況為低之故，顯然使記憶體單元M之開啟阻抗上升之故，使基準電流Iref的電流值，比較於正電位之情況而加以增加。

如上述，經由使基準電流Iref之電流值增加之時，如圖3所示，記憶體單元M之閘極的電壓乃在正電位之範圍，記憶體單元M未完全成為關閉狀態之同時，當成為使開啟阻抗增加而無法充分流動基準電流Iref的值時，汲極電壓超出基準電壓Vref，而比較器107之邏輯輸出則產生變化者。

如上述，預先經由求取負電位之臨界值電壓Vth，和增加時之基準電流Iref之關係，可測定負電位之臨界值電壓Vth。

另外，上述之基準電流控制電路4係例如，可使用圖4所示之多輸出型電流鏡線路構成。

其多輸出型電流鏡線路係由p通道型之MOS電晶體的電晶體M1、M10、M11、M12、…、M1n、M21、M22、…、M2n及定電流源CR1所構成。

電晶體M1與定電流源CR1係構成有為了生成基準電流之偏壓電路。電晶體M1係作為二極體連接，即，源極乃連接於電源電壓，閘極乃連接於汲極，汲極乃連接於上述定電流源CR1。

另外，各電晶體M10、M11、M12、…、M1n係源極乃連接於電源電壓，閘極乃連接於電晶體M1之閘極(成為呈施加偏壓電壓)，各成為複製電流源。

在此，電晶體M10係在通常模式，供給對於記憶於記憶體單元M之資料的讀出所必要之電流值的基準電流Iref之構成。

其他之各電晶體M11、M12、…、M1n係各以同一或不同的尺寸加以形成，在測試模式時，為了調整基準電流Iref之電流值所設置。

對於各各電晶體M11、M12、…、M1n係汲極乃連接各電晶體M21、M22、…、M2n之源極。

另外，各上述電晶體M10及電晶體M21、M22、…、M2n係汲極乃在同一連接點加以連接，其連接點乃與Y開關103連接。

對於各電晶體M21、M22、…、M2n之閘極係在控制信號S{D1、D2、D3、…、Dn}之控制信號D1、D2、…、Dn乃各對於閘極加以輸入。

基準電流控制電路4係在輸入有測試信號T1之情況，將上述控制信號S{D1、D2、D3、…、Dn}，供給於各對應之電晶體M21、M22、…、M2n。由此，在電晶體M21、M22、…、M2n，流動於與成為開啟狀態之電晶體串連地連接之電晶體(電晶體M11、M12、…、M1n之中之一或複數之電晶體)的電流值乃加算於電晶體M10之電流值，其加算結果則作為基準電流Iref，藉由Y開關103而供給至記憶體單元M。

另一方面，基準電流控制電路4係在未輸入有測試信號T1之情況，對於電晶體M21、M22、…、M2n之閘極所有施加「L」位準，作為關閉狀態，只將電晶體M10之基準電流Iref，藉由Y開關103而供給至記憶體單元M。

另外，在測試模式時，評估對象之記憶體單元M的臨界值電壓Vth乃正電位之情況，經由與通常模式同樣之電流值的基準電流Iref，可進行記憶體單元M之特性評估。

因此，作為控制信號S{D1、D2、D3、…、Dn}=S{H、H、H、…、H}，將電晶體M21、M22、…、M2n 全作為關閉狀態，使用只有電晶體M10之電流值的基準電流Iref，經由使從外部端子100所輸入之電壓信號的電壓值，在正電位的範圍內，從充分超出臨界值電壓Vth的電壓變換為0V之時，可進行記憶體單元M之特性評估。

另一方面，評估對象之記憶體單元M的臨界值電壓Vth乃負電位之情況，將記憶體單元M完全作為關閉狀態，對於為了將汲極電壓超過基準電壓Vref，如既已所述，因有必要施加負電未知電壓值的電壓信號於記憶體單元M之閘極之故，進行使基準電流Iref增加的處理。

因此，例如，作為控制信號S{D1、D2、D3、…、Dn}=S．{L、H、L、…、L}，將電晶體M21、M22及M2n作為關閉狀態，對於記憶體單元M之電壓值而言，將流動於電晶體M11、M13、M1n之電晶體M1之複製電流的電流值，加算於電晶體M10之電流值，使基準電流Iref之電流值，對於通常模式加以增加，電壓信號乃在正電位之電壓範圍的調整，經由記憶體單元M之汲極電壓乃作為超過基準電壓Vref之電壓值的狀態之時，可以施加正電位之電壓範圍的電壓信號於記憶體單元M之閘極者進行記憶體單元M之特性評估。

另外，基準電流控制電路4係例如如圖5所示，將從定電流源CR2及電晶體M3之偏壓電路所生成之第1基準電流所複製之多輸出型電流鏡之個輸出的組合，作為第2基準電流，作為其第2基準電流之複製，亦可使用生成基準電流Iref之電路構成。

其多輸出型電流鏡線路係由n通道型之MOS電晶體的電晶體M3、M30、M31、M32、…、M3n、M41、M42、…M4n，和p通道型之MOS電晶體的電晶體M51、M52，和定電流源CR2所構成。

上述電晶體M3與定電流源CR2係如既已所述地，構成有為了生成第1基準電流之偏壓電路。電晶體M3係作為二極體連接，即，源極乃加以接地，閘極乃連接於汲極，汲極乃連接於上述定電流源CR2。

另外，各電晶體M30、M31、M32、…、M3n係源極乃連接於電源電壓，閘極乃連接於電晶體M3之閘極(施加偏壓電路之偏壓電壓於閘極)，各成為複製電流源。

在此，電晶體M30係在通常模式，供給對於記憶於記憶體單元M之資料的讀出所必要之電流值的基準電流Iref之構成。

其他之各電晶體M31、M32、…、M3n係各以同一或不同的尺寸加以形成，在測試模式時，將所選擇之個電流加算於電晶體M30而為了調整基準電流Iref之電流值所設置。

對於各電晶體M31、M32、…、M3n係源極乃加以接地，汲極乃連接各電晶體M41、M42、…、M4n之源極。

另外，各上述電晶體M41、M42、…、M4n係汲極乃在同一連接點加以連接，其連接點乃連接於電晶體M51之汲極。

對於各電晶體M41、M42、…、M4n之閘極係各輸入在控制信號S{D1、D2、D3、…、Dn}之控制信號D1、D2、…、Dn。

基準電流控制電路4係將上述控制信號S{D1、D2、D3、…、Dn}，在輸入有測試信號T1之情況，各供給於電晶體M41、M42、…、M4n之對應的閘極，但在未輸入有測試信號T1之情況，對於電晶體M41、M42、…、M4n之閘極所有施加「L」位準，作為關閉狀態，只將電晶體M30之電流值作為第1基準電流而生成。

電晶體M51係作為二極體連接，即，源極乃連接於電源電壓，閘極乃連接於汲極。

加算流動複製第1基準電流之電流的電晶體M30，和流動複製第1基準電流之電流的電晶體M31~M3n之組合的電流值，加算結果之電流值乃作為第2基準電流而流動於上述電晶體M51。

電晶體M52係源極乃連接於電源電壓，閘極乃連接於電晶體M51之閘極(在電晶體M51之汲極的電壓乃作為偏壓電壓而施加於閘極)汲極乃連接於Y開關103，作為上述第2基準電流之複製，將基準電流Iref，藉由Y開關103而供給至記憶體單元M。

如既已所述，在測試模式時，評估對象之記憶體單元M的臨界值電壓Vth乃正電位之情況，經由與通常模式同樣之電流值的基準電流Iref，可進行記憶體單元M之特性評估。

因此，作為控制信號S{D1、D2、D3、…、Dn}=S{L、L、L、…、L}，將電晶體M41、M42、…、M4n全作為關閉狀態，只經由電晶體M30之電流值而生成第2基準電流，使用作為其第2基準電流之複製的基準電流Iref，經由使從外部端子100所輸入之電壓信號的電壓值，在正電位的範圍內，從充分超出臨界值電壓Vth的電壓變換為0V之時，可進行記憶體單元M之特性評估。

另一方面，評估對象之記憶體單元M之臨界值電壓Vth乃負電位之情況，如既已所述地，記憶體單元M之汲極電壓乃為了超出基準電壓Vref，例如，作為控制信號S{D1、D2、D3、…、Dn}=S{L、H、L、…、H}，將電晶體M42及M4n作為開啟狀態，對於電晶體M30之電流值而言，加算於電晶體M12、M1n之電流值，使第2基準電流之電流值，對於通常模式加以增加，使所複製之基準電流Iref之電流值增加，經由在正電位之電壓範圍，記憶體單元M之汲極電壓乃作為超過基準電壓Vref之電壓值的狀態之時，可使記憶體單元M之特性評估，經由施加正電位之電壓範圍的電壓信號於記憶體單元M之閘極，而可進行臨界值電壓Vth在負電位之時之特性評估。

另外，基準電流控制電路4係例如如圖6所示，在輸入有測試信號T1之情況，經由從外部端子110所施加的控制信號S(在圖6的構成，係從可變電源所輸出的類比信號)之電壓值，任意地使用調整基準電流Iref之電流值的電路構成亦可。

其基準電流控制電路4係由p通道型之MOS電晶體 的電晶體M61及M62，和n通道型之MOS電晶體的電晶體M71及M72，和定電流源CR3所構成。

電晶體M61與定電流源CR3係構成有為了生成在通常模式之基準電流之偏壓電路。電晶體M61係作為二極體連接，即，源極乃連接於電源電壓，閘極乃連接於汲極，汲極乃連接於上述定電流源CR3。

電晶體M71係汲極乃連接於電晶體M61之汲極，於閘極輸入有測試信號T1之信號線，源極乃連接於電晶體M72之汲極。另外，電晶體M72係閘極乃連接於外部端子110，源極乃作為接地。

電晶體M62係源極乃連接於電源電壓，閘極乃連接於電晶體M61之閘極，汲極乃連接於Y開關103，複製上述基準電流，作為基準電流Iref而輸出於Y開關103。

在此，對於電晶體M72之閘極，係藉由外部端子110，從外部的可變電源108輸入任意之電壓值的控制信號S。

未輸入有測試信號T1之情況，即，於電晶體M71之閘極，施加「L」位準之情況，電晶體M71係成為關閉狀態。由此，電晶體M62只複製定電流源CR3之定電流，作為基準電流Iref，藉由Y開關103而供給至記憶體單元M。

如既已所述，在測試模式時，評估對象之記憶體單元M的臨界值電壓Vth乃正電位之情況，經由與通常模式同樣之電流值的基準電流Iref，可進行記憶體單元M之特性 評估。

因此，測試信號T1乃以「H」位準加以輸入，電晶體M71乃成為開啟狀態之故，將控制信號S之電壓值作為電晶體M72之臨界值電壓以下，將電晶體M72作為關閉狀態，呈未流動電流於電晶體M72地控制。

由此，對於電晶體M61係只流動有定電流源CR3之定電流，而與電晶體M71為關閉狀態之通常模式同樣地，將上述定電流作為基準電流。

並且，電晶體M62係複製上述基準電流，從汲極作為基準電流Iref而輸出於Y開關103。

另一方面，評估對象之記憶體單元M之臨界值電壓Vth乃負電位之情況，將記憶體單元M完全作為關閉狀態，為了將汲極電壓超出基準電壓Vref，例如，增加控制信號S之電壓值(可變電流108之電壓值)，調整流動於電晶體M72之電流，將流動於電晶體M72之電流值加算於上述定電流源CR3之定電流，使流動於電晶體M61之基準電流之電流值，對於通常模式加以增加，增加經由電晶體M62複製之基準電流Iref之電流值經由在正電位之電壓範圍，記憶體單元M之汲極電壓乃作為超過基準電壓Vref之電壓值的狀態之時，可以經由施加正電位之電壓範圍的電壓信號於記憶體單元M之閘極者進行記憶體單元M之特性評估。

<第2實施形態>

於圖7將經由第2實施形態的半導體記憶裝置，參照圖面加以說明。圖7乃顯示同實施形態之構成例的方塊圖。對於與圖2之第1實施形態同樣的構成，附上同一符號，省略說明。

第2實施形態的情況，判定位準變更電路3乃如圖7所示，作為基準電壓控制電路5所構成。

基準電壓控制電路5係在未輸入有測試信號T1之情況，將定電壓電路2之輸出的定電壓，作為基準電壓Vref，對於比較器107之-側端子加以輸出，另一方面，輸入有測試信號T1之情況，經由控制信號S，將上述基準電壓Vref之電壓值，對於上述定電壓而變更，作為所調整之基準電壓Vref而輸出於比較器107之-側端子。

本實施型態之情況，定電流電路1之輸出的電流乃作為基準電流Iref，藉由Y開關103而供給至記憶體單元M。

如既已所述地，EEPROM之記憶體單元M係在寫入資料之情況，臨界值電壓Vth乃成為正電位，而在去除資料之情況，臨界值電壓Vth容易成為負電位。

因此，如圖8所示，在測試模式，臨界值電壓Vth乃正電位之情況，經由使從外部端子100施加於記憶體單元M之閘極的電壓信號之電壓值，從某值緩緩下降之時，記憶體單元M的開啟阻抗乃緩緩上升。在上述圖8，圖8(a)乃顯示橫軸為從外部端子100所輸入之電壓信號的電壓值，縱軸為記憶體單元M之汲極電壓的電壓值。另外，圖8(b)乃顯示橫軸為從外部端子100所輸入之電壓信號的電壓值，縱軸為輸出於外部端子106之電壓值。

此時，例如，施加於記憶體單元M之閘極的電壓信號之電壓值乃較記憶體單元M之臨界值電壓Vth為高時，對於基準電流Iref而言，記憶體單元M之開啟阻抗因相當低，故比較器107係經由輸入於+側的記憶體單元M之汲極電壓乃低於輸入於-側之基準電壓Vref之時，從輸出端子輸出「L」位準之邏輯輸出。

但，施加於閘極之電壓信號的電壓值降低，較記憶體單元M之臨界值電壓Vth為低時，記憶體單元M之開啟阻抗則上升，而無法充分流動基準電流Iref，汲極電壓則上升。在此，比較器107係經由+側的電壓(汲極電壓)乃超過輸入於-側之基準電壓Vref之時，將從輸出端子所輸出之邏輯輸出，從「L」位準變化為「H」位準。

在此，圖8之電壓信號的電壓值V2，基準電壓Vref，和經由記憶體單元M之開啟阻抗及基準電流Iref的汲極電壓乃一致的點。

另一方面，記憶體單元M之臨界值電壓乃負電位之情況，如圖8所示，臨界值電壓Vth乃使用在正電位之基準電壓Vref的電壓值之情況，超出可調整以比較器107測定之電壓信號之範圍。如在第1實施型態所述，記憶體單元M之臨界值電壓Vth乃負電位之情況，記憶體單元M之開啟阻抗則非常小，如未施加負電位之電壓信號於閘極，汲極電壓則無法使開啟阻抗上升至超過基準電壓Vref之程度。

因此，在測試模式，評估負電位之臨界值電壓Vth的情況，記憶體單元M之開啟阻抗乃比較於臨界值電壓Vth乃正電位之情況為低之故，當將同一之基準電流Iref供給至汲極時，汲極電壓乃比較於基準電壓Vref而成為低的數值。因此，在本實施型態，作為將其基準電壓Vref，對於通常模式而言呈變低地加以調整，經由更低之汲極電壓，亦產生比較器107之輸出的反轉之構成。

如圖8(a)所示，經由使基準電壓Vref之電壓值，比較於在通常模式之電壓姪兒加以降低之時，將施加於記憶體單元M之閘極的電壓信號之電壓值，在正電位的範圍進行調整時，記憶體單元M之臨界值電壓Vth乃負電位之記憶體單元M未完全成為關閉狀態同時，經由電壓信號之電壓值下降之時，開啟阻抗則增加，信號電壓之電壓值乃由較V1下降者，記憶體單元M之汲極電壓乃超過基準電壓Vref(比較於通常模式而使其下降之Vref)，比較器107之輸出的邏輯輸出則產生變化。

另外，在記憶體單元M之臨界值電壓Vth乃正電位之情況，由使基準電壓Vref下降者，記憶體單元M之汲極電壓乃超過基準電壓Vref之電壓信號的電壓值則從V2上升至V3，但為政電位之電壓範圍之故，可充分地進行特性評估。

如此，經由使施加於比較器107之-側的基準電壓Vref，比較於通常模式之情況而加以降低之時，記憶體單元M乃可進行在負電未知情況及正電位之情況雙方的記憶體單元M之特性評估(包含臨界值電壓Vth之測定)。

另外，基準電壓控制電路5係例如如圖9所示，使用經由從外部所施加的控制信號S{D0、D1、D2、…、Dn}，調整偏壓電路之輸出電壓，將調整結果作為基準電壓Vref而輸出之電路構成。

其基準電壓控制電路5係由p通道型之MOS電晶體的電晶體M8、M80、M81、M82、…、M8n、M91、M92、…、M9n，和n通道型之MOS電晶體的電晶體M10，和n通道型之消耗型MOS電晶體的電晶體M11所構成。

電晶體M8與電晶體M10係經由從偏壓電路所供給之偏壓電壓，構成有為了生成基準電流Iref之電流鏡電路。

在此，電晶體M8係源極乃連接於電源電壓，汲極乃連接於電晶體M10之汲極。

另外，電晶體M10係作為二極體連接，即，源極乃作為接地，閘極乃連接於汲極，汲極乃連接於比較器107之-側端子，將基準電壓Vref輸出於上述-側端子。

另外，各上述電晶體M80、M81、M82、…、M8n係汲極乃各連接於本身的閘極之同時，共通地連接於電晶體M11之閘極，另外各汲極乃連接於電晶體M8之閘極。

在此，電晶體M80係源極乃連接於電源電壓，在通常模式，將為了生成對於記憶於記憶體單元M之資料的讀出所必要之電壓值的基準電壓Vref之電壓值的偏壓電壓，施加於電晶體M8之閘極。

其他之各電晶體M81、M82、…、M8n係各以同一或不同的尺寸加以形成，在測試模式時，為了將基準電壓Vref之電壓值，經由從外部所輸入之控制信號S調整所設置。

對於各電晶體M91、M92、…、M9n係源極乃連接於電源電壓，汲極乃連接各電晶體M81、M82、…、M8n之源極。

另外，對於各電晶體M91、M92、…、M9n之閘極係各輸入在控制信號S{D1、D2、D3、…、Dn}之控制信號D1、D2、…、Dn。

基準電壓控制電路5係將上述控制信號S{D1、D2、D3、…、Dn}，在輸入有測試信號T1之情況，各供給於電晶體M41、M42、…、M4n之對應的閘極，但在未輸入有測試信號T1之情況，對於電晶體M41、M42、…、M4n之閘極所有施加「H」位準，作為關閉狀態，只經由電晶體M80之偏壓電壓，生成基準電壓Vref。

電晶體M11係汲極乃連接於電晶體M80~M8n之汲極，閘極汲源極乃作為接地。

如既已所述，在測試模式時，評估對象之記憶體單元M的臨界值電壓Vth乃正電位之情況，經由與通常模式同樣之電壓值的基準電壓Vref，可進行記憶體單元M之特性評估。

因此，作為控制信號S{D1、D2、D3、…、Dn}=S{H、H、H、…、H}，將電晶體M81、M82、…、M8n全作為關閉狀態，只經由電晶體M80之電流值，生成偏壓的電壓，經由將偏壓的電壓施加於電晶體M8之閘極之時，使電晶體M8驅動，使對應於上述電晶體M8之電流值的基準電壓Vref輸出。

經由使用上述基準電壓Vref，使從外部端子100所輸入之電壓信號的電壓值，在正電位之範圍內從充分超出臨界值電壓Vth之電壓變化為0V之時，可進行記憶體單元M之特性評估。

另一方面，評估對象之記憶體單元M的臨界值電壓Vth乃負電位之情況，將記憶體單元M完全作為關閉狀態，對於為了將汲極電壓超過基準電壓Vref，產生有必要施加負電位之電壓值的電壓信號於記憶體單元M之閘極。

因此，例如，作為控制信號S{D1、D2、D3、…、Dn}=S{L、H、L、…、L}，將電晶體M91、M93及M9n全作為關閉狀態，對於流動於電晶體M80之電流值而言，加算流動於電晶體M81、M83及M8n之電流的電流值，使施加於電晶體M8之閘極之偏壓的電壓值上升，使電晶體M8之開啟阻抗上升，使基準電壓Vref的電壓值下降。

如此，經由使基準電壓Vref之電壓值下降者，在正電位之電壓範圍，記憶體單元M之汲極電壓乃經由作為超過基準電壓Vref之電壓值的狀態之時，可由施加正電位之電壓範圍的電壓信號於記憶體單元M之閘極者，進行記憶體單元M之特性評估。

另外，作為對應於負電位之臨界值電壓Vth之基準電壓的情況，當測定正電位之臨界值電壓Vth的記憶體單元M時，如圖8所示，從外部端子100所輸入之電壓信號乃在較在通常模式之電壓信號之電壓值V2為高之電壓值V3，記憶體單元M之汲極電壓乃成為超過基準電壓Vref。

但，在測試模式，將控制信號S{D1、D2、D3、…、Dn}，作為測定負電位之臨界值電壓的記憶體單元M之資料而設定，進行正電位之臨界值電壓Vth的記憶體單元M之特性評估亦可。

另外，亦可作為同時變更基準電流Iref之電流值，和基準電壓Vref之電壓值，調整判定位準之構成。

由此，比較於第1實施型態及第2實施型態，可以更高的精確度調整判定位準。

1．．．定電流電路

2．．．定電壓電路

3．．．判定位準變更電路

100，106，110．．．外部端子

101．．．X解碼器

102．．．Y解碼器

105．．．X開關電壓切換控制電路

107．．．比較器

108，200．．．可變電源

500．．．固定電源

CR1，CR2，CR3．．．定電流源

M．．．記憶體單元

圖1乃顯示經由本發明之一實施形態之半導體記憶裝置的構成例的方塊圖。

圖2乃顯示在本發明之第1實施形態之半導體記憶裝置的構成例的方塊圖。

圖3乃說明在第1實施型態之記憶體單元M的特性評估之基準電流Iref之調整的圖表。

圖4乃顯示在圖2之基準電流控制電路4之構成例的方塊圖。

圖5乃顯示在圖2之基準電流控制電路4之其他構成例的方塊圖。

圖6乃顯示在圖2之基準電流控制電路4之其他構成例的方塊圖。

圖7乃顯示在本發明之第2實施形態之半導體記憶裝置的構成例的電路圖。

圖8乃說明在第2實施型態之記憶體單元M的特性評估之基準電壓Vref之調整的圖表。

圖9乃顯示在圖7之基準電壓控制電路5之構成例的方塊圖。

圖10乃說明以往之半導體記憶裝置的構成的方塊圖。

圖11乃說明以往之半導體記憶裝置的構成的方塊圖。

1．．．定電流電路

2．．．定電壓電路

3．．．判定位準變更電路

100，106．．．外部端子

101．．．X解碼器

102．．．Y解碼器

103．．．Y開關

105．．．X開關電壓切換控制電路

107．．．比較器

200．．．可變電源

T1．．．測試信號

B1．．．位元線

W1．．．字元線

S．．．控制信號

Claims (7)

1. 一種半導體記憶裝置，屬於具有記憶資料之複數的記憶體單元，從通常的資料之寫入及讀出的通常模式，經由輸入測試信號之時，變換為進行前述記憶體單元之特性評估的測試模式之半導體記憶裝置，其特徵乃具有對應於外部地址而輸出選擇前述記憶體單元之X選擇信號及Y選擇信號的記憶體單元選擇部，和產生基準電壓之定電壓部，和產生基準電流之定電流部，和將前述X選擇信號或從外部端子所輸入之電壓信號之任一供給至前述記憶體單元的閘極之X開關電壓切換控制電路，和對於經由前述Y選擇信號所選擇之前述記憶體單元的汲極而言，供給該基準電流之Y開關部，和檢測前述汲極的電壓之汲極電壓是否超過前述基準電壓之比較器，和在前述測試模式，經由所輸入之控制信號，調整前述基準電流之電流值及前述基準電壓之電壓值任一或雙方，變更前述比較器之判定位準之判定位準變更部。
2. 如申請專利範圍第1項記載之半導體記憶裝置，其中，在前述測試模式時，前述X開關電壓切換控制電路乃使自前述外部端子輸入之電壓信號之電壓值成為可變地，經由前述比較器之輸出的邏輯位準之變化，進行前述記憶體單元之臨界值電壓 的測定。
3. 如申請專利範圍第1項或第2項記載之半導體記憶裝置，其中，前述判定位準變更部乃在前述測試模式時，經由從外部所輸入之前述控制信號，控制前述基準電流之電流值。
4. 如申請專利範圍第3項記載之半導體記憶裝置，其中，前述判定位準變更部乃除了形成在通常模式的基準電流的電晶體之外，在於測試模式，經由並聯連接調整基準電流之複數之調整電晶體之多輸出型電流鏡線路所構成，對於各前述調整電晶體而言，串連地連接開關電晶體，相對於前述通常模式之基準電流，在測試模式時，經由前述開關電晶體之開啟/關閉加以控制前述調整電晶體的組合以加算前述基準電流。
5. 如申請專利範圍第3項記載之半導體記憶裝置，其中，前述判定位準變更部乃由電流鏡電路所構成，在前述測試模式，控制流動於成為電流鏡之電晶體的電流值時，藉由從外部所輸入之控制信號而控制，流動於電流鏡之電晶體的電流值而控制前述基準電流。
6. 如申請專利範圍第1項或第2項記載之半導體記憶裝置，其中，前述判定位準變更部乃當輸入前述測試信號時，經由從外部所輸入之前述控制信號，控制前述基準電壓。
7. 如申請專利範圍第6項記載之半導體記憶裝置，其中，前述判定位準變更部乃具有第1MOS電晶體與第2MOS電晶體串連地連接於電源與接地點之間所構成之電源電路，在前述測試模式，將流動於上段之前述第1MOS電晶體的電流，經由從外部所輸入之控制信號而加以調整，將生成於與下段之前述第2MOS電晶體之連接點的電壓，作為基準電壓而輸出。