KR20090083882A - 반도체 기억 장치 - Google Patents

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KR20090083882A
KR20090083882A KR1020090007695A KR20090007695A KR20090083882A KR 20090083882 A KR20090083882 A KR 20090083882A KR 1020090007695 A KR1020090007695 A KR 1020090007695A KR 20090007695 A KR20090007695 A KR 20090007695A KR 20090083882 A KR20090083882 A KR 20090083882A
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후미야스 우츠노미야
도모히로 오카
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세이코 인스트루 가부시키가이샤
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Abstract

(과제) 역치 전압이 부전위라도, 정전위와 동일한 테스트 방법에 의한 특성 평가를 실현하는 반도체 기억 장치를 제공한다.
(해결수단) 본 발명의 반도체 기억 장치는, 데이터를 기억하는 복수의 메모리 셀을 갖고, 테스트 신호의 입력에 의해, 통상 모드에서, 메모리 셀의 특성 평가를 실시하는 테스트 모드로 천이하고, 메모리 셀을 선택하는 메모리 셀 선택부와, 기준 전압을 발생하는 정전압부와, 기준 전류를 발생하는 정전류부와, X 선택 신호 또는 외부 단자로부터 입력되는 전압 신호 중 어느 것을 메모리 셀의 게이트에 공급하는 X 스위치 전압 전환 제어 회로와, Y 선택 신호에 의해 선택되는 메모리 셀의 드레인에 대하여, 레퍼런스 전류를 공급하는 Y 스위치부와, 드레인의 전압인 드레인 전압이 기준 전압을 초과했는지 여부를 검출하는 콤퍼레이터와, 테스트 모드에 있어서, 제어 신호에 의해 기준 전류의 전류치 및 기준 전압의 전압치를 조정하여, 콤퍼레이터의 판정 레벨을 변경하는 판정 레벨 변경부를 갖는다.
Figure P1020090007695
메모리 셀, 통상 모드, 테스트 모드, 정전류원

Description

반도체 기억 장치{SEMICONDUCTOR MEMORY DEVICE}
본 발명은, 전기적으로 데이터의 기록 및 소거가 가능한 EEPROM 이나 ROM 등의 불휘발성 메모리 셀의 특성을 외부에서 직접 측정 가능한 전기적 측정 기능을 구비한 반도체 기억 장치에 관한 것이다.
종래, EEPROM 등의 불휘발성 반도체 기억 장치에서의 메모리 셀의 특성 평가에 있어서, 반도체 기억 장치 내의 각 메모리 셀을 외부에서 직접적으로 측정하는 것이 행해지고 있다.
예를 들어, EEPROM 의 경우, 메모리 셀 (M) 의 데이터를 소거한 경우 또한 메모리 셀 (M) 에 데이터를 기록한 경우, 각각의 상태에 있어서 메모리 셀 (M) 의 역치 전압 (Vth) 등의 전기적 특성을 평가할 때, 도 10 (데이터 소거) 또는 도 11 (데이터 기록) 에 나타내는 바와 같이 메모리 셀 (M) 의 게이트에 워드선 (W1) 을 통해서 외부 단자 (100) 로부터 임의로 가변할 수 있도록 설정한다 (예를 들어, 특허 문헌 1 참조).
도 10 에 나타내는 데이터를 소거한 메모리 셀 (M) 의 특성 평가의 경우, 외부로부터 입력되는 어드레스 데이터에 의해 X 디코더 (101) 및 Y 디코더 (102) 가 X 스위치 전압 전환 제어 회로 (105) 와 Y 스위치 (103) 를 제어함으로써, 메모리 셀 (M) 이 선택되어 있다.
X 스위치 전압 전환 제어 회로 (105) 는, 테스트 신호 (T1) 가 입력되어 있지 않은 통상 모드인 경우, X 디코더 (101) 의 신호를 워드선 (W1) 으로 출력하고, 테스트 신호 (T1) 가 입력되어 있는 테스트 모드인 경우, 외부 단자 (100) 로부터 워드선 (W1) 에 대하여 고정 전원 (500) 의 전압을 출력한다.
그리고, 스위치 (SW1) 및 스위치 (SW2) 는, 테스트 신호 (T2) 가 입력되면, 비트 라인 (B1) (즉 선택된 메모리 셀 (M) 의 드레인) 이 직접 외부 단자 (106) 에 접속되도록 전환된다.
이것에 의해, 외부 전원 (300) 으로부터 메모리 셀 (M) 에 흐르는 전류량을 전류계 (201) 로 측정하고, 측정된 전류량과 미리 설정한 전류 기대값을 비교하여 메모리 셀 (M) 의 특성을 평가한다.
한편, 데이터의 기록에 의해, 메모리 셀의 역치 전압 (Vth) 이 정전위가 된 경우, 도 11 에 나타내는 바와 같이 메모리 셀 (M) 의 게이트에 워드선 (W1) 을 통해서 외부 단자 (100) 로부터 임의로 가변할 수 있도록, 도 10 과 동일하게 설정한다.
또한, 도 11 에 있어서도, 도 10 과 동일하게, 외부로부터 입력되는 어드레스 데이터에 의해 X 디코더 (101) 및 Y 디코더 (102) 가 X 스위치 전압 전환 제어 회로 (105) 와 Y 스위치 (103) 를 제어함으로써, 메모리 셀 (M) 이 선택되어 있다.
또한, 테스트 신호 (T1) 가 입력되고, 외부 단자 (100) 로부터의 가변 전원 (200) 의 전압이 메모리 셀 (M) 의 게이트에 인가되지만, 테스트 신호 (T2) 가 입력되어 있지 않기 때문에, 비트 스위치 (SW1) 가 비트 라인 (B1) 을 콤퍼레이터 (107) 의 ＋ 측 단자에 접속하고, 스위치 (SW2) 가 콤퍼레이터 (107) 의 출력 단자와 외부 단자 (106) 를 접속한다. 이로써 메모리 셀 (M) 은, 드레인에 대하여 정전류 회로 (104) 로부터 레퍼런스 전류 (Iref) 가 공급되어 있다.
이 결과, 콤퍼레이터 (107) 는, 메모리 셀 (M) 의 드레인 전압 (레퍼런스 전류 (Iref) 및 메모리 셀 (M) 에 흐르는 전류치의 차에 의한 전류/전압 변환 결과) 과 정전압 회로 (108) 가 출력하는 레퍼런스 전압 (Vref) 을 비교하여, 드레인 전압이 레퍼런스 전압 (Vref) 을 초과한 경우, 「H」 레벨의 신호를 출력하고, 드레인 전압이 레퍼런스 전압 (Vref) 을 밑도는 경우, 「L」 레벨의 신호를 출력한다.
이것에 의해, 메모리 셀 (M) 의 게이트 전압을 변화시켜 나가, 외부 단자 (106) 로 출력되는 출력 논리의 변화를 검출함으로써 메모리 셀의 특성 평가를 실시한다.
전술한 바와 같이, 특허 문헌 1 에서는, 메모리 셀 (M) 의 역치 전압 (Vth) 이 부(負)전위인 경우, 테스트 신호 (T1) 및 테스트 신호 (T2) 의 쌍방을 입력하고, 외부로부터 게이트 전압을 제어하여, 드레인에 흐르는 전류를 외부 단자 (106) 에서 측정하며, 한편, 메모리 셀 (M) 의 역치 전압 (Vth) 이 정(正)전위인 경우, 테스트 신호 (T1) 만을 입력시키고, 외부로부터 게이트 전압을 제어하여, 통상 모드와 동일한 콤퍼레이터를 사용한 전압 비교에 의해 특성 평가의 판정을 실시하고 있다.
특허 문헌 1: 일본 공개특허공보 평11-16399호
그러나, 특허 문헌 1 에 나타내는 메모리 셀의 특성 평가 방법에 있어서는, 메모리 셀 (M) 의 역치 전압 (Vth) 이 정전위인 경우, 메모리 셀 (M) 에 흐르는 전류와 레퍼런스 전류 (Iref) 와의 전류차의 전류/전압 변환을 실시하여, 그 변환 결과의 전압과 레퍼런스 전압 (Vref) 의 비교를 내부 회로의 콤퍼레이터에 의해서 실시하기 때문에, 메모리 셀 (M) 의 특성 평가를 고속으로 실시할 수 있다. 한편, 메모리 셀 (M) 의 역치 전압 (Vth) 이 부전위인 경우, 외부의 전류계 (201) 에 의한 전류 측정에 의해 평가를 실시하기 때문에, 전류치가 안정될 때까지 시간이 걸린다.
이 때문에, 역치 전압 (Vth) 이 부전위인 경우, 테스트 시간이 정전위인 경우의 10 배 정도 필요하게 되고, 메모리 셀의 용량이 커질수록 제조 비용이 증가한다.
그 때문에, 역치 전압 (Vth) 이 부전위인 경우에도, 정전위와 동일한 테스트 방법을 응용하는 것이 고려되지만, 이 경우, 외부 단자 (100) 로부터 부(負)전압을 메모리 셀 (M) 의 게이트에 대하여 공급할 필요가 있다.
그러나, 테스트를 실시할 때, 곳곳에 기생 다이오드가 형성되어 있는 반도체 장치에 대하여 Vss (Vss = 0 인 경우, 0V) 이하의 전압을 인가시킬 수 없기 때문에, 역치 전압 (Vth) 이 부전위인 경우에 정전위와 동일한 테스트 방법을 사용하는 것은 종래의 회로 구성에서는 불가능하다.
본 발명은, 이러한 사정을 감안하여 이루어진 것으로, 역치 전압이 부전위인 경우라도, 정전위와 동일한 테스트 방법을 실현하는 반도체 기억 장치를 제공하는 것을 목적으로 한다.
본 발명의 반도체 기억 장치는, 데이터를 기억하는 복수의 메모리 셀을 갖고, 통상적인 데이터의 기록 및 판독의 통상 모드에서, 테스트 신호가 입력됨으로써, 메모리 셀의 특성 평가를 실시하는 테스트 모드로 천이하는 반도체 기억 장치이고, 외부 어드레스에 대응하여 상기 메모리 셀을 선택하는 X 선택 신호 및 Y 선택 신호를 출력하는 메모리 셀 선택부와, 레퍼런스 전압을 발생하는 정전압부와, 레퍼런스 전류를 발생하는 정전류부와, 상기 X 선택 신호, 또는 외부 단자로부터 입력되는 전압 신호 중 어느 것을 상기 메모리 셀의 게이트에 공급하는 X 스위치 전압 전환 제어 회로와, 상기 Y 선택 신호에 의해 선택되는 상기 메모리 셀의 드레인에 대하여, 그 레퍼런스 전류를 공급하는 Y 스위치부와, 상기 드레인의 전압인 드레인 전압이 상기 레퍼런스 전압을 초과했는지 여부를 검출하는 콤퍼레이터와, 상기 테스트 모드에 있어서, 입력되는 제어 신호에 의해, 상기 레퍼런스 전류의 전류치 및 상기 레퍼런스 전압의 전압치 중 어느 것 또는 쌍방을 조정하여 콤퍼레이터의 판정 레벨을 변경하는 판정 레벨 변경부를 갖는다.
본 발명의 반도체 기억 장치는, 상기 테스트 모드일 때, 상기 X 스위치 전압 전환 제어 회로가 상기 외부 단자로부터 입력되는 전압 신호의 전압치를 가변하여, 콤퍼레이터의 출력의 논리 레벨의 변화에 의해, 메모리 셀의 역치 전압을 측정하는 것을 특징으로 한다.
본 발명의 반도체 기억 장치는, 상기 판정 레벨 변경부가, 상기 테스트 모드일 때, 외부로부터 입력되는 제어 신호에 의해 상기 레퍼런스 전류의 전류치를 제어하는 것을 특징으로 한다.
본 발명의 반도체 기억 장치는, 상기 판정 레벨 변경부가, 통상 모드에 있어서의 기준 전류를 형성하는 트랜지스터에 추가하여, 테스트 모드에 있어서 기준 전류를 조정하는 복수의 조정 트랜지스터가 병렬로 접속된 다출력형 커런트 미러 회로에 의해 구성되고, 상기 조정 트랜지스터 각각에 대하여 직렬로 스위치 트랜지스터가 접속되어 있고, 통상 모드에 있어서의 레퍼런스 전류에 대하여, 테스트 모드시에, 상기 레퍼런스 전류에 가산하는 상기 조정 트랜지스터의 조합을, 상기 스위치 트랜지스터의 온/오프에 의해 제어하는 것을 특징으로 한다.
본 발명의 반도체 기억 장치는, 상기 판정 레벨 변경부가 미러 회로로 구성되어 있고, 테스트 모드에 있어서, 미러가 되는 트랜지스터에 흐르는 전류치를 제어할 때, 피(被)미러가 되는 트랜지스터에 흐르는 전류치를 외부로부터 입력되는 제어 신호에 의해 제어하여, 상기 레퍼런스 전류를 제어하는 것을 특징으로 한다.
본 발명의 반도체 기억 장치는, 상기 판정 레벨 변경부가, 상기 테스트 신호가 입력되면, 외부로부터 입력되는 제어 신호에 의해 상기 레퍼런스 전압을 제어하는 것을 특징으로 한다.
본 발명의 반도체 기억 장치는, 상기 판정 레벨 변경부가, 제 1 MOS 트랜지스터와 제 2 MOS 트랜지스터가 전원과 접지점 사이에 직렬로 접속하여 구성된 전원 회로를 갖고, 테스트 모드에 있어서, 상단의 제 1 MOS 트랜지스터에 흐르는 전류를 외부로부터 입력되는 제어 신호에 의해 조정하고, 하단의 제 2 MOS 트랜지스터와의 접속점에 생성되는 전압을 레퍼런스 전압으로서 출력하는 것을 특징으로 한다.
이상 설명한 바와 같이, 본 발명에 의하면, 메모리 셀의 트랜지스터의 역치 전압이 부전위가 된 경우라도, 레퍼런스 전류 및 레퍼런스 전압 중 어느 것을 조정할 수 있는 구성으로 되어 있기 때문에, 특성 평가를 실시하는 판정 레벨로 변화시킴으로써, 전압 메모리 셀의 특성 평가를 실시할 때, 메모리 셀의 역치 전압이 부전위라도 메모리 셀의 게이트에 인가하는 가변 전압의 정전위의 조정 범위 내에서 제어하여, 역치 전압이 정전위인 경우와 동일한 테스트 방법을 사용하여 실시할 수 있게 되므로, 종래의 메모리 셀의 테스트 방법과 비교하여 테스트 시간을 단축시킬 수 있고, 제조 비용의 저감을 실현할 수 있다.
또한, 본 발명에 의하면, 역치 전압이 부전위인 경우에 있어서도, 전술한 바와 같이 정전위인 경우와 동일한 측정 방법을 사용하는 것이 가능하기 때문에, 종래에는 필요로 하였던 스위치 (SW1) 및 스위치 (SW2) 가 불필요해지므로, 회로 구성을 간이화하고, 회로 규모를 삭감할 수 있다.
이하, 본 발명의 실시형태에 의한 반도체 기억 장치를, 도면을 참조하여 설명한다. 도 1 은 동 실시형태의 구성예를 나타내는 블록도이다.
이 도면에 있어서, 본 실시형태의 반도체 기억 장치는, 복수의 비트선과 복 수의 워드선이 격자상으로 배치되고, 각각의 교점에 메모리 셀 (M) 이 배치된 메모리 매트릭스를 갖고 있다. 즉, 이 메모리 매트릭스는 복수의 메모리 셀 (M) 을 가지고 있으며, 각 메모리 셀 (M) 의 드레인이 근방에 있는 어느 비트선에, 또 게이트가 어느 워드선에 접속되어, 복수의 메모리 셀 (M) 이 매트릭스 형상으로 배치 구성되어 있다.
또한, 본 실시형태의 반도체 기억 장치는, 그 밖에 정전류 회로 (1), 정전압 회로 (2), 판정 레벨 변경 회로 (3), X 디코더 (101), Y 디코더 (102), Y 스위치 (103), 콤퍼레이터 (107) 를 갖고 있다. 여기서, 메모리 셀 (M) 은, 본 실시형태에 있어서, 예를 들어 n 채널형 MOS 트랜지스터에 의한 플로팅 게이트 구조로 형성되어 있다.
또한, 테스트 신호 (T1) 가 입력되어 있지 않은 경우, 메모리 셀 (M) 에 대한 통상적인 판독 및 기록이 행해지는 통상 모드가 되고, 한편, 테스트 신호 (T1) 가 입력되어 있는 경우, 대상이 되는 메모리 셀 (M) 의 특성 평가를 실시하는 테스트 모드가 된다.
X 디코더 (101) 는, 외부로부터 입력되는 어드레스 데이터에 의해 복수 개의 워드선 중 어느 하나를 선택하고, X 스위치 전압 전환 제어 회로 (105) 를 제어함으로써, 선택된 워드선 (W1) 의 활성화를 실시한다 (본 실시형태의 경우, 메모리 셀 (M) 이 n 채널 트랜지스터이기 때문에, 활성화로서 워드선 (W1) 을 「L」 레벨에서 「H」 레벨로 천이시킨다).
Y 디코더 (102) 는, 외부로부터 입력된 어드레스 데이터로부터, 복수 개의 비트선 중 어느 하나를 선택하고, Y 스위치 (103) 를 제어함으로써, 선택된 비트선 (B1) 과 상기 정전류 회로 (1) 가 접속되어, 선택된 비트선 (B1) 에 대해 레퍼런스 전류 (Iref) 를 흐르게 한다.
판정 레벨 변경 회로 (3) 는, 통상 모드인 경우에, 메모리 셀 (M) 의 드레인에 대하여 정전류 회로 (1) 로부터 레퍼런스 전류 (Iref) 를 공급한다.
또한, 정전압 회로 (2) 가 출력하는 전압을 레퍼런스 전압 (Vref) 으로 하여, 콤퍼레이터 (107) 의 － 측 단자에 출력한다.
한편, 판정 레벨 변경 회로 (3) 는, 테스트 모드인 경우, 메모리 셀 (M) 의 특성 평가에 있어서, 정전류 회로 (1) 에서 출력되는 레퍼런스 전류 (Iref) 및 정전압 회로 (2) 로부터 출력되는 레퍼런스 전압 (Vref) 중 어느 것 또는 쌍방을 외부로부터 입력되는 제어 신호 (S) 에 의해 조정하여, 메모리 셀 (M) 의 역치 전압 (Vth) 의 판정 레벨을 변경한다.
X 스위치 전압 전환 제어 회로 (105) 는, X 디코더 (101) 가 출력하는 워드선 (W1) 을 활성화하는 전압 또는 외부 단자 (100) 로부터 입력되는 가변 전원 (200) 의 전압 신호 중 어느 것을 테스트 신호 (T1) 가 입력되어 있는지 여부에 의해 선택하여 워드선 (W1) 에 출력한다. 여기서, X 스위치 전압 전환 제어 회로 (105) 는, 테스트 신호 (T1) 가 입력되어 있는 (테스트 모드) 경우, 워드선 (W1) 에 대하여 가변 전원 (200) 으로부터의 상기 전압 신호를 출력하고, 테스트 신호 (T1) 가 입력되어 있지 않은 (통상 모드) 경우, 상기 워드선 선택 전압 신호를 출력한다. 이 전압 신호는, 외부의 가변 전원 (200) 으로부터, 제어된 임의의 전 압치로서 인가된다.
콤퍼레이터 (107) 는, 통상 모드 및 테스트 모드의 어디에서나, ＋ 측 단자에 입력되는 메모리 셀 (M) 의 드레인 전압과 － 측 단자에 입력되는 레퍼런스 전압 (Vref) 을 비교하여, 레퍼런스 전압 (Vref) 을 상기 드레인 전압이 초과하는 경우 및 레퍼런스 전압 (Vref) 을 드레인 전압이 밑도는 경우에 있어서의 출력 단자의 논리 변화에 의해, 메모리 셀 (M) 의 역치 전압 (Vth) 의 검출 등의 특성 평가를 실시한다. 여기서, 메모리 셀 (M) 의 드레인 전압은, 메모리 셀 (M) 의 온 저항과 레퍼런스 전류 (Iref) 에 의해 결정되는 전압이다.
이하, 실시형태에 의해, 메모리 셀의 역치 전압 (Vth) 의 판정 레벨 변경 처리에 관해서 설명한다.
<제 1 실시형태>
도 2 에 제 1 실시형태에 의한 반도체 기억 장치를 도면을 참조하여 설명한다. 도 2 는 동 실시형태에 의한 반도체 기억 장치의 구성예를 나타내는 블록도이다.
제 1 실시형태의 경우, 판정 레벨 변경 회로 (3) 가 도 2 에 나타내는 바와 같이 레퍼런스 전류 제어 회로 (4) 로서 구성된다.
레퍼런스 전류 제어 회로 (4) 는, 테스트 신호 (T1) 가 입력되어 있지 않은 경우, 정전류 회로 (1) 가 출력하는 정전류를 레퍼런스 전류 (Iref) 로서 Y 스위치 (103) 를 통해 메모리 셀 (M) 에 공급하고, 한편, 테스트 신호 (T1) 가 입력된 경우, 제어 신호 (S) 에 의해, 상기 레퍼런스 전류 (Iref) 의 전류치를 상기 정전류 와 비교하여 보다 큰 전류치로 변경하고, 이 변경한 전류치를 레퍼런스 전류 (Iref) 로서 Y 스위치 (103) 를 통해서 메모리 셀 (M) 에 공급한다.
이미 서술한 바와 같이, EEPROM 의 메모리 셀 (M) 은, 데이터를 기록한 (플로팅 게이트에 전자를 주입한) 경우, 역치 전압 (Vth) 이 정전위가 되고, 데이터를 소거한 (플로팅 게이트로부터 전자를 발출한) 경우, 역치 전압 (Vth) 이 부전위가 되기 쉽다.
그 때문에, 도 3 에 나타내는 바와 같이, 테스트 모드에 있어서, 역치 전압 (Vth) 이 정전위인 경우, 외부 단자 (100) 로부터 메모리 셀 (M) 의 게이트에 인가되는 전압 신호의 전압치를 어떠한 값 (메모리 셀의 역치 전압보다 충분히 높은 전압) 으로부터 서서히 저하시켜 나감으로써, 메모리 셀 (M) 의 온 저항이 서서히 상승한다. 이 도 3 에 있어서, 도 3의 (a) 는 가로축이 외부 단자 (100) 로부터 입력되는 전압 신호의 전압치를 나타내고, 세로축이 메모리 셀 (M) 에 흐르는 전류의 전류치를 나타내고 있다. 또한, 도 3의 (b) 는 가로축이 외부 단자 (100) 로부터 입력되는 전압 신호의 전압치를 나타내고, 세로축이 외부 단자 (106) 에 출력되는 전압치를 나타내고 있다.
이 때, 메모리 셀 (M) 의 게이트에 인가되는 전압 신호의 전압치가 메모리 셀 (M) 의 역치 전압 (Vth) 보다 높을 때, 레퍼런스 전류 (Iref) 에 대하여 메모리 셀 (M) 의 온 저항이 충분히 낮기 때문에, 콤퍼레이터 (107) 는, ＋ 측 전압이 － 측에 입력되는 레퍼런스 전압 (Vref) 을 밑돌아, 출력 단자로부터 「L」 레벨의 논리 출력을 출력한다.
그러나, 게이트에 인가되는 전압 신호의 전압치가 저하되어 메모리 셀 (M) 의 역치 전압 (Vth) 보다 낮아지면, 전술한 바와 같이, 메모리 셀 (M) 의 온 저항이 상승하여, 레퍼런스 전류 (Iref) 를 충분히 흐르게 할 수 없고 드레인 전압이 계속 상승되어, 콤퍼레이터 (107) 는, ＋ 측 전압 (드레인 전압) 이 － 측에 입력되는 레퍼런스 전압 (Vref) 을 초과하였을 때, 출력 단자로부터 출력되는 논리 출력을 「L」 레벨에서 「H」 레벨로 변화시킨다. 이 논리 출력의 변화에 의해, 정전위의 역치 전압 (Vth) 의 검출을 실시할 수 있다.
한편, 메모리 셀 (M) 의 역치 전압이 부전위인 경우, 도 3 에 나타내는 바와 같이, 역치 전압 (Vth) 이 정전위인 경우의 레퍼런스 전류 (Iref) 의 전류치를 사용한 경우, 콤퍼레이터 (107) 로 측정할 수 있는 상기 전압 신호의 조정 범위를 넘어서 있다. 즉, 메모리 셀 (M) 의 역치 전압 (Vth) 이 부전위인 경우, 메모리 셀 (M) 의 온 저항이 매우 작아, 게이트에 부전위의 전압 신호를 인가하지 않으면, 드레인 전압이 레퍼런스 전압 (Vref) 을 초과할 정도로 온 저항을 상승시키는 것이 불가능하다. 그러나, 앞서 과제에서 서술한 바와 같이, 외부 단자 (100) 로부터 부전위를 입력시키는 일은 불가능하다.
그 때문에, 테스트 모드에 있어서 부전위의 역치 전압 (Vth) 을 평가하는 경우, 메모리 셀 (M) 의 온 저항이 역치 전압 (Vth) 이 정전위인 경우와 비교하여 낮기 때문에, 외관 상 메모리 셀 (M) 의 온 저항을 상승시키기 위해서, 레퍼런스 전류 (Iref) 의 전류치를 정전위의 경우와 비교하여 증가시킨다.
전술한 바와 같이, 레퍼런스 전류 (Iref) 의 전류치를 증가시킨 것에 의해 서, 도 3 에 나타내는 바와 같이, 메모리 셀 (M) 의 게이트의 전압이 정전위인 범위에 있어서, 완전히 메모리 셀 (M) 이 오프 상태가 되지 않더라도, 온 저항이 상기 증가시킨 레퍼런스 전류 (Iref) 를 충분히 흐르게 할 수 없는 값이 되면, 드레인 전압이 레퍼런스 전압 (Vref) 을 초과하여, 콤퍼레이터 (107) 가 출력하는 논리 출력이 변화하게 된다.
전술한 바와 같이, 미리, 부전위의 역치 전압 (Vth) 과 증가시켰을 때의 레퍼런스 전류 (Iref) 의 관계를 구해 둠으로써, 부전위의 역치 전압 (Vth) 을 측정할 수 있다.
또한, 상기 서술한 레퍼런스 전류 제어 회로 (4) 는, 예를 들어, 도 4 에 나타내는 다출력형 커런트 미러의 회로 구성을 사용할 수 있다.
이 다출력형 커런트 미러 회로는, p 채널형의 MOS 트랜지스터인 트랜지스터 (M1, M10, M11, M12, …, M1n, M21, M22, …, M2n) 및 정전류원 (CR1) 으로 구성되어 있다.
트랜지스터 (M1) 와 정전류원 (CR1) 은, 기준 전류를 생성하기 위한 바이어스 회로를 구성하고 있다. 트랜지스터 (M1) 는 다이오드 접속, 즉 소스가 전원 전압에 접속되고, 게이트가 드레인에 접속되고, 드레인이 상기 정전류원 (CR1) 에 접속되어 있다.
또한, 트랜지스터 (M10, M11, M12, …, M1n) 의 각각은, 소스가 전원 전압에 접속되고, 게이트가 트랜지스터 (M1) 의 게이트에 접속되어 (바이어스 전압이 인가되도록 되어 있다), 각각이 복제 전류원으로 되어 있다.
여기서, 트랜지스터 (M10) 는, 통상 모드에 있어서, 메모리 셀 (M) 에 기억된 데이터의 판독에 필요한 전류치의 레퍼런스 전류 (Iref) 를 공급하는 것이다.
다른 트랜지스터 (M11, M12, …, M1n) 의 각각은, 각각 동일하거나 또는 상이한 사이즈로 형성되어 있고, 테스트 모드시에 있어서, 레퍼런스 전류 (Iref) 의 전류치를 조정하기 위해 형성되어 있다.
트랜지스터 (M11, M12, …, M1n) 의 각각에는, 드레인이 각각 트랜지스터 (M21, M22, …, M2n) 의 소스에 접속되어 있다.
또한, 상기 트랜지스터 (M10) 및 트랜지스터 (M21, M22, …, M2n) 의 각각은, 드레인이 동일한 접속점에 있어서 접속되고, 이 접속점이 Y 스위치 (103) 와 접속되어 있다.
트랜지스터 (M21, M22, …, M2n) 의 각각의 게이트에는, 제어 신호 (S) {D1, D2, D3, …, Dn} 에 있어서의 제어 신호 (D1, D2, …, Dn) 가 각각 게이트에 대하여 입력된다.
레퍼런스 전류 제어 회로 (4) 는, 테스트 신호 (T1) 가 입력되어 있는 경우, 상기 제어 신호 (S) {D1, D2, D3, …, Dn} 를, 각각 대응하는 트랜지스터 (M21, M22, …, M2n) 에 공급한다. 이로써, 트랜지스터 (M21, M22, …, M2n) 에서 온 상태가 된 트랜지스터와 직렬로 접속된 트랜지스터 (트랜지스터 (M11, M12, …, M1n) 중의 하나 또는 복수의 트랜지스터) 에 흐르는 전류치가 트랜지스터 (M10) 의 전류치에 가산되고, 이 가산 결과가 레퍼런스 전류 (Iref) 로서 Y 스위치 (103) 를 통해 메모리 셀 (M) 에 공급된다.
한편, 레퍼런스 전류 제어 회로 (4) 는, 테스트 신호 (T1) 가 입력되어 있지 않은 경우, 트랜지스터 (M21, M22, …, M2n) 의 게이트 전부에 「H」 레벨을 인가하고, 오프 상태로 하여, 트랜지스터 (M10) 의 레퍼런스 전류 (Iref) 만을 Y 스위치 (103) 를 통해 메모리 셀 (M) 에 공급한다.
또한, 테스트 모드시에 있어서, 평가 대상인 메모리 셀 (M) 의 역치 전압 (Vth) 이 정전위인 경우, 통상 모드와 동일한 전류치의 레퍼런스 전류 (Iref) 에 의해 메모리 셀 (M) 의 특성 평가가 가능하다.
이 때문에, 제어 신호 (S) {D1, D2, D3, …, Dn} = (S) {H, H, H, …, H} 로 하고, 트랜지스터 (M21, M22, …, M2n) 를 모두 오프 상태로 하여, 트랜지스터 (M10) 의 전류치의 레퍼런스 전류 (Iref) 만을 사용하여, 외부 단자 (100) 로부터 입력되는 전압 신호의 전압치를, 정전위의 범위 내에서 역치 전압 (Vth) 을 충분히 초과하는 전압으로부터 0V 로 변화시킴으로써, 메모리 셀 (M) 의 특성 평가를 실시할 수 있다.
한편, 평가 대상인 메모리 셀 (M) 의 역치 전압 (Vth) 이 부전위인 경우, 메모리 셀 (M) 을 완전히 오프 상태로 하고, 드레인 전압이 레퍼런스 전압 (Vref) 을 초과하게 하기 위해서는, 앞서 서술한 바와 같이, 메모리 셀 (M) 의 게이트에 부전위의 전압치의 전압 신호를 인가할 필요가 있기 때문에, 레퍼런스 전류 (Iref) 를 증가시키는 처리를 한다.
이 때문에, 예를 들어, 제어 신호 (S) {D1, D2, D3, …, Dn} = (S) {L, H, L, …, L} 로 하고, 트랜지스터 (M21, M23 및 M2n) 를 온 상태로 하고, 트랜지스터 (M10) 의 전류치에 대해, 트랜지스터 (M11, M13, …, M1n) 에 흐르는 트랜지스터 (M1) 의 복제 전류의 전류치를 트랜지스터 (M10) 의 전류치에 가산하여, 레퍼런스 전류 (Iref) 의 전류치를 통상 모드에 대하여 증가시켜서, 전압 신호가 정전위의 전압 범위에서의 조정에 있어서, 메모리 셀 (M) 의 드레인 전압이 레퍼런스 전압 (Vref) 의 전압치를 초과하는 상태로 함으로써, 메모리 셀 (M) 의 특성 평가를, 정전위의 전압 범위의 전압 신호를 메모리 셀 (M) 의 게이트에 인가하는 것에 의해 실시할 수 있게 된다.
또한, 레퍼런스 전류 제어 회로 (4) 는, 예를 들어, 도 5 에 나타내는 바와 같이, 정전류원 (CR2) 및 트랜지스터 (M3) 의 바이어스 회로가 생성하는 제 1 기준 전류로부터 복제된 다출력형 커런트 미러의 각 출력의 조합을 제 2 기준 전류로 하고, 이 제 2 기준 전류의 복제로서 레퍼런스 전류 (Iref) 를 생성하는 회로 구성을 사용해도 된다.
이 다출력형 커런트 미러 회로는, n 채널형 MOS 트랜지스터인 트랜지스터 (M3, M30, M31, M32, …, M3n, M41, M42, …, M4n) 와, p 채널형 MOS 트랜지스터인 트랜지스터 (M51, M52) 와, 정전류원 (CR2) 으로 구성되어 있다.
상기 서술한 트랜지스터 (M3) 와 정전류원 (CR2) 은, 앞서 설명한 바와 같이, 제 1 기준 전류를 생성하기 위한 바이어스 회로를 구성하고 있다. 트랜지스터 (M3) 는 다이오드 접속, 즉 소스가 접지되고, 게이트가 드레인에 접속되고, 드레인이 상기 정전류원 (CR2) 에 접속되어 있다.
또한, 트랜지스터 (M30, M31, M32, …, M3n) 의 각각은, 소스가 접지되고, 게이트가 트랜지스터 (M3) 의 게이트에 접속되어 (바이어스 회로의 바이어스 전압이 게이트에 인가되고), 각각이 복제 전류원으로 되어 있다.
여기서, 트랜지스터 (M30) 는, 통상 모드에 있어서, 메모리 셀 (M) 에 기억된 데이터의 판독에 필요한 전류치의 레퍼런스 전류 (Iref) 를 공급하는 것이다.
다른 트랜지스터 (M31, M32, …, M3n) 의 각각은, 각각 동일하거나 또는 상이한 사이즈로 형성되어 있고, 테스트 모드시에 있어서, 선택된 각각의 전류를 트랜지스터 (M30) 의 전류에 가산하여 레퍼런스 전류 (Iref) 의 전류치를 조정하기 위해 형성되어 있다.
트랜지스터 (M31, M32, …, M3n) 의 각각은, 소스가 접지되고, 드레인이 각각 트랜지스터 (M41, M42, …, M4n) 의 소스에 접속되어 있다.
또한, 상기 트랜지스터 (M41, M42, …, M4n) 의 각각은, 드레인이 동일한 접속점에 있어서 접속되고, 이 접속점이 트랜지스터 (M51) 의 드레인에 접속되어 있다.
트랜지스터 (M41, M42, …, M4n) 의 각각의 게이트에는, 제어 신호 (S) {D1, D2, D3, …, Dn} 에 있어서의 제어 신호 (D1, D2, …, Dn) 가 각각 입력된다.
레퍼런스 전류 제어 회로 (4) 는, 상기 제어 신호 (S) {D1, D2, D3, …, Dn} 를, 테스트 신호 (T1) 가 입력되어 있는 경우, 트랜지스터 (M41, M42, …, M4n) 의 대응하는 게이트 각각에 공급하지만, 테스트 신호 (T1) 가 입력되어 있지 않은 경우, 트랜지스터 (M41, M42, …, M4n) 의 게이트 전부에 「L」 레벨을 인가하고, 오프 상태로 하여, 트랜지스터 (M30) 의 전류치만을 제 1 기준 전류로서 생성한다.
트랜지스터 (M51) 는 다이오드 접속되어 있고, 소스가 전원 전압에 접속되고, 게이트가 드레인에 접속되어 있다.
제 1 기준 전류를 복제한 전류가 흐르는 트랜지스터 (M30) 와 제 1 기준 전류를 복제한 전류가 흐르는 트랜지스터 (M31∼M3n) 의 조합의 전류치가 가산되고, 가산 결과의 전류치가 제 2 기준 전류로서 상기 트랜지스터 (M51) 에 흐른다.
트랜지스터 (M52) 는, 소스가 전원 전압에 접속되고, 게이트가 트랜지스터 (M51) 의 게이트에 접속되고 (트랜지스터 (M51) 의 드레인에서의 전압이 바이어스 전압으로서 게이트에 인가되고), 드레인이 Y 스위치 (103) 에 접속되어 있어, 상기 제 2 기준 전류의 복제로서 레퍼런스 전류 (Iref) 가 Y 스위치 (103) 를 통해 메모리 셀 (M) 에 공급된다.
앞서 서술한 바와 같이, 테스트 모드시에 있어서, 평가 대상인 메모리 셀 (M) 의 역치 전압 (Vth) 이 정전위인 경우, 통상 모드와 동일한 전류치의 레퍼런스 전류 (Iref) 에 의해 메모리 셀 (M) 의 특성 평가가 가능하다.
이 때문에, 제어 신호 (S) {D1, D2, D3, …, Dn} = (S) {L, L, L, …, L} 로 하고, 트랜지스터 (M41, M42, …, M4n) 를 모두 오프 상태로 하고, 트랜지스터 (M30) 의 전류치에 의해서만 제 2 기준 전류를 생성하며, 이 제 2 기준 전류의 복제로서의 레퍼런스 전류 (Iref) 를 사용하여, 외부 단자 (100) 로부터 입력되는 전압 신호의 전압치를, 정전위의 범위 내에 있어서 역치 전압 (Vth) 을 충분히 초과하는 전압으로부터 0V 로 변화시킴으로써, 메모리 셀 (M) 의 특성 평가를 실시할 수 있다.
한편, 평가 대상인 메모리 셀 (M) 의 역치 전압 (Vth) 이 부전위인 경우, 앞서 서술한 바와 같이, 메모리 셀 (M) 의 드레인 전압이 레퍼런스 전압 (Vref) 을 초과하게 하기 위해서, 예를 들어, 제어 신호 (S) {D1, D2, D3, …, Dn} = (S) {L, H, L, …, H} 로 하고, 트랜지스터 (M42 및 M4n) 를 온 상태로 하고, 트랜지스터 (M30) 의 전류치에 대해, 트랜지스터 (M32, M3n) 의 전류치를 가산하여 제 2 기준 전류의 전류치를 통상 모드에 대해 증가시켜, 복제되는 레퍼런스 전류 (Iref) 의 전류치를 증가시켜서, 정전위의 전압 범위에서 메모리 셀 (M) 의 드레인 전압이 레퍼런스 전압 (Vref) 의 전압치를 초과하는 상태로 함으로써, 메모리 셀 (M) 의 특성 평가를, 정전위의 전압 범위의 전압 신호를 메모리 셀 (M) 의 게이트에 인가함으로써 역치 전압 (Vth) 이 부전위인 경우에 있어서의 특성 평가를 실시할 수 있게 된다.
또한, 레퍼런스 전류 제어 회로 (4) 는, 예를 들어, 도 6 에 나타내는 바와 같이, 테스트 신호 (T1) 가 입력된 경우에, 외부 단자 (110) 로부터 인가되는 제어 신호 (S) (도 6 의 구성에 있어서는 가변 전원으로부터 출력되는 아날로그 신호) 의 전압치에 의해, 임의로 레퍼런스 전류 (Iref) 의 전류치를 조정하는 회로 구성을 사용해도 된다.
이 레퍼런스 전류 제어 회로 (4) 는, p 채널형 MOS 트랜지스터인 트랜지스터 (M61 및 M62) 와, n 채널형 MOS 트랜지스터인 트랜지스터 (M71 및 M72) 와, 정전류원 (CR3) 으로 구성되어 있다.
트랜지스터 (M61) 와 정전류원 (CR3) 은, 통상 모드에 있어서의 기준 전류를 생성하기 위한 바이어스 회로를 구성하고 있다. 트랜지스터 (M61) 는 다이오드 접속, 즉 소스가 전원 전압에 접속되고, 게이트가 드레인에 접속되고, 드레인이 상기 정전류원 (CR3) 에 접속되어 있다.
트랜지스터 (M71) 는, 드레인이 트랜지스터 (M61) 의 드레인에 접속되고, 게이트에 테스트 신호 (T1) 의 신호선이 입력되고, 소스가 트랜지스터 (M72) 의 드레인에 접속되어 있다. 또한, 트랜지스터 (M72) 는, 게이트가 외부 단자 (110) 에 접속되고, 소스가 접지되어 있다.
트랜지스터 (M62) 는, 소스가 전원 전압에 접속되고, 게이트가 트랜지스터 (M61) 의 게이트에 접속되고, 드레인이 Y 스위치 (103) 에 접속되어, 상기 기준 전류를 복제하여 레퍼런스 전류 (Iref) 로서 Y 스위치 (103) 에 출력한다.
여기서, 트랜지스터 (M72) 의 게이트에는, 외부 단자 (110) 를 통해 외부의 가변 전원 (108) 으로부터 임의의 전압치의 제어 신호 (S) 가 입력된다.
테스트 신호 (T1) 가 입력되지 않은 경우, 즉 트랜지스터 (M71) 의 게이트에 「L」 레벨이 인가되어 있는 경우, 트랜지스터 (M71) 는 오프 상태가 된다. 이로써, 정전류원 (CR3) 의 정전류만을 트랜지스터 (M62) 가 복제하여, 레퍼런스 전류 (Iref) 로서 Y 스위치 (103) 를 통해 메모리 셀 (M) 에 공급한다.
앞서 서술한 바와 같이, 테스트 모드시에 있어서, 평가 대상인 메모리 셀 (M) 의 역치 전압 (Vth) 이 정전위인 경우, 통상 모드와 동일한 전류치의 레퍼런스 전류 (Iref) 에 의해 메모리 셀 (M) 의 특성 평가가 가능하다.
이 때문에, 테스트 신호 (T1) 가 「H」 레벨로 입력되어 트랜지스터 (M71) 가 온 상태로 되어 있기 때문에, 제어 신호 (S) 의 전압치를 트랜지스터 (M72) 의 역치 전압 이하로 하여, 트랜지스터 (M72) 를 오프 상태로 해서, 트랜지스터 (M72) 에 전류가 흐르지 않도록 제어한다.
이로써, 트랜지스터 (M61) 에는, 정전류원 (CR3) 의 정전류밖에 흐르지 않아, 트랜지스터 (M71) 가 오프 상태인 통상 모드와 동일하게 상기 정전류를 기준 전류로 한다.
그리고, 트랜지스터 (M62) 는, 상기 기준 전류를 복제하여, 드레인으로부터 레퍼런스 전류 (Iref) 로서 Y 스위치 (103) 에 출력한다.
한편, 평가 대상인 메모리 셀 (M) 의 역치 전압 (Vth) 이 부전위인 경우, 메모리 셀 (M) 을 완전히 오프 상태로 하고, 드레인 전압을 레퍼런스 전압 (Vref) 을 초과하게 하기 위해서, 예를 들어, 제어 신호 (S) 의 전압치 (가변 전원 (108) 의 전압치) 를 증가시켜, 트랜지스터 (M72) 에 흐르는 전류를 조정하고, 트랜지스터 (M72) 에 흐르는 전류치를 상기 정전류원 (CR3) 의 정전류에 가산하여 트랜지스터 (M61) 에 흐르는 기준 전류의 전류치를 통상 모드에 대하여 증가시켜, 트랜지스터 (M62) 에 의해 복제되는 레퍼런스 전류 (Iref) 의 전류치를 증가시켜서, 정전위의 전압 범위에서 메모리 셀 (M) 의 드레인 전압이 레퍼런스 전압 (Vref) 의 전압치를 초과하는 상태로 함으로써, 정전위의 전압 범위의 전압 신호를 메모리 셀 (M) 의 게이트에 인가함으로써 메모리 셀 (M) 의 특성 평가를 실시하는 것이 가능해진다.
<제 2 실시형태>
도 7 에 제 2 실시형태에 의한 반도체 기억 장치를 도면을 참조하여 설명한 다. 도 7 은 동 실시형태의 구성예를 나타내는 블록도이다. 도 2 의 제 1 실시형태와 동일한 구성에 관해서는 동일한 부호를 붙이고, 설명을 생략한다.
제 2 실시형태의 경우, 판정 레벨 변경 회로 (3) 가 도 7 에 나타내는 바와 같이 레퍼런스 전압 제어 회로 (5) 로서 구성된다.
레퍼런스 전압 제어 회로 (5) 는, 테스트 신호 (T1) 가 입력되지 않은 경우, 정전압 회로 (2) 가 출력하는 정전압을 레퍼런스 전압 (Vref) 으로서 콤퍼레이터 (107) 의 － 측 단자에 대하여 출력하고, 한편, 테스트 신호 (T1) 가 입력된 경우, 제어 신호 (S) 에 의해, 상기 레퍼런스 전압 (Vref) 의 전압치를 상기 정전압에 대하여 변경하여, 조정된 레퍼런스 전압 (Vref) 으로서 콤퍼레이터 (107) 의 － 측 단자에 출력한다.
본 실시형태의 경우, 정전류 회로 (1) 가 출력하는 전류가 레퍼런스 전류 (Iref) 로서, Y 스위치 (103) 를 통해 메모리 셀 (M) 에 공급된다.
앞서 서술한 바와 같이, EEPROM 의 메모리 셀 (M) 은, 데이터를 기록한 경우, 역치 전압 (Vth) 이 정전위가 되고, 데이터를 소거한 경우, 역치 전압 (Vth) 이 부전위가 되기 쉽다.
그 때문에, 도 8 에 나타내는 바와 같이, 테스트 모드에 있어서, 역치 전압 (Vth) 이 정전위인 경우, 외부 단자 (100) 로부터 메모리 셀 (M) 의 게이트에 인가하는 전압 신호의 전압치를 어떠한 값으로부터 저하시켜 나감으로써, 메모리 셀 (M) 의 온 저항이 서서히 상승한다. 상기 도 8 에 있어서, 도 8의 (a) 는 가로축이 외부 단자 (100) 로부터 입력되는 전압 신호의 전압치를 나타내고, 세로축이 메모리 셀 (M) 의 드레인 전압의 전압치를 나타내고 있다. 또한, 도 8의 (b) 는, 가로축이 외부 단자 (100) 로부터 입력되는 전압 신호의 전압치를 나타내고, 세로축이 외부 단자 (106) 에 출력되는 전압치를 나타내고 있다.
이 때, 예를 들어, 메모리 셀 (M) 의 게이트에 인가되는 전압 신호의 전압치가 메모리 셀 (M) 의 역치 전압 (Vth) 보다 충분히 높을 때, 레퍼런스 전류 (Iref) 에 대하여 메모리 셀 (M) 의 온 저항이 충분히 낮기 때문에, 콤퍼레이터 (107) 는, ＋ 측에 입력되는 메모리 셀 (M) 의 드레인 전압이 － 측에 입력되는 레퍼런스 전압 (Vref) 을 밑돌게 됨으로써, 출력 단자로부터 「L」 레벨의 논리 출력을 출력한다.
그러나, 게이트에 인가되는 전압 신호의 전압치가 저하되어 메모리 셀 (M) 의 역치 전압 (Vth) 보다 낮아지면, 메모리 셀 (M) 의 온 저항이 상승하여, 레퍼런스 전류 (Iref) 를 충분히 흐르게 할 수 없고 드레인 전압이 계속 상승한다. 여기서, 콤퍼레이터 (107) 는, ＋ 측의 전압 (드레인 전압)이 － 측에 입력되는 레퍼런스 전압 (Vref) 을 초과함으로써, 출력 단자로부터 출력되는 논리 출력을 「L」 레벨에서 「H」 레벨로 변화시킨다.
여기서, 도 8 의 전압 신호의 전압치 V2 에 있어서, 레퍼런스 전압 (Vref) 과, 메모리 셀 (M) 의 온 저항 및 레퍼런스 전류 (Iref) 에 의한 드레인 전압이 일치하는 점이다.
한편, 메모리 셀 (M) 의 역치 전압이 부전위인 경우, 도 8 에 나타내는 바와 같이, 역치 전압 (Vth) 이 정전위에서의 레퍼런스 전압 (Vref) 의 전압치를 사용한 경우, 콤퍼레이터 (107) 로 측정할 수 있는 전압 신호를 조정할 수 있는 범위를 넘어서 있다. 제 1 실시형태에서 설명한 바와 같이, 메모리 셀 (M) 의 역치 전압 (Vth) 이 부전위인 경우, 메모리 셀 (M) 의 온 저항이 매우 작아, 게이트에 부전위의 전압 신호를 인가하지 않으면, 드레인 전압이 레퍼런스 전압 (Vref) 을 초과할 정도로 온 저항을 상승시킬 수 없다.
그 때문에, 테스트 모드에 있어서, 부전위의 역치 전압 (Vth) 을 평가하는 경우, 메모리 셀 (M) 의 온 저항이 역치 전압 (Vth) 이 정전위인 경우와 비교하여 낮기 때문에, 동일한 레퍼런스 전류 (Iref) 를 드레인에 공급하면, 드레인 전압이 레퍼런스 전압 (Vref) 과 비교하여 낮은 수치가 된다. 이 때문에, 본 실시형태에서는, 이 레퍼런스 전압 (Vref) 을 통상 모드에 대하여 낮아지도록 조정하여, 보다 낮은 드레인 전압에 의해서도 콤퍼레이터 (107) 의 출력의 논리 반전을 일으키게 하는 구성으로 하고 있다.
도 8의 (a) 에 나타내는 바와 같이, 레퍼런스 전압 (Vref) 의 전압치를 통상 모드에서의 전압치에 비교하여 저하시킴으로써, 메모리 셀 (M) 의 게이트에 인가하는 전압 신호의 전압치를 정전위의 범위에 있어서 조정할 때, 메모리 셀 (M) 의 역치 전압 (Vth) 이 부전위인 메모리 셀 (M) 이 완전히 오프 상태가 되지 않아도, 전압 신호의 전압치가 저하됨으로써 온 저항이 증가하고, 전압 신호의 전압치가 V1 보다 저하됨으로써, 메모리 셀 (M) 의 드레인 전압이 레퍼런스 전압 (Vref) (통상 모드와 비교하여 저하시킨 Vref) 을 초과하여, 콤퍼레이터 (107) 가 출력하는 논리 출력이 변화하게 된다.
또한, 메모리 셀 (M) 의 역치 전압 (Vth) 이 정전위인 경우에 있어서도, 레퍼런스 전압 (Vref) 을 저하시킴으로써, 메모리 셀 (M) 의 드레인 전압이 레퍼런스 전압 (Vref) 을 초과하는 전압 신호의 전압치가 V2 에서 V3 으로 상승하지만, 정전위의 전압 범위이기 때문에 충분히 특성 평가를 실시할 수 있다.
전술한 바와 같이, 콤퍼레이터 (107) 의 － 측에 인가되는 레퍼런스 전압 (Vref) 을 통상 모드의 경우와 비교하여 저하시킴으로써, 메모리 셀 (M) 이 부전위인 경우 및 정전위인 경우의 쌍방에 있어서 메모리 셀 (M) 의 특성 평가 (역치 전압 (Vth) 의 측정을 포함) 를 실시할 수 있다.
또한, 레퍼런스 전압 제어 회로 (5) 는, 예를 들어, 도 9 에 나타내는 바와 같이, 바이어스 회로의 출력 전압을 외부로부터 입력되는 제어 신호 (S) {D1, D2, …, Dn} 에 의해 조정하고, 조정 결과를 레퍼런스 전압 (Vref) 으로서 출력하는 회로 구성을 사용한다.
이 레퍼런스 전압 제어 회로 (5) 는, p 채널형 MOS 트랜지스터인 트랜지스터 (M8, M80, M81, M82, …, M8n, M91, M92, …, M9n) 와, n 채널형 MOS 트랜지스터인 트랜지스터 (M10) 와, n 채널형 디프레션형 MOS 트랜지스터인 M11 로 구성되어 있다.
트랜지스터 (M8) 와 트랜지스터 (M10) 는, 바이어스 회로로부터 공급되는 바이어스 전압에 의해, 레퍼런스 전류 (Iref) 를 생성하기 위한 미러 회로를 구성하고 있다.
여기서, 트랜지스터 (M8) 는 소스가 전원 전압에 접속되고, 드레인이 트랜지 스터 (M10) 의 드레인에 접속되어 있다.
또한, 트랜지스터 (M10) 는 다이오드 접속, 즉 소스가 접지되고, 게이트가 드레인에 접속되고, 드레인이 콤퍼레이터 (107) 의 － 측 단자에 접속되어, 레퍼런스 전압 (Vref) 을 상기 － 측 단자에 출력한다.
또한, 트랜지스터 (M80, M81, M82, …, M8n) 의 각각은, 드레인이 각각 자신의 게이트에 접속됨과 함께, 공통적으로 트랜지스터 (M11) 의 드레인에 접속되고, 또한 각각의 드레인이 트랜지스터 (M8) 의 게이트에 접속되어 있다.
여기서, 트랜지스터 (M80) 는, 소스가 전원 전압에 접속되어 있고, 통상 모드에 있어서, 메모리 셀 (M) 에 기억된 데이터의 판독에 필요한 전압치의 레퍼런스 전압 (Vref) 을 생성하기 위한 전압치의 바이어스 전압을 트랜지스터 (M8) 의 게이트에 인가하고 있다.
다른 트랜지스터 (M81, M82, …, M8n) 의 각각은, 각각 동일하거나 또는 상이한 사이즈로 형성되어 있고, 테스트 모드시에 있어서, 레퍼런스 전압 (Vref) 의 전압치를 외부로부터 입력되는 제어 신호 (S) 에 의해서 조정하기 위해 형성되어 있다.
트랜지스터 (M91, M92, …, M9n) 의 각각은, 소스가 전원 전압에 접속되고, 드레인이 각각 트랜지스터 (M81, M82, …, M8n) 의 소스에 접속되어 있다.
또한, 트랜지스터 (M91, M92, …, M9n) 의 각각의 게이트에는, 제어 신호 (S) {D1, D2, D3, …, Dn} 에 있어서의 제어 신호 (D1, D2, …, Dn) 가 각각 입력된다.
레퍼런스 전압 제어 회로 (5) 는, 상기 제어 신호 (S) {D1, D2, D3, …, Dn} 를, 테스트 신호 (T1) 가 입력되어 있는 경우, 트랜지스터 (M91, M92, …, M9n) 의 대응하는 게이트 각각에 공급하지만, 테스트 신호 (T1) 가 입력되어 있지 않은 경우, 트랜지스터 (M91, M92, …, M9n) 의 게이트 전부에 「H」 레벨을 인가하고, 오프 상태로 하여, 트랜지스터 (M80) 의 바이어스 전압에 의해서만 레퍼런스 전압 (Vref) 을 생성한다.
트랜지스터 (M11) 는 드레인이 트랜지스터 (M80∼M8n) 의 드레인에 접속되고, 게이트 및 소스가 접지되어 있다.
앞서 서술한 바와 같이, 테스트 모드시에 있어서, 평가 대상인 메모리 셀 (M) 의 역치 전압 (Vth) 이 정전위인 경우, 통상 모드와 동일한 전압치의 레퍼런스 전압 (Vref) 에 의해 메모리 셀 (M) 의 특성 평가가 가능하다.
이 때문에, 제어 신호 (S) {D1, D2, D3, …, Dn} = (S) {H, H, H, …, H} 로 하고, 트랜지스터 (M91, M92, …, M9n) 를 모두 오프 상태로 하여, 트랜지스터 (M80) 의 전류치에 의해서만 바이어스의 전압을 생성하고, 이 바이어스의 전압을 트랜지스터 (M8) 의 게이트에 인가함으로써, 트랜지스터 (M8) 를 구동시켜, 상기 트랜지스터 (M80) 의 전류치에 대응한 레퍼런스 전압 (Vref) 을 출력시킨다.
상기 레퍼런스 전압 (Vref) 을 사용하여, 외부 단자 (100) 로부터 입력되는 전압 신호의 전압치를, 정전위의 범위 내에 있어서 역치 전압 (Vth) 을 충분히 초과하는 전압으로부터 0V 로 변화시킴으로써, 메모리 셀 (M) 의 특성 평가를 실시할 수 있다.
한편, 평가 대상인 메모리 셀 (M) 의 역치 전압 (Vth) 이 부전위인 경우, 메모리 셀 (M) 을 완전히 오프 상태로 하고, 드레인 전압을 레퍼런스 전압 (Vref) 을 초과하게 하기 위해서는, 메모리 셀 (M) 의 게이트에 부전위의 전압치의 전압 신호를 인가할 필요가 생긴다.
이 때문에, 예를 들어, 제어 신호 (S) {D1, D2, D3, …, Dn} = (S) {L, H, L, …, L} 로 하고, 트랜지스터 (M91, M93 및 M9n) 를 온 상태로 하고, 트랜지스터 (M80) 에 흐르는 전류치에 대해, 트랜지스터 (M81, M83 및 M8n) 에 흐르는 전류의 전류치를 가산하여, 트랜지스터 (M8) 의 게이트에 인가되는 바이어스의 전압치를 상승시키고, 트랜지스터 (M8) 의 온 저항을 상승시켜, 레퍼런스 전압 (Vref) 의 전압치를 저하시킨다.
이와 같이, 레퍼런스 전압 (Vref) 의 전압치를 저하시킴으로써, 정전위의 전압 범위에서 메모리 셀 (M) 의 드레인 전압이 레퍼런스 전압 (Vref) 의 전압치를 초과하는 상태로 함으로써, 메모리 셀 (M) 의 특성 평가를, 정전위의 전압 범위의 전압 신호를 메모리 셀 (M) 의 게이트에 인가함으로써 실시할 수 있게 된다.
또한, 부전위의 역치 전압 (Vth) 에 대응한 레퍼런스 전압으로 한 경우, 정전위의 역치 전압 (Vth) 의 메모리 셀 (M) 을 측정하면, 도 8 에 나타내는 바와 같이, 외부 단자 (100) 로부터 입력되는 전압 신호가 통상 모드에서의 전압 신호의 전압치 V2 보다 높은 전압치 V3 에 있어서, 메모리 셀 (M) 의 드레인 전압이 레퍼런스 전압 (Vref) 을 초과하게 된다.
그러나, 테스트 모드에서, 제어 신호 (S) {D1, D2, D3, …, Dn} 를 부전위의 역치 전압의 메모리 셀 (M) 을 측정하는 데이터로서 설정하여, 정전위의 역치 전압 (Vth) 의 메모리 셀 (M) 의 특성 평가를 실시하도록 해도 된다.
또한, 레퍼런스 전류 (Iref) 의 전류치와 레퍼런스 전압 (Vref) 의 전압치를 동시에 변경하여, 판정 레벨을 조정하는 구성으로 해도 된다.
이로써, 제 1 실시형태 및 제 2 실시형태와 비교하여 더욱 높은 정밀도로 판정 레벨을 조정하는 것이 가능해진다.
도 1 은 본 발명의 일 실시형태에 의한 반도체 기억 장치의 구성예를 나타내는 블록도.
도 2 는 본 발명의 제 1 실시형태에 있어서의 반도체 기억 장치의 구성예를 나타내는 블록도.
도 3 은 제 1 실시형태에서의 메모리 셀 (M) 의 특성 평가에 있어서 레퍼런스 전류 (Iref) 의 조정을 설명하는 그래프.
도 4 는 도 2 에 있어서의 레퍼런스 전류 제어 회로 (4) 의 구성예를 나타내는 블록도.
도 5 는 도 2 에 있어서의 레퍼런스 전류 제어 회로 (4) 의 다른 구성예를 나타내는 블록도.
도 6 은 도 2 에 있어서의 레퍼런스 전류 제어 회로 (4) 의 다른 구성예를 나타내는 블록도.
도 7 은 본 발명의 제 2 실시형태에 의한 반도체 기억 장치의 구성예를 나타내는 회로도.
도 8 은 제 2 실시형태에서의 메모리 셀 (M) 의 특성 평가에 있어서 레퍼런스 전압 (Vref) 의 조정을 설명하는 그래프.
도 9 는 도 7 에 있어서의 레퍼런스 전압 제어 회로 (5) 의 구성예를 나타내는 블록도.
도 10 은 종래의 반도체 기억 장치의 구성을 설명하는 블록도.
도 11 은 종래의 반도체 기억 장치의 구성을 설명하는 블록도.
(부호의 설명)
1 … 정전류 회로
2 … 정전압 회로
3 … 판정 레벨 변경 회로
100, 106, 110 … 외부 단자
101 … X 디코더
102 … Y 디코더
105 … X 스위치 전압 전환 제어 회로
107 … 콤퍼레이터
108, 200 … 가변 전원
500 … 고정 전원
CR1, CR2, CR3 … 정전류원
M … 메모리 셀

Claims (7)

  1. 데이터를 기억하는 복수의 메모리 셀을 갖고, 통상적인 데이터의 기록 및 판독의 통상 모드에서, 테스트 신호가 입력됨으로써, 메모리 셀의 특성 평가를 실시하는 테스트 모드로 천이하는 반도체 기억 장치로서,
    외부 어드레스에 대응하여 상기 메모리 셀을 선택하는 X 선택 신호 및 Y 선택 신호를 출력하는 메모리 셀 선택부와,
    레퍼런스 전압을 발생하는 정전압부와,
    레퍼런스 전류를 발생하는 정전류부와,
    상기 X 선택 신호, 또는 외부 단자로부터 입력되는 전압 신호 중 어느 것을 상기 메모리 셀의 게이트에 공급하는 X 스위치 전압 전환 제어 회로와,
    상기 Y 선택 신호에 의해 선택되는 상기 메모리 셀의 드레인에 대하여, 상기 레퍼런스 전류를 공급하는 Y 스위치부와,
    상기 드레인의 전압인 드레인 전압이 상기 레퍼런스 전압을 초과했는지 여부를 검출하는 콤퍼레이터와,
    상기 테스트 모드에 있어서, 입력되는 제어 신호에 의해, 상기 레퍼런스 전류의 전류치 및 상기 레퍼런스 전압의 전압치 중 어느 것 또는 쌍방을 조정하여 상기 콤퍼레이터의 판정 레벨을 변경하는 판정 레벨 변경부를 갖는, 반도체 기억 장치.
  2. 제 1 항에 있어서,
    상기 테스트 모드일 때,
    상기 X 스위치 전압 전환 제어 회로가 상기 외부 단자로부터 입력되는 전압 신호의 전압치를 가변하여, 상기 콤퍼레이터의 출력의 논리 레벨의 변화에 의해, 상기 메모리 셀의 역치 전압을 측정하는 것을 특징으로 하는 반도체 기억 장치.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 판정 레벨 변경부가,
    상기 테스트 모드일 때, 외부로부터 입력되는 제어 신호에 의해 상기 레퍼런스 전류의 전류치를 제어하는 것을 특징으로 하는 반도체 기억 장치.
  4. 제 3 항에 있어서,
    상기 판정 레벨 변경부가,
    상기 통상 모드에 있어서의 기준 전류를 형성하는 트랜지스터에 추가하여, 상기 테스트 모드에 있어서 기준 전류를 조정하는 복수의 조정 트랜지스터가 병렬로 접속된 다(多)출력형 커런트 미러 회로에 의해 구성되고,
    상기 조정 트랜지스터 각각에 대하여 직렬로 스위치 트랜지스터가 접속되어 있고, 상기 통상 모드에 있어서의 레퍼런스 전류에 대하여, 상기 테스트 모드시에, 상기 레퍼런스 전류에 가산하는 상기 조정 트랜지스터의 조합의 전류치를, 상기 스위치 트랜지스터의 온/오프에 의해 제어하는 것을 특징으로 하는 반도체 기억 장 치.
  5. 제 3 항에 있어서,
    상기 판정 레벨 변경부가,
    미러 회로로 구성되어 있고,
    상기 테스트 모드에 있어서, 미러가 되는 트랜지스터에 흐르는 전류치를 제어할 때, 피(被)미러가 되는 트랜지스터에 흐르는 전류치를 외부로부터 입력되는 제어 신호에 의해 제어하여, 상기 레퍼런스 전류를 제어하는 것을 특징으로 하는 반도체 기억 장치.
  6. 제 1 항 또는 제 2 항에 있어서,
    상기 판정 레벨 변경부가,
    상기 테스트 신호가 입력되면, 외부로부터 입력되는 제어 신호에 의해 상기 레퍼런스 전압을 제어하는 것을 특징으로 하는 반도체 기억 장치.
  7. 제 6 항에 있어서,
    상기 판정 레벨 변경부가,
    제 1 MOS 트랜지스터와 제 2 MOS 트랜지스터가 전원과 접지점 사이에 직렬로 접속하여 구성된 전원 회로를 갖고,
    상기 테스트 모드에 있어서, 상단의 상기 제 1 MOS 트랜지스터에 흐르는 전 류를 외부로부터 입력되는 제어 신호에 의해 조정하고, 하단의 상기 제 2 MOS 트랜지스터와의 접속점에 생성되는 전압을 상기 레퍼런스 전압으로서 출력하는 것을 특징으로 하는 반도체 기억 장치.
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