JP2000173299A - メモリトランジスタのしきい値評価方法及び半導体メモリ装置 - Google Patents

Abstract

(57)【要約】 【課題】 半導体メモリ装置において、カラムトランジ
スタのオン抵抗の影響を受けることなく、メモリトラン
ジスタのしきい値電圧を評価できるようにする。 【解決手段】 メモリトランジスタ１０からの情報読出
時には、レベルシフタ１６からカラムトランジスタ１２
のゲートに電圧Ｖｐｐを印加してトランジスタ１２をオ
ンさせ、ビット線ＢＬにセンスアンプ１４を接続し、且
つ、レベルシフタ１８からメモリトランジスタ１０のゲ
ートに電圧Ｖｐｐを印加することにより、センスアンプ
１４から記憶情報を表す信号が出力されるようにしたメ
モリ装置において、レベルシフタ１６，１８の電源ライ
ンを別系統(VL2,VL3) にする。そして、メモリトランジ
スタ１０のしきい値電圧を評価する際には、メモリ装置
を情報読出時と同様に動作させて、メモリトランジスタ
１０のゲート電圧（Ｖｗ）のみを変化させ、センスアン
プ１４の出力が変化したときのゲート電圧から、メモリ
トランジスタ１０のしきい値電圧を評価する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体メモリ装置
を構成するメモリトランジスタのしきい値電圧を評価す
るしきい値評価方法、及びこの方法を実現するのに好適
な半導体メモリ装置に関する。

【０００２】

【従来の技術】従来より、ＥＥＰＲＯＭ，フラッシュ消
去型ＥＥＰＲＯＭ（所謂フラッシュメモリ）等、メモリ
トランジスタへの書込・消去を電気的に行うことができ
る半導体メモリ装置において、メモリトランジスタから
記憶情報（１又は０）を読み出すための回路は、例えば
図３に示す如く構成されている。

【０００３】以下、図３を用いて従来の半導体メモリ装
置の構成及び動作を説明する。尚、図３は、メモリトラ
ンジスタ１０をマトリクス状に配置した一般的な半導体
メモリ装置において、行（ロー）・列（カラム）選択用
の各デコーダからの出力により選択された一つのメモリ
トランジスタ１０から記憶情報（以下単にデータとい
う）を読み出す部分の構成を表す。

【０００４】図３に示す半導体メモリ装置において、メ
モリトランジスタ１０の一対の出力端子の内、一方の出
力端子（ドレイン）は、ビット線ＢＬに接続され、他方
の出力端子（ソース）は、グランドライン（ＧＮＤ）に
接地されている。そして、ビット線ＢＬには、列選択用
トランジスタ（カラムトランジスタ）１２のソースが接
続されている。またカラムトランジスタ１２のドレイン
は、センスアンプ１４を介して、電源電圧Ｖｃｃの電源
ラインＶＬ１に接続され、カラムトランジスタ１２の制
御端子（ゲート）には、図示しないカラムデコーダから
の出力がレベルシフタ１６を介して入力される。

【０００５】センスアンプ１４は、カラムトランジスタ
１２と電源ラインＶＬ１との間に直列に接続されたセン
ストランジスタ２２及び負荷トランジスタ２４と、入力
がセンストランジスタ２２とカラムトランジスタ１２と
の接続点（以下ノードＡという）に接続され、出力がセ
ンストランジスタ２２の制御端子（ゲート）に接続され
たフィードバックインバータ２６と、センストランジス
タ２２と負荷トランジスタ２４との接続点（以下ノード
Ｂという）に接続された３段の出力インバータ２７，２
８，２９とから構成されている。

【０００６】また、メモリトランジスタ１０の制御端子
（ゲート；詳しくは後述の制御ゲート電極１０ａ）に
は、図示しないローデコーダからの出力が、ワード線Ｗ
Ｌ及びレベルシフタ１８を介して入力される。尚、図３
において、メモリトランジスタ１０は、制御ゲート電極
１０ａと浮遊ゲート電極１０ｂとを備えたＭＯＳトラン
ジスタからなるフローティングゲート型のメモリトラン
ジスタであり、カラムトランジスタ１２及びセンストラ
ンジスタ２２はｎチャネルのＭＯＳトランジスタであ
り、負荷トランジスタ２４はｐチャネルのＭＯＳトラン
ジスタである。また、図３に示したセンスアンプ１４
は、シングルエンドの電流検出型であり、基本的には、
メモリトランジスタ１０をドライバとし、負荷トランジ
スタ２４を負荷とするインバータである。

【０００７】次に、レベルシフタ１６，１８は、カラム
デコーダ及びローデコーダからの出力（Highレベル）
を、夫々、電源ラインＶＬ２から供給される情報読出・
列選択用の動作電圧Ｖｐｐに変換して、カラムトランジ
スタ１２，メモリトランジスタ１０のゲートに入力する
ためのものである。

【０００８】各レベルシフタ１６，１８は、同じ構成に
なっており、対応するデコーダからの出力をインバータ
３０を介して取り込む。そして、このインバータ３０か
らの出力は、接地用トランジスタ（ｎチャネルＭＯＳＦ
ＥＴ）３２のゲートに入力される。接地用トランジスタ
３２のドレインは、駆動対象となるカラムトランジスタ
１２或いはメモリトランジスタ１０のゲートに接続され
ており、ソースは、グランドライン（ＧＮＤ）に接地さ
れている。この結果、接地用トランジスタ３２は、各デ
コーダからの出力信号がLow レベル（グランド電位；０
Ｖ）であるときに、オン状態となって、カラムトランジ
スタ１２或いはメモリトランジスタ１０のゲートを接地
させる。

【０００９】また、インバータ３０の出力には、更にイ
ンバータ３４が接続されており、このインバータ３４の
出力は、第２の接地用トランジスタ（ｎチャネルＭＯＳ
ＦＥＴ）３６のゲートに接続されている。そして、この
接地用トランジスタ３６のドレインは自己のゲートに接
続されており、ソースはグランドライン（ＧＮＤ）に接
地されている。このため、接地用トランジスタ３６は、
各デコーダからの出力信号がHighレベルであるときにオ
ン状態となる。

【００１０】一方、接地用トランジスタ３６のドレイン
には、ドレインが電源ラインＶＬ２に接続されたトラン
ジスタ（ｐチャネルＭＯＳＦＥＴ）３８のゲートに接続
され、このトランジスタ３８のソースは、接地用トラン
ジスタ３２のドレイン（延いてはカラムトランジスタ１
２或いはメモリトランジスタ１０のゲート）に接続され
ている。また、接地用トランジスタ３６のドレインは、
ドレインが電源ラインＶＬ２に接続されたトランジスタ
（ｐチャネルＭＯＳＦＥＴ）４０のソースにも接続され
ており、このトランジスタ４０のゲートは、接地用トラ
ンジスタ３２のドレイン（延いてはカラムトランジスタ
１２或いはメモリトランジスタ１０のゲート）に接続さ
れている。

【００１１】従って、レベルシフタ１６，１８において
は、対応するデコーダからの出力がLow レベル（０Ｖ）
であるとき、トランジスタ３２，４０がオン状態、トラ
ンジスタ３６，３８がオフ状態となって、カラムトラン
ジスタ１２或いはメモリトランジスタ１０のゲート電位
を、グランド電位と同じLow レベル（０Ｖ）とし、逆
に、対応するデコーダからの出力がHighレベルであると
き、トランジスタ３６，３８がオン状態、トランジスタ
３２，４０がオフ状態となって、カラムトランジスタ１
２或いはメモリトランジスタ１０のゲート電位を、電源
ラインＶＬ２から供給される動作電圧Ｖｐｐに対応した
Highレベルとする。

【００１２】次に、上記のように構成された半導体メモ
リ装置において、メモリトランジスタ１０の書き込み
は、メモリトランジスタ１０のゲート（制御ゲート電極
１０ａ）に書込用の高電圧を印加すると共に、ビット線
ＢＬを介してメモリトランジスタ１０のドレインに高電
圧を印加し、浮遊ゲート電極１０ｂへ電子を注入するこ
とにより行われる。そして、このように浮遊ゲート電極
１０ｂに電子が注入されると、メモリトランジスタ１０
のゲート（制御ゲート電極１０ａ）からみたしきい値電
圧は高くなる。このようにメモリトランジスタ１０の浮
遊ゲート電極１０ｂに電子が注入された状態を書き込み
状態とし、データ「０」が記憶された状態と規定する。

【００１３】また、メモリトランジスタ１０の消去は、
メモリトランジスタ１０のソースに高電圧を印加し、メ
モリトランジスタ１０のゲート（制御ゲート電極１０
ａ）を接地することにより、トンネル現象を利用して、
浮遊ゲート電極１０ｂに蓄積された電子をソースへ引き
抜くことにより行われる。そして、このように浮遊ゲー
ト電極１０ｂから電子が引き抜かれると、メモリトラン
ジスタ１０のゲート（制御ゲート電極１０ａ）からみた
しきい値電圧は低くなる。このようにメモリトランジス
タ１０の浮遊ゲート電極１０ｂから電子が引き抜かれた
状態を消去状態とし、データ「１」が記憶された状態と
規定する。

【００１４】そして、このように書込・消去がなされる
メモリトランジスタ１０からの情報（「０」又は
「１」）の読み出しは、メモリトランジスタ１０及びカ
ラムトランジスタ１２のゲートに上述の動作電圧Ｖｐｐ
を印加し、電源ラインＶＬ１からセンスアンプ１４及び
カラムトランジスタ１２を介してメモリトランジスタ１
０のドレインに低電圧（１Ｖ程度）を印加し、そのとき
メモリトランジスタ１０に流れるドレイン電流の大小を
データの「０」，「１」に対応させることにより行われ
る。

【００１５】即ち、メモリトランジスタ１０が消去状態
にある場合、レベルシフタ１８からメモリトランジスタ
のゲート（制御ゲート電極１０ａ）に動作電圧Ｖｐｐが
印加されると、メモリトランジスタ１０はオン状態にな
る。また、読み出し動作において、カラムトランジスタ
１２のゲートには、レベルシフタ１６から、メモリトラ
ンジスタ１０のゲートと同じ動作電圧Ｖｐｐが印加され
るため、カラムトランジスタ１２はオン状態になる。そ
のため、カラムトランジスタ１２とセンスアンプ１４と
の接続点であるノードＡの電圧Ｖｓは、フィードバック
インバータ２６のしきい値電圧Ｖｔｓを下回ることにな
り、フィードバックインバータ２６の出力側の論理レベ
ルは「１」になって、センストランジスタ２２はオン状
態になる。その結果、センストランジスタ２２と負荷ト
ランジスタ２４との接続であるノードＢの電圧Ｖｏは、
負荷トランジスタ２４のしきい値電圧Ｖｔｐを下回るこ
とになり、負荷トランジスタ２４はオン状態になる。従
って、メモリトランジスタ１０が消去状態にあるときの
ノードＢの電圧Ｖｏは、メモリトランジスタ１０，カラ
ムトランジスタ１２，センストランジスタ２２，及び負
荷トランジスタ２４のオン抵抗と、ビット線ＢＬの配線
抵抗との抵抗分割により決定されることになる。

【００１６】一方、メモリトランジスタ１０が書込状態
にある場合、メモリトランジスタ１０はオフ状態にな
る。そのため、ノードＡの電圧Ｖｓはフィードバックイ
ンバータ２６のしきい値電圧Ｖｔｓを越えることにな
り、フィードバックインバータ２６の出力側の論理レベ
ルは「０」になってセンストランジスタ２２はオフ状態
になる。その結果、ノードＢの電圧Ｖｏは負荷トランジ
スタ２４のしきい値電圧Ｖｔｐを上回ることになり、負
荷トランジスタ２４はオフ状態になる。従って、メモリ
トランジスタ１０が書込状態にあるときのノードＢの電
圧Ｖｏは、電源電圧Ｖｃｃから負荷トランジスタ２４の
しきい値電圧Ｖｔｐを差し引いた値になる（Ｖｏ＝Ｖｃ
ｃ−Ｖｔｐ）。

【００１７】ここで、メモリトランジスタ１０が消去状
態の場合の各ノードＡ，Ｂの電圧Ｖｓ，Ｖｏを電圧Ｖｓ
ｅ，Ｖｏｅと表記し、メモリトランジスタ１０が書込状
態の場合の各ノードＡ，Ｂの電圧Ｖｓ，Ｖｏを電圧Ｖｓ
ｗ，Ｖｏｗと表記すると、ノードＡの電圧範囲（振幅）
△Ｖｓは「Ｖｓｗ−Ｖｓｅ」となり、ノードＢの電圧範
囲（振幅）△Ｖｏは「Ｖｏｗ−Ｖｏｅ」となる。

【００１８】このため、フィードバックインバータ２６
のしきい値電圧Ｖｔｓは、通常、メモリトランジスタ１
０が消去状態の場合のノードＡの電圧Ｖｓｅに、ノード
Ａの電圧振幅△Ｖｓの１／２の値を加算することで、ノ
ードＡの電圧振幅の中心付近に設定され（Ｖｔｓ＝Ｖｓ
ｅ＋△Ｖｓ／２）、初段の出力インバータ２７のしきい
値電圧Ｖｔｏは、通常、フィードバックインバータ２６
のしきい値電圧Ｖｔｓと同様に、メモリトランジスタ１
０が消去状態の場合のノードＢの電圧Ｖｏｅに、ノード
Ｂの電圧振幅△Ｖｏの１／２の値を加算することで、ノ
ードＢの電圧振幅の中心付近に設定される（Ｖｔｏ＝Ｖ
ｏｅ＋△Ｖｏ／２）。

【００１９】従って、センスアンプ１４の終段の出力イ
ンバータ２９からは、メモリトランジスタ１０が消去状
態の場合には、値「１」を表すHighレベルの信号が出力
され、メモリトランジスタ１０が書き込み状態の場合に
は、値「０」を表すLow レベルの信号が出力されること
になり、センスアンプ１４からの出力レベルから、メモ
リトランジスタ１０に記憶された情報を読みとることが
できる。

【００２０】ところで、上記のように構成された半導体
メモリ装置においては、製品出荷時に、各メモリトラン
ジスタに情報が正常に記憶されているか否かを検査する
ために、メモリトランジスタのしきい値電圧を評価する
ようにしている。そして、このしきい値電圧の評価は、
上述した情報の読出動作時と略同様に行われる。即ち、
従来では、 検査対象となるメモリトランジスタ１０のビット線
ＢＬに設けられたカラムトランジスタ１２のゲートにレ
ベルシフタ１６を介して電圧を印加することにより、カ
ラムトランジスタ１２をオンさせる。

【００２１】 メモリトランジスタ１０のゲートにレ
ベルシフタ１８を介して電圧を印加し、その印加電圧を
変化させる。 メモリトランジスタ１０のゲートへの印加電圧の電
圧変化によって生じるメモリトランジスタ１０のドレイ
ン電流の変化を、センスアンプ１４からの出力を用いて
検出し、そのときのゲート電圧からメモリトランジスタ
１０のしきい値電圧を判定する。 といった手順で、メモリトランジスタ１０のしきい値電
圧を評価している。

【００２２】

【発明が解決しようとする課題】ところが、従来の半導
体メモリ装置においては、カラムデコーダ及びローデコ
ーダからの出力がHighレベルであるとき、これを電圧変
換して、カラムトランジスタ１２及びメモリトランジス
タ１０のゲートに印加するレベルシフタ１６，１８の電
源ラインＶＬ２が同じであることから、メモリトランジ
スタ１０のしきい値電圧を評価するためにメモリトラン
ジスタ１０のゲート電圧を変化させると、カラムトラン
ジスタ１２のゲート電圧も同様に変化してしまうという
問題があった。そして、このようにカラムトランジスタ
１２のゲート電圧が変化すると、カラムトランジスタ１
２のオン抵抗が変化するため、センスアンプ１４を介し
て検出されるメモリトランジスタ１０のドレイン電流の
変化は、メモリトランジスタ１０のゲート電圧だけでな
く、カラムトランジスタ１２のオン抵抗にも影響される
ことになり、場合によっては、メモリトランジスタ１０
のしきい値電圧を良好に測定することができないことが
あった。

【００２３】即ち、カラムトランジスタ１２の非飽和領
域でのオン抵抗Ｒonは、次式

【００２４】

【数１】

【００２５】のように表すことができ、ゲート電圧ＶG
に反比例する。尚、［数１］において、Ｗ／Ｌ：チャネ
ル幅／長，ｔox：酸化膜厚，εox：ゲート酸化膜の比誘
電率，μｏ：電子の移動度，ＶG ：ゲート電圧，ＶD ：
ドレイン電圧である。例えば、図４は、Ｗ／Ｌ＝７０／
１．６μｍ，ＶD ＝０．１Ｖ，ＶS ＝０Ｖ，温度＝２７
℃でのカラムトランジスタのオン抵抗Ｒonとゲート電圧
ＶG との関係を表すが、この図に示すように、ゲート電
圧ＶG が低くなると（図では約３Ｖ以下）では、ゲート
電圧ＶG の変化に対してオン抵抗Ｒonが大きく変化す
る。

【００２６】そして、このようにカラムトランジスタ１
２のオン抵抗Ｒonが変化すると、この変化に応じて、メ
モリトランジスタ１０のドレイン電流も変化する。この
ため、メモリトランジスタ１０の消去状態での低いしき
い値電圧を評価するために、メモリトランジスタ１０の
ゲート電圧ＶG を低い電圧領域で変化させると、メモリ
トランジスタ１０のドレイン電流は、メモリトランジス
タ１０のゲート電圧だけでなく、カラムトランジスタ１
２のオン抵抗によっても変化することになり、上記従来
方法では、メモリトランジスタ１０のしきい値電圧を正
常に評価することができなくなってしまうのである。

【００２７】本発明は、こうした問題に鑑みなされたも
ので、半導体メモリ装置において、カラムトランジスタ
のオン抵抗の影響を受けることなく、メモリトランジス
タのしきい値電圧を評価し得るしきい値評価方法、及
び、この方法を実現するのに好適な半導体メモリ装置を
提供することを目的とする。

【００２８】

【課題を解決するための手段】かかる目的を達成するた
めになされた請求項１記載のメモリトランジスタのしき
い値評価方法は、上述した従来方法と同様、半導体メモ
リ装置において、メモリトランジスタの出力端子に接続
されたビット線上の列選択用トランジスタをオンするこ
とにより、ビット線にセンスアンプを接続すると共に、
メモリトランジスタの制御端子に情報読出用の電圧を印
加して、この印加電圧を変化させ、印加電圧の変化に伴
うセンスアンプからの出力変化に基づき、メモリトラン
ジスタのしきい値電圧を評価する。

【００２９】そして、特に、本発明（請求項１）では、
メモリトランジスタの制御端子への印加電圧を変化させ
る際、列選択用トランジスタのオン抵抗を一定値に保持
する。このため、本発明方法によれば、メモリトランジ
スタのしきい値電圧を評価する際、センスアンプからの
出力は、列選択用トランジスタのオン抵抗の変化の影響
を受けることなく、メモリトランジスタの制御端子への
印加電圧だけで変化することになり、センスアンプから
の出力に基づき、メモリトランジスタのしきい値電圧を
正確に評価することが可能になる。

【００３０】つまり、従来の評価方法では、図１（ａ）
に示す如く、メモリトランジスタＭＴのしきい値電圧を
評価する際、メモリトランジスタＭＴの制御端子への印
加電圧（ＶG ）だけでなく、メモリトランジスタＭＴの
ドレインとセンスアンプＳＡとを接続する列選択用トラ
ンジスタ（カラムトランジスタ）ＣＴの制御端子への印
加電圧（ＶG ）をも変化させていたため、メモリトラン
ジスタＭＴのしきい値電圧を評価する際には、列選択用
トランジスタＣＴのオン抵抗Ｒonが変化してしまい、し
きい値電圧が低い場合に正常な評価を行うことができな
かったが、本発明方法では、図１（ｂ）に示す如く、メ
モリトランジスタＭＴのしきい値電圧を評価する際、列
選択用トランジスタＣＴのオン抵抗Ｒonを一定値に保持
するようにしているので、センスアンプＳＡからの出力
は、メモリトランジスタＭＴの制御端子への印加電圧
（ＶG ）だけに対応して変化することになり、センスア
ンプＳＡからの出力に基づき、メモリトランジスタＭＴ
のしきい値電圧を常に正確に評価することができるよう
になるのである。

【００３１】よって本発明方法によれば、従来方法では
評価できなかった、消去状態にあるメモリトランジスタ
の低レベルのしきい値電圧をも正確に評価することがで
きることになり、例えば、フラッシュメモリのように、
消去状態にあるメモリトランジスタのしきい値電圧がば
らつく半導体メモリ装置において、そのしきい値電圧の
ばらつきを評価するのに好適な評価方法となり得る。

【００３２】即ち、ＥＥＰＲＯＭやフラッシュ消去型Ｅ
ＥＰＲＯＭ（フラッシュメモリ）メモリでは、メモリト
ランジスタの浮遊ゲート電極（フローティングゲート）
から電子を抜き取る消去動作を、前述したように電気的
に、しかも、ブロック単位或いは全メモリ領域に対して
同時に行うことから、紫外線等を照射することにより情
報を消去するＥＰＲＯＭのように、消去状態にあるメモ
リトランジスタのしきい値電圧を一定にすることができ
ない。このため、この種の半導体メモリ装置において
は、書込状態にあるメモリトランジスタだけなく、消去
状態にあるメモリトランジスタについてもしきい値電圧
を評価する必要があるが、本発明方法によれば、消去状
態にある（換言すればしきい値電圧が低い）メモリトラ
ンジスタであっても、しきい値電圧を正確に評価するこ
とができるので、本発明方法は、こうした半導体メモリ
装置においてしきい値電圧を評価するのに好適な評価方
法となる。

【００３３】ここで、メモリトランジスタのしきい値電
圧を評価するに当たって、列選択用トランジスタのオン
抵抗を一定値に保持する具体的な方法としては、請求項
２に記載のように、列選択用トランジスタをオンするた
めに列選択用トランジスタの制御端子に印加する列選択
用の電圧を、メモリトランジスタの制御端子への印加電
圧を発生する可変電圧電源とは異なる定電圧電源から供
給するようにすればよい。

【００３４】つまり、請求項２記載のように列選択用ト
ランジスタの制御端子への印加電圧をメモリトランジス
タの制御端子への印加電圧とは異なる電源から供給する
ようにすれば、メモリトランジスタの制御端子への印加
電圧を可変電圧電源を用いて変化させても、列選択用ト
ランジスタには定電圧電源から常に一定の電圧を供給し
て、列選択用トランジスタのオン抵抗を一定値に保持す
ることが可能になる。

【００３５】また、このように、メモリトランジスタの
しきい値電圧を評価する際に、メモりトランジスタと列
選択用トランジスタとに各々異なる電源装置から電源供
給を行うようにするには、半導体メモリ装置を請求項３
に記載のように構成するとよい。

【００３６】即ち、請求項３記載の半導体メモリ装置に
おいては、従来の半導体メモリ装置と同様、メモリトラ
ンジスタの制御端子がワード線に接続され、メモリトラ
ンジスタの出力端子がビット線に接続され、ビット線上
に列選択用トランジスタが設けられ、列選択用トランジ
スタのオン時には、ビット線がセンスアンプに接続され
るものの、メモリトランジスタの制御端子に情報読出用
の電圧を印加する電源ラインと、列選択用トランジスタ
の制御端子に列選択用の電圧を印加する電源ラインと
は、従来装置とは異なり、別系統にされている。

【００３７】このため、メモリトランジスタのしきい値
電圧を評価する際には、メモリトランジスタの制御端子
に電圧を印加する電源ラインと、列選択用トランジスタ
の制御端子に電圧を印加する電源ラインとに、各々異な
る電源装置を接続することが可能になる。

【００３８】よって、本発明（請求項３）の半導体メモ
リ装置によれば、メモリトランジスタのしきい値電圧を
評価する際、メモリトランジスタの制御端子にはしきい
値電圧計測用の可変電圧電源から電源供給を行い、列選
択用トランジスタの制御端子には定電圧電源から電源供
給を行う、といったことが可能になり、請求項１，２記
載の発明方法によって、列選択用トランジスタのオン抵
抗を一定に保持しつつ、メモリトランジスタのしきい値
電圧を評価することが可能になる。

【００３９】

【発明の実施の形態】以下に本発明の一実施例について
説明する。図２は、本発明が適用された実施例の半導体
メモリ装置（フラッシュメモリ）の情報読出部分の概略
構成を表す構成図である。

【００４０】図２に示す如く、本実施例の半導体メモリ
装置は、マトリックス状に配置された多数のメモリトラ
ンジスタ１０を備える。そして、各メモリトランジスタ
１０のゲート（詳しくは制御ゲート端子）は、各行毎
に、共通のワード線ＷＬ及びレベルシフタ１８を介して
ローデコーダ５０に接続され、各メモリトランジスタ１
０のソースは、各行毎に、共通のグランドラインＧＬに
接続されている。

【００４１】また、各メモリトランジスタ１０のドレイ
ンは、各列毎に、共通のビット線ＢＬに接続され、各列
のビット線ＢＬには、カラムトランジスタ１２が設けら
れている。そして、各列のカラムトランジスタ１２と電
源ラインＶＬ１との間には、センスアンプ１４が設けら
れ、センスアンプ１４の出力を外部に出力できるように
されている。また、各列のカラムトランジスタ１２のゲ
ートには、夫々、レベルシフタ１６を介して、カラムデ
コーダ６０が接続されている。

【００４２】そして、レベルシフタ１６には、列選択用
の電圧を供給するための電源ラインＶＬ２が接続され、
レベルシフタ１８には、行選択用の電圧を供給するため
の電源ラインＶＬ３が接続され、これら各電源ラインＶ
Ｌ２，ＶＬ３には、専用の電源端子ＴＤ２，ＴＤ３を介
して、外部から個々に電源供給ができるようにされてい
る。

【００４３】尚、電源ラインＶＬ１は、半導体メモリ装
置内の各部に動作用の電源電圧Ｖｃｃを供給するための
ものであり、外部から専用の電源端子ＴＤ１を介して電
源電圧Ｖｃｃを供給できるようにされている。ここで、
センスアンプ１４，レベルシフタ１６，１８は、図３に
示した従来装置のものと全く同様に構成されており、セ
ンスアンプ１４は、情報読出時に、ローデコーダ５０及
びカラムデコーダ６０からの出力により選択された特定
の行・列のメモリトランジスタ１０に流れるドレイン電
流から、メモリトランジスタ１０の書込・消去状態を判
定して、メモリトランジスタ１０に記憶された情報に対
応した信号を出力する。また、レベルシフタ１６，１８
は、カラムデコーダ６０或いはローデコーダ５０からの
出力（Highレベル）を、電源ラインＶＬ２，ＶＬ３から
供給される電圧に変換して、カラムトランジスタ１２或
いはワード線ＷＬに出力する。

【００４４】つまり、本実施例の半導体メモリ装置は、
一つのメモリトランジスタ１０に対する情報の読出回路
を見ると、図３に示したものと略同じであり、異なる点
は、レベルシフタ１８に電源供給を行う電源ラインが、
レベルシフタ１６と共通の電源ラインＶＬ２から、専用
の電源ラインＶＬ３に変更されているだけである。

【００４５】そして、このように構成された半導体メモ
リ装置において、通常の使用時の読出動作は、従来の半
導体メモリ装置と同様、次のように行われる。即ち、ま
ず、電源端子ＴＤ１に定電圧電源装置７０を接続して、
定電圧電源装置７０から内部の電源ラインＶＬ１に装置
駆動用の定電圧Ｖｃｃを供給すると共に、電源端子ＴＤ
２，ＴＤ３に定電圧電源装置７２を接続して、定電圧電
源装置７２から電源ラインＶＬ２に列選択・読出用の定
電圧Ｖｐｐを供給し、更に、カラムデコーダ６０及びロ
ーデコーダ５０に接続されたアドレス入力端子ＴＡＤか
ら情報を読み出すべきメモリトランジスタ１０を特定す
るアドレスを入力する。

【００４６】すると、各デコーダ６０，５０からの出力
は、特定の行（ワード線ＷＬ）及び列（ビット線ＢＬ）
に対する出力だけがHighレベルとなり、他の出力は全て
Lowレベルとなる。この結果、各列・行選択用の複数の
レベルシフタ１６，１８の内、入力アドレスに対応した
列及び行のレベルシフタ１６，１８のみがHighレベル
（電圧Ｖｐｐ）を出力し、特定列のカラムトランジスタ
１２をオンさせると同時に、特定行のメモリトランジス
タ１０のゲート（詳しくは制御ゲート電極）に読出用の
電圧Ｖｐｐを印加する。そして、この電圧Ｖｐｐの印加
によって選択されたメモリトランジスタ１０には、記憶
情報に対応したドレイン電流が流れ、このドレイン電流
が、センスアンプ１４により検出されて、センスアンプ
１４からは、メモリトランジスタ１０の記憶情報に対応
した２値信号（High又はLow ）が出力されることにな
る。

【００４７】一方、本実施例において、半導体メモリ装
置の各メモリトランジスタ１０のしきい値電圧の評価
は、次のように行う。即ち、まず、電源端子ＴＤ１に定
電圧電源装置７０を接続して、定電圧電源装置７０から
内部の電源ラインＶＬ１に装置駆動用の定電圧Ｖｃｃを
供給すると共に、電源端子ＴＤ２に定電圧電源装置７２
を接続して、定電圧電源装置７２から電源ラインＶＬ２
に列選択用の定電圧Ｖｐｐを供給し、更に、電源端子Ｔ
Ｄ３に可変電圧電源装置７４を接続して、可変電圧電源
装置７４から電源ラインＶＬ３にしきい値電圧評価用の
電圧Ｖｗを供給し、更に、カラムデコーダ６０及びロー
デコーダ５０に接続されたアドレス入力端子ＴＡＤから
評価対象となるメモリトランジスタ１０を特定するアド
レスを入力する。そして、可変電圧電源装置７４からの
出力電圧Ｖｗを変化させ、センスアンプ１４からの出力
が変化したときの電圧Ｖｗから、メモリトランジスタ１
０のしきい値電圧を検出し、これが予め設定された範囲
内にあるかどうかを判定する。

【００４８】つまり、評価対象となるメモリトランジス
タ１０を特定するアドレスを入力すると、上述した読出
動作と同様に、入力アドレスに対応した評価対象となる
メモリトランジスタ１０が選択され、その選択されたメ
モリトランジスタ１０のゲートには、可変電圧電源装置
７４からの出力電圧Ｖｗが印加される。そこで、この電
圧Ｖｗを変化させることにより、センスアンプ１４が検
出するドレイン電流を変化させ、そのドレイン電流の変
化によってセンスアンプ１４の出力が変化したときの電
圧Ｖｗから、メモリトランジスタ１０のしきい値電圧を
検出・評価するのである。

【００４９】そして、このように本実施例では、メモリ
トランジスタ１０のしきい値電圧を評価するに当たっ
て、評価対象となるメモリトランジスタ１０を選択する
カラムトランジスタ１２のゲートには、メモリトランジ
スタ１０のゲートへの印加電圧Ｖｗを発生する可変電圧
電源装置７４からの出力ではなく、これと異なる定電圧
電源装置７２からの出力電圧（読取動作時と同じ定電圧
Ｖｐｐ）を印加するようにしているので、しきい値電圧
の評価時に、カラムトランジスタ１２のオン抵抗Ｒonを
一定値に保持することができる。

【００５０】よって、本実施例によれば、メモリトラン
ジスタ１０のしきい値電圧を評価する際に、メモリトラ
ンジスタ１０のドレイン電流がカラムトランジスタ１２
のオン抵抗Ｒonの影響を受けて変化するようなことはな
く、しきい値電圧を常に正確に評価することができる。
従って、メモリトランジスタ１０が書込状態である場合
はもちろんのこと、消去状態であって、そのしきい値電
圧が例えば１Ｖ以下というような極めて低レベルにある
場合であっても、そのしきい値電圧を正確に検出して、
評価することが可能となる。

【００５１】以上、本発明の一実施例について説明した
が、本発明は上記実施例に限定されるものではなく、種
々の態様を採ることができる。例えば、上記実施例で
は、半導体メモリ装置は、フラッシュメモリであるとし
て説明したが、ＥＥＰＲＯＭであっても、或いは、ＥＰ
ＲＯＭであっても、上記実施例と同様に構成して、同様
の手順でしきい値電圧の評価を行うことで、メモリトラ
ンジスタのしきい値電圧を、カラムトランジスタのオン
抵抗の変化に影響されることなく、正確に検出・評価す
ることが可能になる。

【図面の簡単な説明】

【図１】 従来方法及び本発明方法によるしきい値電圧
評価時の半導体メモリ装置の等価回路を表す説明図であ
る。

【図２】 実施例の半導体メモリ装置の情報読出部分の
概略構成を表す説明図である。

【図３】 半導体メモリ装置における一つのメモリトラ
ンジスタに対する情報読出回路の構成を説明する説明図
である。

【図４】 カラムトランジスタのゲート電圧−オン抵抗
特性を表す説明図である。

【符号の説明】

１０（ＭＴ）…メモリトランジスタ、１２（ＣＴ）…カ
ラムトランジスタ（列選択用トランジスタ）、１４（Ｓ
Ａ）…センスアンプ、１６，１８…レベルシフタ、５０
…ローデコーダ、６０…カラムデコーダ、７０，７２…
定電圧電源装置、７４…可変電圧電源装置、ＢＬ…ビッ
ト線、ＷＬ…ワード線、ＶＬ１，ＶＬ２，ＶＬ３…電源
ライン。

Claims (3)

【特許請求の範囲】
1. 【請求項１】 半導体メモリ装置において、メモリトラ
   ンジスタの出力端子に接続されたビット線上の列選択用
   トランジスタをオンすることにより、該ビット線にセン
   スアンプを接続すると共に、前記メモリトランジスタの
   制御端子に情報読出用の電圧を印加して、該印加電圧を
   変化させ、 該印加電圧の変化に伴う前記センスアンプからの出力変
   化に基づき、前記メモリトランジスタのしきい値電圧を
   評価する、メモリトランジスタのしきい値評価方法であ
   って、 前記メモリトランジスタの制御端子への印加電圧を変化
   させる際、前記列選択用トランジスタのオン抵抗を一定
   値に保持することを特徴とするメモリトランジスタのし
   きい値評価方法。
2. 【請求項２】 前記列選択用トランジスタをオンするた
   めに前記列選択用トランジスタの制御端子に印加する列
   選択用の電圧を、前記メモリトランジスタの制御端子へ
   の印加電圧を発生する可変電圧電源とは異なる定電圧電
   源から供給することにより、前記列選択用トランジスタ
   のオン抵抗を一定値に保持することを特徴とする請求項
   １記載のメモリトランジスタのしきい値評価方法。
3. 【請求項３】 メモリトランジスタの制御端子がワード
   線に接続され、該メモリトランジスタの出力端子がビッ
   ト線に接続され、該ビット線上に列選択用トランジスタ
   が設けられ、該列選択用トランジスタのオン時に、前記
   ビット線がセンスアンプに接続される半導体メモリ装置
   において、 前記メモリトランジスタの制御端子に情報読出用の電圧
   を印加する電源ラインと、前記列選択用トランジスタの
   制御端子に列選択用の電圧を印加する電源ラインとを別
   系統にし、該各電源ラインに対して外部から個々に電源
   供給を行うことができるようにしたことを特徴とする半
   導体メモリ装置。