JP3074015B2 - 半導体装置 - Google Patents
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、不揮発性メモリ素子を含んだ半導体装置
に関するものである。
に関するものである。
不揮発性メモリ素子の重要な特性の１つに、データ保
持特性（リテンション特性）があり、検査時にこのリテ
ンション特性を測定することは、製品の信頼性上、重要
なことである。このリテンション特性の測定には、不揮
発性メモリ素子のしきい値電圧を精度よく測定すること
が必要である。
持特性（リテンション特性）があり、検査時にこのリテ
ンション特性を測定することは、製品の信頼性上、重要
なことである。このリテンション特性の測定には、不揮
発性メモリ素子のしきい値電圧を精度よく測定すること
が必要である。
従来の不揮発性メモリ素子のしきい値電圧測定の回路
構成図を第３図に示す。メモリテスタ等から得た電圧可
変の外部電源37の電圧を、半導体チップ上に設けたしき
い値電圧モニタ用端子35を介して、不揮発性メモリ素子
３の例えばゲート電極に印加する。ゲート電極に代えて
ソース電極，ドレイン電極あるいは基板電極に印加する
場合もある。外部電源37の電圧の変化に対する不揮発性
メモリ素子３の出力の変化をセンスアンプ５で検出し、
センスアンプ５の出力をデータ出力端子36へ導き、デー
タ出力端子36の電圧からメモリテスタに内蔵された外部
データコンパレータ38によって出力データを読み取り、
不揮発性メモリ素子３の出力の期待値とセンスアンプ５
から読み取ったデータとの比較を、外部電源37の電圧を
変化させながら実行することにより、不揮発性メモリ素
子３のしきい値電圧を測定することが一般的であった。
なお、４は負荷、10は電源電圧、11は基準電圧である。
構成図を第３図に示す。メモリテスタ等から得た電圧可
変の外部電源37の電圧を、半導体チップ上に設けたしき
い値電圧モニタ用端子35を介して、不揮発性メモリ素子
３の例えばゲート電極に印加する。ゲート電極に代えて
ソース電極，ドレイン電極あるいは基板電極に印加する
場合もある。外部電源37の電圧の変化に対する不揮発性
メモリ素子３の出力の変化をセンスアンプ５で検出し、
センスアンプ５の出力をデータ出力端子36へ導き、デー
タ出力端子36の電圧からメモリテスタに内蔵された外部
データコンパレータ38によって出力データを読み取り、
不揮発性メモリ素子３の出力の期待値とセンスアンプ５
から読み取ったデータとの比較を、外部電源37の電圧を
変化させながら実行することにより、不揮発性メモリ素
子３のしきい値電圧を測定することが一般的であった。
なお、４は負荷、10は電源電圧、11は基準電圧である。
しかし近年、不揮発性メモリ素子とマイクロコントロ
ーラと１チップ構成でICカード等に使用する場合に、デ
ータのセキュリティおよびデータ破壊防止の理由から、
外部端子としては、電源端子，グラウンド（GND）端
子，シリアル入出力端子，クロック端子およびリセット
端子の５端子に制限することが必要であり、不揮発性メ
モリ素子３のしきい値電圧を測定するための端子を設け
ることはできない。
ーラと１チップ構成でICカード等に使用する場合に、デ
ータのセキュリティおよびデータ破壊防止の理由から、
外部端子としては、電源端子，グラウンド（GND）端
子，シリアル入出力端子，クロック端子およびリセット
端子の５端子に制限することが必要であり、不揮発性メ
モリ素子３のしきい値電圧を測定するための端子を設け
ることはできない。
また、半導体チップ内にしきい値電圧測定回路を設け
る場合も、不揮発性メモリ素子３のしきい値電圧を精度
よく測定するためには、しきい値電圧測定用データの数
を多くしなければならない。例えば、電源電圧の1/2nの
精度でしきい値電圧を測定するためには、2n通りのしき
い値電圧測定用データを用意するか発生させる必要があ
る。また、これら2n通りのしきい値電圧測定用データを
単純に使用したのでは、最大2n回のセンス動作をする必
要があり、検査時間の増加や検査コストの上昇を招くと
いう問題がある。
る場合も、不揮発性メモリ素子３のしきい値電圧を精度
よく測定するためには、しきい値電圧測定用データの数
を多くしなければならない。例えば、電源電圧の1/2nの
精度でしきい値電圧を測定するためには、2n通りのしき
い値電圧測定用データを用意するか発生させる必要があ
る。また、これら2n通りのしきい値電圧測定用データを
単純に使用したのでは、最大2n回のセンス動作をする必
要があり、検査時間の増加や検査コストの上昇を招くと
いう問題がある。
この発明の目的は、不揮発性メモリ素子のしきい値電
圧を測定するための端子を設けずにしきい値電圧を測定
することができるうえ、しきい値電圧を高速かつ高精度
に測定することができる半導体装置を提供することであ
る。
圧を測定するための端子を設けずにしきい値電圧を測定
することができるうえ、しきい値電圧を高速かつ高精度
に測定することができる半導体装置を提供することであ
る。
この発明の半導体装置は、しきい値電圧を有する電圧
入力端子を備えた不揮発性メモリ素子と、不揮発性メモ
リ素子の出力を検知するセンスアンプと、発生するバイ
ナリデータを変化可能なｎビット（ｎは任意の自然数）
のバイナリデータ発生回路と、このバイナリデータ発生
回路から出力されるバイナリデータをアナログ電圧に変
換し不揮発性メモリ素子の電圧入力端子にしきい値電圧
測定時に加えるデジタル−アナログコンバータ（以下
「Ｄ−Ａコンバータ」という）と、不揮発性メモリ素子
の出力データの期待値とセンスアンプの出力値とを比較
し、比較結果によりバイナリデータ発生回路のバイナリ
データの変化を制御するコンパレータとを備えている。
入力端子を備えた不揮発性メモリ素子と、不揮発性メモ
リ素子の出力を検知するセンスアンプと、発生するバイ
ナリデータを変化可能なｎビット（ｎは任意の自然数）
のバイナリデータ発生回路と、このバイナリデータ発生
回路から出力されるバイナリデータをアナログ電圧に変
換し不揮発性メモリ素子の電圧入力端子にしきい値電圧
測定時に加えるデジタル−アナログコンバータ（以下
「Ｄ−Ａコンバータ」という）と、不揮発性メモリ素子
の出力データの期待値とセンスアンプの出力値とを比較
し、比較結果によりバイナリデータ発生回路のバイナリ
データの変化を制御するコンパレータとを備えている。
そして、バイナリデータ発生回路は、ｎ段のシフトレ
ジスタと、ｎ段のシフトレジスタの各段にそれぞれ対応
して設けられたｎ個のラッチ回路とを有し、ｎ個のラッ
チ回路は、それぞれ対応するシフトレジスタの各段の出
力でセットされ、シフトレジスタの第１段ないし第ｎ−
１段の各々に対応するｎ−１個のラッチ回路は、それぞ
れシフトレジスタの第２段ないし第ｎ段の各段の出力と
コンパレータから出力されるコンパレータ信号とに応じ
てリセットされ、シフトレジスタの第ｎ段に対応するラ
ッチ回路は、コンパレート信号によってリセットされる
ことを特徴とする。
ジスタと、ｎ段のシフトレジスタの各段にそれぞれ対応
して設けられたｎ個のラッチ回路とを有し、ｎ個のラッ
チ回路は、それぞれ対応するシフトレジスタの各段の出
力でセットされ、シフトレジスタの第１段ないし第ｎ−
１段の各々に対応するｎ−１個のラッチ回路は、それぞ
れシフトレジスタの第２段ないし第ｎ段の各段の出力と
コンパレータから出力されるコンパレータ信号とに応じ
てリセットされ、シフトレジスタの第ｎ段に対応するラ
ッチ回路は、コンパレート信号によってリセットされる
ことを特徴とする。
この発明の構成によれば、ｎビット（ｎは任意の自然
数）のバイナリデータ発生回路がｎビットのバイナリデ
ータをその値を変化させながら発生し、Ｄ−Ａコンバー
タは、バイナリデータ発生回路から出力されるバイナリ
データをアナログ電圧に変換し、不揮発性メモリ素子の
電圧入力端子にしきい値電圧測定時に加えることにな
る。そして、コンパレータは、不揮発性メモリ素子の出
力データの期待値とセンスアンプの出力値とを比較し、
比較結果によりバイナリデータ発生回路のバイナリデー
タの変化を制御する。
数）のバイナリデータ発生回路がｎビットのバイナリデ
ータをその値を変化させながら発生し、Ｄ−Ａコンバー
タは、バイナリデータ発生回路から出力されるバイナリ
データをアナログ電圧に変換し、不揮発性メモリ素子の
電圧入力端子にしきい値電圧測定時に加えることにな
る。そして、コンパレータは、不揮発性メモリ素子の出
力データの期待値とセンスアンプの出力値とを比較し、
比較結果によりバイナリデータ発生回路のバイナリデー
タの変化を制御する。
以上のように、この半導体装置は、不揮発性メモリ素
子およびセンスアンプの他に、不揮発性メモリ素子のし
きい値電圧測定用として、バイナリデータ発生回路,D−
Ａコンバータおよびコンパレータを一体的に設けている
ので、しきい値電圧の測定のために、外部電源の電圧を
印加するためのしきい値電圧モータ用端子等を設けるこ
となく、不揮発性メモリ素子のしきい値電圧を測定して
外部に出力することができる。この結果、不揮発性メモ
リ素子に記憶させたデータのセキュリティおよびデータ
破壊の防止の点で有効である。
子およびセンスアンプの他に、不揮発性メモリ素子のし
きい値電圧測定用として、バイナリデータ発生回路,D−
Ａコンバータおよびコンパレータを一体的に設けている
ので、しきい値電圧の測定のために、外部電源の電圧を
印加するためのしきい値電圧モータ用端子等を設けるこ
となく、不揮発性メモリ素子のしきい値電圧を測定して
外部に出力することができる。この結果、不揮発性メモ
リ素子に記憶させたデータのセキュリティおよびデータ
破壊の防止の点で有効である。
さらに、バイナリデータ発生回路は、ｎ段のシフトレ
ジスタとｎ個のラッチ回路とを有し、コンパレータのコ
ンパレート信号に応じてバイナリ信号の最上位ビットか
ら順に値を決定していくバイナリサーチを行うので、ｎ
回のセンス動作および比較動作を行うだけで、電源電圧
の1/2nの精度で不揮発性メモリ素子のしきい値電圧を測
定することができる。したがって、不揮発性メモリ素子
のしきい値電圧を高精度でかつ高速に測定することがで
き、検査時間および検査コストの削減を図ることができ
る。
ジスタとｎ個のラッチ回路とを有し、コンパレータのコ
ンパレート信号に応じてバイナリ信号の最上位ビットか
ら順に値を決定していくバイナリサーチを行うので、ｎ
回のセンス動作および比較動作を行うだけで、電源電圧
の1/2nの精度で不揮発性メモリ素子のしきい値電圧を測
定することができる。したがって、不揮発性メモリ素子
のしきい値電圧を高精度でかつ高速に測定することがで
き、検査時間および検査コストの削減を図ることができ
る。
第１の実施例 この発明の第１の実施例を第１図を参照しながら説明
する。
する。
第１図はこの発明の第１の実施例の半導体装置の回路
構成図である。
構成図である。
第１図において、MOSトランジスタからなる不揮発性
メモリ素子３は負荷４と直列接続され、一端に電源電圧
10が印加され、他端に基準電圧11が印加されている。そ
して、不揮発性メモリ素子３と負荷４との接続点の電圧
がセンスアンプ５にて検出される。
メモリ素子３は負荷４と直列接続され、一端に電源電圧
10が印加され、他端に基準電圧11が印加されている。そ
して、不揮発性メモリ素子３と負荷４との接続点の電圧
がセンスアンプ５にて検出される。
以上の構成が不揮発性メモリ素子３およびその読み出
し動作に関連する構成である。次に、不揮発性メモリ素
子３のしきい値電圧測定回路部の構成について説明す
る。
し動作に関連する構成である。次に、不揮発性メモリ素
子３のしきい値電圧測定回路部の構成について説明す
る。
バイナリデータ発生回路１は、データ入力信号DI,ク
ロック信号CKおよびコンパレータ６が出力したコンパレ
ート信号CPを入力としてｎビットのバイナリデータを発
生する。発生したバイナリデータはＤ−Ａコンバータ２
に入力され、D/Aコンバータ２は、入力されたバイナリ
データに応じて電源電圧10を最大値として1/2nの分解能
で電圧を発生して不揮発性メモリ素子３のゲートに印加
する。
ロック信号CKおよびコンパレータ６が出力したコンパレ
ート信号CPを入力としてｎビットのバイナリデータを発
生する。発生したバイナリデータはＤ−Ａコンバータ２
に入力され、D/Aコンバータ２は、入力されたバイナリ
データに応じて電源電圧10を最大値として1/2nの分解能
で電圧を発生して不揮発性メモリ素子３のゲートに印加
する。
不揮発性メモリ素子３のゲート電圧が、そのしきい値
電圧以下のときは不揮発性メモリ素子３がオフで、セン
スアンプ５には電源電圧10が負荷４を介して入力され
る。不揮発性メモリ素子３に所定のデータが書き込まれ
てある不揮発性メモリ素子３のゲート電圧が、しきい値
電圧を超えると、センスアンプ５への入力は、電源電圧
10を負荷４と不揮発性メモリ素子３とで分圧した電圧と
なり、センスアンプ５の出力は逆転する。
電圧以下のときは不揮発性メモリ素子３がオフで、セン
スアンプ５には電源電圧10が負荷４を介して入力され
る。不揮発性メモリ素子３に所定のデータが書き込まれ
てある不揮発性メモリ素子３のゲート電圧が、しきい値
電圧を超えると、センスアンプ５への入力は、電源電圧
10を負荷４と不揮発性メモリ素子３とで分圧した電圧と
なり、センスアンプ５の出力は逆転する。
コンパレータ６は、センスアンプ５の出力値と期待値
データ（不揮発性メモリ素子３が出力すべきデータ）DA
とを比較して、比較結果を両者の一致，不一致という２
値のデートとして、バイナリデータ発生回路１へ与え
る。
データ（不揮発性メモリ素子３が出力すべきデータ）DA
とを比較して、比較結果を両者の一致，不一致という２
値のデートとして、バイナリデータ発生回路１へ与え
る。
バイナリデータ発生回路１は、クロック信号CKが１個
入力される毎に発生するバイナリデータを順次自動変化
させ、センスアンプ５に次のセンス動作を行わせ、コン
パレータ６の出力値により、バイナリデータの変更，セ
ンス動作の継続，停止を制御する。
入力される毎に発生するバイナリデータを順次自動変化
させ、センスアンプ５に次のセンス動作を行わせ、コン
パレータ６の出力値により、バイナリデータの変更，セ
ンス動作の継続，停止を制御する。
バイナリデータ発生回路１として、例えばバイナリカ
ウンタを用い、不揮発性メモリ素子３のゲート電圧を、
最大値である電源電圧10から電源電圧10の1/2nボルトず
つ順次降下させながら、センス動作と比較動作とを実行
して、最初にコンパレータ６の出力が変化したときにバ
イナリカウンタのカウント動作を停止させてバイナリカ
ウンタの情報を読み取れば、最大2n回のセンス動作で不
揮発性メモリ素子３のしきい値電圧を測定できる。ある
いは、不揮発性メモリ素子３のゲート電圧を、０ボトル
から電源電圧10の1/2nボルトずつ順次上昇させながら、
センス動作と比較動作とを実行することで不揮発性メモ
リ素子３のしきい値電圧を測定することも可能である。
ウンタを用い、不揮発性メモリ素子３のゲート電圧を、
最大値である電源電圧10から電源電圧10の1/2nボルトず
つ順次降下させながら、センス動作と比較動作とを実行
して、最初にコンパレータ６の出力が変化したときにバ
イナリカウンタのカウント動作を停止させてバイナリカ
ウンタの情報を読み取れば、最大2n回のセンス動作で不
揮発性メモリ素子３のしきい値電圧を測定できる。ある
いは、不揮発性メモリ素子３のゲート電圧を、０ボトル
から電源電圧10の1/2nボルトずつ順次上昇させながら、
センス動作と比較動作とを実行することで不揮発性メモ
リ素子３のしきい値電圧を測定することも可能である。
なお、この実施例では、Ｄ−Ａコンバータ２の出力を
不揮発性メモリ素子３のゲート電極に入力したが、不揮
発性メモリ素子３のソース電極またはドレイン電極ある
いは基板電極に入力して不揮発性メモリ素子３のしきい
値電圧を測定する構成も考えられる。
不揮発性メモリ素子３のゲート電極に入力したが、不揮
発性メモリ素子３のソース電極またはドレイン電極ある
いは基板電極に入力して不揮発性メモリ素子３のしきい
値電圧を測定する構成も考えられる。
第２の実施例 つぎに、この発明の第２の実施例について説明する。
この発明の第２の実施例の半導体装置は、第１図に示
すバイナリデータ発生回路１として、コンパレータ６の
出力に従って順次バイナリサーチを行うことができるも
のを使用し、ｎ回のセンス動作で、上述のバイナリカウ
ンタを用いた場合と同じしきい値電圧を測定することが
できるものである。この構成について第２図を参照しな
がら説明する。
すバイナリデータ発生回路１として、コンパレータ６の
出力に従って順次バイナリサーチを行うことができるも
のを使用し、ｎ回のセンス動作で、上述のバイナリカウ
ンタを用いた場合と同じしきい値電圧を測定することが
できるものである。この構成について第２図を参照しな
がら説明する。
第２図は第２の実施例の半導体装置に内蔵されたバイ
ナリデータ発生回路の回路構成図である。
ナリデータ発生回路の回路構成図である。
このバイナリデータ発生回路は、例えば４ビットのバ
イナリデータを発生するものであり、第２図に示すよう
に、４個のフリップフロップ12,13,14,15で構成された
４段のシフトレジスタ25の出力A1,A2,A3,A4が、セット
入力・リセット入力をもつラッチ回路16,17,18,19のセ
ット入力Ｓとして入力されている。さらに、シフトレジ
スタ25の２段目,3段目,4段目の出力A2,A3,A4は、それぞ
れコンパレータ６から与えられるコンパレート信号CPと
ともにAND回路22,23,24に入力され、AND回路22,23,24の
出力B1,B2,B3はラッチ回路16,17,18にリセット入力Ｒと
して入力されている。ラッチ回路19には、リセット入力
Ｒとしてコンパレート信号CPが直接入力されている。RS
は４個のラッチ回路16,17,18,19を同時にリセットする
ためのリセット信号である。なお、ラッチ回路16,17,1
8,19は各々、例えば２個のNOR回路20,21で構成されてい
る。
イナリデータを発生するものであり、第２図に示すよう
に、４個のフリップフロップ12,13,14,15で構成された
４段のシフトレジスタ25の出力A1,A2,A3,A4が、セット
入力・リセット入力をもつラッチ回路16,17,18,19のセ
ット入力Ｓとして入力されている。さらに、シフトレジ
スタ25の２段目,3段目,4段目の出力A2,A3,A4は、それぞ
れコンパレータ６から与えられるコンパレート信号CPと
ともにAND回路22,23,24に入力され、AND回路22,23,24の
出力B1,B2,B3はラッチ回路16,17,18にリセット入力Ｒと
して入力されている。ラッチ回路19には、リセット入力
Ｒとしてコンパレート信号CPが直接入力されている。RS
は４個のラッチ回路16,17,18,19を同時にリセットする
ためのリセット信号である。なお、ラッチ回路16,17,1
8,19は各々、例えば２個のNOR回路20,21で構成されてい
る。
以下、この第２図のバイナリデータ発生回路の動作に
ついて説明する。まず、ラッチ回路16,17,18,19の出力
（＝バイナリデータ発生回路の出力）C1,C2,C3,C4およ
びシフトレジスタ25の出力A1,A2,A3,A4をそれぞれ（0,
0,0,0）にリセットした後、シフトレジスタ25を構成す
るフリップフロップ12にデータ入力信号DIにより“1"を
入力すると、シフトレジスタ25の出力A1,A2,A3,A4が
（1,0,0,0）となり、これがラッチ回路16,17,18,19に伝
達され、ラッチ回路16の出力C1は“1",ラッチ回路17,1
8,19の出力C2,C3,C4はそれぞれ“0"にセットされる。こ
のときコンパレート信号CPは『０』であり、ラッチ回路
16,17,18,19の内容はリセットされないため、ラッチ回
路16,17,18,19の出力C1,C2,C3,C4は（1,0,0,0）の状態
が保持される。
ついて説明する。まず、ラッチ回路16,17,18,19の出力
（＝バイナリデータ発生回路の出力）C1,C2,C3,C4およ
びシフトレジスタ25の出力A1,A2,A3,A4をそれぞれ（0,
0,0,0）にリセットした後、シフトレジスタ25を構成す
るフリップフロップ12にデータ入力信号DIにより“1"を
入力すると、シフトレジスタ25の出力A1,A2,A3,A4が
（1,0,0,0）となり、これがラッチ回路16,17,18,19に伝
達され、ラッチ回路16の出力C1は“1",ラッチ回路17,1
8,19の出力C2,C3,C4はそれぞれ“0"にセットされる。こ
のときコンパレート信号CPは『０』であり、ラッチ回路
16,17,18,19の内容はリセットされないため、ラッチ回
路16,17,18,19の出力C1,C2,C3,C4は（1,0,0,0）の状態
が保持される。
つぎに、クロック信号CKを１個入力すると、このとき
データ入力信号DIは“0"にもどしているので、シフトレ
ジスタ25の出力A1,A2,A3,A4は（1,0,0,0）から（0,1,0,
0）に変化し、ラッチ回路17の内容が「１」にセットさ
れる。ラッチ回路16,17,18,19の出力C1,C2,C3,C4が（1,
0,0,0）時のコンパレート信号CPが『０』であれば、つ
まり（1,0,0,0）に対応してＤ−Ａコンバータ２から不
揮発性メモリ素子３に加えられるゲート電圧がしきい値
電圧より低ければ、ラッチ回路16,17,18,19の内容はリ
セットされないため、ラッチ回路16,17,18,19の出力C1,
C2,C3,C4は（1,1,0,0）となる。逆に、コンパレート信
号CPが『１』であれば、つまり（1,0,0,0）に対応して
Ｄ−Ａコンバータ２から不揮発性メモリ素子３に加えら
れるゲート電圧がしきい値電圧より高ければ、ラッチ回
路16の内容がリセットされ、フリップフロップ13の出力
がA2が“1"となったこととあいまってラッチ回路16,17,
18,19の出力C1,C2,C3,C4は（0,1,0,0）となる。なお、
このときフリップフロップ14,15の出力A3,A4がそれぞれ
“0"であるので、ラッチ回路17,18のリセットは行われ
ず、以前の状態が保持される。また、ラッチ回路19につ
いてはコンパレート信号CPが直接加えられ、コンパレー
ト信号CPが『１』となる毎にリセットされるが、ラッチ
回路19は最終段のフリップフロップ15のデータを保持す
るもので、それ以前の常に“0"の状態であるので問題は
ない。
データ入力信号DIは“0"にもどしているので、シフトレ
ジスタ25の出力A1,A2,A3,A4は（1,0,0,0）から（0,1,0,
0）に変化し、ラッチ回路17の内容が「１」にセットさ
れる。ラッチ回路16,17,18,19の出力C1,C2,C3,C4が（1,
0,0,0）時のコンパレート信号CPが『０』であれば、つ
まり（1,0,0,0）に対応してＤ−Ａコンバータ２から不
揮発性メモリ素子３に加えられるゲート電圧がしきい値
電圧より低ければ、ラッチ回路16,17,18,19の内容はリ
セットされないため、ラッチ回路16,17,18,19の出力C1,
C2,C3,C4は（1,1,0,0）となる。逆に、コンパレート信
号CPが『１』であれば、つまり（1,0,0,0）に対応して
Ｄ−Ａコンバータ２から不揮発性メモリ素子３に加えら
れるゲート電圧がしきい値電圧より高ければ、ラッチ回
路16の内容がリセットされ、フリップフロップ13の出力
がA2が“1"となったこととあいまってラッチ回路16,17,
18,19の出力C1,C2,C3,C4は（0,1,0,0）となる。なお、
このときフリップフロップ14,15の出力A3,A4がそれぞれ
“0"であるので、ラッチ回路17,18のリセットは行われ
ず、以前の状態が保持される。また、ラッチ回路19につ
いてはコンパレート信号CPが直接加えられ、コンパレー
ト信号CPが『１』となる毎にリセットされるが、ラッチ
回路19は最終段のフリップフロップ15のデータを保持す
るもので、それ以前の常に“0"の状態であるので問題は
ない。
以上の動作をクロック信号CKを入力する毎に繰り返
す。この結果、２個目のクロック信号CKの入力時には、
シフトレジスタ25の出力A1,A2,A3,A4は（0,1,0,0）から
（0,0,1,0）に変化し、ラッチ回路18の内容が「１」に
セットされる。ここで、ラッチ回路16,17,18,19の出力C
1,C2,C3,C4が（＊,1,0,0）のとき〔＊は１または０〕の
コンパレート信号CPが『０』であれば、ラッチ回路16,1
7,18,19の内容はリセットされないので、ラッチ回路16,
17,18,19の出力C1,C2,C3,C4は（＊,1,1,0）となる。逆
にコンパレート信号CPが『１』であれば、ラッチ回路1
7,19の内容がリセットされるので、ラッチ回路16,17,1
8,19の出力C1,C2,C3,C4は（＊,0,1,0）となる。
す。この結果、２個目のクロック信号CKの入力時には、
シフトレジスタ25の出力A1,A2,A3,A4は（0,1,0,0）から
（0,0,1,0）に変化し、ラッチ回路18の内容が「１」に
セットされる。ここで、ラッチ回路16,17,18,19の出力C
1,C2,C3,C4が（＊,1,0,0）のとき〔＊は１または０〕の
コンパレート信号CPが『０』であれば、ラッチ回路16,1
7,18,19の内容はリセットされないので、ラッチ回路16,
17,18,19の出力C1,C2,C3,C4は（＊,1,1,0）となる。逆
にコンパレート信号CPが『１』であれば、ラッチ回路1
7,19の内容がリセットされるので、ラッチ回路16,17,1
8,19の出力C1,C2,C3,C4は（＊,0,1,0）となる。
つぎに、３個目のクロック信号CKが入力されて上記と
同様の比較動作が行われた後、シフトレジスタ25の出力
A1,A2,A3,A4は（0,0,0,1）となり、ラッチ回路16,17,1
8,19の出力C1,C2,C3,C4は（＊，＊，＊,1）となる〔＊
は１または０〕。
同様の比較動作が行われた後、シフトレジスタ25の出力
A1,A2,A3,A4は（0,0,0,1）となり、ラッチ回路16,17,1
8,19の出力C1,C2,C3,C4は（＊，＊，＊,1）となる〔＊
は１または０〕。
この後、４個目のクロック信号CKを入力すると、シフ
トレジスタ25の出力A1,A2,A3,A4は（0,0,0,0）となり、
ラッチ回路19の内容は、コンパレート信号CKが『０』で
あれば「１」を保持し、コンパレート信号CKが『１』で
あれば「０」にリセットされる。なお、このときラッチ
回路16,17,18,の内容はリセットされず、以前の状態を
保持する。
トレジスタ25の出力A1,A2,A3,A4は（0,0,0,0）となり、
ラッチ回路19の内容は、コンパレート信号CKが『０』で
あれば「１」を保持し、コンパレート信号CKが『１』で
あれば「０」にリセットされる。なお、このときラッチ
回路16,17,18,の内容はリセットされず、以前の状態を
保持する。
このような構成から、４回のセンス動作を実行するこ
とにより、24通りの中から最適なバイナリデータを発生
してバイナリサーチを行うことができ、最終のラッチ回
路16,17,18,19の出力C1,C2,C3,C4が、電源電圧10の1/24
の精度で求めた不揮発性メモリ素子３のしきい値電圧に
対応することになり、最終のラッチ回路16,17,18,19の
出力C1,C2,C3,C4を外部へ出力することで、不揮発性メ
モリ素子３のしきい値電圧を知らせることができる。
とにより、24通りの中から最適なバイナリデータを発生
してバイナリサーチを行うことができ、最終のラッチ回
路16,17,18,19の出力C1,C2,C3,C4が、電源電圧10の1/24
の精度で求めた不揮発性メモリ素子３のしきい値電圧に
対応することになり、最終のラッチ回路16,17,18,19の
出力C1,C2,C3,C4を外部へ出力することで、不揮発性メ
モリ素子３のしきい値電圧を知らせることができる。
なお、この実施例ではラッチ回路16,17,18,19のセッ
ト入力Ｓ・リセット入力Ｒの論理ゲートをNOR回路20,21
で構成し、ラッチ回路16,17,18,19をリセットする信号
を発生する論理ゲートをAND回路22,23,24で構成するこ
とにより、シフトレジスタ25の出力A1,A2,A3,A4を（1,
0,0,0）→（0,1,0,0）→（0,0,1,0）→（0,0,0,1）→
（0,0,0,0）とシフトさせたが、ラッチ回路16,17,18,19
のセット入力Ｓ・リセット入力Ｒの論理ゲートをNAND回
路で構成し、ラッチ回路16,17,18,19をリセットする信
号を発生する論理ゲートをOR回路で構成することによ
り、シフトレジスタ25の出力A1,A2,A3,A4を（0,1,1,1）
→（1,0,1,1）→（1,1,0,1）→（1,1,1,0）→（1,1,1,
1）とシフトさせたときに、上記と同様の動作でもって
しきい値電圧を測定することができる。
ト入力Ｓ・リセット入力Ｒの論理ゲートをNOR回路20,21
で構成し、ラッチ回路16,17,18,19をリセットする信号
を発生する論理ゲートをAND回路22,23,24で構成するこ
とにより、シフトレジスタ25の出力A1,A2,A3,A4を（1,
0,0,0）→（0,1,0,0）→（0,0,1,0）→（0,0,0,1）→
（0,0,0,0）とシフトさせたが、ラッチ回路16,17,18,19
のセット入力Ｓ・リセット入力Ｒの論理ゲートをNAND回
路で構成し、ラッチ回路16,17,18,19をリセットする信
号を発生する論理ゲートをOR回路で構成することによ
り、シフトレジスタ25の出力A1,A2,A3,A4を（0,1,1,1）
→（1,0,1,1）→（1,1,0,1）→（1,1,1,0）→（1,1,1,
1）とシフトさせたときに、上記と同様の動作でもって
しきい値電圧を測定することができる。
上記実施例は、ｎ＝４で説明したがｎの値はこれに限
定されない。
定されない。
この発明の半導体装置は、不揮発性メモリ素子および
センスアンプの他に、不揮発性メモリ素子のしきい値電
圧測定用として、バイナリデータ発生回路,D−Ａコンバ
ータおよびコンパレータを一体的に設けているので、し
きい値電圧の測定のために、外部電源の電圧を印加する
ためのしきい値電圧モータ用端子等を設けることなく、
不揮発性メモリ素子のしきい値電圧を測定して外部に出
力することができる。この結果、不揮発性メモリ素子に
記憶させたデータのセキュリティおよびデータ破壊の防
止の点で有効である。
センスアンプの他に、不揮発性メモリ素子のしきい値電
圧測定用として、バイナリデータ発生回路,D−Ａコンバ
ータおよびコンパレータを一体的に設けているので、し
きい値電圧の測定のために、外部電源の電圧を印加する
ためのしきい値電圧モータ用端子等を設けることなく、
不揮発性メモリ素子のしきい値電圧を測定して外部に出
力することができる。この結果、不揮発性メモリ素子に
記憶させたデータのセキュリティおよびデータ破壊の防
止の点で有効である。
さらに、バイナリデータ発生回路は、ｎ段のシフトレ
ジスタとｎ個のラッチ回路とを有し、コンパレータのコ
ンパレート信号に応じてバイナリ信号の最上位ビットか
ら順に値を決定していくバイナリサーチを行うので、ｎ
回のセンス動作および比較動作を行うだけで、電源電圧
の1/2nの精度で不揮発性メモリ素子のしきい値電圧を測
定することができる。したがって、不揮発性メモリ素子
のしきい値電圧を高精度でかつ高速に測定することがで
き、検査時間および検査コストの削減を図ることができ
る。
ジスタとｎ個のラッチ回路とを有し、コンパレータのコ
ンパレート信号に応じてバイナリ信号の最上位ビットか
ら順に値を決定していくバイナリサーチを行うので、ｎ
回のセンス動作および比較動作を行うだけで、電源電圧
の1/2nの精度で不揮発性メモリ素子のしきい値電圧を測
定することができる。したがって、不揮発性メモリ素子
のしきい値電圧を高精度でかつ高速に測定することがで
き、検査時間および検査コストの削減を図ることができ
る。
第１図はこの発明の第１の実施例の半導体装置の回路構
成図、第２図はこの発明の第２の実施例の半導体装置に
おけるバイナリデータ発生回路の回路構成図、第３図は
従来の不揮発性メモリ素子のしきい値電圧測定の回路構
成図である。 １……バイナリデータ発生回路、２……Ｄ−Ａコンバー
タ、３……不揮発性メモリ素子、５……センスアンプ、
６……コンパレータ、DI……データ入力信号、CK……ク
ロック信号、DA……期待値データ、12,13,14,15……フ
リップフロップ、16,17,18,19……ラッチ回路、22,23,2
4……AND回路、CP……コンパレート信号
成図、第２図はこの発明の第２の実施例の半導体装置に
おけるバイナリデータ発生回路の回路構成図、第３図は
従来の不揮発性メモリ素子のしきい値電圧測定の回路構
成図である。 １……バイナリデータ発生回路、２……Ｄ−Ａコンバー
タ、３……不揮発性メモリ素子、５……センスアンプ、
６……コンパレータ、DI……データ入力信号、CK……ク
ロック信号、DA……期待値データ、12,13,14,15……フ
リップフロップ、16,17,18,19……ラッチ回路、22,23,2
4……AND回路、CP……コンパレート信号
Claims (1)
- 【請求項１】しきい値電圧を有する電圧入力端子を備え
た不揮発性メモリ素子と、 前記不揮発性メモリ素子の出力を検知するセンスアンプ
と、 発生するバイナリデータを変化可能なｎビット（ｎは任
意の自然数）のバイナリデータ発生回路と、 このバイナリデータ発生回路から出力されるバイナリデ
ータをアナログ電圧に変換し前記不揮発性メモリ素子の
前記電圧入力端子にしきい値電圧測定時に加えるデジタ
ル−アナログコンバータと、 前記不揮発性メモリ素子の出力データの期待値と前記セ
ンスアンプの出力値とを比較し、比較結果により前記バ
イナリデータ発生回路のバイナリデータの変化を制御す
るコンパレータとを備え、 前記バイナリデータ発生回路は、ｎ段のシフトレジスタ
と、前記ｎ段のシフトレジスタの各段にそれぞれ対応し
て設けられたｎ個のラッチ回路とを有し、前記ｎ個のラ
ッチ回路は、それぞれ対応するシフトレジストの各段の
出力でセットされ、前記シフトレジストの第１段ないし
第ｎ−１段の各々に対応するｎ−１個のラッチ回路は、
それぞれ前記シフトレジスタの第２段ないし第ｎ段の各
段の出力前記コンパレータから出力されるコンパレート
信号とに応じてリセットされ、前記シフトレジスタの第
ｎ段に対応するラッチ回路は、前記コンパレート信号に
よってリセットされることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32758390A JP3074015B2 (ja) | 1990-11-27 | 1990-11-27 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32758390A JP3074015B2 (ja) | 1990-11-27 | 1990-11-27 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04195899A JPH04195899A (ja) | 1992-07-15 |
| JP3074015B2 true JP3074015B2 (ja) | 2000-08-07 |
Family
ID=18200677
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32758390A Expired - Fee Related JP3074015B2 (ja) | 1990-11-27 | 1990-11-27 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3074015B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009181619A (ja) * | 2008-01-30 | 2009-08-13 | Seiko Instruments Inc | 半導体記憶装置 |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3164060B2 (ja) * | 1998-05-13 | 2001-05-08 | 日本電気株式会社 | 閾値測定機能を備える半導体集積回路 |
| JP2001312898A (ja) | 2000-04-28 | 2001-11-09 | Mitsubishi Electric Corp | しきい値解析システムおよびしきい値解析方法 |
| US6785629B2 (en) * | 2002-07-02 | 2004-08-31 | Agilent Technologies, Inc. | Accuracy determination in bit line voltage measurements |
| US6714469B2 (en) * | 2002-07-02 | 2004-03-30 | Agilent Technologies, Inc. | On-chip compression of charge distribution data |
| JP4779473B2 (ja) * | 2005-07-06 | 2011-09-28 | 株式会社デンソー | マルチチップモジュール |
| JP5064089B2 (ja) * | 2007-04-12 | 2012-10-31 | パナソニック株式会社 | 半導体集積回路 |
-
1990
- 1990-11-27 JP JP32758390A patent/JP3074015B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009181619A (ja) * | 2008-01-30 | 2009-08-13 | Seiko Instruments Inc | 半導体記憶装置 |
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| Publication number | Publication date |
|---|---|
| JPH04195899A (ja) | 1992-07-15 |
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |