JP4779473B2 - マルチチップモジュール - Google Patents
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Description
そして、マルチチップモジュールは、一般に多機能となるので信号端子数も多くなる傾向にあるため、配置可能な端子数の制限が問題になり易く、複数のチップ間で信号を伝送する部分については極力、互いの信号端子をパッケージ内部で接続するチップ間配線を行うようにしている。
半導体チップ2Bのパッド9Bは、チップ間配線11を介して半導体チップ2Aのパッド9Aに接続されている。そのパッド9Aは、インバータゲート8Aを介して内部回路3Aの入力端子に接続されている。以上がマルチチップモジュール12を構成している。
本発明は上記事情に鑑みてなされたものであり、その目的は、パッケージ外部に配置する端子数を増加させることなく、チップ間配線が行われている信号端子の検査を行うことができるマルチチップモジュールを提供することにある。
一方、検査対象チップ23において、パッド25と電源V1、グランドとの間には、夫々PチャネルMOSFET30(P1)及び31(P2),NチャネルMOSFET32(N1)及び33(N2)が接続されている。FET30〜33は、パッド25より信号を出力する場合に使用されるものである。
上記構成において、FET30〜33のオンオフは、外部I/Fバスよりトランジスタ制御レジスタ(トランジスタ制御手段)42に対して書き込みを行うことでも制御可能となっている。また、入力ゲート34の入力端子には、しきい値テスト回路43の出力端子が接続されている。
即ち、D/A変換回路44は、D/A設定レジスタ45にセットされたデータをデコード回路46がデコードして抵抗回路47に出力すると、そのデコードデータに応じて抵抗回路47内部の抵抗素子が接続されて、デジタルデータがアナログ電圧信号に変換される。そして、そのアナログ電圧信号は、アンプ48により所定の増幅率で増幅されると、パッド25に出力される。
また、加算器50がD/A設定レジスタ45にデータをセットするタイミングは、演算器(制御回路,トリガクロック出力回路)52によって制御される。演算器52には、クロック信号CKと、シーケンスクロック設定レジスタ(制御回路)53に設定されたデータ値とが与えられている。シーケンスクロック設定レジスタ53には、データバス49を介してデータが直接書込み(及び読出し)可能となっている。
また、演算器52は、Dタイプのフリップフロップ54のQ出力端子がロウレベルの場合にトリガクロック信号TCKの出力がイネーブルとなり、Q出力端子がハイレベルになると、トリガクロック信号TCKの出力がディスエーブルとなるように構成されている。フリップフロップ54のD入力端子は電源V1にプルアップされており、クロック入力端子(ネガティブエッジトリガ)は、入力ゲート34の出力端子に接続されている。
先ず、半導体チップ22側について、トランジスタ制御レジスタ29に書き込みを行い、FET27及び28を何れもオフにセットする(ステップS1)。尚、ステップS1の処理を上述のように検査対象チップ23側のCPUによって行うとすれば、半導体チップ22との間に制御レジスタ29を制御可能なインターフェイスが必要である。それから、検査対象チップ23についても同様に、トランジスタ制御レジスタ42に書き込みを行い、FET30〜33を何れもオフにセットする(ステップS2)。この時点で、パッド25、即ち入力ゲート34の入力端子はハイインピーダンス状態となる。
そして、入力ゲート34の出力レベルが反転すれば、それ以降、D/A設定レジスタ45のデータは更新されなくなる。従って、ステップS6における検査の開始時点から適当な時間が経過した後にD/A設定レジスタ45のデータを読み出し(ステップS7)、そのデータ値に基づいて入力ゲート34のしきい値が適正な範囲内にあるか否かを判定する(ステップS8)。
従って、その時点以降にD/A設定レジスタ45に格納されているデータを外部より読み出せば、入力ゲート34のしきい値が実際にはどれくらいの値に設定されているのかを確認することができる。そして、D/A設定レジスタ45に格納されているデータを外部から読み出すには、マルチチップモジュール21のパッケージ外部に予め配置されている外部I/Fバスや外部通信用の信号端子を利用すれば容易に可能であるから、検査専用の端子を設ける必要がなく、入力ゲート34のしきい値判定を容易に行うことができる。
FET30及び33は、必要に応じて設ければ良い。
各FETの導電型は、個別の構成に応じて適宜変更しても良い。
D/A設定レジスタ45以外のレジスタは、書き込みだけが可能となるように構成されていても良い。
異常判定カウンタ55は、必要に応じて設ければ良い。
カウントUP設定レジスタ51や、シーケンスクロック設定レジスタ53は必要に応じて設ければ良く、トリガクロック信号TCKの出力間隔やD/A設定レジスタ45のデータの増分は、ハード的に固定であっても良い。
半導体チップは、3つ以上搭載されていても良い。
Claims (5)
- パッケージの内部に複数の半導体チップを備えて構成されるマルチチップモジュールにおいて、
任意の2つの半導体チップ間で夫々の信号端子がチップ間配線により相互に接続されている構成部分について、前記信号端子が入力端子として機能するものを検査対象チップとし、
前記検査対象チップの内部に構成され、
外部よりデータの読み出しが可能なデータレジスタと、
このデータレジスタに書き込まれたデータをD/A変換して、前記入力端子に出力するD/A変換回路と、
前記入力端子の電圧レベルがしきい値を超えると、出力端子の信号レベルを反転させる入力ゲートと、
前記データレジスタに書き込むデータを所定値毎に増加させる加算器と、
前記入力ゲートの出力端子のレベルが初期状態から反転するまで、前記データレジスタに書き込むデータを増加させるように制御する制御回路とを備えたことを特徴とするマルチチップモジュール。 - 前記加算器によって増加させる所定値を書込み設定するための増分値設定レジスタを備えたことを特徴とする請求項1記載のマルチチップモジュール。
- 前記制御回路は、トリガクロックを出力するクロック出力回路を備え、前記データレジスタに書き込むデータを増加させるタイミングが、前記トリガクロックに同期するように構成され、
前記クロック出力回路は、前記トリガクロックの出力タイミングが変更可能に構成されていることを特徴とする請求項1又は2記載のマルチチップモジュール。 - 前記加算器による書込みデータの増加が所定回数行われても、前記入力ゲートの出力端子のレベルが反転しなかった場合に異常判定を行い、その判定結果が外部より参照可能に構成される判定回路を備えることを特徴とする請求項1乃至3の何れかに記載のマルチチップモジュール。
- 前記検査対象チップの入力端子に接続される信号端子を有する半導体チップ側に、前記入力端子をハイインピーダンス状態とするためのハイインピーダンス設定手段を備えたことを特徴とする請求項1乃至4の何れかに記載のマルチチップモジュール。
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