JP2003036674A5 - - Google Patents
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- 239000004065 semiconductor Substances 0.000 claims 1
Claims (1)
- 前記クロック選択回路は、
一端が１供給電圧に接続され、ゲートが前記選択信号に接続された第１ＰＭＯＳトランジスタと、
第１入力端子に前記データストローブ信号が印加され、第２入力端子に基準電圧が印加され、第３入力端子に前記第１ＰＭＯＳトランジスタの他端が接続される第１バッファと、
一端が前記第１バッファの出力端子に接続され、他端が接地に接続され、ゲートに前記選択信号が印加される第１ＮＭＯＳトランジスタと、
第１クロック信号が印加される第１入力端子と、反転されたクロック信号を受け入れる第２入力端子を備えた第２バッファと、
前記第１バッファの前記出力端子に接続された入力端子を備えたインバータと、
前記選択信号と前記第２バッファの出力信号とを入力として論理演算をする第１ロジック回路と、
前記第１ロジック回路の出力信号と前記インバータの出力信号とを入力として論理演算をする第２ロジック回路とを含むことを特徴とする請求項１に記載の半導体メモリ装置の入力回路。
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