JP3875147B2 - 複合半導体装置の接続試験方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、単一のパッケージ内に複数の半導体装置（半導体チップ）をアッセンブリするようにした複合半導体装置において、各チップのパッドと、パッケージ外へ延びる対応する外部端子との接続試験の方法に関し、特に電源、ＧＮＤ、アドレス入力、データ入出力などの共通端子の接続試験の方法に関する。
【０００２】
【従来の技術】
マルチメディア時代を迎えて、携帯機器のデジタル化・高性能化・高機能化が急速に進展するとともに、機器システムは大規模になる反面、小型・軽量化への動きが激化している。これに対して、ＬＳＩのプロセス微細化による高集積化だけでは限界があり、スタックドパッケージや、マルチチップモジュール（マルチチップ実装）といった高密度実装技術が導入されるようになってきている。前記スタックドパッケージやマルチチップモジュールは、上記のように、単一のパッケージ内に複数の半導体装置（半導体チップ）をアッセンブリすることで、複合機能の半導体デバイスを構成し、付加価値を創造するようにした複合半導体装置である。
【０００３】
図１は、上述のような複合半導体装置のパッケージ構造の一つである前記スタックドパッケージの概念図である。このスタックドパッケージでは、上部ＬＳＩチップ１と下部ＬＳＩチップ２とを上下に配置している。具体的には、図示しないリードフレームのダイパッド部の上面および下面に、前記ＬＳＩチップ１，２をそれぞれダイボンディングする構造、あるいはダイパッド部にダイボンディングされたＬＳＩチップ２の上部に、さらにＬＳＩチップ１を積層載置する構造等がある。
【０００４】
前記上部ＬＳＩチップ１および下部ＬＳＩチップ２は、それぞれのパッドＰ１；Ｐ２（後述のパッドＰ１１〜Ｐ１４；Ｐ２１〜Ｐ２４を総称する）からワイヤーボンディングによって、スタックドパッケージの外部端子（デバイスピン）Ｐ３（後述の外部端子Ｐ３１〜Ｐ３４を総称する）に接続されている。そして、この構造の全体は、エポキシ樹脂等のモールディングコンパウンドで気密に封止されている。この図１の例では、外部端子Ｐ３２，Ｐ３３がＬＳＩチップ１，２で共用であり、上部ＬＳＩチップ１のパッドＰ１２，Ｐ１４および下部ＬＳＩチップ２のパッドＰ２２，Ｐ２３がそれぞれ接続されている。これに対して、外部端子Ｐ３１は上部ＬＳＩチップ１の専用であり、該上部ＬＳＩチップ１のパッドＰ１１が接続されている。同様に、外部端子Ｐ３４は下部ＬＳＩチップ２の専用であり、該下部ＬＳＩチップ２のパッドＰ２４が接続されている。上部ＬＳＩチップ１のパッドＰ１３および下部ＬＳＩチップ２のパッドＰ２１は、何れの外部端子にも接続されていない。
【０００５】
このような構造のスタックドパッケージの場合、上述のように外部端子Ｐ３２，Ｐ３３が共通化されているために、一般に、個々のＬＳＩチップ１，２について個別に試験を行うことは非常に困難である。このため、従来技術としては、個々のＬＳＩチップの内部に、個別の試験用に複雑な分離回路を設ける方法や、個々のＬＳＩチップの端子を、総て一対一対応の外部端子に接続する方法等が提案されている。しかしながら、試験用に前記分離回路などの特別の付加回路を設ける必要があったり、外部端子数が著しく増大してしまうので、好ましくない。
【０００６】
そこで、他の従来技術として、各ＬＳＩチップの端子と外部端子との間のオープン／ショートの試験を、ＬＳＩチップの内部に形成される保護ダイオードを利用して行う手法も考案されている。この手法で利用する保護ダイオードは、入力端子または入出力端子のパッドと、入力バッファまたは入出力バッファとの間に設けられ、過電圧に対して、バッファを含む内部回路を保護するものであり、前記入力端子または入出力端子と、電源および接地ラインとの間に、それぞれ挿入されている。
【０００７】
電源側の保護ダイオードは、ソース−ゲート間がダイオード接続されたＰチャンネルＭＯＳトランジスタであり、前記入力端子または入出力端子の電圧が、（ＶＤＤ＋｜Ｖｔｈｐ｜）より大きくなったときに該保護ダイオードがオンとなって、前記入力端子または入出力端子の電圧が高電圧になるのを防止する。これに対して、接地（ＧＮＤ）側の保護ダイオードは、ソース−ゲート間がダイオード接続されたＮチャンネルＭＯＳトランジスタであり、前記入力端子または入出力端子の電圧が、（−Ｖｔｈｎ）より低くなったときに該保護ダイオードがオンとなって、前記入力端子または入出力端子が低電圧になるのを防止する。なお、前記式において、ＶＤＤは電源電圧であり、ＶｔｈｐはＰチャンネルＭＯＳトランジスタの閾値電圧であり、ＶｔｈｎはＮチャンネルＭＯＮトランジスタの閾値電圧である。また、出力端子と、ＣＭＯＳ構造の出力バッファとの間にも、同様の保護ダイオードが等価的に存在することは、よく知られていることである。
【０００８】
このような保護ダイオードの特性を測定することで、従来のスタックドパッケージにおいても、接続試験を行うことができる。以下に、この保護ダイオードの特性を測定することで行うオープン／ショート試験の手法について、図２を参照して説明する。ここで、オープン試験とは、各ＬＳＩチップのパッドと、対応する外部端子との間が非接触（オープン）となっていないかどうかを調べる試験のことであり、またショート試験とは、各外部端子間で短絡が生じてないかどうかを調べる試験のことである。
【０００９】
たとえば、ＬＳＩチップ１に専用の外部入出力端子Ｐ３１４のオープン／ショート試験を行う場合は、図示しない試験装置によって、該端子Ｐ３１４に−１００μＡ程度の定電流（クランプ電位：−３Ｖ）を流して、該端子Ｐ３１４以外の外部入出力端子Ｐ３２，Ｐ３３，Ｐ３２４，Ｐ３６には０Ｖを与える。なお、ＬＳＩチップ１に専用の外部電源端子Ｐ３１１には所定の電源電圧ＶＤＤを、またＬＳＩチップ２に専用の外部電源端子Ｐ３２１には接地電位ＧＮＤを与える。このとき、オープン／ショートの異常が無ければ、保護ダイオードとしてＮチャンネルＭＯＳトランジスタＱＮがオンとなり、この結果、外部入力端子Ｐ３１４の電位は、該ＮチャンネルＭＯＳトランジスタＱＮの閾値電圧を前記Ｖｔｈｎとすると、−Ｖｔｈｎ、たとえば−０．６Ｖにクランプされる。
【００１０】
これに対して、前記外部入出力端子Ｐ３１４が他の外部入出力端子、たとえばＰ２２等とショートしていれば、該端子Ｐ３１４の電位は０Ｖとなる。また、該外部入出力端子Ｐ３１４に、対応するパッドＰ１４との間が非接触となるオープン異常が生じていれば、該端子Ｐ３１４の電位は、クランプ電位、すなわち−３Ｖとなる。
【００１１】
したがって、被テスト入力端子または入出力端子に、試験装置から−１００μＡ程度の定電流（クランプ電位：−３Ｖ）を流し、他の端子を０Ｖとして、被テスト端子の電位を測定することによって接続試験を行うことができる。そして、そのときの測定電位が、−０．６Ｖであれば正常、０Ｖであればショート、−３Ｖであればオープンであると判定することができる。このようにして、各外部端子毎に、オープン／ショートの試験を行うことができる。
【００１２】
一方、スタックドパッケージ等の複合半導体装置の場合、複数のＬＳＩチップを単一のパッケージに実装するので、図１および図２の外部端子Ｐ３２，Ｐ３３や図２の外部端子Ｐ３５で示すように、１つの外部端子に複数のＬＳＩチップのパッドが接続されている箇所が存在する。このとき、図２における外部端子Ｐ３６のように、どちらのＬＳＩチップ１，２にも接続されてない端子の場合、および外部端子Ｐ３１１，Ｐ３１４；Ｐ３２１，Ｐ３２４のように、どちらかの一方のＬＳＩチップのみに接続されている端子の場合は、上述のような保護ダイオード特性を利用した接続試験が可能で、それぞれの端子のオープン／ショート状態の検出は可能である。
【００１３】
しかしながら、前記外部端子Ｐ３２，Ｐ３３，Ｐ３５のように、両方のＬＳＩチップ１，２に接続されている端子の場合は、ショート状態の検出は可能であるが、どちらか一方のみしか接続されていない場合は、接続されている側のＬＳＩの保護ダイオードの特性のみが測定可能であり、接続されていない側がオープンとなっている状態の検出が不可能である。これを詳しく説明すると、たとえば外部端子Ｐ３２の場合、ＬＳＩチップ１側が接続されてない場合、該端子Ｐ３２に電流印加（−１００μＡ）しても、ＬＳＩチップ２側が接続されているので、該ＬＳＩチップ２側のＧＮＤからダイオードを経由して該端子Ｐ３２に約−０．６Ｖが出力されるので、結果的に良品と判断してしまうことになる。
【００１４】
そこで、特開平６−３３１７０５号公報に示される先行技術では、この問題点を解決するために、各ＬＳＩチップの内部にスイッチングトランジスタを設けて、個々のＬＳＩを分離することで、オープン／ショート試験を可能としている。
【００１５】
【発明が解決しようとする課題】
上述のような従来技術では、依然として、ＬＳＩ内部に何らかの試験用回路の追加が必要であり、チップサイズが大きくなってしまうという問題がある。また、既存のＬＳＩチップを組合わせてマルチチップアッセンブリすることで新しい機能のデバイスを創出できるという複合半導体装置において、テスト機能を飛躍的に改善した新規機能デバイスの創出は困難であった。
【００１６】
本発明の目的は、試験のために特別の付加回路を設けることなく、また外部端子数の増加を招くことのない複合半導体装置の接続試験方法を提供することである。
【００１７】
【課題を解決するための手段】
本発明の複合半導体装置の接続試験方法は、チップ選択信号によって個別に動作可能になり、かつ動作可能状態で、予め定める一定時間に亘って入力が無い場合に待機状態に切換わり、前記入力があった場合に動作状態に切換わる半導体装置を単一のパッケージ内に複数設けて成る複合半導体装置の接続試験方法において、何れかの半導体装置を前記チップ選択信号によって動作可能に選択し、選択した半導体装置を前記予め定める一定時間に亘って無入力として前記待機状態とし、前記入力を与えて前記動作状態に切換え、前記待機状態から動作状態に切換わることによる消費電流の変化から、前記複数の半導体装置の共通端子の接続試験を行うことを特徴とする。
【００１８】
上記の構成によれば、いわゆるスタックドパッケージやマルチチップモジュール等のように単一のパッケージ内に複数の半導体装置が設けられて構成される複合半導体装置において、各複合半導体装置の入出力端子のパッドと、パッケージ外へ延びる対応する外部端子との接続試験を行うにあたって、複数の半導体装置で共用されている共通端子に対しては、ＡＰＤ（Auto Power Down ）回路で実現される電源遮断回路およびＡＴＤ（Address Transition Detector ）回路やＤＴＤ（Data Transition Detector）回路で実現される起動回路を用いて行う。前記電源遮断回路は、予め定める一定時間に亘って入力が無い場合に、内部回路を待機状態に切換える。また、前記ＡＴＤ回路およびＤＴＤ回路は、それぞれアドレス入力およびデータ入力を検知して、内部回路を動作状態に切換える。
【００１９】
したがって、試験しようとする半導体装置以外の残余の半導体装置のチップ選択信号をディスエーブルにし、前記試験しようとする半導体装置の電源遮断回路が動作し、低消費電力となっている状態から、前記起動回路が動作し、消費電力が増加するか否かから、前記共通端子に前記試験しようとする半導体装置の対応するパッドが接続されているか否かの試験を行うことができる。これによって、試験のために特別の付加回路を設けることなく、また外部端子数の増加を招くことなく、前記チップ選択信号以外の、電源、ＧＮＤ、アドレス入力、データ入出力などの共通端子の接続試験を実現することができる。一方、前記チップ選択信号のための入力端子などの各半導体装置に個別の外部端子と対応するパッドとの間は、たとえば従来からの保護ダイオードを利用したオープン／ショート試験で接続試験を実現することができる。
【００２０】
また、本発明の複合半導体装置の接続試験方法は、単一のパッケージ内に複数の半導体装置が設けられて成り、前記半導体装置は、チップ選択信号によって個別に動作可能になり、かつ動作可能状態で、予め定める一定時間に亘って入力が無い場合に内部回路を待機状態に切換える電源遮断回路および前記入力があった場合に前記内部回路を動作状態に切換える起動回路を備えて構成される複合半導体装置の接続試験方法において、前記内部回路が、前記電源遮断回路によって待機状態に維持されている状態から、前記起動回路によって動作状態に切換えられることによる消費電流の変化から、前記複数の半導体装置の共通端子の接続試験を行うことを特徴とする。
【００２１】
上記の構成によれば、複合半導体装置の入出力端子のパッドと、パッケージ外へ延びる対応する外部端子との接続試験を行うにあたって、複数の半導体装置で共用されている共通端子に対しては、ＡＰＤ回路で実現される電源遮断回路およびＡＴＤ回路やＤＴＤ回路で実現される起動回路を用いて行う。
【００２２】
したがって、試験しようとする半導体装置以外の残余の半導体装置のチップ選択信号をディスエーブルにし、前記試験しようとする半導体装置の電源遮断回路が動作し、低消費電力となっている状態から、前記起動回路が動作し、消費電力が増加するか否かから、前記共通端子に前記試験しようとする半導体装置の対応するパッドが接続されているか否かの試験を行うことができる。これによって、試験のために特別の付加回路を設けることなく、また外部端子数の増加を招くことなく、前記チップ選択信号以外の、電源、ＧＮＤ、アドレス入力、データ入出力などの共通端子の接続試験を実現することができる。一方、前記チップ選択信号のための入力端子などの各半導体装置に個別の外部端子と対応するパッドとの間は、たとえば従来からの保護ダイオードを利用したオープン／ショート試験で接続試験を実現することができる。
【００２３】
【発明の実施の形態】
本発明の実施の一形態について、図３に基づいて説明すれば、以下のとおりである。
【００２４】
図３は、本発明の実施の一形態の接続試験方法が適用される複合半導体記憶装置の概略図である。この複合半導体記憶装置は、２つのＬＳＩチップ１１，１２を備えて構成されている。ＬＳＩチップ１１，１２は、共にメモリチップであり、このためアドレスＡ１１，Ａ１２を入力するアドレス入力端子Ｔ３２，Ｔ３３およびデータＤ１１，Ｄ１２を入出力するデータ入出力端子Ｔ３４，Ｔ３５ならびにＧＮＤに接続される電源入力端子Ｔ３６が、これらの２つのＬＳＩチップ１１，１２で共用されている。前記各端子Ｔ３２〜Ｔ３６は、ＬＳＩチップ１１の対応するパッドＴ１２〜Ｔ１６およびＬＳＩチップ１２の対応するパッドＴ２２〜Ｔ２６にそれぞれ共通に接続されている。
【００２５】
一方、ＬＳＩチップ１１には、電源電圧ＶＤＤが入力されるパッドＴ１１およびチップ選択信号が入力されるパッドＴ１７，Ｔ１８，Ｔ１９が設けられており、これらのパッドＴ１１，Ｔ１７，Ｔ１８，Ｔ１９は、専用の外部入力端子Ｔ３１１，Ｔ３１７，Ｔ３１８，Ｔ３１９とそれぞれ接続される。同様に、ＬＳＩチップ１２には、電源電圧ＶＤＤが入力されるパッドＴ２１およびチップ選択信号が入力されるパッドＴ２７，Ｔ２８，Ｔ２９が設けられており、これらのパッドＴ２１，Ｔ２７，Ｔ２８，Ｔ２９は、専用の外部入力端子Ｔ３２１，Ｔ３２７，Ｔ３２８，Ｔ３２９とそれぞれ接続される。
【００２６】
そして、前記ＬＳＩチップ１１，１２は、共に、図示しないコントロール回路によって、前記パッドＴ１７〜Ｔ１９；Ｔ２７〜Ｔ２９から入力されるチップ選択信号によって個別に動作可能になり、かつ電源遮断回路であるＡＰＤ回路によって、動作可能状態で、予め定める一定時間に亘って入力が無い場合に内部回路を待機状態にして省電力化を図り、その待機状態で、起動回路であるＡＴＤ回路およびＤＴＤ回路によって、それぞれアドレス信号およびデータ信号の入力が検出されると、前記内部回路を動作状態に切換えるようになっている。
【００２７】
前記ＡＰＤ回路は、印加される信号が一定の期間変化しない場合、内部回路を待機状態にして電源電流を抑える機能を持った回路である。通常、ＳＲＡＭ等は電源が投入されている時はチップ選択信号（／ＣＥ）をディスエーブルにしない限り読出し可能状態（アクティブ状態）、すなわち動作状態であり、電力消費を生じる。特に、電池等を使用して駆動している場合、電池の寿命に影響を与えることから、前記ＡＰＤ回路は、或る一定期間入力がない場合は、前述のように内部回路を待機状態とし、電力消費を低減する。
【００２８】
また、前記ＡＴＤ回路は、外部入力端子Ｔ３２，Ｔ３３に付加されている回路で、アドレスＡ１１，Ａ１２の入力を感知して前記内部回路を動作状態とする回路である。同様に、前記ＤＴＤ回路は、外部入力端子Ｔ３４，Ｔ３５に付加されている回路で、データＤ１１，Ｄ１２の入力を感知して前記内部回路を動作状態とする回路である。これらのＡＰＤ回路、ＡＴＤ回路、ＤＴＤ回路は、半導体記憶装置の電源電流を抑えるための回路であり、一般的に使用されている。
【００２９】
注目すべきは、本発明の接続試験方法では、前記共通の端子Ｔ３２〜Ｔ３６のオープン／ショート試験が、前述の保護ダイオードを利用したオープン／ショート試験とともに、以下の試験も合わせて行われることである。なお、個別の外部端子Ｔ３１１，Ｔ３１７，Ｔ３１８，Ｔ３１９およびＴ３２１，Ｔ３２７，Ｔ３２８，Ｔ３２９は、前述の保護ダイオードを利用したオープン／ショート試験で接続試験が行われる。
【００３０】
具体的には、たとえばＬＳＩチップ１１を試験する場合、先ずＬＳＩチップ１２の外部入力端子Ｔ３２７〜Ｔ３２９に入力されるチップ選択信号をディスエーブルにして該ＬＳＩチップ１２を動作停止状態にし、前記外部入力端子Ｔ３１７〜Ｔ３１９に入力されるチップ選択信号をイネーブルにしてＬＳＩチップ１１を動作可能状態にする。前記チップ選択信号をディスエーブルにすると、前記ＡＰＤ、ＡＴＤ、ＤＴＤの各回路は動作しない。次に、端子Ｔ３２〜Ｔ３６の状態遷移を予め定める時間に亘って休止し、前記ＡＰＤ回路を動作させ、内部回路を待機状態とする。続いて、接続試験を行うべき端子、たとえばアドレス入力端子Ｔ３２の状態が、ローレベルであればハイレベルへ、ハイレベルであればローレベルへと遷移させる。最後に、この状態遷移によって、ＡＴＤ回路が前記内部回路を起動し、ＬＳＩチップ１１の消費電力が増加すると前記アドレス入力端子Ｔ３２と対応するパッドＴ１２とは良好に接続されていると判定し、前記消費電力に変化がなければ、アドレス入力端子Ｔ３２にパッドＴ１２が接続されていないオープン故障であると判定する。
【００３１】
同様に、たとえばＬＳＩチップ１１のデータ入出力端子Ｔ１４を試験する場合、先ずＬＳＩチップ１２の外部入力端子Ｔ３２７〜Ｔ３２９に入力されるチップ選択信号をディスエーブルにして該ＬＳＩチップ１２を動作停止状態にし、前記外部入力端子Ｔ３１７〜Ｔ３１９に入力されるチップ選択信号をイネーブルにしてＬＳＩチップ１１を動作可能状態にする。次に、端子Ｔ３２〜Ｔ３６の状態遷移を予め定める時間に亘って休止し、前記ＡＰＤ回路を動作させ、内部回路を待機状態とする。続いて、接続試験を行うべき前記データ入出力端子Ｔ１４の状態が、ローレベルであればハイレベルへ、ハイレベルであればローレベルへと遷移させる。最後に、この状態遷移によって、ＤＴＤ回路が前記内部回路を起動し、ＬＳＩチップ１１の消費電力が増加すると前記パッドＴ１４とデータ入出力端子Ｔ３４とは良好に接続されていると判定し、前記消費電力に変化がなければ、パッドＴ１４がデータ入出力端子Ｔ３４に接続されていないオープン故障であると判定する。このような試験が、共通の端子Ｔ３２〜Ｔ３６を使用するパッドＴ１２〜Ｔ１６，Ｔ２２〜Ｔ２６について順次行われる。
【００３２】
これによって、前記保護ダイオードを利用した従来のオープン／ショート試験では不良と判定できなかったオープン故障を判定できるようになり、該保護ダイオードを利用した従来のオープン／ショート試験によるショート検出と合わせて、前記共通の端子Ｔ３２〜Ｔ３６に対するオープン故障およびショート故障の両方を検出可能とすることができる。
【００３３】
また、本発明の接続試験方法では、試験のために特別の付加回路を設けることなく、また外部端子数の増加を招くことなく、試験を行うことができる。
【００３４】
【発明の効果】
本発明の複合半導体装置の接続試験方法は、以上のように、いわゆるスタックドパッケージやマルチチップモジュール等のように単一のパッケージ内に複数の半導体装置が設けられて構成される複合半導体装置において、各複合半導体装置の入出力端子のパッドと、パッケージ外へ延びる対応する外部端子との接続試験を行うにあたって、複数の半導体装置で共用されている共通端子に対しては、試験しようとする半導体装置以外の残余の半導体装置のチップ選択信号をディスエーブルにし、ＡＰＤ回路で実現される電源遮断回路が動作し、低消費電力となっている状態から、ＡＴＤ回路やＤＴＤ回路で実現される起動回路が動作し、消費電力が増加するか否かから、前記共通端子に前記試験しようとする半導体装置の対応するパッドが接続されているか否かの試験を行う。
【００３５】
それゆえ、試験のために特別の付加回路を設けることなく、また外部端子数の増加を招くことなく、前記チップ選択信号以外の、電源、ＧＮＤ、アドレス入力、データ入出力などの共通端子の接続試験を実現することができる。
【図面の簡単な説明】
【図１】複合半導体装置のパッケージ構造の一つであるスタックドパッケージの概念図である。
【図２】保護ダイオードを利用した従来のオープン／ショート試験の手法を説明するための図である。
【図３】本発明の実施の一形態の接続試験方法が適用される複合半導体記憶装置の概略図である。
【符号の説明】
１，２；１１，１２ ＬＳＩチップ
Ｐ１１〜Ｐ１５；Ｐ２１〜Ｐ２５ パッド
Ｐ３１〜Ｐ３５ 外部端子
Ｐ３１１，Ｐ３２１ 外部電源端子
Ｐ３１４，Ｐ３２４ 外部入出力端子
Ｔ１１〜Ｔ１９；Ｔ２１〜Ｔ２９ パッド
Ｔ３２，Ｔ３３ アドレス入力端子
Ｔ３４，Ｔ３５ データ入出力端子
Ｔ３１１，Ｔ３２１，Ｔ３６ 電源入力端子
Ｔ３１７〜Ｔ３１９，Ｔ３２７〜Ｔ３２９ 外部入力端子
【発明の属する技術分野】
本発明は、単一のパッケージ内に複数の半導体装置（半導体チップ）をアッセンブリするようにした複合半導体装置において、各チップのパッドと、パッケージ外へ延びる対応する外部端子との接続試験の方法に関し、特に電源、ＧＮＤ、アドレス入力、データ入出力などの共通端子の接続試験の方法に関する。
【０００２】
【従来の技術】
マルチメディア時代を迎えて、携帯機器のデジタル化・高性能化・高機能化が急速に進展するとともに、機器システムは大規模になる反面、小型・軽量化への動きが激化している。これに対して、ＬＳＩのプロセス微細化による高集積化だけでは限界があり、スタックドパッケージや、マルチチップモジュール（マルチチップ実装）といった高密度実装技術が導入されるようになってきている。前記スタックドパッケージやマルチチップモジュールは、上記のように、単一のパッケージ内に複数の半導体装置（半導体チップ）をアッセンブリすることで、複合機能の半導体デバイスを構成し、付加価値を創造するようにした複合半導体装置である。
【０００３】
図１は、上述のような複合半導体装置のパッケージ構造の一つである前記スタックドパッケージの概念図である。このスタックドパッケージでは、上部ＬＳＩチップ１と下部ＬＳＩチップ２とを上下に配置している。具体的には、図示しないリードフレームのダイパッド部の上面および下面に、前記ＬＳＩチップ１，２をそれぞれダイボンディングする構造、あるいはダイパッド部にダイボンディングされたＬＳＩチップ２の上部に、さらにＬＳＩチップ１を積層載置する構造等がある。
【０００４】
前記上部ＬＳＩチップ１および下部ＬＳＩチップ２は、それぞれのパッドＰ１；Ｐ２（後述のパッドＰ１１〜Ｐ１４；Ｐ２１〜Ｐ２４を総称する）からワイヤーボンディングによって、スタックドパッケージの外部端子（デバイスピン）Ｐ３（後述の外部端子Ｐ３１〜Ｐ３４を総称する）に接続されている。そして、この構造の全体は、エポキシ樹脂等のモールディングコンパウンドで気密に封止されている。この図１の例では、外部端子Ｐ３２，Ｐ３３がＬＳＩチップ１，２で共用であり、上部ＬＳＩチップ１のパッドＰ１２，Ｐ１４および下部ＬＳＩチップ２のパッドＰ２２，Ｐ２３がそれぞれ接続されている。これに対して、外部端子Ｐ３１は上部ＬＳＩチップ１の専用であり、該上部ＬＳＩチップ１のパッドＰ１１が接続されている。同様に、外部端子Ｐ３４は下部ＬＳＩチップ２の専用であり、該下部ＬＳＩチップ２のパッドＰ２４が接続されている。上部ＬＳＩチップ１のパッドＰ１３および下部ＬＳＩチップ２のパッドＰ２１は、何れの外部端子にも接続されていない。
【０００５】
このような構造のスタックドパッケージの場合、上述のように外部端子Ｐ３２，Ｐ３３が共通化されているために、一般に、個々のＬＳＩチップ１，２について個別に試験を行うことは非常に困難である。このため、従来技術としては、個々のＬＳＩチップの内部に、個別の試験用に複雑な分離回路を設ける方法や、個々のＬＳＩチップの端子を、総て一対一対応の外部端子に接続する方法等が提案されている。しかしながら、試験用に前記分離回路などの特別の付加回路を設ける必要があったり、外部端子数が著しく増大してしまうので、好ましくない。
【０００６】
そこで、他の従来技術として、各ＬＳＩチップの端子と外部端子との間のオープン／ショートの試験を、ＬＳＩチップの内部に形成される保護ダイオードを利用して行う手法も考案されている。この手法で利用する保護ダイオードは、入力端子または入出力端子のパッドと、入力バッファまたは入出力バッファとの間に設けられ、過電圧に対して、バッファを含む内部回路を保護するものであり、前記入力端子または入出力端子と、電源および接地ラインとの間に、それぞれ挿入されている。
【０００７】
電源側の保護ダイオードは、ソース−ゲート間がダイオード接続されたＰチャンネルＭＯＳトランジスタであり、前記入力端子または入出力端子の電圧が、（ＶＤＤ＋｜Ｖｔｈｐ｜）より大きくなったときに該保護ダイオードがオンとなって、前記入力端子または入出力端子の電圧が高電圧になるのを防止する。これに対して、接地（ＧＮＤ）側の保護ダイオードは、ソース−ゲート間がダイオード接続されたＮチャンネルＭＯＳトランジスタであり、前記入力端子または入出力端子の電圧が、（−Ｖｔｈｎ）より低くなったときに該保護ダイオードがオンとなって、前記入力端子または入出力端子が低電圧になるのを防止する。なお、前記式において、ＶＤＤは電源電圧であり、ＶｔｈｐはＰチャンネルＭＯＳトランジスタの閾値電圧であり、ＶｔｈｎはＮチャンネルＭＯＮトランジスタの閾値電圧である。また、出力端子と、ＣＭＯＳ構造の出力バッファとの間にも、同様の保護ダイオードが等価的に存在することは、よく知られていることである。
【０００８】
このような保護ダイオードの特性を測定することで、従来のスタックドパッケージにおいても、接続試験を行うことができる。以下に、この保護ダイオードの特性を測定することで行うオープン／ショート試験の手法について、図２を参照して説明する。ここで、オープン試験とは、各ＬＳＩチップのパッドと、対応する外部端子との間が非接触（オープン）となっていないかどうかを調べる試験のことであり、またショート試験とは、各外部端子間で短絡が生じてないかどうかを調べる試験のことである。
【０００９】
たとえば、ＬＳＩチップ１に専用の外部入出力端子Ｐ３１４のオープン／ショート試験を行う場合は、図示しない試験装置によって、該端子Ｐ３１４に−１００μＡ程度の定電流（クランプ電位：−３Ｖ）を流して、該端子Ｐ３１４以外の外部入出力端子Ｐ３２，Ｐ３３，Ｐ３２４，Ｐ３６には０Ｖを与える。なお、ＬＳＩチップ１に専用の外部電源端子Ｐ３１１には所定の電源電圧ＶＤＤを、またＬＳＩチップ２に専用の外部電源端子Ｐ３２１には接地電位ＧＮＤを与える。このとき、オープン／ショートの異常が無ければ、保護ダイオードとしてＮチャンネルＭＯＳトランジスタＱＮがオンとなり、この結果、外部入力端子Ｐ３１４の電位は、該ＮチャンネルＭＯＳトランジスタＱＮの閾値電圧を前記Ｖｔｈｎとすると、−Ｖｔｈｎ、たとえば−０．６Ｖにクランプされる。
【００１０】
これに対して、前記外部入出力端子Ｐ３１４が他の外部入出力端子、たとえばＰ２２等とショートしていれば、該端子Ｐ３１４の電位は０Ｖとなる。また、該外部入出力端子Ｐ３１４に、対応するパッドＰ１４との間が非接触となるオープン異常が生じていれば、該端子Ｐ３１４の電位は、クランプ電位、すなわち−３Ｖとなる。
【００１１】
したがって、被テスト入力端子または入出力端子に、試験装置から−１００μＡ程度の定電流（クランプ電位：−３Ｖ）を流し、他の端子を０Ｖとして、被テスト端子の電位を測定することによって接続試験を行うことができる。そして、そのときの測定電位が、−０．６Ｖであれば正常、０Ｖであればショート、−３Ｖであればオープンであると判定することができる。このようにして、各外部端子毎に、オープン／ショートの試験を行うことができる。
【００１２】
一方、スタックドパッケージ等の複合半導体装置の場合、複数のＬＳＩチップを単一のパッケージに実装するので、図１および図２の外部端子Ｐ３２，Ｐ３３や図２の外部端子Ｐ３５で示すように、１つの外部端子に複数のＬＳＩチップのパッドが接続されている箇所が存在する。このとき、図２における外部端子Ｐ３６のように、どちらのＬＳＩチップ１，２にも接続されてない端子の場合、および外部端子Ｐ３１１，Ｐ３１４；Ｐ３２１，Ｐ３２４のように、どちらかの一方のＬＳＩチップのみに接続されている端子の場合は、上述のような保護ダイオード特性を利用した接続試験が可能で、それぞれの端子のオープン／ショート状態の検出は可能である。
【００１３】
しかしながら、前記外部端子Ｐ３２，Ｐ３３，Ｐ３５のように、両方のＬＳＩチップ１，２に接続されている端子の場合は、ショート状態の検出は可能であるが、どちらか一方のみしか接続されていない場合は、接続されている側のＬＳＩの保護ダイオードの特性のみが測定可能であり、接続されていない側がオープンとなっている状態の検出が不可能である。これを詳しく説明すると、たとえば外部端子Ｐ３２の場合、ＬＳＩチップ１側が接続されてない場合、該端子Ｐ３２に電流印加（−１００μＡ）しても、ＬＳＩチップ２側が接続されているので、該ＬＳＩチップ２側のＧＮＤからダイオードを経由して該端子Ｐ３２に約−０．６Ｖが出力されるので、結果的に良品と判断してしまうことになる。
【００１４】
そこで、特開平６−３３１７０５号公報に示される先行技術では、この問題点を解決するために、各ＬＳＩチップの内部にスイッチングトランジスタを設けて、個々のＬＳＩを分離することで、オープン／ショート試験を可能としている。
【００１５】
【発明が解決しようとする課題】
上述のような従来技術では、依然として、ＬＳＩ内部に何らかの試験用回路の追加が必要であり、チップサイズが大きくなってしまうという問題がある。また、既存のＬＳＩチップを組合わせてマルチチップアッセンブリすることで新しい機能のデバイスを創出できるという複合半導体装置において、テスト機能を飛躍的に改善した新規機能デバイスの創出は困難であった。
【００１６】
本発明の目的は、試験のために特別の付加回路を設けることなく、また外部端子数の増加を招くことのない複合半導体装置の接続試験方法を提供することである。
【００１７】
【課題を解決するための手段】
本発明の複合半導体装置の接続試験方法は、チップ選択信号によって個別に動作可能になり、かつ動作可能状態で、予め定める一定時間に亘って入力が無い場合に待機状態に切換わり、前記入力があった場合に動作状態に切換わる半導体装置を単一のパッケージ内に複数設けて成る複合半導体装置の接続試験方法において、何れかの半導体装置を前記チップ選択信号によって動作可能に選択し、選択した半導体装置を前記予め定める一定時間に亘って無入力として前記待機状態とし、前記入力を与えて前記動作状態に切換え、前記待機状態から動作状態に切換わることによる消費電流の変化から、前記複数の半導体装置の共通端子の接続試験を行うことを特徴とする。
【００１８】
上記の構成によれば、いわゆるスタックドパッケージやマルチチップモジュール等のように単一のパッケージ内に複数の半導体装置が設けられて構成される複合半導体装置において、各複合半導体装置の入出力端子のパッドと、パッケージ外へ延びる対応する外部端子との接続試験を行うにあたって、複数の半導体装置で共用されている共通端子に対しては、ＡＰＤ（Auto Power Down ）回路で実現される電源遮断回路およびＡＴＤ（Address Transition Detector ）回路やＤＴＤ（Data Transition Detector）回路で実現される起動回路を用いて行う。前記電源遮断回路は、予め定める一定時間に亘って入力が無い場合に、内部回路を待機状態に切換える。また、前記ＡＴＤ回路およびＤＴＤ回路は、それぞれアドレス入力およびデータ入力を検知して、内部回路を動作状態に切換える。
【００１９】
したがって、試験しようとする半導体装置以外の残余の半導体装置のチップ選択信号をディスエーブルにし、前記試験しようとする半導体装置の電源遮断回路が動作し、低消費電力となっている状態から、前記起動回路が動作し、消費電力が増加するか否かから、前記共通端子に前記試験しようとする半導体装置の対応するパッドが接続されているか否かの試験を行うことができる。これによって、試験のために特別の付加回路を設けることなく、また外部端子数の増加を招くことなく、前記チップ選択信号以外の、電源、ＧＮＤ、アドレス入力、データ入出力などの共通端子の接続試験を実現することができる。一方、前記チップ選択信号のための入力端子などの各半導体装置に個別の外部端子と対応するパッドとの間は、たとえば従来からの保護ダイオードを利用したオープン／ショート試験で接続試験を実現することができる。
【００２０】
また、本発明の複合半導体装置の接続試験方法は、単一のパッケージ内に複数の半導体装置が設けられて成り、前記半導体装置は、チップ選択信号によって個別に動作可能になり、かつ動作可能状態で、予め定める一定時間に亘って入力が無い場合に内部回路を待機状態に切換える電源遮断回路および前記入力があった場合に前記内部回路を動作状態に切換える起動回路を備えて構成される複合半導体装置の接続試験方法において、前記内部回路が、前記電源遮断回路によって待機状態に維持されている状態から、前記起動回路によって動作状態に切換えられることによる消費電流の変化から、前記複数の半導体装置の共通端子の接続試験を行うことを特徴とする。
【００２１】
上記の構成によれば、複合半導体装置の入出力端子のパッドと、パッケージ外へ延びる対応する外部端子との接続試験を行うにあたって、複数の半導体装置で共用されている共通端子に対しては、ＡＰＤ回路で実現される電源遮断回路およびＡＴＤ回路やＤＴＤ回路で実現される起動回路を用いて行う。
【００２２】
したがって、試験しようとする半導体装置以外の残余の半導体装置のチップ選択信号をディスエーブルにし、前記試験しようとする半導体装置の電源遮断回路が動作し、低消費電力となっている状態から、前記起動回路が動作し、消費電力が増加するか否かから、前記共通端子に前記試験しようとする半導体装置の対応するパッドが接続されているか否かの試験を行うことができる。これによって、試験のために特別の付加回路を設けることなく、また外部端子数の増加を招くことなく、前記チップ選択信号以外の、電源、ＧＮＤ、アドレス入力、データ入出力などの共通端子の接続試験を実現することができる。一方、前記チップ選択信号のための入力端子などの各半導体装置に個別の外部端子と対応するパッドとの間は、たとえば従来からの保護ダイオードを利用したオープン／ショート試験で接続試験を実現することができる。
【００２３】
【発明の実施の形態】
本発明の実施の一形態について、図３に基づいて説明すれば、以下のとおりである。
【００２４】
図３は、本発明の実施の一形態の接続試験方法が適用される複合半導体記憶装置の概略図である。この複合半導体記憶装置は、２つのＬＳＩチップ１１，１２を備えて構成されている。ＬＳＩチップ１１，１２は、共にメモリチップであり、このためアドレスＡ１１，Ａ１２を入力するアドレス入力端子Ｔ３２，Ｔ３３およびデータＤ１１，Ｄ１２を入出力するデータ入出力端子Ｔ３４，Ｔ３５ならびにＧＮＤに接続される電源入力端子Ｔ３６が、これらの２つのＬＳＩチップ１１，１２で共用されている。前記各端子Ｔ３２〜Ｔ３６は、ＬＳＩチップ１１の対応するパッドＴ１２〜Ｔ１６およびＬＳＩチップ１２の対応するパッドＴ２２〜Ｔ２６にそれぞれ共通に接続されている。
【００２５】
一方、ＬＳＩチップ１１には、電源電圧ＶＤＤが入力されるパッドＴ１１およびチップ選択信号が入力されるパッドＴ１７，Ｔ１８，Ｔ１９が設けられており、これらのパッドＴ１１，Ｔ１７，Ｔ１８，Ｔ１９は、専用の外部入力端子Ｔ３１１，Ｔ３１７，Ｔ３１８，Ｔ３１９とそれぞれ接続される。同様に、ＬＳＩチップ１２には、電源電圧ＶＤＤが入力されるパッドＴ２１およびチップ選択信号が入力されるパッドＴ２７，Ｔ２８，Ｔ２９が設けられており、これらのパッドＴ２１，Ｔ２７，Ｔ２８，Ｔ２９は、専用の外部入力端子Ｔ３２１，Ｔ３２７，Ｔ３２８，Ｔ３２９とそれぞれ接続される。
【００２６】
そして、前記ＬＳＩチップ１１，１２は、共に、図示しないコントロール回路によって、前記パッドＴ１７〜Ｔ１９；Ｔ２７〜Ｔ２９から入力されるチップ選択信号によって個別に動作可能になり、かつ電源遮断回路であるＡＰＤ回路によって、動作可能状態で、予め定める一定時間に亘って入力が無い場合に内部回路を待機状態にして省電力化を図り、その待機状態で、起動回路であるＡＴＤ回路およびＤＴＤ回路によって、それぞれアドレス信号およびデータ信号の入力が検出されると、前記内部回路を動作状態に切換えるようになっている。
【００２７】
前記ＡＰＤ回路は、印加される信号が一定の期間変化しない場合、内部回路を待機状態にして電源電流を抑える機能を持った回路である。通常、ＳＲＡＭ等は電源が投入されている時はチップ選択信号（／ＣＥ）をディスエーブルにしない限り読出し可能状態（アクティブ状態）、すなわち動作状態であり、電力消費を生じる。特に、電池等を使用して駆動している場合、電池の寿命に影響を与えることから、前記ＡＰＤ回路は、或る一定期間入力がない場合は、前述のように内部回路を待機状態とし、電力消費を低減する。
【００２８】
また、前記ＡＴＤ回路は、外部入力端子Ｔ３２，Ｔ３３に付加されている回路で、アドレスＡ１１，Ａ１２の入力を感知して前記内部回路を動作状態とする回路である。同様に、前記ＤＴＤ回路は、外部入力端子Ｔ３４，Ｔ３５に付加されている回路で、データＤ１１，Ｄ１２の入力を感知して前記内部回路を動作状態とする回路である。これらのＡＰＤ回路、ＡＴＤ回路、ＤＴＤ回路は、半導体記憶装置の電源電流を抑えるための回路であり、一般的に使用されている。
【００２９】
注目すべきは、本発明の接続試験方法では、前記共通の端子Ｔ３２〜Ｔ３６のオープン／ショート試験が、前述の保護ダイオードを利用したオープン／ショート試験とともに、以下の試験も合わせて行われることである。なお、個別の外部端子Ｔ３１１，Ｔ３１７，Ｔ３１８，Ｔ３１９およびＴ３２１，Ｔ３２７，Ｔ３２８，Ｔ３２９は、前述の保護ダイオードを利用したオープン／ショート試験で接続試験が行われる。
【００３０】
具体的には、たとえばＬＳＩチップ１１を試験する場合、先ずＬＳＩチップ１２の外部入力端子Ｔ３２７〜Ｔ３２９に入力されるチップ選択信号をディスエーブルにして該ＬＳＩチップ１２を動作停止状態にし、前記外部入力端子Ｔ３１７〜Ｔ３１９に入力されるチップ選択信号をイネーブルにしてＬＳＩチップ１１を動作可能状態にする。前記チップ選択信号をディスエーブルにすると、前記ＡＰＤ、ＡＴＤ、ＤＴＤの各回路は動作しない。次に、端子Ｔ３２〜Ｔ３６の状態遷移を予め定める時間に亘って休止し、前記ＡＰＤ回路を動作させ、内部回路を待機状態とする。続いて、接続試験を行うべき端子、たとえばアドレス入力端子Ｔ３２の状態が、ローレベルであればハイレベルへ、ハイレベルであればローレベルへと遷移させる。最後に、この状態遷移によって、ＡＴＤ回路が前記内部回路を起動し、ＬＳＩチップ１１の消費電力が増加すると前記アドレス入力端子Ｔ３２と対応するパッドＴ１２とは良好に接続されていると判定し、前記消費電力に変化がなければ、アドレス入力端子Ｔ３２にパッドＴ１２が接続されていないオープン故障であると判定する。
【００３１】
同様に、たとえばＬＳＩチップ１１のデータ入出力端子Ｔ１４を試験する場合、先ずＬＳＩチップ１２の外部入力端子Ｔ３２７〜Ｔ３２９に入力されるチップ選択信号をディスエーブルにして該ＬＳＩチップ１２を動作停止状態にし、前記外部入力端子Ｔ３１７〜Ｔ３１９に入力されるチップ選択信号をイネーブルにしてＬＳＩチップ１１を動作可能状態にする。次に、端子Ｔ３２〜Ｔ３６の状態遷移を予め定める時間に亘って休止し、前記ＡＰＤ回路を動作させ、内部回路を待機状態とする。続いて、接続試験を行うべき前記データ入出力端子Ｔ１４の状態が、ローレベルであればハイレベルへ、ハイレベルであればローレベルへと遷移させる。最後に、この状態遷移によって、ＤＴＤ回路が前記内部回路を起動し、ＬＳＩチップ１１の消費電力が増加すると前記パッドＴ１４とデータ入出力端子Ｔ３４とは良好に接続されていると判定し、前記消費電力に変化がなければ、パッドＴ１４がデータ入出力端子Ｔ３４に接続されていないオープン故障であると判定する。このような試験が、共通の端子Ｔ３２〜Ｔ３６を使用するパッドＴ１２〜Ｔ１６，Ｔ２２〜Ｔ２６について順次行われる。
【００３２】
これによって、前記保護ダイオードを利用した従来のオープン／ショート試験では不良と判定できなかったオープン故障を判定できるようになり、該保護ダイオードを利用した従来のオープン／ショート試験によるショート検出と合わせて、前記共通の端子Ｔ３２〜Ｔ３６に対するオープン故障およびショート故障の両方を検出可能とすることができる。
【００３３】
また、本発明の接続試験方法では、試験のために特別の付加回路を設けることなく、また外部端子数の増加を招くことなく、試験を行うことができる。
【００３４】
【発明の効果】
本発明の複合半導体装置の接続試験方法は、以上のように、いわゆるスタックドパッケージやマルチチップモジュール等のように単一のパッケージ内に複数の半導体装置が設けられて構成される複合半導体装置において、各複合半導体装置の入出力端子のパッドと、パッケージ外へ延びる対応する外部端子との接続試験を行うにあたって、複数の半導体装置で共用されている共通端子に対しては、試験しようとする半導体装置以外の残余の半導体装置のチップ選択信号をディスエーブルにし、ＡＰＤ回路で実現される電源遮断回路が動作し、低消費電力となっている状態から、ＡＴＤ回路やＤＴＤ回路で実現される起動回路が動作し、消費電力が増加するか否かから、前記共通端子に前記試験しようとする半導体装置の対応するパッドが接続されているか否かの試験を行う。
【００３５】
それゆえ、試験のために特別の付加回路を設けることなく、また外部端子数の増加を招くことなく、前記チップ選択信号以外の、電源、ＧＮＤ、アドレス入力、データ入出力などの共通端子の接続試験を実現することができる。
【図面の簡単な説明】
【図１】複合半導体装置のパッケージ構造の一つであるスタックドパッケージの概念図である。
【図２】保護ダイオードを利用した従来のオープン／ショート試験の手法を説明するための図である。
【図３】本発明の実施の一形態の接続試験方法が適用される複合半導体記憶装置の概略図である。
【符号の説明】
１，２；１１，１２ ＬＳＩチップ
Ｐ１１〜Ｐ１５；Ｐ２１〜Ｐ２５ パッド
Ｐ３１〜Ｐ３５ 外部端子
Ｐ３１１，Ｐ３２１ 外部電源端子
Ｐ３１４，Ｐ３２４ 外部入出力端子
Ｔ１１〜Ｔ１９；Ｔ２１〜Ｔ２９ パッド
Ｔ３２，Ｔ３３ アドレス入力端子
Ｔ３４，Ｔ３５ データ入出力端子
Ｔ３１１，Ｔ３２１，Ｔ３６ 電源入力端子
Ｔ３１７〜Ｔ３１９，Ｔ３２７〜Ｔ３２９ 外部入力端子
Claims (2)
- チップ選択信号によって個別に動作可能になり、かつ動作可能状態で、予め定める一定時間に亘って入力が無い場合に待機状態に切換わり、前記入力があった場合に動作状態に切換わる半導体装置を単一のパッケージ内に複数設けて成る複合半導体装置の接続試験方法において、
何れかの半導体装置を前記チップ選択信号によって動作可能に選択し、
選択した半導体装置を前記予め定める一定時間に亘って無入力として前記待機状態とし、
前記入力を与えて前記動作状態に切換え、
前記待機状態から動作状態に切換わることによる消費電流の変化から、前記複数の半導体装置の共通端子の接続試験を行うことを特徴とする複合半導体装置の接続試験方法。 - 単一のパッケージ内に複数の半導体装置が設けられて成り、前記半導体装置は、チップ選択信号によって個別に動作可能になり、かつ動作可能状態で、予め定める一定時間に亘って入力が無い場合に内部回路を待機状態に切換える電源遮断回路および前記入力があった場合に前記内部回路を動作状態に切換える起動回路を備えて構成される複合半導体装置の接続試験方法において、
前記内部回路が、前記電源遮断回路によって待機状態に維持されている状態から、前記起動回路によって動作状態に切換えられることによる消費電流の変化から、前記複数の半導体装置の共通端子の接続試験を行うことを特徴とする複合半導体装置の接続試験方法。
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