JPH02113340A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要］ パリティ・チェック機能を有する半導体集積回路に関し
、 そのパリティ機能についての確実な試験を可能にするこ
とを目的とし、 複数の入力データにもとづきパリテイ・データを発生す
るパリティ・ジェネレータ、該複数の入力データおよび
該パリテイ・データを書込み記憶するためのメモリ、該
メモリからの読出しデータにもとづきパリティをチエッ
カするパリティ・チエッカをそなえ、該パリティ・チエ
ッカはその出力を強制的にエラー信号とする手段を有す
るように構成される。

〔産業上の利用分野〕

本発明は半導体集積回路、特にパリティ・チェック機能
をチップ上に有し、パリティ・エラーがあった場合に、
それを出力表示するようにしたメモリ集積回路に関する
ものである。

（従来の技術） 半導体集積回路、特にメモリ集積回路を使用する場合、
その動作上の信頼度を高めるためにパリティ機能が使用
されることが多い。

パリティ付きメモリの構成例を第７図に示す。

ここで、■はメモリ、２はパリティ・ジェネレータ、３
はパリテイ・チェッカーである。メモリのビット幅は、
使用するＣＰＵの種類にもよるが、例えば８ピッ１−Ｃ
ＰＵを使用したシステムの場合は、データに８ビツト、
パリティに１ビツトの計９ピントが必要である。ＣＰＵ
からのデータは、メモリのデータ入力端子ＤＩ−Ｄ８に
印加される。

この時、パリティ・ジェネレータ２によってＤＩ〜Ｄ８
のパリティが演算され、その結果はメモリの９ビツト目
、Ｄ９に印加される。これらのデータＤ１〜Ｄ９は、書
込信号によって同時にメモリに書き込まれ、記憶される
。一方、メモリからの読み出し時には、８ビツトのデー
タＱ１〜Ｑ８がデータ出力端子に出力されるとともに、
Ｑ１〜Ｑ９のパリテイ・チェッカー３によってチェック
され、その結果はエラー出力端子已に出力される。

第８図（ａ）はパリティ・ジェネレータ２を構成する論
理回路図を示したものであり、１１〜１７は全て二入力
排他論理和回路（以下ＥＯＲ回路と略す）である。ＥＯ
Ｒ回路は、二入力が一致している場合は、“Ｌ”（ロウ
レベル）を、二入力が一致しない場合はＨ”（ハイレベ
ル）を各々出力するゆＥＯＲＩＩ〜ＥＯ１？１４の各入
力端子には、メモリへの入力データＤ１〜Ｄ８が印加さ
れる。ＥＯＲ１５〜ＥＯＲ１７は図示するようにツリー
状に接続され、ＥＯＲ１７の出力がパリティ出力Ｐとな
る。第８図（ｂ）は、第８図（ａ）に示したパリティ・
ジェネレータの動作を示したものである。第８図（ｂ）
に見られるように、Ｄ１〜Ｄ８のデータの中に“Ｈ＋＋
が複数個あればパリティ・ジェネレータの出力Ｐは“Ｌ
゛となり、また“Ｈ”が奇数個あれば出力Ｐは“Ｉ］°
゛となる。

第９図（ａ）は、パリテイ・チェッカー３を構成する論
理回路図を示したものであり、２１〜２８は全てＥＯＲ
回路である。ＥＯＲ２１〜ＥＯＲ２４の各入力端子には
、メモリからの出力データＱ１〜Ｑ８が印加される。Ｅ
ＯＲ２５〜ＥＯＲ２７は、図示するようにツリー状に接
続され、ＥＯＲ２７の出力及びメモリのパリティ・ビッ
トのデータＱ９は、ＥＯＲ２８に入力され、ＥＯＲ２８
の出力がパリティ・エラー出力Ｅとなる。第９図（ｂ）
　は、第９図（ａ）に示したパリテイ・チェッカーの動
作を示したものである。第９図（ｂ）に見られるように
、メモリが正常に動作している場合は、パリティ・エラ
ー出力Ｅは、常に“′Ｌ”′となる。一方、メモリの誤
動作等により、データ出力Ｑ１〜Ｑ８又はパリティ・ビ
ットＱ９のうちの何れか１ビツトにエラーがあった場合
は、第９図（ｃ）に示すように、エラー出力Ｅに°“Ｈ
″°が出力される。パリティ機能の概要は以上のようで
あり、パリティ・エラー出力Ｅを監視することにより、
メモリ動作の異常の有無を把握することができ、信頼度
の高いメモリ・システムを構成するうえで必須のもので
ある。

ところで従来技術においては上記第７図に示したメモリ
ｌを汎用メモリ・チップで構成し、パリティ・ジェネレ
ータ２及びパリテイ・チェッカー３を外付けの論理集積
回路で各々構成している。

しかし、この方法では複数のＩＣが必要となるため、パ
リティ付きメモリ装置の占有面積が大型化し、また動作
スピードが遅いという欠点がある。

また他の従来技術としては上記第７図に示した構成を全
て１チツプに集積し、上記第一の従来例の欠点を補って
いる。しかし、この場合には新しい問題点が生ずる。即
ち、既に述べたように、メモリが正常に動作している場
合には、パリティ・エラー出力Ｅは常に°゛Ｌ°゛であ
り、故意に°°Ｈ゛。

を出力させることは出来ない。従って、このようなパリ
ティ付きメモリＩＣについては、パリティ・エラー出力
已に“Ｉ　Ｌ　ｌ”が出力されることを試験することは
できるが、実際にメモリの誤動作が起きた場合に、本当
にパリティ・エラー出力ＥにＨ″′が出力されるか否か
を試験することはできない。

〔発明が解決しようとする課題］ このように、上記従来技術では、パリティ付きメモリを
１チツプに集積したＩＣについてのパリティ機能に関す
る確実な試験を行うことが不可能であった。本発明は、
このようなＩＣについても確実な機能試験を可能にする
ことを目的とするものである。

〔課題を解決するための手段］ 本発明による半導体集積回路は、上記目的達成のため、
複数の入力データにもとづきパリテイ・データを発生す
るパリティ・ジェネレータ、該複数の入力データ及び該
パリテイ・データを書き込み記憶するためのメモリ、該
メモリからの読み出しデータにもとづきパリティをチェ
ックするパリテイ・チェッカーをそなえ、該パリテイ・
チェッカーはその出力を強制的にエラー信号とする手段
を有することを特徴とする半導体集積回路を提供する。

また、該手段は該半導体集積回路に電源電圧を印加した
直後の一定時間にわたって自動的に活性化されるか、ま
たは、特定の入力端子に該半導体集積回路の通常動作時
の入力レベル以外のレベル電圧が印加された時に活性化
されることを特徴としており、従って、該手段を活性化
するために特別の制御用入力端子を追加する必要のない
半導体集積回路を提供する。

〔作　用〕

上記構成によれば、パリティ付きメモリ集積回路のパリ
ティ機能に関する確実な試験が可能となり、従って該集
積回路の信顛度を向上させることが可能となる。

〔実施例］ 第１図は、本発明によるパリティ付きメモリの構成図で
ある。該第１図において１はメモリ、２はパリティ・ジ
ェネレータであり、これらは上記第７図の従来例におけ
るものと同様である。３′はパリティ・チエ７カーであ
るが、第７図の従来例とは異なり、その出力を強制的に
“Ｈ″（エラー検出）とする手段（以下ではエラー強制
手段と称する）を内蔵している。４は、パリテイ・チェ
ッカー３′のエラー強制手段を活性化する制御信号Ｓを
発生するパリテイ・チェッカー制御回路である。

第２図は、第１図に示したパリティ・チエ’７カ一部分
の構成例である。２１〜２７はすべてＥＯＲ回路であり
、第９図（ａ）に示した従来例と全く同じ構成である。

　　ＥＯＲ２７の出力及びメモリからの読み出しデータ
Ｑ９は、各々スイッチ手段ＳＷｌ及びＳＷ２を介してＥ
ＯＲ２Ｂの入力に接続されており、ＦＯＲ２８の出力が
パリティ・エラー出力巳となっている。該スイッチは、
通常は第２図に示した実線の方向に接続されており、メ
モリからの読み出しデータに従ってそのパリティをチェ
ックする。

方、パリティ機能の試験を行う場合には、該スイッチを
破線の方向に接続する。この時ＥＯＲ２８の一方の入力
には信号Ｄ１が、他方の入力には信号Ｄ１をインバータ
２９で反転した相補信号が、各々接続されるため、ＥＯ
Ｉｌ１２８の出力には無条件にＨ“が出力される。この
例ではＥＯＲ２８の二つの入力として、メモリへの書込
データのうちの１ビツトＤ１及びその反転信号を使用し
ているが、相補信号であれば何でもよい。

第３図（ａ）は、第２図のスイッチ手段を実現する論理
回路の例であり、３１はインバータ、３２〜３４はＮＡ
ＮＤ回路である。第３図（ｂ）は第３図（ａ）の論理の
動作を示したもので、制御信号Ｓが°Ｌ゛の時は入力Ａ
に与えられたレベルが、制御信号がＨ１１の時は入力Ｂ
に与えられたレベルが、各々出力Ｏに出力される。この
ように制御信号Ｓのレベルによって、二つの入力Ａ、Ｂ
の何れかを選択的に出力に取り出すことが可能であり、
スイッチとしての機能を有する。

パリテイ・チェッカーのエラー強制手段を活性化する制
御信号は、そのための専用入力端子を増設してチップ外
から加えてもよいが、既存の入力端子を用いて発生する
ことができれば、そのほうが望ましい。第４図〜第６図
は、該制御信号Ｓを発生するための上記パリティ・チエ
ッカ制御回路の回路例であり、以下に詳細を説明する。

第４図（ａ）は、該集積回路の電源Ｖｃｃをオンした時
のみ該制御信号Ｓを活性化するだめの回路例であり、４
１は抵抗、４２は容量、４３はトランジスタ、４４はイ
ンバータである。第４図（ｂ）に示すように電源Ｖｃｃ
がオンすると、抵抗４１および容量４２で時定数に従っ
てノード■が立ち上がって行くが、ノード■のレベルが
インバータ４４の闇値を越えるまでは、出力Ｓには“Ｈ
＋＋レベルが出力される。ノード■のレベルがインバー
タ４４の闇値を越えると、出力Ｓのレベルは“Ｈ１１か
ら“Ｌ　”に立ち下がる。該時定数を適当に設定してお
くことにより、Ｖｃｃの立ち上がりから暫くの間、ノー
ド■のレベルを“Ｈｏ”に保っておくことができる。こ
の出力Ｓをパリテイ・チェッカーのエラー強制手段を活
性化する制御信号として使用することにより、電源Ｖｃ
ｃのオンから暫くの間のみ、パリテイ・チェッカー出力
に強制的エラー信号を出力させることができる。なお、
第４図（ａ）においてトランジスタ４３は電ｆｉ　Ｖ　
ｃｃがオフした時に、ノード■のレベルを急速にディス
チャージするためのものであり、Ｖｃｃがオン→オフ→
オンを繰り返した時に、２度目のオンに対しても出力Ｓ
に確実に“Ｈ”出力させる効果を有する。

第５図（ａ）は、任意の入力端子にＶｃｃ以上のＨ”レ
ベルを与えた時にのみ、制御信号Ｓに“Ｈｏ“レベルを
得るための回路であり、５１−１〜５１−１は各々ゲー
ト・ドレイン接続されたトランジスタ、５２は抵抗、５
３　、５４はインバータである。

第５図（ｂ）に示すようにトランジスタの闇値をｖｔｈ
、その直列接続の段数をｉとした時、入力端子レベルが
１ＸＶｔｈ以下の場合は直列接続されたトランジスタは
カット・オフしており、ノード■は抵抗５２を通して０
■に保たれ、出力Ｓのレベルは“Ｌ″”である。一方、
入力レベルがｉｘｖｔｈ以上になると、ノード■には直
列トランジスタを介してＶｌ−ｉｘｖｔｈのレベルが与
えられる（ここにＶｌは入力端子レベルである）。この
ノード■のレベルがインバータ５３の闇値を越えると出
力ＳのレベルはＬ“から“Ｈ”に立ち上がる。

従って、１ＸＶｔｈ＝Ｖｃｃとなるようにｉ即ち直列ト
ランジスタの段数を設定しておくことにより、入力端子
にＶｃｃ以上のレベルを与えた時のみ、制御信号Ｓを発
生させるようにすることができる。

集積回路の通常の使用状態では、入力レベルは０■〜Ｖ
ｃｃであり、この時は制御信号Ｓは非活性となっており
パリテイ・チェッカーは通常のエラー検出を行う。パリ
テイ・チェッカーの試験を行う時のみ該入力端子にＶｃ
ｃ以上のレベルを印加すると、該制御信号Ｓを活性化し
エラー出力を強制することができる。

第６図（ａ）は、任意の入力端子に０■以下の″“Ｌ”
レベルを与えた時にのみ、制御信号Ｓに“°Ｈ′°レベ
ルを得るための回路であり、６１−１〜６１−１は各々
ゲート・ドレイン接続されたトランジスタ、６２は抵抗
、６３はインバータである。

この回路の動作も第５図（ａ）の回路の動作と類似して
おり、第６図（ｂ）に示すように入力端子レベルがＶｃ
ｃ−ｉｘｖｔｈ以上の場合は直列接続されたトランジス
タはカット・オフしており、ノード■は抵抗６２を通し
てＶｃｃに保たれ、出力Ｓのレベルは“ｌ　Ｌ　ｌ“で
ある。一方、入力レベルがＶｃｃ−ｉｘｖｔｈ以下にな
るとノード■には直列トランジスタを介してＶＩ＋１Ｘ
Ｖｔｈのレベルが与えられる（ここにＶｌは入力端子レ
ベルである）。このノード■のレベルがインバータ６３
の闇値以下になると出力ＳのレベルはＬ　１１から“Ｈ
”に立ち上がる。従って１ＸＶｔｈ−Ｖｃｃとなるよう
にｉ即ち直列トランジスタの段数を設定しておくことに
より、入力端子にＯ■以下のレベルを与えた時のみ、制
御信号Ｓを発生させるようにすることができる。

集積回路の通常の使用状態では、入力レベルは０■〜Ｖ
ｃｃであり、この時は制御信号Ｓは非活性となっており
パリテイ・チェッカーは通常のエラー検出を行う。パリ
テイ・チェッカーの試験を行う時のみ該入力端子にＯ■
以下のレベルを印加すると、該制御信号Ｓを活性化しエ
ラー出力を強制することができる。

〔発明の効果〕

以上に述べたように、本発明によればパリティ付きメモ
リ集積回路のパリティ機能の確実な試験を行うことがで
き、該集積回路を使用した装置の信軌度の向上が達成さ
れる。また、パリティ・チエッカ一部分の試験時に、パ
リテイ・チェッカー出力に強制的にエラー出力させるた
めの試験用制御端子を新たに設ける必要もなく、集積回
路素子の端子数も増加しない。

【図面の簡単な説明】

第１図は、本発明にかかる半導体集積回路の１実施例と
してのパリティ付きメモリの基本構成図、第２図は、第
１図に示されるパリテイ・チェッカーの具体例を示す回
路図、 第３図（ａ）　、　（ｂ）は、第２図に示されるスイッ
チ手段の具体例およびその動作を示す図、第４図（ａ）
　、　（ｂ）は、第１図に示されるパリテイ・チェッカ
ー制御回路の１例とその動作を示す図、第５図（ａ）　
、　（ｂ）は、上記パリテイ・チェッカー制御回路の他
の例とその動作を示す図、第６図（ａ）　、　（ｂ）は
、上記パリテイ・チェッカー制御回路の更に他の例とそ
の動作を示す図、第７図は、従来のパリティ付きメモリ
の構成を例示する図、 第８図（ａ）　、　（ｂ）はパリティ・ジェネレータの
具体例およびその動作を示す図、 第９図（ａ）　、　（ｂ）　、　（ｃ）はそれぞれ、第
７図に示されるパリテイ・チェッカーの具体例、メモリ
正常動作時およびメモリ１ビツト誤動作時における該パ
リテイ・チェッカーの動作を示す図である。 （符号の説明） １・・・メモリ、 ２・・・パリティ・ジェネレータ、 ３．３′・・・パリテイ・チェッカー１４・・・パリテ
イ・チェッカー制御回路、ＳＷＩ、ＳＷ２・・・スイッ
チ手段。 本発明の１実施例としてのパリティ付きメモリの基本構
成図部１０ （Ｑ） （ｂ） 第３２ （Ｑ） Ｍ１図に示されるパリテイ・チェッカーの具体例を示す
回路９第　２２ ＳＷ　１．ＳＷ２・・・スイッチ手段 （ｂ） パリティ・チエ・ンカー制御回路の１例とその動作を示
す図帛４図 （Ｑ） （ｂ） 嶋 国 （Ｑ） （ｂ） 第 図 従来のパリティ付きメモリの構成を例示する図（Ｑ） （ｂ） パリティ・ジェネレータの具体例およびその動作を示す
図第８図

Claims (1)

1. 【特許請求の範囲】 １、複数の入力データにもとづきパリテイ・データを発
   生するパリテイ・ジェネレータ、該複数の入力データお
   よび該パリテイ・データを書込み記憶するためのメモリ
   、該メモリからの読出しデータにもとづきパリテイをチ
   ェックするパリテイ・チェッカーをそなえ、該パリテイ
   ・チェッカーはその出力を強制的にエラー信号とする手
   段を有することを特徴とする半導体集積回路。 ２、該エラー信号出力手段は、該半導体集積回路に電源
   電圧を印加した直後の一定時間に亘って自動的に活性化
   される、請求項１に記載の半導体集積回路。 ３、該エラー信号出力手段は、特定の入力端子に該半導
   体集積回路の通常動作時の入力レベル以外のレベル電圧
   が印加されたときに活性化される、請求項１に記載の半
   導体集積回路。