CN101499324B - 半导体存储装置 - Google Patents

Abstract

本发明提供即使阈值电压为负电位也实现正电位时同样的测试方法的特性评价的半导体存储装置。本发明的半导体存储装置具有存储数据的多个存储单元，通过测试信号的输入，进行从正常模式过渡到进行存储单元的特性评价的测试模式，其中包括：选择存储单元的存储单元选择部；发生基准电压的恒压部；发生基准电流的恒流部；将X选择信号或从外部端子输入的电压信号中的任一个供给存储单元的栅极的Y开关电压切换控制电路；向通过Y选择信号来选择的存储单元的漏极供给参考电流的Y开关部；检测漏极的电压即漏极电压是否超过基准电压的比较器；以及在测试模式下，通过控制信号来调整基准电流的电流值以及基准电压的电压值，并变更比较器的判定电平的判定电平变更部。

Description

半导体存储装置

技术领域

本发明涉及具备了可从外部直接测定通过电气操作来可写入及擦除数据的EEPROM或ROM等非易失存储单元的特性的电气测定功能的半导体存储装置。

背景技术

一直以来，在EEPROM进行等非易失半导体存储装置中的存储单元的特性评价过程中，直接从外部测定半导体存储装置内的各存储单元。

例如，在EEPROM的场合、擦除了存储单元M中数据的场合、且存储单元M的数据写入的场合，在各种状态下评价存储单元M的阈值电压Vth等的电气特性时，如图10(数据擦除)或图11(数据写入)所示，设定为从外部端子100经由字线W1可任意改变存储单元M的栅极(例如，参照专利文献1：特开平11-16399号公报)。

在图10所示的擦除数据后进行存储单元M的特性评价的场合，通过从外部输入的地址数据，X解码器101及Y解码器102控制X开关电压切换控制电路105和Y开关103，从而选择存储单元M。

X开关电压切换控制电路105在没有被输入测试信号T1的正常模式下，将X解码器101的信号输出到字线W1，而在被输入测试信号T1的测试模式下，从外部端子100向字线W1输出固定电源500的电压。

然后，一旦被输入测试信号T2，开关SW1以及开关SW2就被切换成使位线B1(即，已选择的存储单元M的漏极)直接连接到外部端子106。

从而，用电流计201来测定从外部电源300流过存储单元M的电流量，比较测定的电流量与预定的电流期望值，进行存储单元M的特性评价。

另一方面，通过数据的写入，存储单元的阈值电压Vth成为正电位的场合，如图11所示，与图10同样地设定成从外部端子100经由字线W1可任意改变存储单元M的栅极。

另外，在图11中也与图10同样地，通过从外部输入的地址数据，X解码器101以及Y解码器102控制X开关电压切换控制电路105和Y开关103，从而选择存储单元M。

另外，虽然被输入测试信号T1，且来自外部端子100的可变电源200的电压施加到存储单元M的栅极，但由于没有被输入测试信号T2，开关SW1将位线B1连接到比较器107的+侧端子，开关SW2将比较器107的输出端子和外部端子106连接。从而存储单元M的漏极从恒流电路104被供给参考电流Iref。

结果，比较器107比较存储单元M的漏极电压(参考电流Iref及流过存储单元M的电流值之差的电流/电压变换结果)与恒压电路108输出的参考电压Vref，当漏极电压超过参考电压Vref时，输出“高(H)”电平的信号，而当漏极电压在参考电压Vref以下时，输出“低(L)”电平的信号。

由此，通过使存储单元M的栅极电压变化，并输出到外部端子106的输出逻辑检测出变化，来进行存储单元的特性评价。

如上所述，在专利文献1中，当存储单元M的阈值电压Vth为负电位时，输入测试信号T1及T2这两个信号，并从外部控制栅极电压，在外部端子106测定流过漏极的电流，另一方面，当存储单元M的阈值电压Vth为正电位时，仅输入测试信号T1，并从外部控制栅极电压，通过使用与正常模式同样的比较器的电压比较进行特性评价的判定。

但是，专利文献1所示的存储单元的特性评价方法，在存储单元M的阈值电压Vth为正电位时，进行流过存储单元M的电流与参考电流Iref的电流差的电流/电压变换，并通过内部电路的比较器来进行该变换结果的电压与参考电压Vref的比较，因此可高速地进行存储单元M的特性评价。另一方面，在存储单元M的阈值电压Vth为负电位时，通过外部的电流计201的电流测定来进行评价，因此电流值达到稳定需要时间。

因此，在阈值电压Vth为负电位时，所需的测试时间为正电位时的10倍左右，存储单元的容量越大，制造成本就会越增加。

因此，考虑了即使在阈值电压Vth为负电位的场合，也应用与正电位时同样的测试方法，但这时需要从外部端子100向存储单元M的栅极供给负电压。

但是，在进行测试时，对于各处形成寄生二极管的半导体装置，不能施加Vss(Vss＝0的场合，0V)以下的电压，因此在阈值电压Vth为负电位的场合，对于传统电路结构是不可能采用与正电位时同样的测试方法的。

发明内容

本发明鉴于上述问题构思而成，其目的在于提供阈值电压为负电位的场合也实现正电位时同样的测试方法的半导体存储装置。

本发明的半导体存储装置是具有存储数据的多个存储单元，通过输入测试信号来从通常的写入及读出数据的正常模式过渡到进行存储单元的特性评价的测试模式的半导体存储装置，其中包括：存储单元选择部，用于输出响应外部地址而选择所述存储单元的X选择信号及Y选择信号；恒压部，用于产生参考电压；恒流部，用于产生参考电流；X开关电压切换控制电路，用于将所述X选择信号或从外部端子输入的电压信号中的任一信号供给所述存储单元的栅极；Y开关部，用于向通过所述Y选择信号来选择的所述存储单元的漏极供给该参考电流；比较器，检测所述漏极的电压即漏极电压是否超过所述参考电压；以及判定电平变更部，在所述测试模式下，通过输入的控制信号，来调整所述参考电流的电流值和所述参考电压的电压值中的任一方或双方，变更比较器的判定电平。

本发明的半导体存储装置，其特征在于：在所述测试模式时，所述X开关电压切换控制电路使从所述外部端子输入的电压信号的电压值可变，通过比较器的输出的逻辑电平变化，进行存储单元的阈值电压的测定。

本发明的半导体存储装置，其特征在于：在所述测试模式时，所述判定电平变更部通过从外部输入的控制信号来控制所述参考电流的电流值。

本发明的半导体存储装置，其特征在于：所述判定电平变更部由正常模式下形成基准电流的晶体管以及在测试模式下调整基准电流的、并联连接多个调整晶体管的多输出型电流反射镜(Current Mirror)电路构成，所述调整晶体管各自与开关晶体管串联连接，通过所述开关晶体管的导通/截止来控制在测试模式时对正常模式下的参考电流叠加的所述调整晶体管的组合。

本发明的半导体存储装置，其特征在于：所述判定电平变更部由反射镜电路构成，在测试模式下，控制流过构成反射镜的晶体管的电流值时，通过从外部输入的控制信号来控制流过被构成反射镜的晶体管的电流值，并控制所述参考电流。

本发明的半导体存储装置，其特征在于：所述判定电平变更部一旦被输入所述测试信号，就通过从外部输入的控制信号来控制所述参考电压。

本发明的半导体存储装置，其特征在于：所述判定电平变更部设有第一MOS晶体管和第二MOS晶体管在电源与接地点之间串联连接而构成的电源电路，在测试模式下，通过从外部输入的控制信号来调整流过上级的第一MOS晶体管的电流，并输出在与下级的第二MOS晶体管的连接点上生成的电压，作为参考电压。

(发明效果)

如以上说明，依据本发明，即使存储单元的晶体管的阈值电压成为负电位的场合，也能调整参考电流、参考电压中的任一个，由于这种结构，通过变化到进行特性评价的判定电平，在进行电压存储单元的特性评价时，即使存储单元的阈值电压为负电位，也在施加到存储单元的栅极的可变电压的静电位的调整范围内进行控制，可采用与阈值电压为正电位时同样的测试方法来进行，与传统存储单元的测试方法相比，可缩短测试时间，并可减少制造成本。

另外，依据本发明，即使阈值电压为负电位的场合，如上所述，由于可采用与正电位时同样的测定方法，不需要以往必需的开关SW1以及SW2，可简化电路结构，并可减小电路规模。

附图说明

图1是表示本发明的一个实施方式的半导体存储装置的结构例的方框图。

图2是表示本发明第一实施方式中的半导体存储装置的结构例的方框图。

图3是说明第一实施方式中存储单元M的特性评价中参考电流Iref的调整的图表。

图4是表示图2中的参考电流控制电路4的结构例的方框图。

图5是表示图2中的参考电流控制电路4的另一结构例的方框图。

图6是表示图2中的参考电流控制电路4的另一结构例的方框图。

图7是表示本发明第二实施方式的半导体存储装置的结构例的电路图。

图8是说明第二实施方式中存储单元M的特性评价中的参考电压Vref的调整的图表。

图9是表示图7中的参考电压控制电路5的结构例的方框图。

图10是说明传统半导体存储装置的结构的方框图。

图11是说明传统半导体存储装置的结构的方框图。

(符号说明)

1...恒流电路；2...恒压电路；3...判定电平变更电路；100、106、110...外部端子；101...X解码器；102...Y解码器；105...X开关电压切换控制电路；107...比较器；108、200...可变电源；500...固定电源；CR1、CR2、CR3...恒流源；M...存储单元。

具体实施方式

以下，参照附图，就本发明实施方式的半导体存储装置进行说明。图1是表示该实施方式的结构例的方框图。

在该图中，本实施方式的半导体存储装置具有多条位线和多条字线配置成格子状，且在各交点上配置存储单元M的存储器矩阵。即，该存储器矩阵具有多个存储单元M，各存储单元M的漏极与旁边的任一位线连接，并且栅极与任一字线连接，多个存储单元M配置成矩阵形状而构成。

另外，本实施方式的半导体存储装置另外包括恒流电路1、恒压电路2、判定电平变更电路3、X解码器101、Y解码器102、Y开关103、及比较器107。这里，在本实施方式中，存储单元M例如由n沟道型MOS晶体管的浮置栅极结构形成。

另外，在没有被输入测试信号T1的场合，成为对存储单元M进行通常的读出以及写入的正常模式，另一方面，在被输入测试信号T1的场合，处于对成为对象的存储单元M进行特性评价的测试模式。

X解码器101通过从外部输入的地址数据，选择多条字线中的任意一条，控制X开关电压切换控制电路105来激活已选择的字线W1(在本实施方式的场合，由于存储单元M为n沟道晶体管，在激活时使字线W1从“L”电平过渡到“H”电平)。

Y解码器102利用从外部输入的地址数据，选择多条位线中的任意一条，通过控制Y开关103，已选择的位线B1与上述恒流电路1连接，对已选择的位线B1流过参考电流Iref。

判定电平变更电路3在正常模式的场合，从恒流电路1向存储单元M的漏极供给参考电流Iref。另外，以恒压电路2输出的电压为参考电压Vref，向比较器107的-侧端子输出。

另一方面，在测试模式下，存储单元M的特性评价中，判定电平变更电路3通过从外部输入的控制信号S来调整从恒流电路1输出的参考电流Iref和从恒压电路2输出的参考电压Vref中的一方或双方，变更存储单元M的阈值电压Vth的判定电平。

X开关电压切换控制电路105通过是否输入测试信号T1来选择X解码器101输出的激活字线W1的电压或从外部端子100输入的可变电源200的电压信号的任一个，向字线W1输出。这里，X开关电压切换控制电路105在输入了测试信号T1的(测试模式)场合，向字线W1输出来自可变电源200的上述电压信号，在没有输入测试信号T1的(正常模式)场合，输出上述字线选择电压信号。该电压信号从外部的可变电源200以受控制的任意电压值的方式被施加。

比较器107在正常模式及测试模式的任意场合，比较输入到+侧端子的存储单元M的漏极电压和输入到-侧端子的参考电压Vref，当上述漏极电压超过参考电压Vref时，以及漏极电压在参考电压Vref以下时，通过这时的输出端子的逻辑变化，进行存储单元M的阈值电压Vth的检测等特性评价。这里，存储单元M的漏极电压是由存储单元M的导通电阻和参考电流Iref来决定的电压。

以下，通过实施方式来说明存储单元的阈值电压Vth的判定电平变更的处理。

<第一实施方式>

参照图2说明第一实施方式的半导体存储装置。图2是表示该实施方式的半导体存储装置的结构例的方框图。

在第一实施方式的场合，如图2所示，判定电平变更电路3构成为参考电流控制电路4。

参考电流控制电路4在没有被输入测试信号T1的场合，将恒流电路1输出的恒流作为参考电流Iref，经由Y开关103供给存储单元M，另一方面，在输入了测试信号T1的场合，通过控制信号S，将上述参考电流Iref的电流值变更为比上述恒流大的电流值，并将该变更后的电流值作为参考电流Iref，经由Y开关103供给存储单元M。

如已做的说明，EEPROM的存储单元M在写入了数据的(向浮置栅极注入了电子的)场合，阈值电压Vth容易成为正电位，而在擦除了数据的(从浮置栅极抽出电子的)场合，阈值电压Vth容易成为负电位。

因此，如图3所示，在测试模式中，阈值电压Vth为正电位的场合，通过将从外部端子100施加到存储单元M的栅极的电压信号的电压值从某一值(比存储单元的阈值电压充分高的电压)逐渐降低，使存储单元M的导通电阻逐渐上升。该图3中，图3(a)的横轴表示从外部端子100输入的电压信号的电压值，纵轴表示流入存储单元M的电流的电流值。另外，图3(b)的横轴表示从外部端子100输入的电压信号的电压值，纵轴表示输出到外部端子106的电压值。

这时，当施加到存储单元M的栅极的电压信号的电压值高于存储单元M的阈值电压Vth时，由于对于参考电流Iref而言存储单元M的导通电阻充分低，比较器107的+侧的电压成为输入-侧的参考电压Vref以下，从输出端子输出“L”电平的逻辑输出。

但是，若施加到栅极的电压信号的电压值下降，且成为比存储单元M的阈值电压Vth低，则如上所述，存储单元M的导通电阻上升，无法使参考电流Iref充分流过而漏极电压上升，比较器107在+侧的电压(漏极电压)超过输入到-侧的参考电压Vref时，将从输出端子输出的逻辑输出从“L”电平改变为“H”电平。通过该逻辑输出的变化，可进行正电位的阈值电压Vth的检测。

另一方面，当存储单元M的阈值电压在负电位的场合，如图3所示，如果使用阈值电压Vth在正电位时的参考电流Iref的电流值，就会超过用比较器107可测定的上述电压信号的调整范围。即，在存储单元M的阈值电压Vth为负电位的场合，存储单元M的导通电阻非常小，如果栅极上不施加负电位的电压信号，就无法使导通电阻上升到令漏极电压超过参考电压Vref的程度。但是，如已在本发明的课题中说明的那样，不能从外部端子100输入负电位。

因此，在测试模式中，评价负电位的阈值电压Vth的场合，存储单元M的导通电阻比阈值电压Vth为正电位时低，因此，表面上为了使存储单元M的导通电阻上升，使参考电流Iref的电流值比正电位时增加。

如上所述，通过增加参考电流Iref的电流值，如图3所示，在存储单元M的栅极电压为正电位的范围，即使存储单元M没有完全成为截止状态，只要导通电阻成为无法使上述已增加的参考电流Iref充分流过的值，漏极电压就会超过参考电压Vref，比较器107输出的逻辑输出也会改变。

如上所述，通过预先求出负电位的阈值电压Vth和增加后的参考电流Iref之间的关系，能够测定负电位的阈值电压Vth。

另外，上述的参考电流控制电路4例如可采用图4所示的多输出型电流反射镜电路结构。

该多输出型电流反射镜电路由p沟道型的MOS晶体管即晶体管M1、M10、M11、M12、...、M1n、M21、M22、...、M2n以及恒流源CR1构成。

晶体管M1和恒流源CR1构成用于生成基准电流的偏压电路。晶体管M1二极管连接，即源极与电源电压连接，栅极与漏极连接，漏极与上述恒流源CR1连接。

另外，晶体管M10、M11、M12、...、M1n的各个晶体管，源极与电源电压连接，栅极与晶体管M1的栅极连接(以能够施加偏压)，各自成为复制电流源。

这里，晶体管M10在正常模式下，供给读出存储单元M中存储的数据所需的电流值的参考电流Iref。

其它晶体管M11、M12、...、M1n的各个晶体管，分别以相同或不同的尺寸形成，是为了在测试模式时，调整参考电流Iref的电流值而设置的。

晶体管M11、M12、...、M1n的各个晶体管，漏极分别与晶体管M21、M22、...、M2n的源极连接。

另外，上述晶体管M10以及晶体管M21、M22、...、M2n的各个晶体管，漏极连接在同一连接点上，该连接点与Y开关103连接。

晶体管M21、M22、...、M2n的各个晶体管的栅极上，被分别输入控制信号S{D1、D2、D3、...、Dn}中的控制信号D1、D2、...、Dn。

参考电流控制电路4在被输入测试信号T1的场合，将上述控制信号S{D1、D2、D3、...、Dn}分别供给对应的晶体管M21、M22、...M2n。从而，流入与在晶体管M21、M22、...、M2n中成为导通状态的晶体管串联连接的晶体管(晶体管M11、M12、...、M1n中的一个或多个晶体管)的电流值叠加到晶体管M10的电流值上，将该叠加结果作为参考电流Iref，经由Y开关103供给存储单元M。

另一方面，参考电流控制电路4在没有被输入测试信号T1的场合，对晶体管M21、M22、...、M2n的全部栅极上施加“H”电平，处于截止状态，只将晶体管M10的参考电流Iref经由Y开关103供给存储单元M。

另外，在测试模式时，若评价对象的存储单元M的阈值电压Vth为正电位，则因与正常模式同样的电流值的参考电流Iref，而能够进行存储单元M的特性评价。

因此，使控制信号S(D1、D2、D3、...、Dn)＝S{H、H、H、...、H}，并使晶体管M21、M22、...、M2n全部处于截止状态，只利用晶体管M10的电流值的参考电流Iref，使从外部端子100输入的电压信号的电压值，在正电位的范围内从充分超过阈值电压Vth的电压改变为0V，从而可进行存储单元M的特性评价。

另一方面，在评价对象的存储单元M的阈值电压Vth为负电位的场合，存储单元M完全处于截止状态，为了使漏极电压超过参考电压Vref，如已做说明，需要向存储单元M的栅极施加负电位的电压值的电压信号，因此进行使参考电流Iref增加的处理。

因此，例如使控制信号S{D1、D2、D3、...、Dn}＝S{L、H、L、...、L}，使晶体管M21、M23及M2n为导通状态，对于晶体管M10的电流值，将流过晶体管M11、M13、M1n中的晶体管M1的复制电流的电流值叠加到晶体管M10的电流值上，使参考电流Iref的电流值相对于正常模式增加，在电压信号为正电位的电压范围内的调整过程中，使存储单元M的漏极电压成为超过参考电压Vref的电压值的状态，因而，可通过向存储单元M的栅极施加正电位的电压范围的电压信号来进行存储单元M的特性评价。

另外，如图5所示，参考电流控制电路4可采用例如将从恒流源CR1以及晶体管M3的偏压电路生成的第一基准电流复制的多输出型电流反射镜的各输出组合作为第二基准电流，且作为该第二基准电流的复制而生成参考电流Iref的电路结构。

该多输出型电流反射镜电路由n沟道型的MOS晶体管即晶体管M3、M30、M31、M32、...、M3n、M41、M42、...、M4n和p沟道型的MOS晶体管即晶体管M51、M52和恒流源CR2构成。

上述的晶体管M3和恒流源CR2如已做的说明，构成用于生成第一基准电流的偏压电路。晶体管M3二极管连接，即源极接地，栅极与漏极连接，漏极与上述恒流源CR2连接。

另外，晶体管M30、M31、M32、...、M3n的各个晶体管，源极与电源电压连接，栅极与晶体管M3的栅极连接(偏压电路的偏压施加到栅极)，各自成为复制电流源。

这里，晶体管M30在正常模式下，供给读出存储单元M中存储的数据所需的电流值的参考电流Iref。

其它晶体管M31、M32、...、M3n的各个晶体管，分别以相以或不同的尺寸形成，是为了在测试模式时，将选择的各电流叠加到晶体管M30的电流上以调整参考电流Iref的电流值而设置的。

晶体管M31、M32、...、M3n的各个晶体管，源极接地，漏极分别与晶体管M41、M42、...、M4n的源极连接。

另外，上述晶体管M41、M42、...、M4n的各个晶体管，漏极连接在同一连接点上，该连接点与晶体管M51的漏极连接。

晶体管M41、M42、...、M4n的各个晶体管的栅极上，分别被输入控制信号S{D1、D2、D3、...、Dn}中的控制信号D1、D2、...、Dn。

参考电流控制电路4在被输入测试信号T1的场合，将上述控制信号S{D1、D2、D3、...、Dn}分别供给晶体管M41、M42、...、M4n的对应的栅极，但在没有被输入测试信号T1的场合，向晶体管M41、M42、...、M4n的全部栅极施加“L”电平，处于截止状态，只将晶体管M30的电流值作为第一基准电流而生成。

晶体管M51二极管连接，源极与电源电压连接，栅极与漏极连接。

使复制了第一基准电流的电流流过的晶体管M30和使复制了第一基准电流的电流流过的晶体管M31～M3n组合的电流值叠加，该叠加结果的电流值作为第二基准电流流入上述晶体管M51。

晶体管M52的源极与电源电压连接，栅极与晶体管M51的栅极连接(晶体管M51的漏极上的电压作为偏压施加到栅极上)，漏极与Y开关103连接，作为上述第二基准电流的复制，将参考电流Iref经由Y开关103供给存储单元M。

如已做的说明，在测试模式时，若评价对象的存储单元M的阈值电压Vth为正电位，则因与正常模式同样的电流值的参考电流Iref而能够进行存储单元M的特性评价。

因此，使控制信号S{D1、D2、D3、...、Dn}＝S{L、L、L、...、L}，使晶体管M41、M42、...、M4n全部处于截止状态，仅由晶体管M30的电流值来生成第二基准电流，利用作为该第二基准电流的复制的参考电流Iref，将从外部端子100输入的电压信号的电压值，从正电位的范围内充分超过阈值电压Vth的电压改变为0V，从而能够进行存储单元M的特性评价。

另一方面，当评价对象的存储单元M的阈值电压Vth为负电位时，如已做的说明，由于存储单元M的漏极电压超过参考电压Vref，例如，使控制信号S{D1、D2、D3、...、Dn}＝S{L、H、L、...、H}，使晶体管M42及M4n处于导通状态，对于晶体管M30的电流值叠加晶体管M12、M1n的电流值，使第二基准电流的电流值相对正常模式增加，并使复制的参考电流Iref的电流值增加，且在正电位的电压范围内使存储单元M的漏极电压成为超过参考电压Vref的电压值的状态，因而关于存储单元M的特性评价，通过将正电位的电压范围的电压信号施加到存储单元M的栅极上，能够进行阈值电压Vth为负电位时的特性评价。

另外，如图6所示，参考电流控制电路4可采用例如在被输入了测试信号T1的场合，通过从外部端子110施加的控制信号S(在图6的结构中是从可变电源输出的模拟信号)的电压值，任意调整参考电流Iref的电流值的电路结构。

该参考电流控制电路4由p沟道型的MOS晶体管即晶体管M61和M62、n沟道型的MOS晶体管即晶体管M71和M72、以及恒流源CR3构成。

晶体管M61和恒流源CR3构成用于生成正常模式下的基准电流的偏压电路。晶体管M61二极管连接，即源极与电源电压连接，栅极与漏极连接，漏极与上述恒流源CR3连接。

晶体管M71的漏极与晶体管M61的漏极连接，栅极上被输入来自信号线的测试信号T1，源极与晶体管M72的漏极连接。另外，晶体管M72的栅极与外部端子110连接，源极接地。

晶体管M62的源极与电源电压连接，栅极与晶体管M61的栅极连接，漏极与Y开关103连接，复制上述基准电流而作为参考信号Iref输出到Y开关103。

这里，晶体管M72的栅极上经由外部端子110从外部的可变电源108被输入任意电压值的控制信号S。

在没有被输入测试信号T1的场合，即晶体管M71的栅极上被施加“L”电平的场合，晶体管M71成为截止状态。因而，晶体管M62仅复制恒流源CR3的恒流，并作为参考电流Iref经由Y开关103供给存储单元M。

如已做的说明，在测试模式时，若评价对象的存储单元M的阈值电压Vth为正电位，则因与正常模式同样的电流值的参考电流Iref而能够进行存储单元M的特性评价。

因此，测试信号T1以“H”电平输入而晶体管M71成为导通状态，因此通过控制使控制信号S的电压值在晶体管M72的阈值电压以下，并使晶体管M72处于截止状态，在晶体管M72中无电流流过。

从而，在晶体管M61中只流过恒流源CR3的恒流，与晶体管M71为截止状态的正常模式同样，以上述恒流为基准电流。

然后，晶体管M62复制上述基准电流，作为参考电流Iref从漏极输出到Y开关103。

另一方面，在评价对象的存储单元M的阈值电压Vth为负电位的场合，使存储单元M完全处于截止状态，使漏极电压超过参考电压Vref，因而例如使控制信号S的电压值(可变电源108的电压值)增加，调整流过晶体管M72的电流，将流过晶体管M72的电流值叠加到上述恒流源CR3的恒流上，使流过晶体管M61的基准电流的电流值相对正常模式增加，使通过晶体管M62来复制的参考电流Iref的电流值增加，且在正电位的电压范围内使存储单元M的漏极电压成为超过参考电压Vref的电压值的状态，因而通过将正电位的电压范围的电压信号施加到存储单元M的栅极，能够进行存储单元M的特性评价。

<第二实施方式>

参照图7说明第二实施方式的半导体存储装置。图7是表示该实施方式的结构例的方框图。 对于与图2的第一实施方式同样的结构采用同一符号，并省略其说明。

在第二实施方式的场合，如图7所示，判定电平变更电路3构成为参考电压控制电路5。

参考电压控制电路5在没有被输入测试信号T1的场合，将恒压电路2输出的恒压作为参考电压Vref，向比较器107的-侧端子输出，另一方面，在被输入测试信号T1的场合，通过控制信号S，将上述参考电压Vref的电流值相对上述恒压变更，并作为被调整的参考电压Vref输出到比较器107的-侧端子。

在本实施方式的场合，恒流电路1输出的电流作为参考电流Iref经由Y开关103供给存储单元M。

如已做的说明，EEPROM的存储单元M在写入数据的场合，阈值电压Vth容易成为正电位，在擦除数据的场合，阈值电压Vth容易成为负电位。

因此，如图8所示，在测试模式下，若阈值电压Vth为正电位，则通过使从外部端子100施加到存储单元M的栅极的电压信号的电压值从某一值降低，使存储单元M的导通电阻逐渐上升。在上述图8中，图8(a)的横轴表示从外部端子100输入的电压信号的电压值，纵轴表示存储单元M的漏极电压的电压值。另外，图8(b)的横轴表示从外部端子100输入的电压信号的电压值，纵轴表示输出到外部端子106的电压值。

这时，例如当施加到存储单元M的栅极的电压信号的电压值比存储单元M的阈值电压Vth充分高时，对于参考电流Iref，存储单元M的导通电阻充分低，因此比较器107因输入到+侧的存储单元M的漏极电压成为输入到-侧的参考电压Vref以下而从输出端子输出“L”电平的逻辑输出。

但是，施加到栅极上的电压信号的电压值降低，若低于存储单元M的阈值电压Vth，则存储单元M的导通电阻上升，无法使参考电流Iref充分流过而漏极电压上升。这里，比较器107因+侧的电压(漏极电压)超过输入-侧的参考电压Vref而将从输出端子输出的逻辑输出从“L”电平改变为“H”电平。

这里，在图8的电压信号的电压值V2中，参考电压Vref与基于存储单元M的导通电阻以及参考电流Iref的漏极电压一致。

另一方面，在存储单元M的阈值电压为负电位的场合，如图8所示，如果使用了阈值电压Vth为正电位的参考电压Vref的电压值，就会超过可调整用比较器107测定的电压信号的范围。如在第一实施方式中所述，在存储单元M的阈值电压Vth为负电位的场合，存储单元M的导通电阻非常小，如果对栅极不施加负电位的电压信号，就无法使导通电阻上升到令漏极电压超过参考电压Vref的程度。

因此，在测试模式下，评价负电位的阈值电压Vth的场合，存储单元M的导通电阻低于阈值电压Vth为正电位的场合，因此如果向漏极供给相同的参考电流Iref，漏极电压就会成为低于参考电压Vref的数值。因此，在本实施方式中，构成为将该参考电压Vref调整到相对正常模式低，即使在更低的漏极电压下，也能引起比较器107的输出的逻辑反相。

如图8(a)所示，通过使参考电压Vref的电压值低于正常模式下的电压值，在正电位的范围内调整施加到存储单元M的栅极的电压信号的电压值时，即使存储单元M的阈值电压Vth为负电位的存储单元M没有完全处于截止状态，也因电压信号的电压值降低而增加导通电阻，使信号电压的电压值低于V1，从而使存储单元M的漏极电压超过参考电压Vref(比正常模式降低的Vref)，比较器107输出的逻辑输出会变化。

另外，在存储单元M的阈值电压Vth为正电位的场合，通过降低参考电压Vref，存储单元M的漏极电压会从超过参考电压Vref的电压信号的电压值V2上升到V3，但因为是正电位的电压范围，可充分进行特性评价。

如上所述，通过使施加到比较器107的-侧的参考电压Vref低于正常模式的场合，可进行存储单元M为负电位以及正电位这两种场合下的存储单元M的特性评价(包含阈值电压Vth的测定)。

另外，如图9所示，参考电压控制电路5采用例如通过从外部输入的控制信号S{D0、D1、D2、...Dn}来调整偏压电路的输出电压，并将调整结果作为参考电压Vref输出的电路结构。

该参考电压控制电路5由p沟道型的MOS晶体管即晶体管M8、M80、M81、M82、...、M8n、M91、M92、...、M9n；n沟道型的MOS晶体管即晶体管M10；以及n沟道型的耗尽型MOS晶体管M11构成。

晶体管M8和晶体管M10构成通过从偏压电路供给的偏压来生成参考电流Iref的反射镜电路。

这里，晶体管M8的源极与电源电压连接，漏极与晶体管M10的漏极连接。

另外，晶体管M10二极管连接，即源极接地，栅极与漏极连接，漏极与比较器107的-侧端子连接，将参考电压Vref输出到上述-侧端子。

另外，晶体管M80、M81、M82、...、M8n的各个晶体管，漏极分别与各自的栅极连接，同时共同连接到晶体管M11的漏极上，并且各漏极与晶体管M8的栅极连接。

这里，晶体管M80的源极与电源电压连接，在正常模式中，将用于生成读出存储在存储单元M中的数据所需的电压值的参考电压Vref的电压值的偏压施加到晶体管M8的栅极上。

其它晶体管M81、M82、...、M8n的各个晶体管，分别以相同或不同的尺寸形成，是为了在测试模式时，通过从外部输入的控制信号S来调整参考电压Vref的电压值而设置的。

晶体管M91、M92、...、M9n的各个晶体管，源极与电源电压连接，漏极分别与晶体管M81、M82、...、M8n的源极连接。

另外，晶体管M91、M92、...、M9n的各个晶体管的栅极上分别被输入控制信号S{D1、D2、D3、...、Dn}中的控制信号D1、D2、...、Dn。

参考电压控制电路5在被输入测试信号T1的场合，将上述控制信号S{D1、D2、D3、...、Dn}分别供给晶体管M41、M42、...、M4n的对应的栅极，但是在没有被输入测试信号T1的场合，对晶体管M41、M42、...、M4n的全部栅极施加“H”电平，处于截止状态，仅由晶体管M80的偏压来生成参考电压Vref。

晶体管M11的漏极与晶体管M80～M8n的漏极连接，栅极以及源极接地。

如已做的说明，在测试模式时，若评价对象的存储单元M的阈值电压Vth为正电位，则因与正常模式同样的电压值的参考电压Vref而能够进行存储单元M的特性评价。

因此，使控制信号S{D1、D2、D3、...、Dn}＝S{H、H、H、...、H}，使晶体管M81、M82、...、M8n全部处于截止状态，仅由晶体管M80的电流值来生成偏压，通过将该偏压施加到晶体管M8的栅极，驱动晶体管M8，输出与上述晶体管M80的电流值对应的参考电压Vref。

利用上述参考电压Vref，通过将从外部端子100输入的电压信号的电压值在正电位的范围内从充分超过阈值电压Vth的电压改变为0V，能够进行存储单元M的特性评价。

另一方面，在评价对象的存储单元M的阈值电压Vth为负电位的场合，使存储单元M完全处于截止状态，为了使漏极电压超过参考电压Vref，而需要向存储单元M的栅极施加负电位的电压值的电压信号。

因此，例如使控制信号S{D1、D2、D3、...、Dn}＝S{L、H、L、...、L}，使晶体管M91、M93及M9n处于导通状态，对于流过晶体管M80的电流值叠加流过晶体管M81、M83及M8n的电流的电流值，使施加到晶体管M8的栅极的偏压值上升，使晶体管M8的导通电阻上升，降低参考电压Vref的电压值。

如此，通过降低参考电压Vref的电压值，在正电位的电压范围内使存储单元M的漏极电压成为超过参考电压Vref的电压值的状态，因而通过将正电位的电压范围的电压信号施加到存储单元M的栅极而能够进行存储单元M的特性评价。

另外，在设为与负电位的阈值电压Vth对应的参考电压的场合，若测定正电位的阈值电压Vth的存储单元M，则如图8所示，从外部端子100输入的电压信号在比正常模式下的电压信号的电压值V2高的电压值V3上，存储单元M的漏极电压会超过参考电压Vref。

但是，在测试模式中，可将控制信号S{D1、D2、D3、Dn}设定为测定负电位的阈值电压的存储单元M的数据，进行正电位的阈值电压Vth的存储单元M的特性评价。

另外，可构成为同时变更参考电流Iref的电流值与参考电压Vref的电压值，调整判定电平。

因而，与第一实施方式及第二实施方式相比，可更高精度地调整判定电平。

Claims (7)

1.一种半导体存储装置，具有存储数据的多个存储单元，通过输入测试信号来从通常的写入及读出数据的正常模式过渡到进行存储单元的特性评价的测试模式，其中包括：

存储单元选择部，用于输出响应外部地址而选择所述存储单元的X选择信号及Y选择信号；

恒压部，用于产生参考电压；

恒流部，用于产生参考电流；

X开关电压切换控制电路，用于将所述X选择信号或从外部端子输入的电压信号中的任一信号供给所述存储单元的栅极；

Y开关部，用于向通过所述Y选择信号来选择的所述存储单元的漏极供给该参考电流；

比较器，检测所述漏极的电压即漏极电压是否超过所述参考电压；以及

判定电平变更部，在所述测试模式下，通过输入的控制信号，来调整所述参考电流的电流值和所述参考电压的电压值中的任一方或双方，变更比较器的判定电平。

2.如权利要求1所述的半导体存储装置，其特征在于：在所述测试模式时，所述X开关电压切换控制电路使从所述外部端子输入的电压信号的电压值可变，通过比较器的输出的逻辑电平变化，进行存储单元的阈值电压的测定。

3.如权利要求1或2所述的半导体存储装置，其特征在于：在所述测试模式时，所述判定电平变更部通过从外部输入的控制信号来控制所述参考电流的电流值。

4.如权利要求3所述的半导体存储装置，其特征在于：

所述判定电平变更部，由包含形成基准电流的晶体管、在正常模式下供给参考电流的晶体管以及在测试模式下调整参考电流的、并联连接的多个调整晶体管而成的多输出型电流反射镜电路构成，

所述调整晶体管各自与开关晶体管串联连接，通过所述开关晶体管的导通/截止来控制在测试模式时相对于正常模式下的参考电流在所述参考电流上叠加的所述调整晶体管的电流值的组合。

5.如权利要求3所述的半导体存储装置，其特征在于：

所述判定电平变更部由反射镜电路构成，

在测试模式下，控制流过构成反射镜的晶体管的电流值时，通过从外部输入的控制信号来控制流过该构成反射镜的晶体管的电流值，并控制所述参考电流。

6.如权利要求1或2所述的半导体存储装置，其特征在于：所述判定电平变更部一旦被输入所述测试信号，就通过从外部输入的控制信号来控制所述参考电压。

7.如权利要求6所述的半导体存储装置，其特征在于：

所述判定电平变更部设有第一MOS晶体管和第二MOS晶体管在电源与接地点之间串联连接而构成的电源电路，

在测试模式下，通过从外部输入的控制信号来调整流过上级的第一MOS晶体管的电流，并输出在与下级的第二MOS晶体管的连接点上生成的电压作为参考电压。

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