KR20030058389A - 반도체 메모리 장치의 Ｖｐｐ 레벨 제어 회로 및 이를이용한 셀 테스트 방법 - Google Patents

반도체 메모리 장치의 Ｖｐｐ 레벨 제어 회로 및 이를이용한 셀 테스트 방법 Download PDF

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Abstract

반도체 메모리 장치의 Vpp 레벨 제어 회로 및 이를 이용한 셀 테스트 방법이 개시된다. 본 발명에 따른 반도체 메모리 장치의 Vpp 레벨 제어 회로는 Vpp 전압 라인과 접지 전압 사이에 형성되며, Vpp 전압용 전하를 저장하는 커패시터; 및 Vpp 전압 라인과 접지 전압 사이에 각각 형성되며, 소정의 제어 비트들에 각각 응답하여 소정의 전류를 흐르게 함으로써, Vpp 전압 레벨을 하강시키는 하나 이상의 전류원을 구비한다. 제어 비트들은 소정의 테스트 모드에서 활성화된다. 본 발명에 따른 반도체 메모리 장치의 셀 테스트 방법은 상기의 Vpp 레벨 제어 회로를 구비하는 반도체 메모리 장치에서 Vpp 전압 레벨을 조절하여 메모리셀의 불량 여부를 테스트하는 방법으로서, (a) 반도체 메모리 장치를 소정의 테스트 모드로 진입시키는 단계; (b) 제어 비트들을 각각 소정의 값들로 설정하는 단계; (c) 제어 비트들에 응답하여 전류원 중의 하나 이상이 턴온됨으로써, Vpp 전압 레벨이 하강되는 단계; 및 (d) 소정 패턴의 데이터를 이용하여 메모리셀의 불량 여부를 판단하는 단계를 포함한다.

Description

반도체 메모리 장치의 Ｖｐｐ 레벨 제어 회로 및 이를 이용한 셀 테스트 방법{Vpp level control circuit of semiconductor device and cell test method using the same}
본 발명은 반도체 메모리 장치에 관한 것으로, 보다 상세하게는 다이나믹형 반도체 메모리 장치(Dynamic Random Access Memory, 이하 디램이라 함)의 Vpp 레벨을 조절하는 회로 및 Vpp 레벨 조절을 통한 메모리셀 테스트 방법에 관한 것이다.
반도체 메모리 장치의 Vpp 전압은 외부 전원 전압보다 높은 고전압(이하 Vpp라 함)으로서, 트랜지스터의 문턱(threshold) 전압 손실을 보충할 수 있어 반도체 메모리 장치에 일반적으로 사용된다. 반도체 메모리 장치 내에서 Vpp 전압은 워드라인(word line) 전압 등으로 사용된다.
Vpp 전압의 레벨은 Vpp 전압용 커패시터의 전하량에 의해 결정된다. 커패시터의 전하량은 커패시터의 PN 접합부에 항상 흐르는 미소한 역방향 바이어스 누전 전류(Reverse Bias leakage current)와 반도체 메모리 칩이 활성화될 때마다 내부 회로들을 기동하기 위한 큰 과도 전류에 의해 손실된다. 이러한 전하량의 손실을 보충해야만 Vpp 레벨을 일정하게 유지할 수 있다.
Vpp 레벨을 일정하게 유지하기 위해서 반도체 메모리 장치에서는 레벨 검출기를 사용한다. 전하의 누전이 생겨 Vpp 레벨이 다운되면 레벨 검출기가 다운된 레벨을 검출하고, 오실레이터를 턴온하여 Vpp 레벨을 상승시킨다.
Vpp 레벨이 원하는 값만큼 상승되면 다시 레벨을 검출하여 오실레이터를 오프시킨다.
여기서, Vpp 레벨이 하강되는 정도는 도 1에서 나타낸 바와 같이 커패시터의 전하 누전량 및/또는 레벨 검출기가 레벨을 검출하고 오실레이터를 동작시키기까지 걸리는 시간(TD)에 따라 차이가 난다.
도 1은 일반적인 반도체 메모리 장치에서의 Vpp 레벨의 변화를 도시하는 도면이다. 이를 참조하면, 삼각파와 같이 변하는 선이 변화하는 Vpp 레벨을 나타낸다. Vpp 레벨이 검출 레벨 이하로 내려가면 레벨 검출기가 이를 검출하게 되는 되는데, 그 시점이 T1 시점이다. 그리고, 검출 시점(T1)으로부터 소정 시간(여기서는 TD) 후에 오실레이터가 동작을 시작하는데, 그 시점이 T2이다. 레벨 검출기가 레벨을 검출하고 오실레이터를 동작시키기까지 걸리는 시간(TD)이 어느 정도인가에 따라, 검출 레벨로부터 Vpp의 최소 레벨까지인 하강폭이 D1, D2와 같이 차이가 난다. 물론, 상기 기술한 바와 같이, 전하 누전량도 Vpp 레벨의 하강폭에 영향을 미친다.
Vpp 레벨이 과도하게 하강되면 엔모스(NMOS) 트랜지스터가 턴온되지 않아 메모리 셀의 불량이 발생할 수 있다. 따라서, 정상 동작시에 일어날 수 있는 정도의 Vpp 레벨의 하강 상태를 인위적으로 만들어, 이 때 메모리셀 불량이 발생하는지 여부를 미리 테스트하는 것이 필요하다.
따라서 본 발명이 이루고자 하는 기술적 과제는 Vpp 레벨을 원하는 값으로 하강되도록 조절함으로써, 디램에서의 Vpp 레벨 다운에 의한 메모리셀 불량 여부를 웨이퍼 상태 등에서 테스트할 수 있도록 하는 반도체 메모리 장치의 Vpp 레벨 제어 회로를 제공하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는 Vpp 레벨을 원하는 값으로 하강되도록 조절하는 상기의 Vpp 레벨 제어 회로를 이용하여, 디램에서의 Vpp 레벨 다운에 의한 메모리셀 불량 여부를 웨이퍼 상태 등에서 테스트하는 반도체 메모리 장치의 테스트 방법을 제공하는 것이다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 상세한 설명이 제공된다.
도 1은 일반적인 반도체 메모리 장치에서의 Vpp 레벨의 변화를 도시하는 도면이다.
도 2는 본 발명의 일 실시예에 따른 Vpp 레벨 제어 회로를 도시하는 회로도이다.
도 3은 도 2에 도시된 Vpp 레벨 제어 회로에서 모드 레지스터 비트들의 설정에 따른 전류량을 나타내는 테이블이다.
상기 기술적 과제를 달성하기 위한 본 발명은 반도체 메모리 장치에서 사용되는 고전압인 Vpp 전압 레벨을 조절하는 회로에 관한 것이다. 본 발명의 바람직한 실시예에 따른 반도체 메모리 장치의 Vpp 레벨 제어 회로는 상기 Vpp 전압 라인과 접지 전압 사이에 형성되며, 상기 Vpp 전압용 전하를 저장하는 커패시터; 및 상기 Vpp 전압 라인과 상기 접지 전압 사이에 각각 형성되며, 소정의 제어 비트들에 각각 응답하여 소정의 전류를 흐르게 함으로써, 상기 Vpp 전압 레벨을 하강시키는 하나 이상의 전류원을 구비하며, 상기 제어 비트들은 소정의 테스트 모드에서 활성화되는 것을 특징으로 한다.
바람직하기로는, 상기 제어 비트들은 상기 반도체 메모리 장치의 모드 레지스터에 설정된 비트들이다.
상기 다른 기술적 과제를 달성하기 위한 본 발명은 Vpp 전압 라인과 접지 전압 사이에 각각 형성되며, 소정의 제어 비트들에 각각 응답하여 소정의 전류를 흐르게 함으로써, 상기 Vpp 전압 레벨을 하강시키는 하나 이상의 전류원들을 구비하는 반도체 메모리 장치에서 상기 Vpp 전압 레벨을 조절하여 메모리셀의 불량 여부를 테스트하는 방법에 관한 것이다. 본 발명의 바람직한 실시예에 따른 반도체 메모리 장치의 메모리셀 테스트 방법은 (a) 상기 반도체 메모리 장치를 소정의 테스트 모드로 진입시키는 단계; (b) 상기 제어 비트들을 각각 소정의 값들로 설정하는 단계; (c) 상기 제어 비트들에 응답하여 상기 전류원 중의 하나 이상이 턴온됨으로써, 상기 Vpp 전압 레벨이 하강되는 단계; 및 (d) 소정 패턴의 데이터를 이용하여 상기 반도체 메모리 장치의 메모리셀의 불량 여부를 판단하는 단계를 구비하는 것을 특징으로 한다.
바람직하기로는, 상기 (b) 단계는 (b1) 상기 반도체 메모리 장치를 모드 레지스터 설정 모드로 진입시키는 단계; (b2) 상기 반도체 메모리 장치의 어드레스 버스를 이용하여 상기 모드 레지스터의 비트들을 소정의 값들로 설정하는 단계; 및 (b3) 상기 모드 레지스터에 설정된 비트들을 상기 제어 비트들로서 사용하는 단계를 포함한다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 2는 본 발명의 일 실시예에 따른 Vpp 레벨 제어 회로를 도시하는 회로도이다. 이를 참조하면, 본 발명의 일 실시예에 따른 Vpp 레벨 제어 회로는 Vpp 전압 라인과 접지 전압(GND) 사이에 각각 형성되는 커패시터(C1) 및 소정의 제어 비트들(M0~Mn-1)에 각각 응답하여 소정의 전류를 흐르게 함으로써, Vpp 전압 레벨을 하강시키는 역할을 하는 하나 이상의 전류원을 구비한다. 본 실시예에서는 전류원은 n 개의 모스 트랜지스터들(MT1~MTn)로 구성된다.
제어 비트들(M0~Mn-1)은 소정의 테스트 모드에서 활성화된다. 테스트 모드는 Vpp 레벨을 조절하여 메모리셀의 불량 여부를 테스트하기 위한 모드로서, 웨이퍼 상태 또는 패키지 상태 등 어느 경우나 가능하나, 메모리셀의 불량여부를 빨리 테스트할수록 소요 경비가 감소될 것이므로, 웨이퍼 상태에서 테스트가 이루어지는 것이 바람직하다.
제1 내지 제 n 모스 트랜지스터들(MT1~MTn)은 엔모스 트랜지스터들인 것이 바람직하다. 제1 내지 제 n 모스 트랜지스터(MT1~MTn)는 각각 Vpp 라인과 접지 전압(GND) 사이에 형성되며, 제1 내지 제 n 모스 트랜지스터(MT1~MTn)의 각 게이트로는 제1 내지 제 n 제어 비트(M0~Mn-1)가 각각 입력된다.
커패시터(C1)는 Vpp 전압 레벨을 유지하기 위한 전하가 축적되는 소자이다. 커패시터(C1)에 저장된 전하량이 누전 등에 의하여 감소되면 Vpp 전압 레벨이 내려간다.
바람직하기로는, 제1 내지 제 n 모스 트랜지스터(MT1~MTn)를 제어하는 제어 비트들은 모드 레지스터에 설정된 비트들이다. 즉, 제1 내지 제 n 모스 트랜지스터(MT1~MTn)를 턴온/턴오프하기 위한 신호로서 모드 레지스터가 이용되는 것이 바람직하다.
모드 레지스터는 일반적으로 동기식 디램에서 사용되는 레지스터로서, 버스트 타입(burst type), 버스트 길이(burst length), 동작 모드(operation mode), 카스 레이턴시(CAS latency) 등 동기식 디램의 특정 동작 모드를 정의하기 위해 사용되는 레지스터이다.
제1 내지 제 n 모스 트랜지스터(MT1~MTn)를 턴온/턴오프하기 위한 신호로서 모드 레지스터를 이용하는 경우, 소정의 신호 또는 명령에 의해 디램을 정상 동작 모드가 아닌 모드 레지스터 설정 모드로 진입시키다. 모드 레지스터 설정 모드에서, 어드레스 비트들의 특정 비트들을 이용하여 모드 레지스터의 각 비트들을 소정의 값들로 각각 설정한다. 설정된 모드 레지스터의 최하위 비트(MRS0)는 제1 제어 비트(M0)로, 그 다음 하위 비트(MRS1)는 제2 제어 비트(M1)로 사용된다. 마찬가지로, 모드 레지스터의 비트들(MRS2, MRS3,..., MRSn-1)은 각각 제3 내지 제 n 제어 비트(M2, M3,..., Mn-1)로 사용된다.
본 발명의 일 실시예에 따른 Vpp 레벨 제어 회로에 구비되는 모스 트랜지스터의 수는 모드 레지스터의 비트수와 동일한 것이 바람직하다.
제1 내지 제 n 모스 트랜지스터(MT1~MTn)는 각각 해당 제어 비트가 '1'인 경우에 턴온되어 Vpp 라인과 접지 전압(GND) 사이에 전류 경로를 형성하고, '0'인 경우 턴오프되어 전류가 흐르지 않는다.
즉, 제1 모스 트랜지스터(MT1)는 제1 제어 비트(M1)가 '1'이면 턴온되어 소정의 전류가 흐르도록 함으로써, Vpp 전압 레벨을 떨어뜨린다. 제2 내지 제 n 모스 트랜지스터(MT2~MTn)도 제1 모스 트랜지스터(MT1)와 마찬가지이다. 다만, 각 모스 트랜지스터(MT1~MTn)가 턴온될 때 흐르는 각 전류량은 다르게 조절될 수 있다.
바람직하기로는, 제2 내지 제 n 모스 트랜지스터(MT2~MTn) 각각에 의해 흐르는 전류량은 제1 모스 트랜지스터(MT1)에 의해 흐르는 전류량의 21, 22, ..., 2n-1배가 되도록 하는 것이다. 즉, 제1 모스 트랜지스터(MT1)만에 의해 흐르는 전류량을 Y라 할 때, 제2 내지 제 n 모스 트랜지스터(MT2~MTn) 각각에 의해 흐르는 각 전류량이 2Y, 4Y, 8Y,...가 되도록 하는 것이다.
상기와 같이 하기 위해서는 제1 내지 제 n 모스 트랜지스터(MT1~MTn)의 각각의 크기를 제1 모스 트랜지스터(MT1)의 크기의 20, 21, 22, ..., 2n-1배가 되도록 하면 된다. 즉, 제1 내지 제 n 모스 트랜지스터들(MT1~MTn)의 각각의 크기를 제1 모스 트랜지스터(MT1) 크기의 2의 k(여기서, k는 0에서 n-1 까지의 정수)제곱 배로 하는 것이다.
제1 내지 제 n 모스 트랜지스터(MT1~MTn)의 크기를 상기와 같이 설계한 경우, 제어 비트들(M0~Mn-1)의 조합에 따른 총 전류량이 도 3에 나타난다. 도 3은 도 2에 도시된 Vpp 레벨 제어 회로에서 모드 레지스터 비트들의 설정에 따른 전류량을 나타내는 테이블이다. 제어 비트들(M0~Mn-1)의 수가 n 이므로, 조합 가능한 수는 2n이다.
제1 내지 제 n 제어 비트들(M0~Mn)이 '100..0'인 경우는 제1 모스 트랜지스터(MT1)만이 턴온된 경우로서, 이 때 흐르는 전류는 Y 이다.
제1 내지 제 n 제어 비트들(M0~Mn)이 '010..0'인 경우는 제2 모스 트랜지스터(MT2)만이 턴온된 경우로서, 이 때 흐르는 전류는 Y의 2배인 2Y이다.
제1 내지 제 n 제어 비트들(M0~Mn)이 '110..0'인 경우는 제1 모스 트랜지스터(MT1)와 제2 모스 트랜지스터(MT2)가 턴온된 경우로서, 이 때 흐르는 전류는 3Y 이다.
이와 같이, 제어 비트들(M0~Mn)을 적절히 설정함으로써, 흐르는 전류량을 최소 전류량, 즉 제1 모스 트랜지스터(MT1)만에 의해 흐르는 전류량(Y)의 정수 배로 조절할 수 있다. 따라서, Vpp 레벨을 2n가지의 레벨 중 어느 하나의 레벨로 하강시킬 수 있다.
상술한 바와 같이, 테스트 모드에서 Vpp 레벨을 원하는 레벨로 조절함으로써, Vpp 레벨 저하에 의한 셀 불량 발생 여부를 테스트할 수 있다.
Vpp 레벨 조절을 통한 셀 불량 테스트 과정을 기술하면, 다음과 같다.
먼저, 반도체 메모리 장치를 소정의 테스트 모드로 진입시킨다. 테스트 모드는 웨이퍼 상태에서의 테스트 모드일 수도 있고, 패키지 상태 또는 모듈 상태 어느 경우이나 가능하다.
그리고, 모드 레지스터를 이용하는 경우에는, 모드 레지스터 설정 모드로 들어가서 Vpp 레벨이 원하는 레벨로 하강되도록 그 레벨에 상응하는 비트 설정을 한다. 설정된 비트들을 제1 내지 제 n 모스 트랜지스터(MT1~MTn)의 제어 비트들(M0~Mn-1)로서 인가함으로써 Vpp 레벨을 원하는 레벨로 하강시킨다. 그리고, 소정 패턴의 데이터를 이용하여 메모리셀의 불량 여부를 판단함으로써, 메모리셀의 불량 여부를 테스트한다.
본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
본 발명의 반도체 메모리 장치의 Vpp 레벨 제어 회로 및 이를 이용한 테스트 방법에 의하여, Vpp 레벨 하강으로 인한 메모리 셀의 불량을 웨이퍼 레벨 등 반도체 메모리 장치의 실장 이전에 미리 스크린(screen)할 수 있다. 따라서, 실제 정상 동작에서 일어날 수 있는 Vpp 레벨 하강으로 인한 반도체 메모리 장치의 불량을 미리 파악함으로써, 다음 단계의 진행에 소요되는 노력이나 비용이 절감될 수 있어, 반도체 메모리 장치의 생산비용을 감소시키는 효과가 있다.

Claims (7)

  1. 반도체 메모리 장치에서 사용되는 고전압인 Vpp 전압 레벨을 조절하는 회로에 있어서,
    상기 Vpp 전압 라인과 접지 전압 사이에 형성되며, 상기 Vpp 전압용 전하를 저장하는 커패시터; 및
    상기 Vpp 전압 라인과 상기 접지 전압 사이에 각각 형성되며, 소정의 제어 비트들에 각각 응답하여 소정의 전류를 흐르게 함으로써, 상기 Vpp 전압 레벨을 하강시키는 하나 이상의 전류원을 구비하며,
    상기 제어 비트들은 소정의 테스트 모드에서 활성화되는 것을 특징으로 하는 반도체 메모리 장치의 Vpp 레벨 제어 회로.
  2. 제 1항에 있어서, 상기 제어 비트들은
    상기 반도체 메모리 장치의 모드 레지스터에 설정된 비트들인 것을 특징으로 하는 반도체 메모리 장치의 Vpp 레벨 제어 회로.
  3. 제 2항에 있어서, 상기 전류원은
    상기 제어 비트들에 각각 응답하여 턴온되는 엔모스 트랜지스터인 것을 특징으로 하는 반도체 메모리 장치의 Vpp 레벨 제어 회로.
  4. 제 3항에 있어서, 상기 엔모스 트랜지스터의 수는
    상기 모드 레지스터의 비트 수와 일치하는 것을 특징으로 하는 반도체 메모리 장치의 Vpp 레벨 제어 회로.
  5. 제 3항에 있어서, 상기 엔모스 트랜지스터들의 각각의 크기는
    제1 모스 트랜지스터의 크기의 2의 k(여기서, k는 0에서 n-1 까지의 정수이고, n은 상기 엔모스 트랜지스터의 개수임)제곱 배인 것을 특징으로 하는 반도체 메모리 장치의 Vpp 레벨 제어 회로.
  6. Vpp 전압 라인과 접지 전압 사이에 각각 형성되며, 소정의 제어 비트들에 각각 응답하여 소정의 전류를 흐르게 함으로써, 상기 Vpp 전압 레벨을 하강시키는 하나 이상의 전류원들을 구비하는 반도체 메모리 장치에서 상기 Vpp 전압 레벨을 조절하여 메모리셀의 불량 여부를 테스트하는 방법에 있어서,
    (a) 상기 반도체 메모리 장치를 소정의 테스트 모드로 진입시키는 단계;
    (b) 상기 제어 비트들을 각각 소정의 값들로 설정하는 단계;
    (c) 상기 제어 비트들에 응답하여 상기 전류원 중의 하나 이상이 턴온됨으로써, 상기 Vpp 전압 레벨이 하강되는 단계; 및
    (d) 소정 패턴의 데이터를 이용하여 상기 반도체 메모리 장치의 메모리셀의 불량 여부를 판단하는 단계를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 메모리셀 테스트 방법.
  7. 제 6항에 있어서, 상기 (b) 단계는
    (b1) 상기 반도체 메모리 장치를 모드 레지스터 설정 모드로 진입시키는 단계;
    (b2) 상기 반도체 메모리 장치의 어드레스 버스를 이용하여 상기 모드 레지스터의 비트들을 소정의 값들로 설정하는 단계; 및
    (b3) 상기 모드 레지스터에 설정된 비트들을 상기 제어 비트들로서 사용하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 메모리셀 테스트 방법.
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* Cited by examiner, † Cited by third party
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KR101134954B1 (ko) * 2008-01-30 2012-04-10 세이코 인스트루 가부시키가이샤 반도체 기억 장치

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