JPH1116399A - メモリセルの電気的特性測定方法、及び半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 不良メモリセルの電気的特性を外部より容易
に測定することができる半導体記憶装置を提供する。 【解決手段】 メモリセルを選択するメモリセル選択回
路と、第１のモード時に前記メモリ選択回路により選択
されたメモリセルのデータを読み出す読み出し回路とを
備えた半導体記憶装置において、第２のモード時に任意
の電圧を印加するための第１の外部端子と、前記メモリ
セル内トランジスタの出力電極側に接続され前記第２の
モード時に該メモリセルの出力電流を測定するための第
２の外部端子と、前記メモリセル選択回路の出力と前記
第１の外部端子の入力電圧とを前記第１と第２のモード
に対応させてそれぞれ切り替え、その切り替え結果を前
記メモリセル内トランジスタの制御電極に印加する切り
替え回路とを設けたことにある。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、マスクＲＯＭや不
揮発性メモリ等のメモリセルの電気的特性を外部より測
定できるメモリセルの電気的特性測定方法、及びこの測
定方法を実現する半導体記憶装置に関する。

【０００２】

【従来の技術】近年、マイクロコンピュータの周辺記憶
装置または内蔵の記憶装置として、ＲＯＭ（Ｒｅａｄ
Ｏｎｌｙ Ｍｅｍｏｒｙ）の開発が盛んに行われてい
る。

【０００３】図１１は、従来のＲＯＭの概略構成を示す
ブロック図である。

【０００４】同図に示すＲＯＭの読み出し時において
は、ローデコーダ１００がローアドレスを解読し、その
解読結果であるワード線１０１を活性化する。その結
果、このワード線１０１に接続された各メモリセル１０
２から、その記憶データがビット線１０３上に出力され
る。読み出し回路１０４は、そのビット線１０３の電位
をデジタル値に変換し、この読み出しデータがチップ外
へ出力される。

【０００５】従来、ＲＯＭのメモリセルの内容が正しい
か否かのテストを行う場合は、上述の如くメモリセルの
内容を読み出しチップ外に出力して判定している。すな
わち、読み出しデータと期待値とを比較して、それが一
致しているか否かを調べ、一致していなければ、そのメ
モリセルは不良であると判定していた。

【０００６】

【発明が解決しようとする課題】しかしながら、上記従
来のＲＯＭでは、テスト時に読み出されたメモリセルの
内容が期待値と一致しない場合に、不良であるメモリセ
ルを特定することはできても、そのメモリセルの電気的
特性を測定できないため、当該メモリセルの不良原因を
特定することは不可能であった。

【０００７】本発明は、上述の如き従来の問題点を解決
するためになされたもので、その目的は、不良メモリセ
ルの電気的特性を容易に測定することができるメモリセ
ルの電気的特性測定方法を提供することである。またそ
の他の目的は、上記の測定方法を容易に実施することが
可能な半導体記憶装置を提供することである。

【０００８】

【課題を解決するための手段】上記目的を達成するため
に、第１の発明の特徴は、データを記憶するメモリセル
と、前記メモリセルを選択するメモリセル選択回路と、
前記メモリ選択回路により選択されたメモリセルのデー
タを読み出す読み出し回路とを備えた半導体記憶装置に
対し、前記メモリセル選択回路の出力が印加されるメモ
リセル内トランジスタの制御電極に任意の電圧を印加す
るための第１の外部端子と、前記メモリセル内トランジ
スタの出力電極側に接続され該メモリセルの出力電流を
測定するための第２の外部端子とを予め設け、前記読み
出し回路から読み出されたメモリセルのデータと期待値
とを比較して不良メモリセルを特定し、その不良メモリ
セル内のトランジスタの制御電極に前記第１の外部端子
より任意の電圧を印加すると同時に、前記第２の外部端
子より印加する電圧を可変にし、前記第２の外部端子か
ら得られる前記不良メモリセルの出力電流を測定するこ
とにある。

【０００９】この第１の発明によれば、不良メモリセル
の電気的特性を外部から容易に測定することができ、そ
の不良原因を特定することができる。

【００１０】第２の発明の特徴は、データを記憶するメ
モリセルと、前記メモリセルを選択するメモリセル選択
回路と、第１のモード時に前記メモリ選択回路により選
択されたメモリセルのデータを読み出す読み出し回路と
を備えた半導体記憶装置において、前記第１のモード時
に前記メモリセル選択回路の出力が印加されるメモリセ
ル内トランジスタの制御電極に、第２のモード時に任意
の電圧を印加するための第１の外部端子と、前記メモリ
セル内トランジスタの出力電極側に接続され前記第２の
モード時に該メモリセルの出力電流を測定するための第
２の外部端子と、前記メモリセル選択回路の出力と前記
第１の外部端子の入力電圧とを前記第１と第２のモード
に対応させてそれぞれ切り替え、その切り替え結果を前
記メモリセル内トランジスタの制御電極に印加する切り
替え回路とを設けたことにある。

【００１１】この第２の発明によれば、第１と第２の外
部端子を用いて不良メモリセルの電気的特性を外部から
容易に測定することができ、その不良原因を特定するこ
とができる。

【００１２】第３の発明の特徴は、ワード線とビット線
との交差箇所に接続されたデータ記憶用のメモリセル
と、ローアドレス及びカラムアドレスをそれぞれデコー
ドし所定のメモリセルを選択するローデコーダ及びカラ
ムデコーダと、前記カラムデコーダの出力が伝達される
データ線に接続され、第１のモード時に前記ビット線と
前記データ線を介して伝達された選択メモリセルのデー
タを読み出す読み出し回路とを備えた半導体記憶装置に
おいて、前記第１のモード時に前記ローデコーダの出力
が印加されるメモリセル内トランジスタの制御電極に、
第２のモード時に任意の電圧を印加するための第１の外
部端子と、前記ローデコーダの出力と前記第１の外部端
子の入力電圧とを前記第１と第２のモードに対応させて
それぞれ切り替え、その切り替え結果を前記メモリセル
内トランジスタの制御電極に印加する切り替え回路と、
前記第１のモード時に前記データ線をプリチャージする
プリチャージ回路と、前記カラムデコーダの出力側と前
記プリチャージ回路の入力側との間に設けられ、前記デ
ータ線のプリチャージ時に該データ線に発生するノイズ
を防止する機能を有するソフトライト防止回路と、前記
第２のモード時に前記ソフトライト防止回路の前記機能
を停止する制御手段と、前記ソフトライト防止回路の出
力側に接続され、前記第２のモード時に前記データ線に
現れた前記メモリセルの出力電流を測定するための第２
の外部端子とを設けたことにある。

【００１３】この第３の発明によれば、ソフトライト防
止回路が設けられた装置においても、不良メモリセルの
電気的特性を外部から容易に測定することができ、その
不良原因を特定することができる。

【００１４】第４の発明の特徴は、ワード線とビット線
との交差箇所に接続されたデータ記憶用のメモリセル
と、ローアドレス及びカラムアドレスをそれぞれデコー
ドし所定のメモリセルを選択するローデコーダ及びカラ
ムデコーダと、前記カラムデコーダの出力が伝達される
データ線に接続され、第１のモード時に前記ビット線と
前記データ線を介して伝達された選択メモリセルのデー
タを読み出す読み出し回路とを備えた半導体記憶装置に
おいて、前記第１のモード時に前記ローデコーダの出力
が印加されるメモリセル内トランジスタの制御電極に、
第２のモード時に任意の電圧を印加するための第１の外
部端子と、前記ローデコーダの出力と前記第１の外部端
子の入力電圧とを前記第１と第２のモードに対応させて
それぞれ切り替え、その切り替え結果を前記メモリセル
内トランジスタの制御電極に印加する切り替え回路と、
前記第１のモード時に前記データ線をプリチャージする
プリチャージ回路と、前記カラムデコーダの出力側と前
記プリチャージ回路の入力側との間に設けられ、前記デ
ータ線のプリチャージ時に該データ線に発生するノイズ
を防止する機能を有するソフトライト防止回路と、前記
カラムデコーダ出力側と前記ソフトライト防止回路の入
力側との間に接続され、前記第２のモード時に前記デー
タ線に現れた前記メモリセルの出力電流を測定するため
の第２の外部端子とを設けたことにある。

【００１５】この第４の発明によれば、ソフトライト防
止回路が設けられた装置においても、追加回路を設ける
ことなく、不良メモリセルの電気的特性を外部から一層
簡単に測定することができ、その不良原因を特定するこ
とができる。

【００１６】第５の発明の特徴は、上記第２乃至第４の
発明において、前記第２の外部端子と前記メモリセル内
トランジスタの出力電極側との間に接続され、前記第１
のモード時にオフし前記第２のモード時にオンするアナ
ログスイッチを備えたことにある。

【００１７】この第５の発明によれば、不良メモリセル
の電気的特性を外部から的確に測定することができる。

【００１８】第６の発明の特徴は、上記第２乃至第５の
発明において、前記第１と第２のモードに対応したモー
ド信号と前記メモリセル選択回路の出力との論理をとる
論理回路を設け、前記切り替え回路は、その論理回路の
論理結果により切り替え制御をする構成にし、前記アナ
ログスイッチは、前記モード信号によりスイッチング制
御を行う構成にしたことにある。

【００１９】この第６の発明によれば、簡単な構成で、
不良メモリセルの電気的特性を外部から的確に測定する
ことができる。

【００２０】

【発明の実施の形態】以下、本発明の実施形態を図面に
基づいて説明する。図１（ａ），（ｂ），（ｃ）は、本
発明の半導体記憶装置のテスト時の基本概念を示す図で
あり、同図（ａ）は構成図、同図（ｂ）は等価回路図、
同図（ｃ）はメモリセルの電気的特性図を表わしてい
る。

【００２１】本発明の半導体記憶装置であるＲＯＭは、
図１（ａ）に示す如く、従来回路と同様に、データを記
憶するメモリセル１１と、アドレスに従って所定のメモ
リセル１１を選択するメモリセル選択回路１２と、この
メモリ選択回路１２により選択されたメモリセルのデー
タを読み出す読み出し回路１３とを備えている。

【００２２】そして、メモリセル１１の電気的特性を測
定するために、任意の電圧が印加される外部端子１４
と、メモリセル１１の出力電流を取り出すための外部端
子１６とを備えるほか、メモリセル選択回路１２の出力
と外部端子１４の入力電圧とを切り替える切り替え回路
１５と、外部端子１６と読み出し回路１５の入力側との
間に接続されたアナログスイッチ１７とが設けられてい
る。ここで、切り替え回路１５は、外部端子１８に入力
される切り替え信号ＭＣに応じて、通常読み出し／書き
込み時にはメモリセル選択回路１２からの信号を選択
し、セル電気的特性測定時には外部端子１４からの入力
電圧ＶＧを選択して、その選択結果を、メモリセル１１
のゲートが接続されたワード線１９に出力するようにな
っている。

【００２３】次に、テストモード時の動作を説明する。

【００２４】まず、読み出し動作を行うべく、外部端子
１８に供給する切り替え信号ＭＣを例えば“Ｈ”レベル
に設定し、切り替え回路１５がメモリ選択回路１２側を
選択するように切り替えておくと共に、アナログスイッ
チ１７をオフ状態にしておく。

【００２５】このような状態でアドレスをメモリ選択回
路１２に供給すると、その解読結果である信号が切り替
え回路１５を介してワード線１９に伝搬し、所定のメモ
リセル１１が選択される。そして、該メモリセル１１の
内容が読み出し回路１３によって外部へ出力される。

【００２６】その後に、読み出したメモリセル１１の値
と期待値との比較を行う。その比較結果が不一致であ
り、このメモリセル１１が不良である場合は、当該メモ
リセル１１の不良原因を特定するための電気的特性の測
定を次のように行う。

【００２７】まず、外部端子１８に供給する切り替え信
号ＭＣを“Ｌ”レベルに設定し、切り替え回路１５が外
部端子１４側を選択するように切り替え、加えてアナロ
グスイッチ１７をオン状態にしておく。また、外部端子
１４には可変電源ＶＧを、外部端子１６には可変電源Ｖ
Ｄをそれぞれ接続する。

【００２８】これによって、外部端子１４から切り替え
回路１５を通じてメモリセル１１のゲート電位（Ｖｇ：
図１中のＡ点）を、また外部端子１６からアナログスイ
ッチ１７を通じてメモリセル１１のドレイン電位（Ｖ
ｄ：図１中のＢ点）をそれぞれ任意に変えることが可能
になる。

【００２９】すなわち、外部端子１４，１６にそれぞれ
印加する電圧ＶＧ，ＶＤを可変にすることで、メモリセ
ル１１のトランジスタのＶｇ，Ｖｄの電位を任意に変
え、図１（ｂ）の等価回路に示すように、メモリセル１
１のドレイン電流Ｉｄを外部端子１６より測定する。

【００３０】このようにして、図１（ｃ）に示すような
不良メモリセル１１の電気的特性（Ｖｄ−Ｉｄ）を測定
し、その測定結果を所定の基準で検討して、当該不良メ
モリセル１１の不良原因がマスク原因、プロセス原因ま
たは他の原因であるかを特定する。

【００３１】特定された不良原因の対応として、マスク
修正、プロセス修正またはプロセス条件の変更等を行う
ことにより、製造歩留まりの向上を図ることができる。

【００３２】以下、本発明の具体的な実施の形態を図２
乃至図１１を用いて説明する。

【００３３】図２は、本発明の第１実施形態に係る半導
体記憶装置の構成を示すブロック図である。

【００３４】この半導体記憶装置は、各ワード線１９−
１，１９−２，…毎に切り替え回路１５−１，１５−
２，…が接続され、これに対応して、セルの電気的特性
測定時にメモリセル１１のゲート電位を可変にするため
の外部端子１４−１，１４−２，…と、切り替え信号Ｍ
Ｃ−１，ＭＣ−２，…を入力するための外部端子１８−
１，１８−２，…とが設けられている。ここで、切り替
え回路１５−１，１５−２，…は上記図１の切り替え回
路１５に相当し、外部端子１４−１，１４−２，…は、
上記図１の外部端子１４に相当し、外部端子１８−１，
１８−２，…は上記図１の外部端子１８に相当する。

【００３５】さらに、ビット線２０−１，２０−２，…
毎にアナログスイッチ１７−１，１７−２，…が設けら
れ、これに対応して、メモリセル１１のドレイン電流Ｉ
ｄを測定するための外部端子１６−１，１６−２，…が
設けられている。各アナログスイッチ１７−１，１７−
２，…は、制御信号ＣＳにより、外部端子１６−１，１
６−２…とビット線２０−１，２０−２，…との間をス
イッチングする。ここで、アナログスイッチ１７−１，
１７−２，…は上記図１のアナログスイッチ１７に相当
し、外部端子１６−１，１６−２，…は上記図１の外部
端子１６に相当する。

【００３６】図３（ａ），（ｂ）は、図２中の切り替え
回路１５−１，１５−２，…の構成例を示す回路図であ
る。

【００３７】同図（ａ）に示す切り替え回路では、切り
替え前と切り替え後の電位に電位差が発生しないよう
に、電位変換回路３１，３２と、切り替え用トランジス
タ３３，３４と、切り替え信号ＭＣ反転用のインバータ
３４とで構成されている。電位変換回路３１，３２の出
力は、切り替え用トランジスタ３３，３４のゲートにそ
れぞれ接続されている。

【００３８】入力ＩＮ１の電位がトランジスタ３３を介
して出力ＯＵＴに伝わる際に、トランジスタ３３の回路
閾値（Ｖｔｈ）分、電位降下しないように、トランジス
タ３３のゲートには、電位変換回路３１を介して少なく
とも入力ＩＮ１の最大電位＋Ｖｔｈの電位が印加され
る。入力ＩＮ２側についても同様である。

【００３９】図３（ｂ）に示す切り替え回路は、電位変
換回路を不要とする構成例を示すものであり、入力ＩＮ
１及びＩＮ２側にそれぞれ設けられたアナログスイッチ
４１，４２と、切り替え信号ＭＣ反転用のインバータ４
３とで構成されている。

【００４０】この半導体記憶装置によれば、所望のワー
ド線（例えばワード線１９−１）に接続されているメモ
リセル１１の電気的特性を測定する際には、切り替え信
号ＭＣ−１のみを“Ｈ”レベルに活性化し、他の切り替
え信号ＭＣ−２，…は全て“Ｌ”レベルに設定する。そ
の結果、切り替え回路１５−１だけが、その入力として
外部端子１４−１側を選択することになる。

【００４１】さらに、アナログスイッチ１７−１，１７
−２，…は全てオン状態にし、各ビット線２０−１，２
０−２，…と各外部端子１６−１，１６−２，…との間
を導通状態にする。

【００４２】このような状態で、上記図１で説明した方
法と同様に不良メモリセルの電気的特性を測定する。本
実施形態の場合は、不良メモリセルを含む１行分のメモ
リセル１１のドレイン電流Ｉｄがビット線２０−１，２
０−２，…から、アナログスイッチ１７−１，１７−
２，…を通して、それぞれ各外部端子１６−１，１６−
２，…に現れる。その外部端子の内、不良が特定されて
いるメモリセルに対応した端子を選んで上記電気的特性
の測定を行えば、その不良原因を特定することができ
る。

【００４３】図４は、本発明の第２実施形態に係る半導
体記憶装置の構成を示すブロック図であり、図２と共通
の要素には同一の符号を付して、その説明を省略する。

【００４４】本実施形態は、上記図２の装置において、
切り替え信号ＭＣ入力用の外部端子１８と各切り替え回
路１５−１，１５−２，…との間に２入力ＮＡＮＤゲー
ト５１−１，５１−２，…をそれぞれ挿入した構成とな
っている。本実施形態の構成によれば、上記図２の構成
に比べて、切り替え信号ＭＣ入力用の外部端子が１つで
済み、チップサイズを縮小化することができるだけでな
く、メモリセルの電気的特性測定を短時間で行うことが
できる。

【００４５】ＮＡＮＤゲート５１−１，５１−２，…
は、ローデコーダ１２の出力と切り替え信号ＭＣとのＮ
ＡＮＤを取り、その結果に応じて、各切り替え回路１５
−１，１５−２，…は切り替え動作を行うことになる。
すなわち、セル電気的特性測定時には、ローデコーダ１
２によって“Ｈ”レベルに活性化するワード線に対応し
た切り替え回路のみが、その入力として外部端子側（例
えば外部端子１４−１）を選択する。

【００４６】また、アナログスイッチ１７−１，１７−
２，…の制御信号は、上記切り替え信号ＭＣと同一の信
号を使用し、選択された切り替え回路１５−１と連動し
て全てオン状態となる。

【００４７】なお、本実施形態では、切り替え信号ＭＣ
は、外部端子１８より外部より供給するようにしたが、
装置内部の論理回路（レジスタ等）から供給するように
してもよい。

【００４８】図５は、本発明の第３実施形態に係る半導
体記憶装置の構成を示すブロック図であり、図４と共通
の要素には同一の符号を付して、その説明を省略する。

【００４９】本実施形態の装置では、ＥＰＲＯＭを想定
し、図４に示す装置の構成において、ローデコーダ１２
の出力（通常ＶＤＤ系）にレベルシフタ６１−１，６１
−２，…を設け、このＶＤＤ系を昇圧してＶＰＰ系にし
た例である。

【００５０】すなわち、ＥＥＰＲＯＭは、コントロール
ゲートの電圧を変化させることで、該コントロールゲー
トに容量結合されたフローティングゲートの電位を制御
し、データの書き込みを行う。この書き込み時におい
て、ローデコーダ１２の出力（セルのコントロールゲー
ト）は、アクセスされたワード線が通常電源電位ＶＤＤ
よりも高いＶＰＰレベルに昇圧される必要がある。した
がって、ローデコーダ１２の出力（通常ＶＤＤ系）にレ
ベルシフタ６１−１，６１−２，…を設け、このＶＤＤ
系を昇圧してＶＰＰ系とする。

【００５１】また、本実施形態では、各ＮＡＮＤゲート
５１−１，５１−２，…の入力の一方が、レベルシフタ
６１−１，６１−２，…の入力側から供給されるように
なっている（つまり昇圧前の電位を入力とする）。

【００５２】図５中のレベルシフタ６１−１，６１−
２，…の回路例は、例えば図６（ａ）に示すように、Ｐ
−ＭＯＳトランジスタ６１ａ，６１ｂと、Ｎ−ＭＯＳト
ランジスタ６１ｃ，６１ｄと、インバータ６１ｅとから
構成される。また、同図６（ｂ）に示すように、Ｐ−Ｍ
ＯＳトランジスタ６１ｆ，６１ｇと、インバータ６１ｈ
とから構成されるものもある。

【００５３】このような構成においても、上記第２実施
形態と同様の効果を得ることができる。

【００５４】図７は、本発明の第４実施形態に係る半導
体記憶装置の構成を示すブロック図であり、図５と共通
の要素には同一の符号を付して、その説明を省略する。

【００５５】本実施形態では、図５に示す装置の構成に
おいて、ＮＡＮＤゲート５１−１，５１−２，…の入力
の一方が、レベルシフタ６１−１，６１−２，…の出力
側から供給されるようになっている（つまり昇圧後の電
位を入力とする）。

【００５６】このような構成においても、上記第２実施
形態と同様の効果を得ることができる。

【００５７】図８は、本発明の第５実施形態に係る半導
体記憶装置の構成を示すブロック図であり、図４と共通
の要素には同一の符号を付して、その説明を省略する。

【００５８】本実施形態では、図４に示す装置におい
て、カラムデコーダ７５の出力側と読み出し回路１３の
入力側との間にソフトライト防止回路８０が設けられた
一例を示すものである。

【００５９】ソフトライト防止回路８０は、各ビット線
２０−１，２０−２，…に対応したデータ線（カラムデ
コーダ７５の出力線）毎に、それぞれＮ−ＭＯＳトラン
ジスタ８０−１，８０−２，…が挿入され構成されてい
る。

【００６０】このソフトライト防止回路８０は、読み出
しの際に行われるデータ線のプリチャージで（Ｐ−ＭＯ
Ｓトランジスタ８２−１，８２−２，…による）、該デ
ータ線を介してビット線２０−１，２０−２，…にノイ
ズが伝わり、メモリセル１１内のデータが書き変わるこ
とを防止する回路である。すなわち、通常読み出し時に
は、ソフトライト防止回路８０の各トランジスタ８０−
１，８０−２，…のゲートに１ｖ程度の低電圧ＶＡを印
加して抵抗を大きくし、上述のノイズ伝搬を防止してい
る。

【００６１】本実施形態では、カラムデコーダ７５の出
力側と読み出し回路１３入力側との間に、順次、ソフト
ライト防止回路８０と、プリチャージ回路（Ｐ−ＭＯＳ
８２−１，８２−２…から成る）とが設けられている。
そして、プリチャージ回路と読み出し回路１３との間か
ら、つまりソフトライト防止回路８０の出力側から、メ
モリセルのドレイン電流Ｉｄとしてカラムデコーダ７５
の出力を外部端子１６−１，１６−２，…側に取り出す
構成となっている。

【００６２】さらに、前記ソフトライト防止回路８０の
各トランジスタ８０−１，８０−２，…のゲート電圧Ｖ
Ａを操作するために、昇圧回路８１が設けられている。
この昇圧回路８１は、通常読み出し時には１ｖ程度の低
電圧ＶＡをソフトライト防止回路８０に供給するが、本
発明のセル電気的特性測定時には、この電圧ＶＡを５ｖ
程度に昇圧する。つまり、電圧ＶＡが低電圧のままで
は、ソフトライト防止回路８０による抵抗が高くメモリ
セルの電気的特性を正確に測定することができないた
め、電圧ＶＡを昇圧することにより、ソフトライト防止
回路８０による抵抗を低くし、より正確にメモリセルの
電気的特性を測定するのである。

【００６３】上記のようなソフトライト防止回路を備え
た構成においても、上記第２実施形態と同様の効果を得
ることができる。

【００６４】図９は、本発明の第６実施形態に係る半導
体記憶装置の構成を示すブロック図であり、図８と共通
の要素には同一の符号を付して、その説明を省略する。

【００６５】本実施形態は、上記図８に示す装置におい
て、昇圧回路８１に置き換え、切り替え回路８２を設
け、上記切り替え回路１５−１，１５−２，…の切り替
え信号ＭＣにより、セル電気的特性測定時に例えば５ｖ
が印加される外部端子８３と、通常読み出し時の低電圧
（１ｖ）とを切り替えるようにしたものである。

【００６６】このような構成においても、上記第２実施
形態と同様の効果を得ることができる。

【００６７】図１０は、本発明の第７実施形態に係る半
導体記憶装置の構成を示すブロック図であり、図８と共
通の要素には同一の符号を付して、その説明を省略す
る。

【００６８】上記第５及び第６実施形態では、不良メモ
リセルの電気的特性を測定する場合に、ソフトライト防
止回路８０を通過した後の信号を測定することになる。
このようにソフトライト防止回路８０が介在するため、
セル電気的特性測定時にその抵抗を下げる目的で昇圧回
路８１または切り替え回路８２の構成が必要であった。

【００６９】これに対して、本実施形態では、カラムデ
コーダ７５とソフトライト防止回路８０との間、つまり
ソフトライト防止回路８０の入力側から、メモリセルの
ドレイン電流Ｉｄとしてカラムデコーダ７５の出力を外
部端子１６−１，１６−２，…側に取り出す構成となっ
ている。

【００７０】これによって、不良メモリセルの電気的特
性測定時には、ソフトライト防止回路８０が介在しない
ため、上記第５及び第６実施形態で必要であった昇圧回
路８１及び切り替え回路８２が不要となる。従って、ソ
フトライト防止回路８０に供給される電圧ＶＡは１ｖの
低電圧のままでよいことになる。

【００７１】このように本実施形態では、不良メモリセ
ルの電気的特性を測定するときには、カラムデコーダ７
５の出力でソフトライト防止回路の入力側を測定するの
で、上記昇圧回路８１や切り替え回路８２を追加するこ
となく、容易に当該測定を行うことができる。

【００７２】

【発明の効果】以上詳細に説明したように、第１の発明
であるメモリセルの電気的特性測定方法によれば、不良
メモリセルの電気的特性を外部より容易に測定すること
ができ、その不良原因を特定することができる。

【００７３】第２の発明である半導体記憶装置によれ
ば、第１と第２の外部端子を用いて不良メモリセルの電
気的特性を外部より容易に測定することができ、その不
良原因を特定することができる。

【００７４】第３の発明である半導体記憶装置によれ
ば、ソフトライト防止回路が設けられた装置において
も、不良メモリセルの電気的特性を外部より容易に測定
することができ、その不良原因を特定することが可能に
なる。

【００７５】第４の発明である半導体記憶装置によれ
ば、ソフトライト防止回路が設けられた装置において
も、追加回路を設けることなく、不良メモリセルの電気
的特性を外部より簡単に測定することができ、その不良
原因を特定することが可能になる。

【００７６】第５の発明である半導体記憶装置によれ
ば、上記第２乃至第４の発明において、不良メモリセル
の電気的特性を外部より的確に測定することが可能にな
る。

【００７７】第６の発明である半導体記憶装置によれ
ば、上記第２乃至第５の発明において、簡単な構成で、
不良メモリセルの電気的特性を外部より的確にで測定す
ることができ、チップサイズの縮小化だけでなく、メモ
リセルの電気的特性測定を短時間で行うことが可能にな
る。

【図面の簡単な説明】

【図１】本発明の半導体記憶装置のテスト時の基本概念
を示す図である。

【図２】本発明の第１実施形態に係る半導体記憶装置の
構成を示すブロック図である。

【図３】図２中の切り替え回路の構成例を示す回路図で
ある。

【図４】本発明の第２実施形態に係る半導体記憶装置の
構成を示すブロック図である。

【図５】本発明の第３実施形態に係る半導体記憶装置の
構成を示すブロック図である。

【図６】図５中のレベルシフタの回路例を示す回路図で
ある。

【図７】本発明の第４実施形態に係る半導体記憶装置の
構成を示すブロック図である。

【図８】本発明の第５実施形態に係る半導体記憶装置の
構成を示すブロック図である。

【図９】本発明の第６実施形態に係る半導体記憶装置の
構成を示すブロック図である。

【図１０】本発明の第７実施形態に係る半導体記憶装置
の構成を示すブロック図である。

【図１１】従来のＲＯＭの概略構成を示すブロック図で
ある。

【符号の説明】

１１ メモリセル １２ ローデコーダ １４−１，１４−２，… 外部端子 １５−１，１５−２，… 切り替え回路 １６−１，１６−２，… 外部端子 １７−１，１７−２，… アナログスイッチ １８−１，１８−２，… 外部端子 １９−１，１９−２，… ワード線 ２０−１，２０−２，… ビット線 ５１−１，５１−２，… ＮＡＮＤゲート ６１−１，６１−２，… レベルシフタ ７５ カラムデコーダ ８０ ソフトライト防止回路 ８１ 昇圧回路 ８２ 切り替え回路 ８３ 外部端子 ＭＣ 切り替え信号

───────────────────────────────────────────────────── フロントページの続き (72)発明者 酒井 美紀 岩手県北上市北工業団地６番６号 岩手東 芝エレクトロニクス株式会社内

Claims (6)

【特許請求の範囲】
1. 【請求項１】 データを記憶するメモリセルと、前記メ
   モリセルを選択するメモリセル選択回路と、前記メモリ
   選択回路により選択されたメモリセルのデータを読み出
   す読み出し回路とを備えた半導体記憶装置に対し、 前記メモリセル選択回路の出力が印加されるメモリセル
   内トランジスタの制御電極に任意の電圧を印加するため
   の第１の外部端子と、前記メモリセル内トランジスタの
   出力電極側に接続され該メモリセルの出力電流を測定す
   るための第２の外部端子とを予め設け、 前記読み出し回路から読み出されたメモリセルのデータ
   と期待値とを比較して不良メモリセルを特定し、 その不良メモリセル内のトランジスタの制御電極に前記
   第１の外部端子より任意の電圧を印加すると同時に、前
   記第２の外部端子より印加する電圧を可変にし、 前記第２の外部端子から得られる前記不良メモリセルの
   出力電流を測定することを特徴とするメモリセルの電気
   的特性測定方法。
2. 【請求項２】 データを記憶するメモリセルと、前記メ
   モリセルを選択するメモリセル選択回路と、第１のモー
   ド時に前記メモリ選択回路により選択されたメモリセル
   のデータを読み出す読み出し回路とを備えた半導体記憶
   装置において、 前記第１のモード時に前記メモリセル選択回路の出力が
   印加されるメモリセル内トランジスタの制御電極に、第
   ２のモード時に任意の電圧を印加するための第１の外部
   端子と、 前記メモリセル内トランジスタの出力電極側に接続され
   前記第２のモード時に該メモリセルの出力電流を測定す
   るための第２の外部端子と、 前記メモリセル選択回路の出力と前記第１の外部端子の
   入力電圧とを前記第１と第２のモードに対応させてそれ
   ぞれ切り替え、その切り替え結果を前記メモリセル内ト
   ランジスタの制御電極に印加する切り替え回路とを設け
   たことを特徴とする半導体記憶装置。
3. 【請求項３】 ワード線とビット線との交差箇所に接続
   されたデータ記憶用のメモリセルと、ローアドレス及び
   カラムアドレスをそれぞれデコードし所定のメモリセル
   を選択するローデコーダ及びカラムデコーダと、前記カ
   ラムデコーダの出力が伝達されるデータ線に接続され、
   第１のモード時に前記ビット線と前記データ線を介して
   伝達された選択メモリセルのデータを読み出す読み出し
   回路とを備えた半導体記憶装置において、 前記第１のモード時に前記ローデコーダの出力が印加さ
   れるメモリセル内トランジスタの制御電極に、第２のモ
   ード時に任意の電圧を印加するための第１の外部端子
   と、 前記ローデコーダの出力と前記第１の外部端子の入力電
   圧とを前記第１と第２のモードに対応させてそれぞれ切
   り替え、その切り替え結果を前記メモリセル内トランジ
   スタの制御電極に印加する切り替え回路と、 前記第１のモード時に前記データ線をプリチャージする
   プリチャージ回路と、前記カラムデコーダの出力側と前
   記プリチャージ回路の入力側との間に設けられ、前記デ
   ータ線のプリチャージ時に該データ線に発生するノイズ
   を防止する機能を有するソフトライト防止回路と、 前記第２のモード時に前記ソフトライト防止回路の前記
   機能を停止する制御手段と、 前記ソフトライト防止回路の出力側に接続され、前記第
   ２のモード時に前記データ線に現れた前記メモリセルの
   出力電流を測定するための第２の外部端子とを設けたこ
   とを特徴とする半導体記憶装置。
4. 【請求項４】 ワード線とビット線との交差箇所に接続
   されたデータ記憶用のメモリセルと、ローアドレス及び
   カラムアドレスをそれぞれデコードし所定のメモリセル
   を選択するローデコーダ及びカラムデコーダと、前記カ
   ラムデコーダの出力が伝達されるデータ線に接続され、
   第１のモード時に前記ビット線と前記データ線を介して
   伝達された選択メモリセルのデータを読み出す読み出し
   回路とを備えた半導体記憶装置において、 前記第１のモード時に前記ローデコーダの出力が印加さ
   れるメモリセル内トランジスタの制御電極に、第２のモ
   ード時に任意の電圧を印加するための第１の外部端子
   と、 前記ローデコーダの出力と前記第１の外部端子の入力電
   圧とを前記第１と第２のモードに対応させてそれぞれ切
   り替え、その切り替え結果を前記メモリセル内トランジ
   スタの制御電極に印加する切り替え回路と、 前記第１のモード時に前記データ線をプリチャージする
   プリチャージ回路と、前記カラムデコーダの出力側と前
   記プリチャージ回路の入力側との間に設けられ、前記デ
   ータ線のプリチャージ時に該データ線に発生するノイズ
   を防止する機能を有するソフトライト防止回路と、 前記カラムデコーダ出力側と前記ソフトライト防止回路
   の入力側との間に接続され、前記第２のモード時に前記
   データ線に現れた前記メモリセルの出力電流を測定する
   ための第２の外部端子とを設けたことを特徴とする半導
   体記憶装置。
5. 【請求項５】 前記第２の外部端子と前記メモリセル内
   トランジスタの出力電極側との間に接続され、前記第１
   のモード時にオフし前記第２のモード時にオンするアナ
   ログスイッチを備えたことを特徴とする請求項２乃至請
   求項４記載の半導体記憶装置。
6. 【請求項６】 前記第１と第２のモードに対応したモー
   ド信号と前記メモリセル選択回路の出力との論理をとる
   論理回路を設け、前記切り替え回路は、その論理回路の
   論理結果により切り替え制御をする構成にし、 前記アナログスイッチは、前記モード信号によりスイッ
   チング制御を行う構成にしたことを特徴とする請求項２
   乃至請求項５記載の半導体記憶装置。