KR20170010620A - 반도체 메모리 장치 및 그것의 동작 방법 - Google Patents

반도체 메모리 장치 및 그것의 동작 방법 Download PDF

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Abstract

본 기술은 반도체 메모리 장치 및 이의 동작 방법에 관한 것으로, 다수의 비트라인들과 연결된 다수의 메모리 스트링들을 포함하는 메모리 셀 어레이, 상기 메모리 셀 어레이에 대한 프로그램 전압 인가 동작 및 검증 동작을 수행하기 위한 주변 회로부, 및 상기 다수의 선택 트랜지스터 셀들에 대한 검증 동작 시 상기 다수의 비트라인들 중 이븐 비트라인 그룹과 연결된 제1 메모리 스트링들에 포함된 제1 선택 트랜지스터 셀들과 상기 다수의 비트라인들 중 오드 비트라인 그룹과 연결된 제2 메모리 스트링들에 포함된 제2 선택 트랜지스터 셀들을 구분하여 검증 동작을 수행하도록 상기 주변 회로부를 제어하기 위한 제어 로직을 포함한다.

Description

반도체 메모리 장치 및 그것의 동작 방법{SEMICONDUCTOR MEMORY DEVICE AND OPERATING METHOD THEREOF}
본 발명은 전자 장치에 관한 것으로서, 좀 더 구체적으로는 반도체 메모리 장치 및 그것의 동작 방법에 관한 것이다.
반도체 장치 중 특히 반도체 메모리 장치는 크게 휘발성 메모리 장치(Volatile memory device)와 불휘발성 메모리 장치(Nonvolatile memory device)로 구분된다.
불휘발성 메모리 장치는 쓰기 및 읽기 속도가 상대적으로 느리지만 전원 공급이 차단되더라도 저장 데이터를 유지한다. 따라서 전원 공급 여부와 관계없이 유지되어야 할 데이터를 저장하기 위해 불휘발성 메모리 장치가 사용된다. 불휘발성 메모리 장치에는 ROM(Read Only Memory), MROM(Mask ROM), PROM(ProgrammaBL1e ROM), EPROM(ErasaBL1e ProgrammaBL1e ROM), EEPROM(Electrically ErasaBL1e ProgrammaBL1e ROM), 플래시 메모리(Flash memory), PRAM(Phase change Random Access Memory), MRAM(Magnetic RAM), RRAM(Resistive RAM), FRAM(Ferroelectric RAM) 등이 있다. 플래시 메모리는 노어 타입과 낸드 타입으로 구분된다.
플래시 메모리는 데이터의 프로그램과 소거가 자유로운 RAM의 장점과 전원 공급이 차단되어도 저장된 데이터를 보존할 수 있는 ROM의 장점을 가진다. 플래시 메모리는 디지털 카메라, PDA(Personal Digital Assistant) 및 MP3 플레이어와 같은 휴대용 전자기기의 저장 매체로 널리 사용되고 있다.
본 발명은 반도체 메모리 장치의 프로그램 동작 시 선택 트랜지스터의 문턱 전압 분포를 개선할 수 있는 반도체 메모리 장치 및 이의 동작 방법을 제공한다.
본 발명의 실시 예에 따른 반도체 메모리 장치는 다수의 비트라인들과 연결된 다수의 메모리 스트링들을 포함하는 메모리 셀 어레이, 상기 메모리 셀 어레이에 대한 프로그램 전압 인가 동작 및 검증 동작을 수행하기 위한 주변 회로부, 및 상기 다수의 선택 트랜지스터 셀들에 대한 검증 동작 시 상기 다수의 비트라인들 중 이븐 비트라인 그룹과 연결된 제1 메모리 스트링들에 포함된 제1 선택 트랜지스터 셀들과 상기 다수의 비트라인들 중 오드 비트라인 그룹과 연결된 제2 메모리 스트링들에 포함된 제2 선택 트랜지스터 셀들을 구분하여 검증 동작을 수행하도록 상기 주변 회로부를 제어하기 위한 제어 로직을 포함한다.
본 발명의 실시 예에 따른 반도체 메모리 장치의 동작 방법은 이븐 비트라인 그룹과 연결된 제1 메모리 스트링들 및 오드 비트라인 그룹 연결된 제2 메모리 스트링들에 각각 포함된 선택 트랜지스터들에 프로그램 전압을 인가하는 단계와, 상기 제1 메모리 스트링들에 대한 검증 동작을 수행하는 단계, 및 상기 제1 메모리 스트링들에 대한 검증 동작 결과를 상기 제1 메모리 스트링들 및 상기 제2 메모리 스트링들에 대한 검증 동작 결과로 판단하는 단계를 포함한다.
본 발명의 실시 예에 따른 반도체 메모리 장치의 동작 방법은 이븐 비트라인 그룹과 연결된 제1 메모리 스트링들 및 오드 비트라인 그룹 연결된 제2 메모리 스트링들에 각각 포함된 선택 트랜지스터들에 프로그램 전압을 인가하는 단계, 상기 프로그램 전압을 인가한 횟수를 카운트하고 그 카운트 값에 따라 상기 제1 메모리 스트링들에 대한 제1 검증 동작 또는 상기 제2 메모리 스트링들에 대한 제2 검증 동작을 선택적으로 수행하는 단계, 및 상기 제1 검증 동작 또는 상기 제2 검증 동작 결과 페일로 판단될 경우, 상기 프로그램 전압을 인가하는 단계부터 재수행하는 단계를 포함한다.
본 발명의 실시 예에 따른 반도체 메모리 장치의 동작 방법은 이븐 비트라인 그룹과 연결된 제1 메모리 스트링들 및 오드 비트라인 그룹에 연결된 제2 메모리 스트링들에 각각 포함된 선택 트랜지스터들에 프로그램 전압을 인가하는 단계, 상기 제1 메모리 스트링들 및 상기 제2 메모리 스트링들의 셀 커런트를 측정하는 단계, 측정된 상기 셀 커런트와 설정 셀 커런트를 비교하여 검증 동작을 수행하는 단계, 및 상기 검증 동작 결과 페일로 판단될 경우, 상기 프로그램 전압을 인가하는 단계부터 재수행하는 단계를 포함한다.
본 발명의 실시 예에 따른 반도체 메모리 장치의 동작 방법은 이븐 비트라인들에 연결된 제1 메모리 스트링들 및 오드 비트라인들에 연결된 제2 메모리 스트링들에 각각 포함된 선택 트랜지스터들에 프로그램 전압을 인가하는 단계, 상기 제1 메모리 스트링들과 상기 제2 메모리 스트링들의 셀 커런트를 측정하되, 상기 제1 메모리 스트링들 중 하나와 상기 제1 메모리 스트링들 중 하나와 인접한 상기 제2 메모리 스트링들 중 하나의 셀 커런트 합을 측정하는 단계, 측정된 상기 셀 커런트 합에 따라 검증 동작을 수행하는 단계, 및 상기 검증 동작 결과 페일로 판단될 경우, 상기 프로그램 전압을 인가하는 단계부터 재수행하는 단계를 포함한다.
본 기술에 따르면 반도체 메모리 장치의 프로그램 동작 시 선택 트랜지스터의 문턱 전압 분포를 개선할 수 있다.
도 1은 본 발명의 실시 예에 따른 반도체 메모리 장치를 설명하기 위한 블럭도이다.
도 2는 본 발명에 따른 메모리 블럭에 포함된 메모리 스트링을 설명하기 위한 입체도이다.
도 3은 제1 및 제2 메모리 스트링을 설명하기 위한 회로도이다.
도 4는 본 발명의 일실시 예에 따른 반도체 메모리 장치의 동작 방법을 설명하기 위한 순서도이다.
도 5는 본 발명의 다른 실시 예에 따른 반도체 메모리 장치의 동작 방법을 설명하기 위한 순서도이다.
도 6a 및 도 6b는 도 5의 S530 단계를 설명하기 위한 순서도이다.
도 7은 본 발명의 다른 실시 예에 따른 반도체 메모리 장치의 동작 방법을 설명하기 위한 순서도이다.
도 8은 도 1의 읽기 및 쓰기 회로의 다른 실시 예를 설명하기 위한 블럭도이다.
도 9는 본 발명의 다른 실시 예에 따른 반도체 메모리 장치의 동작 방법을 설명하기 위한 순서도이다.
도 10은 도 1의 반도체 메모리 장치를 포함하는 메모리 시스템을 보여주는 블럭도이다.
도 11은 도10의 메모리 시스템의 응용 예를 보여주는 블럭도이다.
도 12는 도 11을 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블럭도이다.
본 발명의 이점 및 특징, 그리고 그것을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 통해 설명될 것이다. 그러나 본 발명은 여기에서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 본 실시 예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "간접적으로 연결"되어 있는 경우도 포함한다. 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도 1은 본 발명에 따른 반도체 메모리 장치를 설명하기 위한 블럭도이다.
도 1을 참조하면, 반도체 메모리 장치(100)는 메모리 셀 어레이(110), 어드레스 디코더(120), 읽기 및 쓰기 회로(130), 제어 로직(140), 그리고 전압 생성부(150)를 포함한다.
메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 복수의 메모리 블록들(BLK1~BLKz)은 워드 라인들(WL)을 통해 어드레스 디코더(120)에 연결된다. 복수의 메모리 블록들(BLK1~BLKz)은 비트 라인들(BL1 내지 BLm)을 통해 읽기 및 쓰기 회로(130)에 연결된다. 비트 라인들(BL1 내지 BLm) 이븐 비트라인 그룹 및 오드 비트라인 그룹으로 구분될 수 있다. 복수의 메모리 블록들(BLK1~BLKz) 각각은 복수의 메모리 셀들을 포함한다. 실시 예로서, 복수의 메모리 셀들은 불휘발성 메모리 셀들이며, 보다 상세하게 복수의 메모리 셀들은 차지 트랩 디바이스(charge trap device) 기반의 불휘발성 메모리 셀들일 수 있다. 복수의 메모리 셀들은 동일 워드라인에 연결된 메모리 셀들을 하나의 페이지로 정의된다. 즉 메모리 셀 어레이(110)는 다수의 페이지로 구성된다. 또한 메모리 셀 어레이(110)의 복수의 메모리 블록들(BLK1~BLKz) 각각은 다수의 메모리 스트링을 포함한다. 다수의 메모리 스트링 각각은 비트라인과 소스 라인 사이에 직렬 연결된 드레인 선택 트랜지스터 셀, 다수의 메모리 셀들, 및 소스 선택 트랜지스터 셀을 포함한다. 이때 다수의 스트링들 중 이븐 비트라인에 연결된 제1 메모리 스트링과 상기 제1 메모리 스트링과 인접하며 오드 비트라인에 연결된 제2 메모리 스트링은 서로 다른 공통 소스 라인에 연결되거나, 하나의 공통 소스 라인을 공유할 수 있다.
어드레스 디코더(120), 읽기 및 쓰기 회로(130), 및 전압 생성부(150)는 메모리 셀 어레이(110)를 구동하는 주변 회로로서 동작한다.
어드레스 디코더(120)는 워드라인들(WL)을 통해 메모리 셀 어레이(110)에 연결된다. 어드레스 디코더(120)는 제어 로직(140)의 제어에 응답하여 동작하도록 구성된다. 어드레스 디코더(120)는 반도체 메모리 장치(100) 내부의 입출력 버퍼(미도시)를 통해 어드레스(ADDR)를 수신한다.
어드레스 디코더(120)는 프로그램 동작 중 프로그램 전압 인가 동작 시 전압 생성부(150)에서 생성된 프로그램 전압(Vpgm) 및 패스 전압(Vpass)을 수신된 어드레스(ADDR) 중 행 어드레스를 디코딩하고 디코딩된 행 어드레스에 따라 메모리 셀 어레이(110)의 다수의 워드라인들(WL)에 인가하거나, 선택 트랜지스터 셀의 프로그램 동작을 위해 선택 트랜지스터 셀과 연결된 선택 라인에 인가한다. 또한 어드레스 디코더(120)는 프로그램 동작 중 검증 동작시 전압 생성부(150)에서 생성된 검증 전압(Vverify)을 선택된 워드라인 또는 선택된 선택 라인에 인가한다.
어드레스 디코더(120)는 리드 동작시 수신된 어드레스(ADDR) 중 열 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(120)는 디코딩된 열 어드레스(Yi)를 읽기 및 쓰기 회로(130)에 전송한다.
반도체 메모리 장치(100)의 프로그램 동작은 페이지 단위로 수행된다. 프로그램 동작 요청 시에 수신되는 어드레스(ADDR)는 블록 어드레스, 행 어드레스 및 열 어드레스를 포함한다. 어드레스 디코더(120)는 블록 어드레스 및 행 어드레스에 따라 하나의 메모리 블록 및 하나의 워드 라인을 선택한다. 열 어드레스는 어드레스 디코더(120)에 의해 디코딩되어 읽기 및 쓰기 회로(130)에 제공된다.
반도체 메모리 장치(100)는 드레인 선택 트랜지스터 셀들 및 소스 선택 트랜지스터 셀들만을 선택적으로 프로그램가능하다. 프로그램된 드레인 선택 트랜지스터 셀들 및 소스 선택 트랜지스터 셀들은 반도체 메모리 장치(100)의 제반 동작시 비 선택된 스트링의 누설 전류를 차단시킨다.
어드레스 디코더(120)는 블록 디코더, 행 디코더, 열 디코더 및 어드레스 버퍼 등을 포함할 수 있다.
읽기 및 쓰기 회로(130)는 복수의 페이지 버퍼들(PB1~PBm)을 포함한다. 복수의 페이지 버퍼들(PB1~PBm)은 비트 라인들(BL1 내지 BLm)을 통해 메모리 셀 어레이(110)에 연결된다. 복수의 페이지 버퍼들(PB1~PBm) 각각은 프로그램 동작시 입력된 데이터(DATA)를 임시 저장하고 임시 저장된 데이터에 따라 각각 대응하는 비트라인들(BL1 내지 BLm)의 전위를 제어한다. 또한 프로그램 검증 동작 시 메모리 셀 어레이(110)의 비트라인들(BL1 내지 BLm)을 통해 셀 커런트를 센싱하고 센싱된 세커런트에 따라 검증 동작을 수행한다.
읽기 및 쓰기 회로(130)는 제어 로직(140)의 제어에 응답하여 동작한다.
예시적인 실시 예로서, 읽기 및 쓰기 회로(130)는 페이지 버퍼들(또는 페이지 레지스터들), 열 선택 회로 등을 포함할 수 있다.
제어 로직(140)은 어드레스 디코더(120), 읽기 및 쓰기 회로(130), 및 전압 생성부(150)에 연결된다. 제어 로직(140)은 반도체 메모리 장치(100)의 입출력 버퍼(미도시)를 통해 커맨드(CMD)를 수신한다. 제어 로직(140)은 커멘드(CMD)에 응답하여 반도체 메모리 장치(100)의 제반 동작을 제어하도록 구성된다. 또한 제어 로직(140)은 다수의 메모리 블럭에 포함된 드레인 및 소스 선택 트랜지스터 셀들을 프로그램하기 위하여 어드레스 디코더(120), 읽기 및 쓰기 회로(130), 및 전압 생성부(150)를 제어한다. 제어 로직(140) 드레인 및 소스 선택 트랜지스터 셀들의 프로그램 동작 중 프로그램 검증 동작시 다수의 비트라인들 중 이븐 또는 오드 비트라인들과 연결된 드레인 및 소스 선택 트랜지스터 셀들만을 선택적으로 프로그램 검증할 수 있다. 또한 제어 로직(140) 드레인 및 소스 선택 트랜지스터 셀들의 프로그램 검증 동작시 이븐 비트라인들과 연결된 드레인 및 소스 선택 트랜지스터 셀들과 오드 비트라인들과 연결된 드레인 및 소스 선택 트랜지스터 셀들을 서로 교번적으로 선택하여 프로그램 검증할 수 있다. 또한 제어 로직(140) 드레인 및 소스 선택 트랜지스터 셀들의 프로그램 검증 동작시 이븐 비트라인들과 연결된 드레인 및 소스 선택 트랜지스터 셀들과 오드 비트라인들과 연결된 드레인 및 소스 선택 트랜지스터 셀들을 서로 동시에 선택하여 프로그램 검증할 수 있다.
전압 생성부(150)는 제어 로직(140)의 제어에 따라 프로그램 전압 인가 동작 시 프로그램 전압(Vpgm), 패스 전압(Vpass)을 생성한다. 전압 생성부(150)는 프로그램 전압(Vpgm)은 인가 횟수가 증가할 수록 스텝 전압만큼 점차 상승하도록 생성한다. 전압 생성부(150)는 프로그램 검증 동작시 제어 로직(140)의 제어에 따라 검증 전압(Vverify)을 생성한다.
도 2는 본 발명에 따른 메모리 블럭에 포함된 메모리 스트링을 설명하기 위한 입체도이다.
도 2를 참조하면, 반도체 기판 상에 공통 소스 라인(SL)이 형성된다. 공통 소스 라인(SL) 상에는 수직 채널층(SP)이 형성된다. 수직 채널층(SP)의 상부는 비트라인(BL)과 연결된다. 수직 채널층(SP)은 폴리실리콘으로 형성될 수 있다. 수직 채널층(SP)의 서로 다른 높이에서 수직 채널층(SP)을 감싸도록 다수의 도전막들(SGS, WL0~WLn, SGD)이 형성된다. 수직 채널층(SP)의 표면에는 전하 저장막을 포함하는 다층막(미도시)이 형성되며, 다층막은 수직 채널층(SP)과 도전막들(SGSL, WL0~WLn, SGD) 사이에도 위치한다. 다층막은 산화막, 질화막, 및 산화막이 순차적으로 적층된 ONO 구조로 형성될 수 있다.
최하부 도전막은 소스 선택 라인(또는 제1 선택 라인)(SGS)이 되고, 최상부 도전막은 드레인 선택 라인(또는 제2 선택 라인)(SGD)이 된다. 선택 라인들(SGS, SGD) 사이의 도전막들은 워드라인들(WL0~WLn)이 된다. 다시 말해, 반도체 기판 상에는 도전막들(SGS, WL0~WLn, SGD)이 다층으로 형성되고, 도전막들(SGS, WL0~WLn, SGD)을 관통하는 수직 채널층(SP)이 비트라인(BL)과 반도체 기판에 형성된 소스 라인(SL) 사이에 수직으로 연결된다.
최상부 도전막(SGD)이 수직 채널층(SP)을 감싸는 부분에서 드레인 선택 트랜지스터 셀(또는 제2 선택 트랜지스터)(SDT)이 형성되고, 최하부 도전막(SGS)이 수직 채널층(SP)을 감싸는 부분에서 소스 선택 트랜지스터 셀(또는 제1 선택 트랜지스터)(SST)가 형성된다. 중간 도전막들(WL0~WLn)이 수직 채널층(SP)을 감싸는 부분들에서 메모리 셀들(C0~Cn)이 형성된다.
상기의 구조에 의해, 메모리 스트링은 공통 소스 라인(SL)과 비트라인(BL) 사이에 기판과 수직으로 연결되는 소스 선택 트랜지스터(SST), 메모리 셀들(C0~Cn) 및 드레인 선택 트랜지스터(SDT)를 포함한다. 소스 선택 트랜지스터(SST)는 제1 선택 라인(SGS)으로 인가되는 제1 선택 신호에 따라 메모리 셀들(C0~Cn)을 공통 소스 라인(SL)과 전기적으로 연결시킨다. 드레인 선택 트랜지스터(SDT)는 제2 선택 라인(SGD)으로 인가되는 제2 선택 신호에 따라 메모리 셀들(C0~Cn)을 비트라인(BL)과 전기적으로 연결시킨다.
도 3은 제1 및 제2 메모리 스트링을 설명하기 위한 회로도이다.
도 3을 참조하면, 제1 메모리 스트링(ST1)은 이븐 비트라인(BLe)으로 구분되는 제1 비트라인(BL1)과 공통 소스 라인(SL) 사이에 직렬 연결된 드레인 선택 트랜지스터(SDT), 메모리 셀들(C0~Cn) 및 소스 선택 트랜지스터(SST)를 포함한다. 제2 메모리 스트링(ST2)은 오드 비트라인(BLo)으로 구분되는 제2 비트라인(BL2)과 공통 소스 라인(SL) 사이에 직렬 연결된 드레인 선택 트랜지스터(SDT), 메모리 셀들(C0~Cn) 및 소스 선택 트랜지스터(SST)를 포함한다.
상술한 바와 같이 서로 인접하게 배치되는 제1 메모리 스트링(ST1)과 제2 메모리 스트링(ST2)은 서로 동일한 공통 소스 라인(SL)을 공유하되, 서로 분리된 제1 비트라인(BL1)과 제2 비트라인(BL2)에 각각 연결된다.
상술한 구조의 제1 및 제2 메모리 스트링에 포함된 드레인 선택 트랜지스터(SDT) 및 소스 선택 트랜지스터(SST)는 프로그램 검증 동작시 공통 소스 라인(SL)을 공유하므로 정확한 프로그램 검증 동작이 어려워 과도 프로그램 또는 하향 프로그램될 수 있다. 만약 드레인 선택 트랜지스터(SDT) 및 소스 선택 트랜지스터(SST)가 과도 프로그램될 경우 제1 메모리 스트링(ST1)과 제2 메모리 스트링(ST2)의 채널 프리차지 동작시 드레인 선택 트랜지스터(SDT) 및 소스 선택 트랜지스터(SST)의 문턱 전압에 의해 채널의 전위 레벨이 목표 레벨보다 낮게 프리차지될 수 있다. 또한 드레인 선택 트랜지스터(SDT) 및 소스 선택 트랜지스터(SST)가 하향 프로그램될 경우 제1 및 제2 메모리 스트링이 비선택되더라도 누설 전류가 발생하여 프로그램 디스터브 현상이 발생할 수 있다.
본 발명의 실시 예에서는 제1 메모리 스트링과 제2 메모리 스트링이 서로 동일한 공통 소스 라인을 공유하는 일예를 설명하였으나, 제1 메모리 스트링과 제2 메모리 스트링이 각각 다른 공통 소스 라인을 공유할 수 있다.
도 4는 본 발명의 일실시 예에 따른 반도체 메모리 장치의 동작 방법을 설명하기 위한 순서도이다.
도 1 내지 도 4를 참조하여 본 발명의 실시 예에 따른 반도체 메모리 장치의 선택 트랜지스터 셀의 프로그램 방법을 설명하면 다음과 같다.
본 발명의 일 실시 예에서는 설명의 편의를 위해 선택 트랜지스터 셀들 중 소스 선택 트랜지스터 셀의 프로그램 동작을 설명하도록 한다.
1) 프로그램 전압 인가(S410)
읽기 및 쓰기 회로(130)는 프로그램 데이터(DATA)를 임시 저장하고, 저장된 데이터에 따라 비트라인들(BL1 내지 BLm)의 전위 레벨을 프로그램 허용 전압으로 설정한다.
전압 생성부(150)는 소스 선택 트랜지스터 셀과 연결된 소스 선택 라인(SGS)에 인가하기 위한 프로그램 전압(Vpgm) 및 워드라인들(WL)에 인가하기 위한 패스 전압(Vpass)을 생성한다.
어드레스 디코더(120)는 어드레스 신호(ADDR)에 응답하여 소스 선택 라인(SGS)에 프로그램 전압(Vpgm)을 인가하고 나머지 워드라인들(WL)에 패스 전압(Vpass)을 인가한다. 이때 드레인 선택 라인(SGD)에는 드레인 선택 트랜지스터 셀을 턴온시키기 위한 동작 전압을 인가한다.
2) 이븐 또는 오드 비트라인 선택(S420)
제어 로직(140)은 프로그램 검증 동작을 수행하기 위해 다수의 비트라인들(BL1 내지 BLm)중 이븐 비트라인 그룹 또는 오드 비트라인 그룹을 선택한다. 즉 전체 페이지 중 하프(half) 페이지 검증 동작을 위해 다수의 비트라인들(BL1 내지 BLm)중 이븐 비트라인 그룹 또는 오드 비트라인 그룹을 선택한다.
따라서, 공통 소스 라인(SL)을 공유하는 제1 메모리 스트링(ST1)과 제2 메모리 스트링(ST2) 중 하나의 메모리 스트링만을 선택한다.
3) 프로그램 검증(S430)
상기 이븐 또는 오드 비트라인 선택 단계(S420)에서 선택된 이븐 비트라인 그룹 또는 오드 비트라인 그룹과 연결된 메모리 스트링에 대한 프로그램 검증 동작을 수행한다.
전압 생성부(150)는 소스 선택 트랜지스터 셀과 연결된 소스 선택 라인(SGS)에 인가하기 위한 검증 전압(Vverify) 및 워드라인들(WL)에 인가하기 위한 패스 전압(Vpass)을 생성한다.
어드레스 디코더(120)는 전압 생성부(150)에서 생성된 검증 전압(Vverify) 및 패스 전압(Vpass)을 소스 선택 라인(SGS) 및 워드라인들(WL)에 각각 인가한다.
읽기 및 쓰기 회로(130)는 선택된 이븐 비트라인 그룹 또는 오드 비트라인 그룹과 연결된 페이지 버퍼들을 이용하여 프로그램 검증 동작을 수행한다.
프로그램 검증 동작은 선택된 이븐 비트라인 그룹 또는 오드 비트라인 그룹과 연결된 메모리 스트링들에 각각 포함된 소스 선택 트랜지스터 셀들 중 프로그램 패스로 판단된 트랜지스터 셀들이 설정 수 이상일 경우 패스로 판단하고 설정 수 이하일 경우 페일로 판단한다.
4) 프로그램 전압 상승(S440)
상술한 프로그램 검증(S430) 결과 페일로 판단될 경우, 이전 프로그램 전압 인가 동작시 사용된 프로그램 전압을 스텝 전압만큼 상승시킨 후 상술한 프로그램 전압 인가 동작(S410)부터 재수행한다.
5) 프로그램 검증 패스 판단(S450)
상술한 프로그램 검증(S430) 결과 페일로 판단될 경우, 선택된 비트라인 그룹과 연결된 메모리 스트링들의 소스 선택 트랜지스터 셀들(SST)을 프로그램 패스로 판단하고, 비 선택된 비트라인 그룹과 연결된 메모리 스트링들의 소스 선택 트랜지스터 셀들(SST)도 프로그램 패스로 판단한다.
상술한 바와 같이 본원 발명의 일실시 예에서는 하프 페이지 검증 동작을 수행하고, 하프 페이지 검증 동작 결과를 전체 페이지 검증 동작 결과로 판단한다. 이는 전체메모리 스트링들을 동일한 값으로 프로그램함으로써, 하프 페이지 검증 동작 결과를 전체 페이지 검증 동작 결과로 판단하여도 소스 선택 트랜지스터 셀들(SST)의 문턱 전압 분포는 균일한 것으로 예측할 수 있다.
도 5는 본 발명의 다른 실시 예에 따른 반도체 메모리 장치의 동작 방법을 설명하기 위한 순서도이다.
도 6a 및 도 6b는 도 5의 S530 단계를 설명하기 위한 순서도이다.
도 1 내지 도 3, 도 5, 도 6a 및 도 6b를 참조하여, 본 발명의 실시 예에 따른 반도체 메모리 장치의 선택 트랜지스터 셀의 프로그램 방법을 설명하면 다음과 같다.
본 발명의 일 실시 예에서는 설명의 편의를 위해 선택 트랜지스터 셀들 중 소스 선택 트랜지스터 셀의 프로그램 동작을 설명하도록 한다.
1) 프로그램 전압 인가(S510)
읽기 및 쓰기 회로(130)는 프로그램 데이터(DATA)를 임시 저장하고, 저장된 데이터에 따라 비트라인들(BL1 내지 BLm)의 전위 레벨을 프로그램 허용 전압으로 설정한다.
전압 생성부(150)는 소스 선택 트랜지스터 셀과 연결된 소스 선택 라인(SGS)에 인가하기 위한 프로그램 전압(Vpgm) 및 워드라인들(WL)에 인가하기 위한 패스 전압(Vpass)을 생성한다.
어드레스 디코더(120)는 어드레스 신호(ADDR)에 응답하여 소스 선택 라인(SGS)에 프로그램 전압(Vpgm)을 인가하고 나머지 워드라인들(WL)에 패스 전압(Vpass)을 인가한다. 이때 드레인 선택 라인(SGD)에는 드레인 선택 트랜지스터 셀을 턴온시키기 위한 동작 전압을 인가한다.
2) 프로그램 전압 인가 횟수 카운트(S520)
제어 로직(140)은 상술한 프로그램 전압 인가(S510)의 수행 횟수를 카운트하여 프로그램 전압 인가 횟수를 임시 저장한다.
3) 이븐 또는 오드 비트라인 선택(S530)
제어 로직(140)은 상술한 프로그램 전압 인가 횟수를 이용하여 이븐 비트라인 그룹 또는 오드 비트라인 그룹을 선택한다.
프로그램 전압 인가 횟수를 이용하여 이븐 비트라인 그룹 또는 오드 비트라인 그룹을 선택하는 방법은 하기와 같이 두 가지의 방법으로 수행할 수 있다.
도 6a를 참조하면, 이븐 또는 오드 비트라인 선택 단계(S530)는 프로그램 전압 인가 횟수가 홀수인지 짝수인지를 판단(S531)하고, 그 결과에 따라 이븐 비트라인 또는 오드 비트라인들을 선택할 수 있다(S532, S533).
상술한 방식을 사용할 경우 후술하는 프로그램 검증 동작은 이븐 비트라인 그룹과 연결된 메모리 스트링 및 오드 비트라인 그룹과 연결된 메모리 스트링들을 교번적으로 프로그램 검증할 수 있다.
도 6b를 참조하면, 이븐 또는 오드 비트라인 선택 단계(S530)는 프로그램 전압 인가 횟수가 설정 횟수(N)보다 같거나 큰지 또는 작은지를 판단(S534)하고, 그 결과에 따라 이븐 비트라인 또는 오드 비트라인들을 선택할 수 있다(S535, S536).
상술한 방식을 사용할 경우 후술하는 프로그램 검증 동작은 오드 비트라인 그룹과 연결된 메모리 스트링들을 설정 횟수 미만으로 연속적으로 프로그램 검증하고 그 이후 이븐 비트라인 그룹과 연결된 메모리스트링들을 연속적으로 프로그램 검증할 수 있다.
또한 상술한 방식 외에도 이븐 비트라인 그룹과 연결된 메모리 스트링들과 오드 비트라인 그룹과 연결된 메모리스트링들을 교번적으로 프로그램 검증하되, 프로그램 검증 동작을 설정 횟수만큼 연속적으로 수행할 수도 있다.
4) 프로그램 검증(S540)
상기 이븐 또는 오드 비트라인 선택 단계(S530)에서 선택된 이븐 비트라인 그룹 또는 오드 비트라인 그룹과 연결된 메모리 스트링에 대한 프로그램 검증 동작을 수행한다.
전압 생성부(150)는 소스 선택 트랜지스터 셀과 연결된 소스 선택 라인(SGS)에 인가하기 위한 검증 전압(Vverify) 및 워드라인들(WL)에 인가하기 위한 패스 전압(Vpass)을 생성한다.
어드레스 디코더(120)는 전압 생성부(150)에서 생성된 검증 전압(Vverify) 및 패스 전압(Vpass)을 소스 선택 라인(SGS) 및 워드라인들(WL)에 각각 인가한다.
읽기 및 쓰기 회로(130)는 선택된 이븐 비트라인 그룹 또는 오드 비트라인 그룹과 연결된 페이지 버퍼들을 이용하여 프로그램 검증 동작을 수행한다.
프로그램 검증 동작은 선택된 이븐 비트라인 그룹 또는 오드 비트라인 그룹과 연결된 메모리 스트링들에 각각 포함된 소스 선택 트랜지스터 셀들 중 프로그램 패스로 판단된 트랜지스터 셀들이 설정 수 이상일 경우 패스로 판단하고 설정 수 이하일 경우 페일로 판단한다.
5) 프로그램 전압 상승(S550)
상술한 프로그램 검증(S540) 결과 페일로 판단될 경우, 이전 프로그램 전압 인가 동작시 사용된 프로그램 전압을 스텝 전압만큼 상승시킨 후 상술한 프로그램 전압 인가 동작(S510)부터 재수행한다.
상술한 바와 같이 본원 발명의 실시 예에 따르면, 이븐 비트라인들과 연결된 메모리 스트링과 오드 비트라인들과 연결된 메모리 스트링들을 교차적으로 프로그램 검증함으로써 프로그램 검증 동작의 정확성을 개선할 수 있으며, 소스 선택 트랜지스터 셀들(SST)의 문턱 전압 분포를 개선할 수 있다.
본 발명의 실시 예에서는 이븐 비트라인들을 선택하거나 오드 비트라인들을 선택하여 프로그램 검증 동작을 수행한 후 종료하였으나, 이븐 비트라인들을 선택하여 프로그램 검증 동작을 수행한 후 추가적으로 오드 비트라인들에 대한 프로그램 검증 동작을 수행할 수 있다. 또한 오드 비트라인들을 선택하여 프로그램 검증 동작을 수행한 후 추가적으로 이븐 비트라인들에 대한 프로그램 검증 동작을 수행할 수 있다. 이로 인하여 프로그램 검증 동작의 신뢰성을 개선할 수 있다.
도 7은 본 발명의 다른 실시 예에 따른 반도체 메모리 장치의 동작 방법을 설명하기 위한 순서도이다.
도 1 내지 3 및 도 7을 참조하여 본 발명의 실시 예에 따른 반도체 메모리 장치의 선택 트랜지스터 셀의 프로그램 방법을 설명하면 다음과 같다.
본 발명의 일 실시 예에서는 설명의 편의를 위해 선택 트랜지스터 셀들 중 소스 선택 트랜지스터 셀의 프로그램 동작을 설명하도록 한다.
1) 프로그램 전압 인가(S710)
읽기 및 쓰기 회로(130)는 프로그램 데이터(DATA)를 임시 저장하고, 저장된 데이터에 따라 비트라인들(BL1 내지 BLm)의 전위 레벨을 프로그램 허용 전압으로 설정한다.
전압 생성부(150)는 소스 선택 트랜지스터 셀과 연결된 소스 선택 라인(SGS)에 인가하기 위한 프로그램 전압(Vpgm) 및 워드라인들(WL)에 인가하기 위한 패스 전압(Vpass)을 생성한다.
어드레스 디코더(120)는 어드레스 신호(ADDR)에 응답하여 소스 선택 라인(SGS)에 프로그램 전압(Vpgm)을 인가하고 나머지 워드라인들(WL)에 패스 전압(Vpass)을 인가한다. 이때 드레인 선택 라인(SGD)에는 드레인 선택 트랜지스터 셀을 턴온시키기 위한 동작 전압을 인가한다.
2) 모든 비트라인 동시 선택(S720)
제어 로직(140)은 후술하는 프로그램 검증 동작을 수행하기 위해 다수의 비트라인들(BL1 내지 BLm)을 모두 선택하여 프로그램 검증 동작을 수행하도록 주변 회로들을 제어한다.
3) 전체 셀 커런트 측정(S730)
전압 생성부(150)는 소스 선택 트랜지스터 셀과 연결된 소스 선택 라인(SGS)에 인가하기 위한 검증 전압(Vverify) 및 워드라인들(WL)에 인가하기 위한 패스 전압(Vpass)을 생성한다.
어드레스 디코더(120)는 전압 생성부(150)에서 생성된 검증 전압(Vverify) 및 패스 전압(Vpass)을 소스 선택 라인(SGS) 및 워드라인들(WL)에 각각 인가한다.
읽기 및 쓰기 회로(130)는 선택된 이븐 비트라인 그룹 또는 오드 비트라인 그룹과 연결된 페이지 버퍼들을 이용하여 모든 비트라인들(BL1 내지 BLm)을 통해 셀 커런트를 측정한다.
4) 측정 셀 커런트에 따라 프로그램 검증(S740)
제어 로직(140)은 읽기 및 쓰기 회로(130)를 통해 각각의 비트라인들(BL1 내지 BLm)을 통해 측정된 셀 커런트의 합과 설정 셀 커런트를 비교하여 프로그램 검증 동작을 수행한다. 설정 셀 커런트는 전체 소스 선택 트랜지스터 셀이 모두 목표 문턱 전압 이상으로 프로그램될 경우의 셀 커런트보다 작도록 설정할 수 있다.
따라서 프로그램 검증 동작은 모든 비트라인들(BL1 내지 BLm)과 연결된 메모리 스트링들의 셀 커런트를 측정하고 셀 커런트 총합이 설정 셀 커런트보다 크거나 같을 경우 패스로 판단하고, 셀 커런트 총합이 설정 셀 커런트보다 작다고 판단될 경우 페일로 판단한다.
5) 프로그램 전압 상승(S750)
상술한 프로그램 검증(S740) 결과 페일로 판단될 경우, 이전 프로그램 전압 인가 동작시 사용된 프로그램 전압을 스텝 전압만큼 상승시킨 후 상술한 프로그램 전압 인가 동작(S710)부터 재수행한다.
상술한 바와 같이 본원 발명의 실시 예에 따르면, 모든 비트라인들에 연결된 메모리 스트링들을 프로그램 검증하되, 전체 셀 커런트를 설정 셀 커런트와 비교하여 프로그램 검증 동작을 수행할 수 있다.
도 8은 도 1의 읽기 및 쓰기 회로의 다른 실시 예를 설명하기 위한 블럭도이다.
도 8을 참조하면, 읽기 및 쓰기 회로(130')는 이브 및 오드 비트라인(Ble, BLo)이 각각의 페이지 버퍼들(PB1 내지 PBm)에 연결되는 구조이다.
도 9는 본 발명의 다른 실시 예에 따른 반도체 메모리 장치의 동작 방법을 설명하기 위한 순서도이다.
도 1 내지 도 3, 도 8 및 도 9를 이용하여 본 발명의 실시 예에 따른 반도체 메모리 장치의 선택 트랜지스터 셀의 프로그램 방법을 설명하면 다음과 같다.
본 발명의 일 실시 예에서는 설명의 편의를 위해 선택 트랜지스터 셀들 중 소스 선택 트랜지스터 셀의 프로그램 동작을 설명하도록 한다.
1) 프로그램 전압 인가(S910)
읽기 및 쓰기 회로(130')는 프로그램 데이터(DATA)를 임시 저장하고, 저장된 데이터에 따라 이븐 및 오드 비트라인들(BLe, BLo)의 전위 레벨을 프로그램 허용 전압으로 설정한다.
전압 생성부(150)는 소스 선택 트랜지스터 셀과 연결된 소스 선택 라인(SGS)에 인가하기 위한 프로그램 전압(Vpgm) 및 워드라인들(WL)에 인가하기 위한 패스 전압(Vpass)을 생성한다.
어드레스 디코더(120)는 어드레스 신호(ADDR)에 응답하여 소스 선택 라인(SGS)에 프로그램 전압(Vpgm)을 인가하고 나머지 워드라인들(WL)에 패스 전압(Vpass)을 인가한다. 이때 드레인 선택 라인(SGD)에는 드레인 선택 트랜지스터 셀을 턴온시키기 위한 동작 전압을 인가한다.
2) 이븐 및 오드 비트라인 동시 선택(S920)
제어 로직(140)은 하나의 페이지 버퍼에 연결된 두개의 비트라인 즉, 이븐 비트라인(Ble) 및 오드 비트라인(BLo)을 모두 선택하도록 읽기 및 쓰기 회로(130')를 제어한다.
3) 이븐 및 오드 비트라인의 셀 커런트 측정(S930)
전압 생성부(150)는 소스 선택 트랜지스터 셀과 연결된 소스 선택 라인(SGS)에 인가하기 위한 검증 전압(Vverify) 및 워드라인들(WL)에 인가하기 위한 패스 전압(Vpass)을 생성한다.
어드레스 디코더(120)는 전압 생성부(150)에서 생성된 검증 전압(Vverify) 및 패스 전압(Vpass)을 소스 선택 라인(SGS) 및 워드라인들(WL)에 각각 인가한다.
읽기 및 쓰기 회로(130')의 각 페이지 버퍼(PB1 내지 PBm)는 각각 연결된 이븐 비트라인(BLe) 및 오드 비트라인(BLo)을 통해 셀 커런트를 측정한다.
4) 프로그램 검증(S940)
읽기 및 쓰기 회로(130')의 각 페이지 버퍼(PB1 내지 PBm)는 각각 연결된 이븐 비트라인(BLe) 및 오드 비트라인(BLo)을 통해 측정된 셀 커런트를 이용하여 이븐 비트라인(BLe) 및 오드 비트라인(BLo)에 연결된 메모리 스트링의 프로그램 검증 동작을 수행한다. 이때 정상 프로그램된 메모리 셀과 연결된 하나의 비트라인을 통해 흐르는 셀 커런트가 50nmA라고 가정할 경우, 이븐 비트라인(BLe) 및 오드 비트라인(BLo)을 동시에 선택하여 측정된 셀 커런트가 100mA 이상일 경우 이븐 비트라인(BLe) 및 오드 비트라인(BLo)에 연결된 두 개의 메모리 스트링에 포함된 두 개의 소스 선택 트랜지스터 셀(SGT)을 모두 프로그램 패스로 판단하고, 50mA이상 100mA 미만일 경우 하나의 소스 선택 트랜지스터 셀(SGT)가 프로그램 패스된 것으로 판단하고, 50mA 미만일 경우 두 개의 소스 선택 트랜지스터 셀(SGT)을 모두 프로그램 페일로 판단한다.
각각의 페이지 버퍼(PB1 내지 PBm)를 통해 프로그램 패스로 판단된 메모리 셀들의 수가 설정 갯수 이상으로 판단될 경우 패스로 판단하고, 설정 갯수보다 작다고 판단될 경우 페일로 판단한다.
5) 프로그램 전압 상승(S950)
상술한 프로그램 검증(S940) 결과 페일로 판단될 경우, 이전 프로그램 전압 인가 동작시 사용된 프로그램 전압을 스텝 전압만큼 상승시킨 후 상술한 프로그램 전압 인가 동작(S910)부터 재수행한다.
상술한 바와 같이 본원 발명의 실시 예에 따르면, 하나의 페이지 버퍼로 두개의 메모리 스트링에 대한 프로그램 검증 동작을 동시에 수행하여 프로그램 동작 시간을 감소시킬 수 있다.
본 발명의 실시 예들에서는 소스 선택 트랜지스터 셀들의 프로그램 동작에 대해서 설명하였으나, 드레인 선택 트랜지스터 셀들의 프로그램 동작에도 동일하게 적용하여 수행할 수 있다.
도 10은 도 1의 반도체 메모리 장치를 포함하는 메모리 시스템을 보여주는 블럭도이다.
도 10을 참조하면, 메모리 시스템(1000)은 반도체 메모리 장치(100) 및 컨트롤러(1100)를 포함한다.
반도체 메모리 장치(100)는 도 1을 참조하여 설명된 바와 마찬가지로 구성되고, 동작할 수 있다. 이하, 중복되는 설명은 생략된다.
컨트롤러(1100)는 호스트(Host) 및 반도체 메모리 장치(100)에 연결된다. 호스트(Host)로부터의 요청에 응답하여, 컨트롤러(1100)는 반도체 메모리 장치(100)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(1100)는 반도체 메모리 장치(100)의 읽기, 쓰기, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 컨트롤러(1100)는 반도체 메모리 장치(100) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 컨트롤러(1100)는 반도체 메모리 장치(100)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.
컨트롤러(1100)는 램(1110, Random Access Memory), 프로세싱 유닛(1120, processing unit), 호스트 인터페이스(1130, host interface), 메모리 인터페이스(1140, memory interface) 및 에러 정정 블록(1150)을 포함한다. 램(1110)은 프로세싱 유닛(1120)의 동작 메모리, 반도체 메모리 장치(100) 및 호스트(Host) 사이의 캐시 메모리, 그리고 반도체 메모리 장치(100) 및 호스트(Host) 사이의 버퍼 메모리 중 적어도 하나로서 이용된다. 프로세싱 유닛(1120)은 컨트롤러(1100)의 제반 동작을 제어한다. 또한 컨트롤러(1100)는 쓰기 동작시 호스트(Host)로 부터 제공되는 프로그램 데이터를 임시 저장할 수 있다.
호스트 인터페이스(1130)는 호스트(Host) 및 컨트롤러(1100) 사이의 데이터 교환을 수행하기 위한 프로토콜을 포함한다. 예시적인 실시 예로서, 컨트롤러(1200)는 USB (Universal Serial Bus) 프로토콜, MMC (multimedia card) 프로토콜, PCI (peripheral component interconnection) 프로토콜, PCI-E (PCI-express) 프로토콜, ATA (Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI (small computer small interface) 프로토콜, ESDI (enhanced small disk interface) 프로토콜, 그리고 IDE (Integrated Drive Electronics) 프로토콜, 사유(private) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트(Host)와 통신하도록 구성된다.
메모리 인터페이스(1140)는 반도체 메모리 장치(100)와 인터페이싱한다. 예를 들면, 메모리 인터페이스는 낸드 인터페이스 또는 노어 인터페이스를 포함한다.
에러 정정 블록(1150)은 에러 정정 코드(ECC, Error Correcting Code)를 이용하여 반도체 메모리 장치(100)로부터 수신된 데이터의 에러를 검출하고, 정정하도록 구성된다. 프로세싱 유닛(1120)은 에러 정정 블록(1150)의 에러 검출 결과에 따라 읽기 전압을 조절하고, 재 읽기를 수행하도록 반도체 메모리 장치(100)를 제어할 것이다. 예시적인 실시 예로서, 에러 정정 블록은 컨트롤러(1100)의 구성 요소로서 제공될 수 있다.
컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적될 수 있다. 예시적인 실시 예로서, 컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 것이다.
컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어 반도체 드라이브(SSD, Solid State Drive)를 구성할 수 있다. 반도체 드라이브(SSD)는 반도체 메모리에 데이터를 저장하도록 구성되는 저장 장치를 포함한다. 메모리 시스템(1000)이 반도체 드라이브(SSD)로 이용되는 경우, 메모리 시스템(2000)에 연결된 호스트(Host)의 동작 속도는 획기적으로 개선된다.
다른 예로서, 메모리 시스템(1000)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등과 같은 전자 장치의 다양한 구성 요소들 중 하나로 제공된다.
예시적인 실시 예로서, 반도체 메모리 장치(100) 또는 메모리 시스템(1000)은 다양한 형태들의 패키지로 실장될 수 있다. 예를 들면, 반도체 메모리 장치(100) 또는 메모리 시스템(1000)은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
도 11은 도 10의 메모리 시스템의 응용 예를 보여주는 블럭도이다.
도 11을 참조하면, 메모리 시스템(2000)은 반도체 메모리 장치(2100) 및 컨트롤러(2200)를 포함한다. 반도체 메모리 장치(2100)는 복수의 반도체 메모리 칩들을 포함한다. 복수의 반도체 메모리 칩들은 복수의 그룹들로 분할된다.
도 11에서, 복수의 그룹들은 각각 제 1 내지 제 k 채널들(CH1~CHk)을 통해 컨트롤러(2200)와 통신하는 것으로 도시되어 있다. 각 반도체 메모리 칩은 도 1을 참조하여 설명된 반도체 메모리 장치(100) 중 하나와 마찬가지로 구성되고, 동작할 것이다.
각 그룹은 하나의 공통 채널을 통해 컨트롤러(2200)와 통신하도록 구성된다. 컨트롤러(2200)는 도 10을 참조하여 설명된 컨트롤러(1100)와 마찬가지로 구성되고, 복수의 채널들(CH1~CHk)을 통해 반도체 메모리 장치(2100)의 복수의 메모리 칩들을 제어하도록 구성된다.
도 12는 도 11을 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블럭도이다.
도 12를 참조하면, 컴퓨팅 시스템(3000)은 중앙 처리 장치(3100), 램(3200, RAM, Random Access Memory), 사용자 인터페이스(3300), 전원(3400), 시스템 버스(3500), 그리고 메모리 시스템(2000)을 포함한다.
메모리 시스템(2000)은 시스템 버스(3500)를 통해, 중앙처리장치(3100), 램(3200), 사용자 인터페이스(3300), 그리고 전원(3400)에 전기적으로 연결된다. 사용자 인터페이스(3300)를 통해 제공되거나, 중앙 처리 장치(3100)에 의해서 처리된 데이터는 메모리 시스템(2000)에 저장된다.
도 12에서, 반도체 메모리 장치(2100)는 컨트롤러(2200)를 통해 시스템 버스(3500)에 연결되는 것으로 도시되어 있다. 그러나, 반도체 메모리 장치(2100)는 시스템 버스(3500)에 직접 연결되도록 구성될 수 있다. 이때, 컨트롤러(2200)의 기능은 중앙 처리 장치(3100) 및 램(3200)에 의해 수행될 것이다.
도 12에서, 도 11을 참조하여 설명된 메모리 시스템(2000)이 제공되는 것으로 도시되어 있다. 그러나, 메모리 시스템(2000)은 도 10을 참조하여 설명된 메모리 시스템(1000)으로 대체될 수 있다. 예시적인 실시 예로서, 컴퓨팅 시스템(3000)은 도 11 및 도 10을 참조하여 설명된 메모리 시스템들(1000, 2000)을 모두 포함하도록 구성될 수 있다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 다양한 변경이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
100: 반도체 메모리 장치 110: 메모리 셀 어레이
120: 어드레스 디코더 130: 읽기 및 쓰기 회로
140: 제어 로직 150 : 전압 생성부

Claims (24)

  1. 다수의 비트라인들과 연결된 다수의 메모리 스트링들을 포함하는 메모리 셀 어레이;
    상기 메모리 셀 어레이에 대한 프로그램 전압 인가 동작 및 검증 동작을 수행하기 위한 주변 회로부; 및
    상기 다수의 선택 트랜지스터 셀들에 대한 검증 동작 시 상기 다수의 비트라인들 중 이븐 비트라인 그룹과 연결된 제1 메모리 스트링들에 포함된 제1 선택 트랜지스터 셀들과 상기 다수의 비트라인들 중 오드 비트라인 그룹과 연결된 제2 메모리 스트링들에 포함된 제2 선택 트랜지스터 셀들을 구분하여 검증 동작을 수행하도록 상기 주변 회로부를 제어하기 위한 제어 로직을 포함하는 반도체 메모리 장치.
  2. 제 1 항에 있어서 상기 제1 메모리 스트링들 각각은 인접한 상기 제2 메모리 스트링들 각각과 소스 라인을 공유하는 반도체 메모리 장치.
  3. 제 1 항에 있어서,
    상기 주변 회로부는 다수의 비트라인들 각각에 연결된 다수의 페이지 버퍼를 포함하며, 상기 검증 동작 시 상기 다수의 페이지 버퍼는 대응하는 비트라인의 전류를 센싱하여 상기 검증 동작을 수행하는 반도체 메모리 장치.
  4. 제 1 항에 있어서,
    상기 제어 로직은 상기 다수의 선택 트랜지스터 셀들에 대한 검증 동작 시 상기 제1 선택 트랜지스터 셀들에 대한 검증 결과를 상기 제1 선택 트랜지스터 셀들 및 상기 제2 선택 트랜지스터 셀들의 검증 결과로 판단하는 반도체 메모리 장치.
  5. 제 1 항에 있어서,
    상기 제어 로직은 상기 제1 선택 트랜지스터 셀들에 대한 상기 검증 동작과 상기 제2 선택 트랜지스터 셀들에 대한 상기 검증 동작을 서로 교번적으로 수행하는 반도체 메모리 장치.
  6. 제 5 항에 있어서,
    상기 제어 로직은 상기 검증 동작을 교번적으로 수행하기 위하여 상기 프로그램 전압 인가 동작의 수행 횟수를 카운트하고, 그 카운트된 값이 홀수 또는 짝수인지를 판단하여 그 결과에 따라 상기 제1 선택 트랜지스터 셀들에 대한 상기 검증 동작 또는 상기 제2 선택 트랜지스터 셀들에 대한 상기 검증 동작을 수행하는 반도체 메모리 장치.
  7. 제 1 항에 있어서,
    상기 제어 로직은 상기 제1 선택 트랜지스터 셀들에 대한 상기 검증 동작을 설정 횟수 만큼 반복하고, 상기 제2 선택 트랜지스터 셀들에 대한 상기 검증 동작을 상기 설정 횟수 만큼 반복 수행하되,
    상기 제1 선택 트랜지스터 셀들에 대한 상기 검증 동작을 상기 설정 횟수 만큼 반복한 후 상기 제2 선택 트랜지스터 셀들에 대한 상기 검증 동작을 상기 설정 횟수 만큼 반복 수행하고,
    상기 제2 선택 트랜지스터 셀들에 대한 상기 검증 동작을 상기 설정 횟수 만큼 반복한 후 상기 제1 선택 트랜지스터 셀들에 대한 상기 검증 동작을 상기 설정 횟수 만큼 반복 수행하는 반도체 메모리 장치.
  8. 제 7 항에 있어서,
    상기 제어 로직은 상기 제1 선택 트랜지스터 셀들에 대한 상기 검증 동작을 상기 설정 횟수 만큼 반복하고 상기 제2 선택 트랜지스터 셀들에 대한 상기 검증 동작을 상기 설정 횟수 만큼 반복 수행하기 위하여, 상기 프로그램 전압 인가 동작의 수행 횟수를 카운트하고, 그 카운트된 값이 상기 설정 회수보다 같거나 큰지 또는 작은지에 따라 상기 제1 선택 트랜지스터 셀들에 대한 상기 검증 동작을 상기 설정 횟수 만큼 반복하거나 상기 제2 선택 트랜지스터 셀들에 대한 상기 검증 동작을 상기 설정 횟수 만큼 반복 수행하는 반도체 메모리 장치.
  9. 제 1 항에 있어서,
    상기 제어 로직은 상기 제1 선택 트랜지스터 셀들에 대한 상기 검증 동작과 상기 제2 선택 트랜지스터 셀들에 대한 상기검증 동작을 동시에 수행하도록 상기 주변 회로를 제어하는 반도체 메모리 장치.
  10. 제 9 항에 있어서,
    상기 제어 로직은 상기 제1 선택 트랜지스터 셀들에 대한 상기 검증 동작시 측정된 제1 셀 커런트와 상기 제2 선택 트랜지스터 셀들에 대한 상기 검증 동작시 측정된 제2 셀 커런트의 합이 설정 셀 커런트보다 크거나 같은지 또는 작은지에 따라 상기 검증 동작을 수행하는 반도체 메모리 장치.
  11. 제 2 항에 있어서,
    상기 주변 회로부는 다수의 페이지 버퍼를 포함하되, 상기 다수의 페이지 버퍼 각각은 상기 소스 라인을 공유하는 상기 제1 메모리 스트링들 중 하나와 연결된 이븐 비트라인과 상기 제2 메모리 스트링들 중 하나와 연결된 오드 비트라인이 연결되는 반도체 메모리 장치.
  12. 제 11 항에 있어서,
    상기 다수의 페이지 버퍼 각각은 상기 검증 동작시 상기 이븐 비트라인과 상기 오드 비트라인을 통해 상기 제1 메모리 스트링들 중 하나와 상기 제2 메모리 스트링들 중 하나의 셀 커런트를 동시에 측정하는 반도체 메모리 장치.
  13. 제 12 항에 있어서,
    상기 제어 로직은 상기 다수의 페이지 버퍼 각각이 측정한 상기 셀 커런트에 따라 상기 제1 선택 트랜지스터 셀들 및 상기 제2 선택 트랜지스터 셀들의 프로그램 패스된 트랜지스터 셀의 수를 판단하고, 판단된 트랜지스터 셀의수에 따라 검증 동작 결과를 판단하는 반도체 메모리 장치.
  14. 이븐 비트라인 그룹과 연결된 제1 메모리 스트링들 및 오드 비트라인 그룹 연결된 제2 메모리 스트링들에 각각 포함된 선택 트랜지스터들에 프로그램 전압을 인가하는 단계;
    상기 제1 메모리 스트링들에 대한 검증 동작을 수행하는 단계; 및
    상기 제1 메모리 스트링들에 대한 검증 동작 결과를 상기 제1 메모리 스트링들 및 상기 제2 메모리 스트링들에 대한 검증 동작 결과로 판단하는 단계를 포함하는 반도체 메모리 장치의 동작 방법.
  15. 제 14 항에 있어서,
    상기 제1 메모리 스트링들 각각은 상기 제2 메모리 스트링들 중 인접한 하나와 소스 라인을 공유하는 반도체 메모리 장치의 동작 방법.
  16. 이븐 비트라인 그룹과 연결된 제1 메모리 스트링들 및 오드 비트라인 그룹 연결된 제2 메모리 스트링들에 각각 포함된 선택 트랜지스터들에 프로그램 전압을 인가하는 단계;
    상기 프로그램 전압을 인가한 횟수를 카운트하고 그 카운트 값에 따라 상기 제1 메모리 스트링들에 대한 제1 검증 동작 또는 상기 제2 메모리 스트링들에 대한 제2 검증 동작을 선택적으로 수행하는 단계; 및
    상기 제1 검증 동작 또는 상기 제2 검증 동작 결과 페일로 판단될 경우, 상기 프로그램 전압을 인가하는 단계부터 재수행하는 단계를 포함하는 반도체 메모리 장치의 동작 방법.
  17. 제 16 항에 있어서,
    카운트한 상기 프로그램 전압을 인가한 횟수가 홀수일 경우 상기 제1 검증 동작을 수행하고, 카운트한 상기 프로그램 전압을 인가한 횟수가 짝수일 경우 상기 제2 검증 동작을 수행하는 반도체 메모리 장치의 동작 방법.
  18. 제 16 항에 있어서,
    카운트한 상기 프로그램 전압을 인가한 횟수가 설정 횟수 보다 작을 경우 상기 제1 검증 동작을 수행하고, 카운트한 상기 프로그램 전압을 인가한 횟수가 상기 설정 횟수보다 크거나 같을 경우 상기 제2 검증 동작을 수행하는 반도체 메모리 장치의 동작 방법.
  19. 제 16 항에 있어서,
    상기 제1 메모리 스트링들 각각은 상기 제2 메모리 스트링들 중 인접한 하나와 소스 라인을 공유하는 반도체 메모리 장치의 동작 방법.
  20. 이븐 비트라인 그룹과 연결된 제1 메모리 스트링들 및 오드 비트라인 그룹에 연결된 제2 메모리 스트링들에 각각 포함된 선택 트랜지스터들에 프로그램 전압을 인가하는 단계;
    상기 제1 메모리 스트링들 및 상기 제2 메모리 스트링들의 셀 커런트를 측정하는 단계;
    측정된 상기 셀 커런트와 설정 셀 커런트를 비교하여 검증 동작을 수행하는 단계; 및
    상기 검증 동작 결과 페일로 판단될 경우, 상기 프로그램 전압을 인가하는 단계부터 재수행하는 단계를 포함하는 반도체 메모리 장치의 동작 방법.
  21. 제 20 항에 있어서,
    상기 검증 동작은 상기 제1 메모리 스트링들의 셀 커런트와 상기 제2 메모리 스트링들의 셀 커런트의 합이 상기 설정 셀 커런트보다 크거나 같을 경우 패스로 판단하고 작을 경우 페일로 판단하는 반도체 메모리 장치의 동작 방법.
  22. 이븐 비트라인들에 연결된 제1 메모리 스트링들 및 오드 비트라인들에 연결된 제2 메모리 스트링들에 각각 포함된 선택 트랜지스터들에 프로그램 전압을 인가하는 단계;
    상기 제1 메모리 스트링들과 상기 제2 메모리 스트링들의 셀 커런트를 측정하되, 상기 제1 메모리 스트링들 중 하나와 상기 제1 메모리 스트링들 중 하나와 인접한 상기 제2 메모리 스트링들 중 하나의 셀 커런트 합을 측정하는 단계;
    측정된 상기 셀 커런트 합에 따라 검증 동작을 수행하는 단계; 및
    상기 검증 동작 결과 페일로 판단될 경우, 상기 프로그램 전압을 인가하는 단계부터 재수행하는 단계를 포함하는 반도체 메모리 장치의 동작 방법.
  23. 제 22 항에 있어서,
    상기 검증 동작은 상기 셀 커런트 합에 따라 상기 제1 메모리 스트링들 중 하나와 상기 제1 메모리 스트링들 중 하나와 인접한 상기 제2 메모리 스트링들 중 하나 중 프로그램 패스된 선택 트랜지스터 셀의 수를 판단하는 반도체 메모리 장치의 동작 방법.
  24. 제 23 항에 있어서,
    상기 검증 동작은 상기 제1 메모리 스트링들 및 상기 제2 메모리스트링들에 포함된 상기 선택 트랜지스터 셀들 중 상기 프로그램 패스된 선택 트랜지스터 셀의 수가 설정 수 이상일 경우 패스로 판단하고, 상기 설정 수 미만일 경우 상기 페일로 판단하는 반도체 메모리 장치의 동작 방법.
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