CN110190059A - 半导体存储装置及半导体存储装置的控制方法 - Google Patents

半导体存储装置及半导体存储装置的控制方法 Download PDF

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Abstract

本发明涉及一种半导体存储装置及半导体存储装置的控制方法。实施方式的半导体存储装置具备：第1至第4导电层；n型半导体区域；半导体层，贯通第1至第4导电层，设置在n型半导体区域与p型半导体区域之间，且杂质浓度低于n型半导体区域的杂质浓度及p型半导体区域的杂质浓度；第1至第4电荷蓄积区域；电压控制电路，控制施加到第1至第4导电层的电压，而执行第1读出序列、及与第1读出序列不同的第2读出序列；比较电路，对以第1读出序列读出的第1数据与以第2读出序列读出的第2数据进行比较；及判定电路，判定第1数据与第2数据中的哪一个数据为真值；且第1读出序列的断开电压与第2读出序列的断开电压为不同值。

Description

半导体存储装置及半导体存储装置的控制方法
[相关申请的引用]
本申请基于日本专利申请2018-030233(申请日：2018年2月23日)，享受该申请的优先权益。本申请通过参照该基础申请而包含该基础申请的全部内容。
技术领域
本发明的实施方式涉及一种半导体存储装置及半导体存储装置的控制方法。
背景技术
将存储单元三维地配置的三维NAND(not and，与非)闪速存储器实现较高的集成度及较低的成本。为了提高三维NAND闪速存储器的读出特性，提出在存储器串的一端设置着p型半导体区域的正反馈方式的三维NAND闪速存储器。正反馈方式的三维NAND闪速存储器由于存储单元晶体管具有陡峭的亚阈值斜率，因此读出特性提高。为了实现三维NAND闪速存储器的高性能化，期待正反馈方式的三维NAND闪速存储器的读出特性进一步提高。
发明内容
本发明要解决的问题在于提供一种能够提高读出特性的半导体存储装置及半导体存储装置的控制方法。
实施方式的半导体存储装置具备：第1导电层；所述第1导电层之上的第2导电层；所述第2导电层之上的第3导电层；所述第3导电层之上的第4导电层；n型半导体区域；p型半导体区域，比所述n型半导体区域更靠近所述第4导电层；半导体层，贯通所述第1导电层、所述第2导电层、所述第3导电层、及所述第4导电层，设置在所述n型半导体区域与所述p型半导体区域之间，且杂质浓度低于所述n型半导体区域的杂质浓度及所述p型半导体区域的杂质浓度；第1电荷蓄积区域，设置在所述第1导电层与所述半导体层之间；第2电荷蓄积区域，设置在所述第2导电层与所述半导体层之间；第3电荷蓄积区域，设置在所述第3导电层与所述半导体层之间；第4电荷蓄积区域，设置在所述第4导电层与所述半导体层之间；电压控制电路，控制施加到所述第1导电层、所述第2导电层、所述第3导电层、及所述第4导电层的电压，而执行读出基于所述第2电荷蓄积区域中的电荷量的第1数据的第1读出序列、及以与所述第1读出序列不同的序列读出基于所述第2电荷蓄积区域中的电荷量的第2数据的第2读出序列；比较电路，对所述第1数据与所述第2数据进行比较；及判定电路，基于所述比较电路的比较结果，判定所述第1数据与所述第2数据中的哪一个数据是真值；且所述第1读出序列及所述第2读出序列具备：断开步骤，包括对所述第2导电层施加断开电压；及读出步骤，包括对所述第2导电层施加高于所述断开电压的读出电压；且所述第1读出序列的所述断开电压与所述第2读出序列的所述断开电压为不同值。
根据所述构成，提供一种能够提高读出特性的半导体存储装置及半导体存储装置的控制方法。
附图说明
图1是第1实施方式的半导体存储装置的框图。
图2是第1实施方式的半导体存储装置的存储单元阵列的电路图。
图3是第1实施方式的半导体存储装置的存储器串的示意剖视图。
图4是说明第1实施方式的数据读出序列的示意图。
图5(a)～(c)是第1实施方式的数据读出序列的时序图。
图6是说明第1实施方式的数据读出序列的示意图。
图7是第1实施方式的读出序列的带图。
图8(a)、(b)是第1实施方式的作用及效果的说明图。
图9是第1实施方式的作用及效果的说明图。
图10(a)～(c)是第1实施方式的作用及效果的说明图。
图11是第2实施方式的半导体存储装置的存储单元MC的示意剖视图。
图12是第2实施方式的半导体存储装置的框图。
图13是第2实施方式的半导体存储装置的基本动作的说明图。
图14是第2实施方式的半导体存储装置的基本动作的说明图。
具体实施方式
以下，一边参照附图，一边对本发明的实施方式进行说明。此外，在以下说明中，对相同或类似构件等标注相同符号，对于已进行过一次说明的构件等，适当省略其说明。
另外，在本说明书中，存在为了方便起见而使用“上”、或“下”的用词的情况。所谓“上”、或“下”只是表示附图内的相对位置关系的用词，并非规定相对于重力的位置关系的用词。
在本说明书中，所谓“电压”只要不作额外的限定便指与接地电位之间的电位差。
(第1实施方式)
第1实施方式的半导体存储装置具备：第1导电层；第1导电层之上的第2导电层；第2导电层之上的第3导电层；第3导电层之上的第4导电层；n型半导体区域；p型半导体区域，比n型半导体区域更靠近第4导电层；半导体层，贯通第1导电层、第2导电层、第3导电层、及第4导电层，设置在n型半导体区域与p型半导体区域之间，且杂质浓度低于n型半导体区域的杂质浓度及p型半导体区域的杂质浓度；第1电荷蓄积区域，设置在第1导电层与半导体层之间；第2电荷蓄积区域，设置在第2导电层与半导体层之间；第3电荷蓄积区域，设置在第3导电层与半导体层之间；第4电荷蓄积区域，设置在第4导电层与半导体层之间；电压控制电路，控制施加到第1导电层、第2导电层、第3导电层、及第4导电层的电压，而执行读出基于第2电荷蓄积区域中的电荷量的第1数据的第1读出序列、及以与第1读出序列不同的序列读出基于第2电荷蓄积区域中的电荷量的第2数据的第2读出序列；比较电路，对第1数据与第2数据进行比较；及判定电路，基于比较电路的比较结果，判定第1数据与第2数据中的哪一个数据为真值；且第1读出序列及第2读出序列具备：断开步骤，包括对第2导电层施加断开电压；及读出步骤，包括对第2导电层施加高于断开电压的读出电压；且第1读出序列的断开电压与第2读出序列的断开电压为不同值。
图1是第1实施方式的半导体存储装置的框图。图2是第1实施方式的半导体存储装置的存储单元阵列100的电路图。图3是第1实施方式的半导体存储装置的存储器串MS的示意剖视图。图3表示图2的存储单元阵列100中例如以虚线围成的一个存储器串MS的截面。
第1实施方式的半导体存储装置是三维地配置着存储单元的三维NAND闪速存储器。第1实施方式的半导体存储装置是在存储器串的一端设置着p型半导体区域的正反馈方式的三维NAND闪速存储器。第1实施方式的三维NAND闪速存储器是一个存储单元晶体管MT存储多个数据的多值存储器(Multi-level Memory)。
第1实施方式的三维NAND闪速存储器具备存储单元阵列100、第1控制电路101、第2控制电路102、字线电压控制电路103(电压控制电路)、断开电压产生电路104(电压产生电路)、第1存储器111、第2存储器112、比较电路120、判定电路130。
如图2所示，存储单元阵列100具备字线WL1(第1导电层)、字线WL2(第5导电层)、字线WL3(第2导电层)、字线WL4(第3导电层)、字线WL5(第6导电层)、字线WL6(第4导电层)、共通源极线CSL、源极选择栅极线SGS、多个漏极选择栅极线SGD、多个位线BL、多个存储器串MS。
如图2所示，存储器串MS包含串联连接于共通源极线CSL与位线BL之间的源极选择晶体管SST、多个存储单元晶体管MT、及漏极选择晶体管SDT。
如图3所示，存储单元阵列100具备半导体基板10、层间绝缘层12(绝缘层)、第1至第6字线WL1～WL6、n型半导体区域20、p型半导体区域22、半导体层24、电荷蓄积膜26、位线BL。电荷蓄积膜26包含电荷蓄积区域26a(第1电荷蓄积区域)、电荷蓄积区域26b、电荷蓄积区域26c(第2电荷蓄积区域)、电荷蓄积区域26d(第3电荷蓄积区域)、电荷蓄积区域26e、电荷蓄积区域26f(第4电荷蓄积区域)。
半导体基板10例如是单晶的p型硅基板。半导体基板10含有例如硼(B)作为p型杂质。
字线WL1～WL6设置在半导体基板10之上。字线WL1～WL6是板状的导电层。字线WL1～WL6在各字线之间夹着层间绝缘层12而积层。字线WL1～WL6在z方向上积层。字线WL1～WL6作为存储单元晶体管MT的控制电极发挥功能。
字线WL1～WL6例如为含有导电性杂质的多晶硅。另外，字线WL1～WL6例如是金属。层间绝缘层12例如是氧化硅。
n型半导体区域20设置在半导体基板10中。n型半导体区域20含有n型杂质。n型杂质例如是磷(P)或砷(As)。n型半导体区域20的n型杂质浓度例如为1×1019cm-3以上。n型半导体区域20作为共通源极线CSL发挥功能。也可以将n型半导体区域20设置为与半导体基板10独立的区域。
p型半导体区域22比n型半导体区域20更靠近字线WL6(第4导电层)。p型半导体区域22位于半导体层24的位线BL侧。
p型半导体区域22含有p型杂质。p型半导体区域22例如为含有p型杂质的多晶硅。p型杂质例如是硼(B)。p型半导体区域22的p型杂质浓度例如为1×1019cm-3以上。
半导体层24设置在n型半导体区域20与p型半导体区域22之间。半导体层24与n型半导体区域20及p型半导体区域22相接。半导体层24贯通第1至第6字线WL1～WL6。半导体层24在z方向上伸长。半导体层24例如为柱状或圆筒状。半导体层24被第1至第6字线WL1～WL6包围。
半导体层24例如为多晶硅。半导体层24的n型杂质浓度低于n型半导体区域20的n型杂质浓度。另外，半导体层24的p型杂质浓度低于p型半导体区域22的p型杂质浓度。半导体层24的n型杂质浓度及p型杂质浓度例如为1×1017cm-3以下。半导体层24例如是本征半导体。
电荷蓄积膜26设置在字线WL1～WL6与半导体层24之间。电荷蓄积膜26具有利用施加在电荷蓄积膜26的电场而在电荷蓄积膜26的内部蓄积电荷的功能。也可以将蓄积在电荷蓄积膜26的内部的电荷阶段性地施加到电荷蓄积膜26并消除。
电荷蓄积膜26例如是氧化硅膜、氮化硅膜、氧化硅膜的积层结构。电荷蓄积膜26例如在氮化硅膜中蓄积电子。
电荷蓄积区域26a(第1电荷蓄积区域)设置在字线WL1与半导体层24之间。电荷蓄积区域26b设置在字线WL2(第5导电层)与半导体层24之间。电荷蓄积区域26c(第2电荷蓄积区域)设置在字线WL3(第2导电层)与半导体层24之间。电荷蓄积区域26d(第3电荷蓄积区域)设置在字线WL4(第3导电层)与半导体层24之间。电荷蓄积区域26e设置在字线WL5(第6导电层)与半导体层24之间。电荷蓄积区域26f(第4电荷蓄积区域)设置在字线WL6(第4导电层)与半导体层24之间。
存储单元晶体管MT包含字线、电荷蓄积区域、及半导体层24。例如，存储单元晶体管MT包含字线WL3(第2导电层)、电荷蓄积区域26c(第2电荷蓄积区域)、及半导体层24。存储单元晶体管MT具备保持基于电荷蓄积区域中的电荷量的数据的功能。
保持在存储单元晶体管MT的数据例如是存储单元晶体管的阈值电压。存储单元晶体管MT例如能够蓄积多个数据。存储单元晶体管MT例如能够存储3个值以上的阈值电压。
位线BL电连接于p型半导体区域22。位线BL例如与p型半导体区域22相接。位线BL具有传输从存储单元晶体管MT读出的数据的功能。另外，位线BL具有传输写入到存储单元晶体管MT的数据的功能。位线BL例如是金属。
源极选择晶体管SST具有基于赋予到源极选择栅极线SGS的信号选择存储单元串MS的功能。漏极选择晶体管SDT具有基于施加到漏极选择栅极线SGD的信号选择存储器串MS的功能。
对共通源极线CSL施加例如接地电位。
第1控制电路101连接于字线WL1～WL6。第1控制电路101具有选择所需字线WL1～WL6的功能。第1控制电路101具有对所选择的字线施加所指令的电压的功能。
第2控制电路102连接于多个位线BL。第2控制电路102具有选择所需位线BL的功能。另外，第2控制电路102具有读出从所选择的位线BL读出的存储单元晶体管MT的数据的功能。另外，第2控制电路102具有将写入到存储单元晶体管MT的特定数据传送到所选择的位线BL的功能。
字线电压控制电路103具有控制施加到字线WL1～WL6的电压的功能。字线电压控制电路103具有执行对存储单元晶体管MT的第1读出序列、及与第1读出序列不同的第2读出序列的功能。基于来自字线电压控制电路103的指令，第1控制电路101对所选择的字线施加电压。
此外，第1读出序列及第2读出序列具备：断开步骤，包括对字线施加断开电压；及读出步骤，包括对字线施加高于断开电压的读出电压。而且，第1读出序列的断开电压与第2读出序列的断开电压为不同值。
断开电压产生电路104具有产生施加到字线WL1～WL6的断开电压的功能。断开电压产生电路104产生多个不同电平的电压。断开电压产生电路产生负电压、或者负电压与正电压两种电压。断开电压产生电路104例如是升压电路或降压电路。
第1存储器111具有将存储单元晶体管MT的数据存储的功能。存储单元晶体管MT的数据基于电荷蓄积区域中的电荷量。数据例如是存储单元晶体管MT的阈值电压。第1存储器111存储以第1读出序列读出的存储单元晶体管MT的第1数据。
第2存储器112与第1存储器111同样地，具有将存储单元晶体管MT的数据存储的功能。数据基于存储单元晶体管MT的电荷蓄积区域中的电荷量。数据例如是存储单元晶体管MT的阈值电压。第2存储器112存储以第2读出序列读出的存储单元晶体管MT的第2数据。
比较电路120具备对存储在第1存储器111的第1数据与存储在第2存储器112的第2数据进行比较的功能。判定电路130具备基于比较电路120的比较结果判定第1数据与第2数据中的哪一个数据为真值的功能。
第1控制电路101、第2控制电路102、字线电压控制电路103、断开电压产生电路104、第1存储器111、第2存储器112、比较电路120、及判定电路130例如包含使用形成在半导体基板10上的半导体器件的电子电路。
其次，对第1实施方式的三维NAND闪速存储器的基本动作进行说明。图4是用来说明第1实施方式的数据读出序列的示意图。图5是第1实施方式的数据读出序列的时序图。
图4表示各层、各区域的称呼(designation)。以下，以读出由选择字线SWL控制的存储单元晶体管MT的数据的情况为例进行说明。选择字线SWL对应于图3的字线WL3(第2导电层)。相邻于选择字线SWL的相邻字线NWL对应于图3的字线WL4(第3导电层)。另外，两条下部字线LWL对应于图3的字线WL1(第1导电层)、字线WL2(第5导电层)。另外，两条上部字线UWL对应于图3的字线WL5(第6导电层)、字线WL6(第4导电层)。源极对应于图3的n型半导体区域20，漏极对应于图3的p型半导体区域22。
如图5所示，用来读出存储单元晶体管MT的数据的读出序列具备预充电步骤、断开步骤、读出步骤。
图5(a)是源极选择栅极线SGS、漏极选择栅极线SGD、漏极的时序图。图5(b)是下部字线LWL、及上部字线UWL的时序图。图5(c)是选择字线SWL、及相邻字线NWL的时序图。此外，源极始终固定在接地电位、即0V。
预充电步骤是用来将读出序列前的存储单元晶体管MT的状态初始化的步骤。通过预充电步骤，例如消除读出动作的不稳定性。
在预充电步骤中，对源极选择栅极线SGS、下部字线LWL、选择字线SWL施加正电压。对漏极选择栅极线SGD、上部字线UWL施加负电压。相邻字线NWL为0V。漏极的电压为0V(图5中的Ta)。
在预充电步骤中，将电子蓄积到与源极选择栅极线SGS、下部字线LWL、选择字线SWL对向的半导体层24而n型化。另外，将空穴蓄积到与漏极选择栅极线SGD、上部字线UWL对向的半导体层24而p型化。
断开步骤是用来在半导体层24中形成对于电荷的能量势垒的步骤。在从预充电步骤转入到断开步骤时，使施加到源极选择栅极线SGS的电压从正电压降低到0V。使施加到选择字线SWL的电压从正电压变成负电压。另外，使施加到相邻字线NWL的电压从0V变成正电压(图5中的Tb)。
通过将施加到选择字线SWL的电压设为负电压，将施加到相邻字线NWL的电压设为正电压，而在半导体层24形成对于电荷的能量势垒。在断开步骤中，将施加到选择字线SWL的电压称为断开电压Voff。
在断开步骤中，在半导体层24形成能量势垒后，使施加到漏极的电压从0V变成正电压。此后，使施加到源极选择栅极线SGS的电压从0V变成正电压(图5中的Tc)。
图6是用来说明数据读出序列的示意图。图6是表示读出步骤的时间Tc时的施加电压及半导体层24的状态的示意剖视图。如图6所示，通过将施加到选择字线SWL的电压设为负电压，而将空穴蓄积到与选择字线SWL对向的半导体层24从而p型化。另一方面，通过将施加到相邻字线NWL的电压设为正电压，而将电子蓄积到与相邻字线NWL对向的半导体层24从而n型化。因此，从源极朝向漏极在半导体层24中形成npnp的晶闸管结构。
读出步骤是实际地读出存储单元晶体管MT的数据的步骤。使施加到选择字线SWL的电压从负电压变成正电压(图5中的Td)。通过选择字线SWL之下的对于电子的能量势垒降低，产生晶闸管动作，而电流流动到源极与漏极之间。在读出步骤中，将施加到选择字线SWL的电压称为读出电压Vread。读出电压Vread高于断开电压Voff。
图7是用来说明第1实施方式的读出序列的带图。图7表示断开步骤的时间Tc及读出步骤的时间Td(参照图5)时的传导带下端及价电子带上端的能级。图中Eg是带隙能量。
在时间Tc，由于对选择字线SWL施加负电压，因此在选择字线SWL之下形成对于电子的能量势垒。另外，由于对相邻字线NWL施加正电压，因此在相邻字线NWL之下形成对于空穴的能量势垒。由于形成对于电子及空穴的能量势垒，因此即便对漏极施加正电压，电流也不会流动。
在时间Td，使施加到选择字线SWL的电压从负电压上升。因此，选择字线SWL之下的对于电子的能量势垒降低(图7中的箭头(1))。由于对于电子的能量势垒降低，因此电子从源极流向漏极(图7中的箭头(2))。通过电子流动，相邻字线NWL之下的对于空穴的能量势垒降低(图7中的箭头(3))。由于对于空穴的能量势垒降低，因此空穴从漏极流向源极(图7中的箭头(4))。
通过空穴流动，选择字线SWL之下的对于电子的能量势垒进一步降低，因此产生正反馈，而流到漏极与源极之间的电流急剧上升。换句话说，产生晶闸管动作。最后，在时间Td，对于电子及空穴的能量势垒消失而电流继续流动。
由于流到漏极与源极之间的电流急剧上升，因此存储单元晶体管MT的S因子变小。因此，存储单元晶体管MT的数据读出特性提高。
此外，晶闸管动作所产生的阈值电压依存于蓄积在存储单元晶体管MT的电荷蓄积区域的电荷量。如果电子的蓄积量较多，那么选择字线SWL之下的对于电子的能量势垒变高，因此阈值电压变高。另一方面，如果电子的蓄积量较少，那么选择字线SWL之下的对于电子的能量势垒变低，因此阈值电压变低。
通过使电子的蓄积量阶段性地不同，能够使存储单元晶体管MT具有多个阈值电压。通过具有多个阈值电压，存储单元晶体管MT能够存储多值。
对存储单元晶体管MT的数据写入例如能够通过相对于半导体层24将字线的电压维持在正电压，将电子从半导体层24注入到电荷蓄积区域而实现。通过控制字线的写入电压电平，能够控制对电荷蓄积区域的电子的注入量。因此，能够使存储单元晶体管MT具有多个阈值电压。
存储单元晶体管MT的数据的删除例如能够通过相对于字线将半导体层24的电压维持在正电压，将电子从电荷蓄积区域提取到半导体层24而实现。
其次，对第1实施方式的半导体存储装置的控制方法进行说明。
第1实施方式的半导体存储装置的控制方法是如下半导体存储装置的控制方法，所述半导体存储装置具备：第1导电层；第1导电层之上的第2导电层；第2导电层之上的第3导电层；第3导电层之上的第4导电层；n型半导体区域；p型半导体区域，比n型半导体区域更靠近第4导电层；半导体层，贯通第1导电层、第2导电层、第3导电层、及第4导电层，设置在n型半导体区域与p型半导体区域之间，且杂质浓度低于n型半导体区域的杂质浓度及p型半导体区域的杂质浓度；第1电荷蓄积区域，设置在第1导电层与半导体层之间；第2电荷蓄积区域，设置在第2导电层与半导体层之间；第3电荷蓄积区域，设置在第3导电层与半导体层之间；及第4电荷蓄积区域，设置在第4导电层与半导体层之间；所述半导体存储装置的控制方法执行包括第1断开步骤及第1读出步骤的第1读出序列，读出基于第2电荷蓄积区域中的电荷量的第1数据，所述第1断开步骤包括对第2导电层施加第1断开电压，所述第1读出步骤包括对第2导电层施加高于第1断开电压的第1读出电压；执行包括第2断开步骤及第2读出步骤的第2读出序列，读出基于第2电荷蓄积区域中的电荷量的第2数据，所述第2断开步骤包括对第2导电层施加与第1断开电压为不同值的第2断开电压，所述第2读出步骤包括对第2导电层施加高于第2断开电压的第2读出电压；对第1数据与第2数据进行比较；且判定第1数据与第2数据中的哪一个数据为真值。
第1实施方式的半导体存储装置的控制方法是图1所示的第1实施方式的半导体存储装置的控制方法。第1实施方式的半导体存储装置的控制方法涉及存储在存储单元晶体管MT的数据的读出方法。
首先，对于特定存储单元晶体管MT，执行第1读出序列。例如，将图3的字线WL3(第2导电层)设为选择字线SWL。在第1读出序列中，读出将选择字线SWL作为控制电极的存储单元晶体管MT的第1数据。在第1读出序列中，读出基于电荷蓄积区域26c中的电荷量的第1数据。
第1读出序列与图5的时序图所示的读出序列相同。第1读出序列具备第1预充电步骤、第1断开步骤、第1读出步骤。
第1断开步骤包括对字线WL3施加第1断开电压Voff1。第1断开电压Voff1为负电压。第1断开电压Voff1例如为-5V。
第1读出步骤包括对字线WL3施加第1读出电压Vread1。第1读出电压Vread1为正电压。第1读出电压Vread1例如为5V。
在第1读出序列时，施加到字线WL1～WL6的电压由字线电压控制电路103控制。
以第1读出序列读出的第1数据存储在第1存储器111。第1数据例如是存储单元晶体管MT的阈值电压。
接着，对同一存储单元晶体管MT执行第2读出序列。在第2读出序列中，读出基于电荷蓄积区域26c中的电荷量的第2数据。
第2读出序列也与图5的时序图所示的读出序列相同。第2读出序列具备第2预充电步骤、第2断开步骤、第2读出步骤。
第2断开步骤包括对字线WL3施加第2断开电压Voff2。第2断开电压Voff2是与第1断开电压Voff1为不同值的电压。例如，第2断开电压Voff2是高于第1断开电压Voff1的电压。第2断开电压Voff2例如为负电压。第2断开电压Voff2例如为-2V。
第2断开电压Voff2例如为0V或正电压。第2断开电压Voff2例如为1V。例如，第1断开电压Voff1、及第2断开电压Voff2中的至少一个电压为正电压。
例如，通过将第2断开电压Voff2设为高于第1断开电压Voff1的电压，字线WL3之下的对于半导体层24的电子的能量势垒低于第1断开电压Voff1。
第2读出步骤包括对字线WL3施加第2读出电压Vread2。第2读出电压Vread2与第1读出电压Vread1相等。第2读出电压Vread2例如为5V。
在第2读出序列时，施加到字线WL1～WL6的电压由字线电压控制电路103控制。
第2读出序列与第1读出序列是除了断开电压Voff的值不同以外其他都相同的序列。
以第2读出序列读出的第2数据存储在第2存储器112。第2数据例如是存储单元晶体管MT的阈值电压。
接着，对存储在第1存储器111的第1数据与存储在第2存储器112的第2数据进行比较。第1数据与第2数据的比较由比较电路120进行。
例如，将第1数据设为第1阈值电压，将第2数据设为第2阈值电压。比较电路120比较第1阈值电压与第2阈值电压中的哪一个电压高。
接着，判定第1数据与第2数据中的哪一个数据为真值。判定由判定电路130进行。例如，将第1数据设为第1阈值电压，将第2数据设为第2阈值电压。判定电路130将第1阈值电压与第2阈值电压中的任一个较高的电压判定为真值。
其次，对第1实施方式的作用及效果进行说明。
在第1实施方式的三维NAND闪速存储器中，蓄积在存储单元晶体管MT的电荷蓄积区域的电子的量越多，存储单元晶体管MT的阈值电压就越高。其原因在于：蓄积在电荷蓄积区域的电子的量越多，选择字线SWL正下方的对于电子的能量势垒就越高。
然而，通过发明人等的研究，明确如下情况：如果蓄积在电荷蓄积区域的电子的量超过一定量，那么存储单元晶体管MT的阈值电压的上升饱和。因此，如果电子的量超过一定量，那么就无法读出所假定的真的阈值电压的值。因此，在多值存储器的情况下，产生无法有效活用阈值电压较高的区域的问题。
图8是第1实施方式的作用及效果的说明图。图8示出蓄积在电荷蓄积区域的电子的密度变化的情况下的传导带下端的能级的变化。图8(a)是预充电步骤的时间Ta时的能级，图8(b)是断开步骤的时间Tb时的传导带下端的能级。
如图8(a)所示，可知：随着电子密度从不存在电子增加到1×1019cm-3、2×1019cm-3、4×1019cm-3，选择字线SWL正下方的对于电子的能量势垒变高。然而，在图8(b)中，可知：如果电子密度超过2×1019cm-3，那么选择字线SWL正下方的对于电子的能量势垒的高度变为恒定。
以与图8相同的电子密度的条件，进行存储单元晶体管MT的阈值电压的模拟。如果电子密度超过2×1019cm-3，那么存储单元晶体管MT的阈值电压饱和。
认为如图8所示，如果超过一定电子密度那么选择字线SWL正下方的对于电子的能量势垒的高度饱和，所述情况是阈值电压的上升饱和的原因。
图9是第1实施方式的作用及效果的说明图。图9是断开步骤的时间Tb时的传导带下端及价电子带上端的能级。
在断开步骤中如果对选择字线SWL施加作为负电压的断开电压Voff，那么选择字线SWL正下方的对于电子的能量势垒上升。换句话说，选择字线SWL的正下方的传导带下端的能级上升。此时，选择字线SWL的正下方的价电子带下端的能级也上升。其结果，如图9所示，有相邻字线NWL正下方的传导带下端与选择字线SWL正下方的价电子带上端接近而产生空穴的带间隧道(band to band tunneling)的担忧(图9的箭头(1))。
如果产生空穴的带间隧道，那么选择字线SWL正下方的对于电子的能量势垒降低(图9的箭头(2))。因此，存储单元晶体管MT的阈值电压降低。施加断开电压Voff前的选择字线SWL正下方的传导带下端的能级越高就越容易产生空穴的带间隧道。换句话说，蓄积在电荷蓄积区域的电子的量越多，就越容易产生空穴的带间隧道。
通过降低断开电压Voff，抑制选择字线SWL的正下方的传导带下端的能级上升。因此，通过降低断开电压Voff，能够抑制空穴的带间隧道。
另一方面，如果降低断开电压Voff，那么担心因选择字线SWL正下方的对于电子的能量势垒变低而漏极与源极间的泄漏电流增加。如果泄漏电流增加，那么产生在阈值电压较低的存储单元晶体管中无法测定阈值电压的问题。
在第1实施方式的半导体存储装置的控制方法中，对同一存储单元晶体管MT进行两次数据读出。进行第1读出序列及第2读出序列的两次数据读出。将各数据读出时的断开电压Voff设定为不同值。由此，能够获得存储单元晶体管MT的数据的真值。
图10是第1实施方式的作用及效果的说明图。图10表示存储单元晶体管MT的阈值电压分布。图10示出三维NAND闪速存储器存储8个值的情况为例。存储单元晶体管能够存储A～H的8个阈值电压作为不同数据。阈值电压的值从阈值电压A向阈值电压H变大。
在图10中，例如假定：存储单元晶体管MT1存储阈值电压A作为数据，存储单元晶体管MT2存储阈值电压B作为数据，存储单元晶体管MT3存储阈值电压C作为数据，存储单元晶体管MT4存储阈值电压D作为数据，存储单元晶体管MT5存储阈值电压E作为数据，存储单元晶体管MT6存储阈值电压F作为数据，存储单元晶体管MT7存储阈值电压G作为数据，存储单元晶体管MT8存储阈值电压H作为数据。
图10(a)是假定为不存在空穴的带间隧道的情况下的各存储单元晶体管MT的读出数据，图10(b)是假定为存在空穴的带间隧道时Voff较低的情况下的各存储单元晶体管MT的读出数据，图10(c)是假定为存在空穴的带间隧道时Voff较高的情况下的各存储单元晶体管MT的读出数据。例如，图10(b)是第1读出序列的读出数据，图10(c)是第2读出序列的读出数据。
此外，在存储单元晶体管MT能够存储A～H的8个阈值电压作为不同数据的情况下，例如在数据的读出步骤中阶段性地施加不同的电平的读出电压Vread。通过阶段性地施加不同的电平的读出电压Vread，能够判定存储单元晶体管MT的阈值电压的大小。
在假定为不存在空穴的带间隧道的情况下，如图10(a)所示，对于存储单元晶体管MT1～MT8始终获得阈值电压的真值。
在存在空穴的带间隧道的影响且Voff较低的情况下，如图10(b)所示，对于阈值电压较高的存储单元晶体管MT5～MT8无法获得真值。即，因空穴的带间隧道而阈值电压饱和，从而存储单元晶体管MT5～MT8的阈值电压成为阈值电压D。
在存在空穴的带间隧道的影响且Voff较高的情况下，如图10(c)所示，对于阈值电压较低的存储单元晶体管MT1、MT2，因泄漏电流的影响而无法获得真值。另一方面，空穴的带间隧道受到抑制，而对于存储单元晶体管MT5～MT8的阈值电压，获得真值。
在第1实施方式的半导体存储装置的控制方法中，存储以第1读出序列获得的第1数据、及以断开电压Voff不同的第2读出序列获得的第2数据，并对第1数据与第2数据进行比较，判定数据的真值。例如，对于存储单元晶体管MT1～MT8，将阈值电压较高的一个数据判定为真值，由此能够获得存储单元晶体管MT1～MT8的数据的真值。
在第1实施方式中，特别以选择字线SWL为图3的字线WL3(第2导电层)的情况为例进行了说明，但在选择字线SWL为字线WL3(第2导电层)以外的字线的情况下也可以同样地进行读出动作。
在第1实施方式中，以存储器串MS具备6个存储单元晶体管MT的情况为例进行了说明，但存储单元晶体管MT也可以未达6个，还可以为7个以上。
另外，例如也可以在字线WL1与源极选择栅极线SGS之间、或字线WL6与漏极选择栅极线SGD之间，设置不作为存储单元晶体管MT的控制电极发挥功能的虚设字线。
另外，在第1实施方式中，以对于同一存储单元晶体管MT进行两次读出序列而比较两个数据的情况为例进行了说明，但也能够以不同的断开电压Voff进行3次以上的读出序列并比较3个以上的数据而求出真值。
另外，在第1实施方式中，以第2断开电压Voff2高于第1断开电压Voff1的情况为例进行了说明，但也可以使第2断开电压Voff2低于第1断开电压Voff1。
另外，在第1实施方式中，以对字线WL1(第1导电层)、及字线WL2(第5导电层)施加相同电压的情况为例进行了说明。然而，例如为了调整对于电子的能量势垒的高度，也可以对靠近选择字线SWL的字线WL2施加与字线WL1不同的电压。
另外，在第1实施方式中，以对字线WL5(第6导电层)、及字线WL6(第4导电层)施加相同电压的情况为例进行了说明。然而，例如为了调整对于空穴的能量势垒的高度，也可以对靠近相邻字线NWL的字线WL5施加与字线WL6不同的电压。
以上，根据第1实施方式，能够通过进行断开电压Voff不同的多次读出序列，并对各数据进行比较，而判定数据的真值。因此，能够读出的阈值电压的范围较广。因此，实现能够提高读出特性的半导体存储装置。
(第2实施方式)
第2实施方式的半导体存储装置具备：第1导电层；第1导电层之上的第2导电层；n型半导体区域；p型半导体区域；及半导体层，贯通第1导电层、及第2导电层，设置在n型半导体区域与p型半导体区域之间，且杂质浓度低于n型半导体区域的杂质浓度及p型半导体区域的杂质浓度。第2实施方式的半导体存储装置与第1实施方式的不同点在于不具备电荷蓄积区域。
图11是第2实施方式的半导体存储装置的存储单元MC的示意剖视图。图12是第2实施方式的半导体存储装置的框图。图11表示图12的存储单元阵列200中的例如以虚线的圆表示的一个存储单元MC的截面。
第2实施方式的半导体存储装置具备存储单元阵列200、第1控制电路210、第2控制电路220、第3控制电路230、读出电路240。存储单元阵列200具备半导体基板201、第1控制电极202(第1导电层)、第2控制电极203(第2导电层)、n型半导体区域204、p型半导体区域205、半导体层206、栅极绝缘层207、多个字线211、多个位线212、层间绝缘层213。
在字线211与位线212交叉的区域设置多个存储单元MC。第2实施方式的半导体存储装置是具备交叉点结构的DRAM(Dynamic Random Access Memory，动态随机存取存储器)。第2实施方式的DRAM利用晶闸管动作而将数据写入到存储单元MC。
多个字线211分别连接到第1控制电路210。另外，多个位线212分别连接到第2控制电路220。第1控制电极202及第2控制电极203连接到第3控制电路230。读出电路240连接到第1控制电路210及第2控制电路220。
第1控制电路210及第2控制电路220例如具备选择所需存储单元MC并进行对该存储单元MC的数据写入、存储单元MC的数据读出、存储单元MC的数据删除等的功能。在数据的读出时，将存储单元MC的数据作为流到字线211与位线212之间的电流量读出。读出电路240具备判定该电流量而判断数据的极性的功能。例如，判定数据的“0”、“1”。
第3控制电路230控制施加到第1控制电极202及第2控制电极203的电压。
第1控制电路210、第2控制电路220、第3控制电路230、及读出电路240例如包含使用形成在半导体基板201上的半导体器件的电子电路。
半导体基板201例如是单晶的p型硅基板。半导体基板201例如含有硼(B)作为p型杂质。
第1控制电极202及第2控制电极203设置在半导体基板201之上。第1控制电极202及第2控制电极203是板状的导电层。在半导体基板201与第1控制电极202之间、及第1控制电极202与第2控制电极203之间设置层间绝缘层213。
第1控制电极202及第2控制电极203例如为含有导电性杂质的多晶硅。另外，第1控制电极202及第2控制电极203例如是金属。层间绝缘层213例如是氧化硅。
n型半导体区域204含有n型杂质。n型半导体区域204设置在半导体层206与字线211之间。n型杂质例如是磷(P)或砷(As)。n型半导体区域204的n型杂质浓度例如为1×1019cm-3以上。
p型半导体区域205含有p型杂质。p型半导体区域205设置在半导体层206与位线212之间。p型半导体区域205例如为含有p型杂质的多晶硅。p型杂质例如是硼(B)。p型半导体区域205的p型杂质浓度例如为1×1019cm-3以上。
半导体层206设置在n型半导体区域204与p型半导体区域205之间。半导体层206与n型半导体区域204及p型半导体区域205相接。半导体层206贯通第1控制电极202及第2控制电极203。半导体层206在z方向上伸长。半导体层206例如为柱状或圆筒状。半导体层206被第1控制电极202及第2控制电极203包围。
半导体层206例如为多晶硅。半导体层206的n型杂质浓度低于n型半导体区域204的n型杂质浓度。另外，半导体层206的p型杂质浓度低于p型半导体区域205的p型杂质浓度。半导体层206的n型杂质浓度及p型杂质浓度例如为1×1016cm-3以下。半导体层206例如是本征半导体。
栅极绝缘层207设置在第1控制电极202与半导体层206之间。栅极绝缘层207设置在第2控制电极203与半导体层206之间。栅极绝缘层207例如是氧化硅。
字线211电连接于n型半导体区域204。字线211例如与n型半导体区域204相接。字线211例如是金属。
位线212电连接于p型半导体区域205。位线212例如与p型半导体区域205相接。位线212例如是金属。
图13、图14是第2实施方式的半导体存储装置的基本动作的说明图。图13是表示写入动作时的施加电压及半导体层206的状态的图。图14是表示漏极电压与漏极电流的关系的图。漏极电压是位线212与字线211之间的电压。漏极电流是流到位线212与字线211之间的电流。
在写入动作时，例如对字线211施加0V，对第1控制电极202施加-5V，对第2控制电极203施加5V。将空穴蓄积到与第1控制电极202对向的半导体层206而p型化。将电子蓄积到与第2控制电极203对向的半导体层206而n型化。因此，从字线211朝向位线212在半导体层206中形成npnp的晶闸管结构。
在写入动作时，位线212在0V到3V之间扫描。即，漏极电压在0V至3V之间扫描。如图14所示，如果漏极电压达到一定的值，那么产生晶闸管动作，从而漏极电流急剧上升。
在产生晶闸管动作后，维持一定时间的漏极电流较高的状态。因此，例如通过设为Vread＝1.5V，能够读出低电流状态(图14的点A)与高电流状态(图14的点B)的两种电流状态。通过利用该两种电流状态，第2实施方式的半导体存储装置作为2值的DRAM发挥功能。
根据第2实施方式的半导体存储装置，能够容易地实现存储单元尺寸较小的DRAM。另外，例如通过在三维方向(z方向)上堆积存储单元阵列，能够实现存储器容量较大的DRAM。
此外，在图11中，以第1控制电极202及第2控制电极203分别为一条的情况为例进行了说明，但也可以分别设置多条第1控制电极202及第2控制电极203。
以上，根据第2实施方式的半导体存储装置，能够容易地实现存储单元尺寸较小且存储器容量较大的DRAM。
根据以上所述的至少一个实施方式，能够通过进行断开电压Voff不同的多次读出序列并比较各数据，而判定数据的真值。因此，能够读出的阈值电压的范围较广。因此，实现能够提高读出特性的半导体存储装置及其控制方法。
以上，对本发明的若干实施方式进行了说明，但这些实施方式是作为示例而提出的，并非意图限定发明的范围。这些新颖的实施方式可以通过其他各种方式实施，且可以在不脱离发明主旨的范围内，进行各种省略、替换、变更。例如，也可以将一实施方式的构成要素替换或变更为其他实施方式的构成要素。这些实施方式或其变化包含在发明的范围或主旨中，并且包含在权利要求书所记载的发明及其等同的范围内。

Claims (16)

1.一种半导体存储装置，具备：第1导电层；
所述第1导电层之上的第2导电层；
所述第2导电层之上的第3导电层；
所述第3导电层之上的第4导电层；
n型半导体区域；
p型半导体区域，比所述n型半导体区域更靠近所述第4导电层；
半导体层，贯通所述第1导电层、所述第2导电层、所述第3导电层、及所述第4导电层，设置在所述n型半导体区域与所述p型半导体区域之间，且杂质浓度低于所述n型半导体区域的杂质浓度及所述p型半导体区域的杂质浓度；
第1电荷蓄积区域，设置在所述第1导电层与所述半导体层之间；
第2电荷蓄积区域，设置在所述第2导电层与所述半导体层之间；
第3电荷蓄积区域，设置在所述第3导电层与所述半导体层之间；
第4电荷蓄积区域，设置在所述第4导电层与所述半导体层之间；
电压控制电路，控制施加到所述第1导电层、所述第2导电层、所述第3导电层、及所述第4导电层的电压，而执行读出基于所述第2电荷蓄积区域中的电荷量的第1数据的第1读出序列、及以与所述第1读出序列不同的序列读出基于所述第2电荷蓄积区域中的电荷量的第2数据的第2读出序列；
比较电路，对所述第1数据与所述第2数据进行比较；及
判定电路，基于所述比较电路的比较结果，判定所述第1数据与所述第2数据中的哪一个数据为真值；且
所述第1读出序列及所述第2读出序列具备：断开步骤，包括对所述第2导电层施加断开电压；及读出步骤，包括对所述第2导电层施加高于所述断开电压的读出电压；且所述第1读出序列的所述断开电压与所述第2读出序列的所述断开电压为不同值。
2.根据权利要求1所述的半导体存储装置，还具备存储所述第1数据的第1存储器、及存储所述第2数据的第2存储器。
3.根据权利要求1所述的半导体存储装置，其中所述第1数据及所述第2数据是包含所述第2导电层、所述第2电荷蓄积区域、及所述半导体层的存储单元晶体管的阈值电压。
4.根据权利要求1所述的半导体存储装置，还具备产生多个电平的所述断开电压的电压产生电路。
5.根据权利要求4所述的半导体存储装置，其中所述多个电平的所述断开电压中的至少一个电压为正电压。
6.根据权利要求1所述的半导体存储装置，其中所述断开步骤包括对所述第1导电层施加正电压、对所述第3导电层施加正电压、及对所述第4导电层施加负电压。
7.根据权利要求1所述的半导体存储装置，其中所述读出步骤包括对所述第1导电层施加正电压、对所述第3导电层施加正电压、对所述第4导电层施加负电压、及对所述p型半导体区域施加正电压。
8.根据权利要求1所述的半导体存储装置，还具备设置在所述第1导电层与所述第2导电层之间、所述第2导电层与所述第3导电层之间、及所述第3导电层与所述第4导电层之间的绝缘层。
9.根据权利要求1所述的半导体存储装置，还具备设置在所述第1导电层与所述第2导电层之间的第5导电层、及设置在所述第3导电层与所述第4导电层之间的第6导电层。
10.根据权利要求1所述的半导体存储装置，其中所述半导体层为多晶硅。
11.一种半导体存储装置的控制方法，所述半导体存储装置具备：第1导电层；
所述第1导电层之上的第2导电层；
所述第2导电层之上的第3导电层；
所述第3导电层之上的第4导电层；
n型半导体区域；
p型半导体区域，比所述n型半导体区域更靠近所述第4导电层；
半导体层，贯通所述第1导电层、所述第2导电层、所述第3导电层、及所述第4导电层，设置在所述n型半导体区域与所述p型半导体区域之间，且杂质浓度低于所述n型半导体区域的杂质浓度及所述p型半导体区域的杂质浓度；
第1电荷蓄积区域，设置在所述第1导电层与所述半导体层之间；
第2电荷蓄积区域，设置在所述第2导电层与所述半导体层之间；
第3电荷蓄积区域，设置在所述第3导电层与所述半导体层之间；及
第4电荷蓄积区域，设置在所述第4导电层与所述半导体层之间；
所述半导体存储装置的控制方法执行包括第1断开步骤及第1读出步骤的第1读出序列，读出基于所述第2电荷蓄积区域中的电荷量的第1数据，所述第1断开步骤包括对所述第2导电层施加第1断开电压，所述第1读出步骤包括对所述第2导电层施加高于所述第1断开电压的第1读出电压；
执行包括第2断开步骤及第2读出步骤的第2读出序列，读出基于所述第2电荷蓄积区域中的电荷量的第2数据，所述第2断开步骤包括对所述第2导电层施加与所述第1断开电压为不同值的第2断开电压，所述第2读出步骤包括对所述第2导电层施加高于所述第2断开电压的第2读出电压；
对所述第1数据与所述第2数据进行比较；且
判定所述第1数据与所述第2数据中的哪一个数据为真值。
12.根据权利要求11所述的半导体存储装置的控制方法，其中所述第1数据及所述第2数据是包含所述第2导电层、所述第2电荷蓄积区域、及所述半导体层的存储单元晶体管的阈值电压。
13.根据权利要求11所述的半导体存储装置的控制方法，其中所述第1断开电压及所述第2断开电压中的至少一个电压为正电压。
14.根据权利要求11所述的半导体存储装置的控制方法，其中所述第1断开步骤及所述第2断开步骤包括对所述第1导电层施加正电压、对所述第3导电层施加正电压、及对所述第4导电层施加负电压。
15.根据权利要求11所述的半导体存储装置的控制方法，其中所述第1读出步骤及所述第2读出步骤包括对所述第1导电层施加正电压、对所述第3导电层施加正电压、对所述第4导电层施加负电压、及对所述p型半导体区域施加正电压。
16.根据权利要求11所述的半导体存储装置的控制方法，其中所述第1读出序列在所述第1读出步骤之前具备第1预充电步骤，所述第1预充电步骤包括对所述第1导电层施加正电压、对所述第2导电层施加正电压、及对所述第4导电层施加负电压，且
所述第2读出序列在所述第2读出步骤之前具备第2预充电步骤，所述第2预充电步骤包括对所述第1导电层施加正电压、对所述第2导电层施加正电压、及对所述第4导电层施加负电压。
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